JP4528100B2 - 半導体装置及びその製造方法 - Google Patents

Description

本発明は、半導体装置及びその製造方法に係り、特に、機能素子（デバイス）が作り込まれている半導体チップの上下の電気的導通をとるのに適応された構造を有する半導体装置及びその製造方法に関する。

なお、以下の記述において「半導体チップ」とは、特に定義していない限り、半導体ウエハから切断分離された後の個々のデバイスを指すのはもちろんのこと、半導体ウエハに作り込まれていて未だ切断分離される前の状態にある個々の機能素子（半導体素子）をも指すものとする。

近年、電子機器や装置の小型化の要求に伴い、それに用いられる半導体装置の小型化及び高密度化が図られている。このため、半導体装置の形状を個々の半導体チップの形状に極力近づけることで小型化を図るようにした、ＣＳＰ（チップサイズパッケージ）等の半導体装置が開発され、製造されている。また、半導体チップを多層的に積み重ねて更なる高密度化を図るようにしたスタックドＣＳＰ等の半導体装置も実用化されている。典型的なスタックドＣＳＰでは、例えば、２個の半導体チップを積み重ねてポリイミド樹脂等の絶縁性基板上に搭載し、各チップの端子と基板上の端子をワイヤボンディングで接続し、さらにワイヤ及び各チップを樹脂で封止し、裏面はＢＧＡ（ボールグリッドアレイ）型の端子構造となっている。この構造では、パッケージ内でチップ搭載エリアの周囲に、基板上の端子とワイヤボンディングするための余分なスペースを必要とする。

また、半導体素子（デバイス）を内蔵した半導体装置をインターポーザとして用いる場合、このインターポーザに搭載される別の半導体チップもしくは電子部品と、このインターポーザを実装するための基板（マザーボード、プリント配線板等）、あるいはこのインターポーザの下に配置される別の半導体チップ等とは、当該インターポーザを介して相互に電気的に接続される必要がある。つまり、当該インターポーザ（半導体装置）は、その上下の電気的導通をとれるような構造を有していなければならない。

従来、このような上下の電気的導通をとるための手段として、典型的にめっきで充填されたスルーホールが用いられていた。これは、インターポーザの所定の位置に上下方向に形成されたスルーホール（に充填された導体）を介して両面の電気的導通を図るものである。かかる電気的導通をとるための方法としては、従来より種々の方法が提案されている。

その一つの方法として、シリコン（Ｓｉ）インターポーザの場合を例にとると、従来のプロセスでは、表面側に機能素子（デバイス）が作り込まれたシリコンウエハの表面にビアホールを形成する工程、ビアホール内及びウエハ表面に絶縁層（例えば、ＣＶＤ法によるシリコン窒化膜等）を形成する工程、絶縁層上にシード層を形成し、さらに銅（Ｃｕ）めっきによりビアホール内を充填する工程、ウエハ表面を平坦化する工程、ウエハ表面に支持体を貼り付ける工程、ウエハ裏面を研磨して導体（Ｃｕ）を露出させる工程、露出した導体（Ｃｕ）以外の領域を絶縁層（例えば、ＣＶＤ法によるシリコン窒化膜等）で被覆し、該導体上に金属バンプを形成する工程、支持体を除去する工程などを経て、インターポーザ（半導体装置）の上下間の電気的導通をとっていた。つまり、ウエハ表面に対して行う一連の処理とウエハ裏面に対して行う一連の処理を必要とし、比較的多くの工程数を要していた。

かかるプロセスに関連した技術は、例えば、特許文献１にも記載されている。
特開２００４−２２１２４０号公報

上述したように従来の技術では、半導体素子（デバイス）を内蔵した半導体装置をインターポーザとして用いる場合、その上下の電気的導通をとる必要があり、そのための典型的な手段としてめっきで充填されたスルーホールが用いられていた。そして、これを実現する方法として、上記のようにウエハ表面に対する一連の処理を行い、さらにウエハ裏面に対する一連の処理を行う必要があった。つまり、比較的多くの工程数を必要としていた。

このため、製造に係る期間が相対的に長くなり、ひいてはコストアップを招くといった課題があった。

また、上記の一連の処理工程のうち幾つかの工程においては比較的高温の温度が印加される（例えば、ＣＶＤ法によるシリコン窒化膜等の絶縁層の形成時には３００℃以上となる）ため、基板内に作り込まれているデバイスに影響を及ぼすおそれ、例えば、デバイス中の特性が損なわれるといった可能性があった。これは、製品（半導体装置）としての信頼性の低下につながり、改善の余地がある。

本発明は、かかる従来技術における課題に鑑み創作されたもので、製造に係る期間の短縮及びコストの低減を図ると共に、製品としての信頼性の向上に寄与することができる半導体装置及びその製造方法を提供することを目的とする。

上記の従来技術の課題を解決するため、本発明の一形態によれば、半導体基板と、該半導体基板内に作り込まれた機能素子に電気的に接続されて前記半導体基板の一方の面側に形成された第１の導体層と、前記半導体基板の他方の面側に形成された第２の導体層とを有し、前記第１の導体層が、前記半導体基板に形成されたスルーホール内のボンディングワイヤを介して前記第２の導体層の一方の面に接続され、前記半導体基板の一方の面の、少なくとも前記第１の導体層、前記ボンディングワイヤ及び前記スルーホールが形成されている部分が、封止樹脂で覆われており、前記ボンディングワイヤが接続される前記第２の導体層の一方の面が、前記半導体基板の他方の面と同一面上に位置し、前記半導体基板の他方の面に、前記第２の導体層を露出させて保護膜が形成され、該保護膜から露出している前記第２の導体層の他方の面に外部接続端子が接合されていることを特徴とする半導体装置が提供される。

また、本発明の他の形態によれば、上記の形態に係る半導体装置の製造方法が提供される。その一形態に係る半導体装置の製造方法は、機能素子が作り込まれた半導体基板の一方の面に、絶縁層を介して、前記機能素子に電気的に接続される第１の導体層を形成する工程と、前記半導体基板の所定の箇所にスルーホールを形成する工程と、前記半導体基板の他方の面に支持シートを張り付ける工程と、前記絶縁層上の前記第１の導体層と前記スルーホール内の前記支持シートとをボンディングワイヤにより接続する工程と、前記半導体基板の一方の面の、少なくとも前記第１の導体層、ボンディングワイヤ及びスルーホールが形成されている部分を、樹脂により封止する工程と、前記支持シートを除去する工程と、前記半導体基板の他方の面から露出している前記ボンディングワイヤの端部上に第２の導体層を形成する工程とを含むことを特徴とする。

本発明に係る半導体装置及びその製造方法によれば、従来技術に見られたような長い工程（ウエハ表面に対する一連の処理及びウエハ裏面に対する一連の処理）を必要とすることなく、単に、半導体基板にスルーホールを形成し、このスルーホールを介して半導体基板の一方の面側（第１の導体層）と他方の面側（第２の導体層）との間をワイヤで接続するだけで、上下の電気的導通をとることができる。つまり、従来技術に比して製造工程が簡略化されるので、製造に係る期間の短縮化とそれに伴うコストの低減化を図ることができる。
また、本発明の半導体装置においては、１つの導体層の表裏（第２の導体層の一方の面及び他方の面）にそれぞれボンディングワイヤ、外部接続端子が接続されているので、半導体装置の小型化（薄型化）を図ることができ、また、配線長を短くすることができるため、接続信頼性の向上に寄与することができる。

また、本発明の好適な実施形態に関連して後述するように、各工程を通して比較的低温の温度（例えば、ワイヤ等を封止する材料として用いるエポキシ系樹脂等を硬化する際に印加する温度は高々２００℃程度）しか印加されないため、基板内に作り込まれている機能素子に影響を及ぼすことなく、所望の半導体装置を作製することができる。これは、最終的な製品（半導体装置）としての信頼性の向上に寄与するものである。

また、本発明の更に他の形態によれば、機能素子が作り込まれた半導体基板の一方の面に、前記機能素子に電気的に接続される第１の導体層を形成すると共に、前記半導体基板の他方の面に、絶縁層を介して、該絶縁層の所定の箇所に形成された開口部を覆うようにして導体パターンを形成する工程と、前記半導体基板の、前記絶縁層の開口部の領域に対応する箇所に、スルーホールを形成する工程と、前記半導体基板上の前記第１の導体層と前記スルーホール内の前記導体パターンとをボンディングワイヤにより接続する工程と、前記半導体基板の一方の面の、少なくとも前記第１の導体層、ボンディングワイヤ及びスルーホールが形成されている部分を、樹脂により封止する工程と、前記半導体基板の他方の面から露出している前記導体パターン上に第２の導体層を形成する工程とを含むことを特徴とする半導体装置の製造方法が提供される。

この形態に係る半導体装置の製造方法によれば、上記の形態に係る半導体装置の製造方法と比べて、半導体基板の他方の面に支持シートを張り付ける工程とこの支持シートを除去する工程が不要となるので、製造工程を更に簡略化することができ、より一層の製造期間の短縮化及びコストの低減化を図ることが可能となる。

以下、本発明の好適な実施の形態について添付図面を参照しながら説明する。

図１は本発明の第１の実施形態に係る半導体装置の構成を断面図の形態で模式的に示したものである。

本実施形態に係る半導体装置１０は、基本的には、図示のようにシリコン（Ｓｉ）基板１１の所定の箇所に形成されたスルーホールＴＨ１を介してその上下をワイヤボンディングで接続した構成を有しており、さらに、保護膜から露出しているパッド（導体層）もしくは外部接続端子を介して、後述するように必要に応じて多層的に積み重ねたり、あるいは別のチップ部品や半導体装置等を搭載できるようにしたことを特徴としている。

シリコン基板１１は、後述するように、複数の機能素子（デバイス）が予め作り込まれたシリコンウエハを最終的に個々のチップ単位に分割したときの当該ウエハの一部分に相当する。このシリコン基板１１の一方の面（図示の例では、上側の面）には、絶縁層（保護膜）としてのパッシベーション膜１２が形成され、さらにこのパッシベーション膜１２上の所定の位置にパッド１３が形成されている。この所定の位置は、シリコン基板１１内に作り込まれているデバイスの電極（図示せず）の位置に対応し、各パッド１３はそれぞれ対応する電極に電気的に接続されている。

パッド１３にはボンディングワイヤ１４の一端が接続されており、このボンディングワイヤ１４の他端（図中、バンプ状になっている端部１４ａ）は、シリコン基板１１に形成されたスルーホールＴＨ１内に導入され、シリコン基板１１の他方の面（図示の例では、下側の面）から露出している。そして、このボンディングワイヤ１４の端部１４ａ上にバリヤメタル層（導体層）１５が形成されている。従って、シリコン基板１１の両面（パッド１３とバリヤメタル層１５）は、スルーホールＴＨ１内のボンディングワイヤ１４を介して電気的導通がとられている。

また、シリコン基板１１の一方の面（上側の面）は、ボンディングワイヤ１４の近傍部分（パッド１３、スルーホールＴＨ１の領域を含む）を覆うようにして封止樹脂１６により封止されている。図示の例では、ワイヤ１４の近傍部分のみを封止しているが、シリコン基板１１の一方の面全体を封止樹脂１６で覆うようにしてもよい。また、シリコン基板１１の他方の面（下側の面）には、バリヤメタル層１５を露出させて全面を覆うように絶縁層（保護膜）としてのソルダレジスト層１７が形成され、さらに、このソルダレジスト層１７から露出しているバリヤメタル層１５上に外部接続端子としてのはんだボール１８が接合されている。

本実施形態に係る半導体装置１０を構成する各構成部材の材料や大きさ等については、プロセスに関連させて後で説明する。また、図１に示す例では、パッシベーション膜１２上のパッド１３はすべて封止樹脂１６で覆われた状態が示されているが、上述したように各パッド１３はシリコン基板１１内に作り込まれているデバイスの各電極に接続されているため、パッシベーション膜１２上に形成されるパッド１３のうち幾つかのパッド１３については、図１には示していないが封止樹脂１６で覆われずに露出した状態のものもある（図４参照）。

次に、第１の実施形態に係る半導体装置１０を製造する方法について、その製造工程の一例を示す図２及び図３を参照しながら説明する。なお、各図に示す断面構成では、図示の簡単化のため、その要部に関連する部分（スルーホールを介してその上下をワイヤボンディングで接続する部分）のみが示されている。

先ず最初の工程では（図２（ａ）参照）、複数の機能素子（デバイス）が作り込まれた半導体基板（シリコンウエハＷ）を用意する。例えば、所定の厚さ（１０〜７２５μｍ）を有するシリコンウエハに周知の方法により予め複数のデバイスを作り込んだものを用意し、デバイスが形成されている側の面に窒化シリコン（ＳｉＮ）やリンガラス（ＰＳＧ）等からなるパッシベーション膜１２を形成した後、このパッシベーション膜１２上で、各デバイス上に形成された各電極（図示せず）の位置に対応する部分に、それぞれ当該電極に接続されるアルミニウム（Ａｌ）のパッド１３をパターン形成し、さらにパッシベーション膜１２の所定の箇所に対応する部分を除去する（開口部ＯＰの形成）。この開口部ＯＰは、後の工程でスルーホールを形成する際の目安となる部分であり、これを形成すべき「所定の箇所」は、ウエハ内に作り込まれている各デバイスの機能素子が形成されていない部分に選定される。このようにして、表面が、図示のように所定の箇所に開口部ＯＰを有するパッシベーション膜１２で覆われ、且つパッシベーション膜１２上の所定の位置にパッド１３が露出したシリコンウエハＷが得られる。

次の工程では（図２（ｂ）参照）、シリコンウエハＷのパッシベーション膜１２が形成されている側の面に、開口部ＯＰを露出させてレジスト層（マスク）ＰＲを形成する。このレジスト層ＰＲの厚さは１〜１００μｍ程度であり、材料としては典型的にフォトレジスト（液状のもの、又はフィルム状のもの（ドライフィルム））が用いられる。例えば、液状のフォトレジストを用いた場合には、表面洗浄→表面にレジスト塗布→乾燥→露光→現像の工程を経てレジスト層ＰＲを形成する。一方、ドライフィルムレジストを用いる場合には、典型的にレジスト材料をポリエステルのカバーシートとポリエチレンのセパレータシートの間に挟んだ構造となっているので、表面洗浄→ラミネーション前処理（セパレータシート剥離）→大気中でのレジストラミネーション→露光→カバーシート剥離→現像の工程を経てレジスト層ＰＲを形成する。

次の工程では（図２（ｃ）参照）、レジスト層ＰＲ（図２（ｂ））をマスクとして、例えば、反応性イオンエッチング（ＲＩＥ）やＩＣＰプラズマ、スパッタエッチング等のドライエッチング法、あるいはウエットエッチングにより、シリコンウエハＷにスルーホールＴＨ１を形成する。つまり、シリコンウエハＷ内のデバイス形成領域において所定の箇所にスルーホールＴＨ１を形成する。

このとき、形成されるスルーホールＴＨ１の大きさは、シリコンウエハＷの厚さ（最終的に個々のチップ単位に分割されたときのチップ厚）と、後の工程でワイヤボンディングを行う際に「キャピラリ」をスペース的に余裕をもって挿入できるかどうかに依存して決定される。すなわち、キャピラリがスルーホールＴＨ１内に挿入されたときにその内壁部分（つまり、チップ部分）に接触しなければボンディングは可能であるが、キャピラリには種々の形状のものがあり、その断面形状は概して上部へ行くほど太くなるため、チップ厚とスルーホールＴＨ１の大きさとの間には自ずと限界がある。本実施形態では、これらの要因を加味して、チップ厚：１０〜７２５μｍに対し、形成するスルーホールＴＨ１の大きさを５０μｍ以上に選定している。

また、スルーホールＴＨ１の形状については、通常の「丸形」の他に、「長円」、「正方形」、「矩形（長方形）」など種々のバリエーションが可能である。さらに、スルーホールＴＨ１の配置についても、個々のチップの周囲の領域にのみスルーホールＴＨ１を配置した「ペリフェラル型」や、当該チップの領域にマトリクス状にスルーホールＴＨ１を配置した「エリアアレイ型」が可能である。

このようにしてシリコンウエハＷの所定の箇所にスルーホールＴＨ１を形成した後、例えば、アルカリ性溶液を用いてレジスト層（マスク）ＰＲを除去する。

次の工程では（図２（ｄ）参照）、シリコンウエハＷの裏面（パッド１３が露出している側と反対側の面）に支持シートＢＳを張り付ける。この支持シートＢＳには、例えば、一方の面に粘着性をもたせた導電性材料（アルミニウム（Ａｌ）、銅（Ｃｕ）など）からなるテープもしくはフィルムが用いられ、当該テープ／フィルムの粘着面をウエハＷ側に向けて張り付ける。かかる導電性テープ／フィルムに代えて、ポリイミド樹脂や各種の有機樹脂等からなる絶縁性フィルムを張り付けるようにしてもよい。あるいは、アルミ箔や銅箔などの金属箔を単に押し付けただけでもよい。

次の工程では（図２（ｅ）参照）、シリコンウエハＷに形成されたスルーホールＴＨ１の底面（支持シートＢＳ上）とパッシベーション膜１２上のパッド１３とをボンディングワイヤ１４で接続する（ワイヤボンディング）。これは、ボールボンディング法（超音波を併用した熱圧着法）を用いて行われる。すなわち、ワイヤボンダーのツール先端（中空部分にボンディング用の金（Ａｕ）線を保持したキャピラリ）をスルーホールＴＨ１内に挿入し、そのツール先端に溶製されたＡｕボールを、あらかじめ加熱された接合対象箇所に熱と圧力の下で生じる拡散と超音波振動による摩擦により接合させるものである。このときの加熱温度は、大体１５０℃〜２００℃程度である。

この場合、ボンディングワイヤ１４を接合する順序としては、先ずスルーホールＴＨ１の底面にボンディングし、次にパッド１３にボンディングする方法と、その逆の順序で、先ずパッド１３にボンディングし、次にスルーホールＴＨ１の底面にボンディングする方法の２通りが可能である。本工程では、前者の方法（スルーホールＴＨ１の底面→パッド１３の順序）に従っている。

次の工程では（図３（ａ）参照）、シリコンウエハＷのパッシベーション膜１２が形成されている側の面の、少なくともボンディングワイヤ１４、パッド１３及びスルーホールＴＨ１が形成されている部分を、封止樹脂１６により封止する。この樹脂封止は、モールディング用金型等の周知の手段を用いて行うことができ、封止樹脂１６の材料としては、密着力の高いエポキシ系樹脂やアクリル系樹脂等の熱硬化性樹脂が好適に用いられる。かかる樹脂を硬化する際に印加する温度は、大体２００℃程度である。なお、本工程では図示のようにワイヤ１４の近傍部分のみを封止樹脂１６で覆っているが、シリコンウエハＷの上側の面全体を封止樹脂１６で覆うようにしてもよい。

次の工程では（図３（ｂ）参照）、支持シートＢＳ（図３（ａ）を、剥離（テープ／フィルムの場合）やウエットエッチング（金属箔の場合）等により、除去する。これによって、シリコンウエハＷの裏面（パッド１３が形成されている側と反対側の面）からボンディングワイヤ１４の端部１４ａ（バンプ状になっているＡｕ部分）が露出する。

次の工程では（図３（ｃ）参照）、シリコンウエハＷの裏面から露出しているボンディングワイヤ１４の端部１４ａ（Ａｕ）上に、ニッケル（Ｎｉ）めっき及び金（Ａｕ）めっきを施して２層構造（Ｎｉ／Ａｕ）のバリヤメタル層１５を形成する。

次の工程では（図３（ｄ）参照）、シリコンウエハＷの裏面に形成されたバリヤメタル層１５が露出するように全面（裏面）を覆ってソルダレジスト層１７を形成する。このソルダレジスト層１７は、図２（ｂ）の工程においてレジスト層（マスク）ＰＲを形成したときの処理と同様にして、フォトリソグラフィ技術により、形成することができる。

最後の工程では（図３（ｅ）参照）、ソルダレジスト層１７から露出しているバリヤメタル層（Ｎｉ／Ａｕめっき層）１５上に、外部接続端子として供されるはんだボール１８を搭載し、リフローにより接合する。この後、特に図示はしないが、ダイサー等により、シリコンウエハＷを切断して個々のチップ（半導体装置）単位に個片化する。以上の工程により、本実施形態に係る半導体装置１０が製造されたことになる。

以上説明したように、本実施形態に係る半導体装置１０（図１）及びその製造方法（図２、図３）によれば、従来技術に見られたような長い工程を必要とすることなく、単に、シリコン基板１１（シリコンウエハＷ）のデバイス形成領域内の所定の箇所にスルーホールＴＨ１を形成し、このスルーホールＴＨ１を介して両面（パッド１３とバリヤメタル層１５の間）をワイヤ１４で接続するだけで、上下の電気的導通をとることができる。つまり、従来技術に比して製造工程を簡略化することができるので、製造に係る期間の短縮化と、それに伴うコストの低減化を図ることができる。
また、本実施形態の半導体装置１０においては、バリヤメタル層（導体層）１５の一方の面にボンディングワイヤ１４の端部１４ａが接続され、他方の面にはんだボール（外部接続端子）１８が接合されているので、半導体装置１０全体として小型化（薄型化）を図ることができる。また、配線長を短くすることができるため、接続信頼性の向上に寄与することができる。

また、本実施形態に係る製造方法では、各工程を通して比較的低温の温度しか印加されないため、基板１１（ウエハＷ）内に作り込まれている各デバイスに影響を及ぼすことなく、所望の半導体装置１０を作製することができる。すなわち、図２（ｅ）の工程においてワイヤ１４をパッド１３等に接合する際の加熱温度は大体１５０℃〜２００℃程度であり、図３（ａ）の工程においてワイヤ１４等を封止する材料として用いるエポキシ系樹脂等を硬化する際に印加する温度は高々２００℃程度であるため、従来技術に見られたような、ＣＶＤ法によるシリコン窒化膜等の絶縁膜の形成時に高温（３００℃以上）となることでデバイス中の特性が損なわれる可能性がある、といった不都合を解消することができる。このことは、最終的な製品（半導体装置１０）としての信頼性の向上に寄与するものである。

さらに、必要に応じて、本実施形態の半導体装置１０を、保護膜１２，１７から露出しているパッド１３もしくは外部接続端子１８を介して多層的に積み重ねることができる。この場合、積み重ねる各チップ（半導体装置１０）内のスルーホールＴＨ１を介してその両面をワイヤボンディングで接続するようにしているので、一般的なスタックドＣＳＰの場合と比べて、チップサイズが同じであれば全体的に小型化を図ることができる。すなわち、一般的なスタックドＣＳＰでは、パッケージ内でチップ搭載エリアの周囲に基板上の端子とワイヤボンディングするための余分なスペースを必要とするため、サイズが大型化する傾向にあるが、本実施形態に係る半導体装置１０では、そのような余分なスペースを必要としないので、全体的に小型化を図ることができる。

図４は、上述した実施形態に係る半導体装置１０（図１）の各種応用例を断面図の形態で模式的に示したものである。

先ず、図４（ａ）は、図１の実施形態に係る半導体装置１０を多層的に積み重ねて使用する場合の構成例（半導体装置２０）を示している。この構成例では、下側の半導体装置１０のパッド１３に上側の半導体装置１０の外部接続端子（はんだボール）１８を電気的に接続し、さらに、図示はしていないが両装置１０間にエポキシ系樹脂等のアンダーフィル樹脂を充填し、熱硬化させて両者を接着している。図示の例では、半導体装置１０を２層に積み重ねているが、積み重ねる層数は２層に限定されないことはもちろんである。すなわち、積層構造とすべき半導体装置に要求される機能に応じて、その積み重ねる層数を適宜選択することが可能である。

また、図４（ｂ）は、図１の実施形態に係る半導体装置１０に別のチップ部品を搭載して使用する場合の構成例（半導体装置３０）を示している。この構成例では、半導体装置１０（パッシベーション膜１２）上に、チップ部品１の裏面（電極２が形成されている側と反対側の面）を下にして接着剤等により固定化した後、チップ部品１の電極２と半導体装置１０のパッド１３とをボンディングワイヤ３により電気的に接続し、さらに、図示はしていないが全体（少なくとも、ワイヤ３等の導体部分が露出している部分）を覆うように樹脂封止している。

また、図４（ｃ）は、図１の実施形態に係る半導体装置１０（図１）を微小電気機械システム（ＭＥＭＳ：Micro Electro-Mechanical Systems）に適用した場合の構成例（半導体装置４０）を示している。この構成例では、半導体装置１０上に、稼動部分を有する機械／電気信号変換機能付きチップ部品５（例えば、医療機器、家電機器、計測器などに使用されているＭＥＭＳ製品）を搭載し、さらに、このチップ部品５の稼動部分を保護するためにキャップ６で封止している。

図５は本発明の第２の実施形態に係る半導体装置の構成を断面図の形態で模式的に示したものである。

この第２の実施形態に係る半導体装置１０ａは、第１の実施形態に係る半導体装置１０（図１）と同様に、本発明を特徴付ける構成（デバイス形成領域内の所定の箇所に形成されたスルーホールＴＨ２を介してその上下をワイヤボンディングで接続した構成）を含んでいる。

第１の実施形態の場合（図１）と比べて構成上異なる点は、パッシベーション膜１２が形成されている側の面（すなわち、シリコン基板１１に機能素子（デバイス）が作り込まれている側の面）が、第１の実施形態の場合（図１）とは上下反対側に配置され、ソルダレジスト層１７によって覆われている点である。このため、ボンディングワイヤ１４の一端が接続されるパッド１３は、シリコン基板１１上に直接形成されており、また、ボンディングワイヤ１４の他端（端部１４ａ）は、スルーホールＴＨ２の開口部領域を含むようにパッシベーション膜１２上に形成された導体層１３ａを介して、バリヤメタル層１５に電気的に接続されている。他の構成については、第１の実施形態の場合（図１）と基本的に同じであるので、その説明は省略する。

以下、本実施形態に係る半導体装置１０ａを製造する方法について、その製造工程の一例（一部分）を示す図６を参照しながら説明する。第１の実施形態の場合（図２、図３）と同様に、図示の断面構成は要部に関連する部分（スルーホールを介してその上下をワイヤボンディングで接続する部分）のみを示している。

先ず最初の工程では（図６（ａ）参照）、上述した図２（ａ）の工程で行った処理と同様にして、複数の機能素子（デバイス）が作り込まれたシリコンウエハＷを用意する。すなわち、所定の厚さ（１０〜７２５μｍ）を有するシリコンウエハに周知の方法により予め複数のデバイスを作り込んだものを用意し、デバイスが形成されている側の面に窒化シリコン（ＳｉＮ）等からなるパッシベーション膜１２を形成した後、このパッシベーション膜１２の所定の箇所に対応する部分を除去する（開口部ＯＰの形成）。この開口部ＯＰは、後の工程でスルーホールを形成する際の目安となるもので、これを形成すべき「所定の箇所」は、ウエハ内に作り込まれている各デバイスの機能素子が形成されていない部分に選定される。さらに、パッシベーション膜１２上に、開口部ＯＰの領域と、各デバイス上に形成された各電極（図示せず）の位置に対応する部分とを含むようにして、例えば、アルミニウム（Ａｌ）の導体層１３ａをパターン形成し、パッシベーション膜１２が形成されている側と反対側の面（シリコンウエハＷ上）には、同様にしてパッド１３をパターン形成する。

次の工程では（図６（ｂ）参照）、上述した図２（ｂ）の工程で行った処理と同様にして、シリコンウエハＷのパッド１３が形成されている側の面に、パッシベーション膜１２の開口部ＯＰの領域に対応する部分を露出させてレジスト層（マスク）ＰＲを１〜１００μｍ程度の厚さに形成する。

次の工程では（図６（ｃ）参照）、上述した図２（ｃ）の工程で行った処理と同様にして、レジスト層ＰＲ（図６（ｂ））をマスクとして、ドライエッチングやウエットエッチング等により、シリコンウエハＷにスルーホールＴＨ２（図示の形態では、導体層１３ａに達する「ビアホール」）を形成する。形成されるスルーホールＴＨ２の大きさ、形状及びその配置については、上述した第１の実施形態の場合と同様である。このようにしてシリコンウエハＷ内のデバイス形成領域において所定の箇所にスルーホールＴＨ２を形成した後、アルカリ性溶液を用いてレジスト層（マスク）ＰＲを除去する。

次の工程では（図６（ｄ）参照）、上述した図２（ｅ）の工程で行った処理と同様にして、ボールボンディング法により、シリコンウエハＷに形成されたスルーホールＴＨ２の底面（導体層１３ａ上）とシリコンウエハＷ上のパッド１３とをボンディングワイヤ１４で接続する。ボンディングワイヤ１４を接合する順序にについては、上述した第１の実施形態の場合と同様である。

次の工程では（図６（ｅ）参照）、上述した図３（ａ）の工程で行った処理と同様にして、シリコンウエハＷのパッド１３が形成されている側の面の、少なくともボンディングワイヤ１４、パッド１３及びスルーホールＴＨ２が形成されている部分を、封止樹脂１６により封止する。あるいは、シリコンウエハＷの上側の面全体を封止樹脂１６で覆うようにしてもよい。

この後の工程については特に図示はしないが、上述した図３（ｃ）〜（ｅ）の工程で行った処理と同様にして、シリコンウエハＷの裏面（パッシベーション膜１２）から露出している導体層１３ａ上にバリヤメタル層１５を形成し、このバリヤメタル層１５が露出するように全面（裏面）を覆ってソルダレジスト層１７を形成し、さらにソルダレジスト層１７から露出しているバリヤメタル層１５上にはんだボール（外部接続端子）１８を接合した後、シリコンウエハＷをダイシングして個々のチップ（半導体装置）単位に個片化する。以上の工程により、第２の実施形態に係る半導体装置１０ａが得られる。

この第２の実施形態に係る半導体装置１０ａ（図５）及びその製造方法（図６）によれば、第１の実施形態の場合（図１〜図３）と比べて、シリコンウエハＷの裏面に支持シートＢＳを張り付ける処理（図２（ｄ）の工程）及びそれを除去する処理（図３（ｂ）の工程）が不要となるので、全体的に製造工程を簡略化することができる。これによって、より一層の製造期間の短縮化及びコストの低減化を図ることが可能となる。他の利点については、第１の実施形態の場合と同様である。

また、ボンディングワイヤ１４の端部１４ａは、第１の実施形態（図１）ではシリコン基板１１の下側の面から露出しているバリヤメタル層１５に直接接続されているが、この第２の実施形態（図５）ではスルーホールＴＨ２の開口部領域を含むようにパッシベーション膜１２上に形成された導体層１３ａを介してバリヤメタル層１５に接続されているため、上下間の気密性を保持することができる。この特徴的な構成は、ＭＥＭＳ（微小電気機械システム）に応用した場合に特に有効である。

図７は、第２の実施形態に係る半導体装置１０ａ（図５）の各種応用例を断面図の形態で模式的に示したものである。図中、（ａ）〜（ｃ）にそれぞれ示す半導体装置２０ａ、半導体装置３０ａ及び半導体装置４０ａの構成は、基本的には、図４（ａ）〜（ｃ）にそれぞれ示した半導体装置２０、半導体装置３０及び半導体装置４０の構成と同じである。よって、その構成に係る説明は省略する。但し、図７（ｃ）に示す構成例（ＭＥＭＳ製品５を搭載した半導体装置４０ａ）では、図４（ｃ）に示した構成例（ＭＥＭＳ製品５を搭載した半導体装置４０）とは違い、上記の特徴的な構成により気密封止が可能である。

図８は本発明の第３の実施形態に係る半導体装置の構成を断面図の形態で模式的に示したものである。

この第３の実施形態に係る半導体装置５０は、上述した第１、第２の実施形態に係る半導体装置１０，１０ａ（図１、図５）と同様に、本発明を特徴付ける構成（デバイス形成領域内の所定の箇所に形成されたスルーホールＴＨ３、ＴＨ４、ＴＨ５を介してその上下をワイヤボンディングで接続した構成）を含んでいる。

第１、第２の実施形態の場合（図１、図５）と比べて構成上異なる点は、２つの半導体チップ（半導体装置１０ｂ、半導体装置１０ｃ）が接着層５１を介して２層に積み重ねられている点である。下側のチップ（半導体装置１０ｂ）の構成については、基本的に第２の実施形態の場合（図５）と同じである。図８に示す構成例では、上側のチップ１０ｃと下側のチップ１０ｂは、スルーホールＴＨ４内のボンディングワイヤ１４を介してその上下（上側のパッド１３と下側のパッド１３）が接続されると共に、スルーホールＴＨ５内のボンディングワイヤ１４を介してその上下（上側のパッド１３と下側の導体層１３ａ）が接続されている。また、下側のチップ１０ｂは、スルーホールＴＨ３内のボンディングワイヤ１４を介してその上下（パッド１３と導体層１３ａ）が接続されている。

本発明の第１の実施形態に係る半導体装置の構成を模式的に示す断面図である。 図１の半導体装置の製造方法の工程（その１）を示す断面図である。 図２の製造工程に続く工程（その２）を示す断面図である。 図１の半導体装置の各種応用例を示す断面図である。 本発明の第２の実施形態に係る半導体装置の構成を模式的に示す断面図である。 図５の半導体装置の製造方法の工程（一部分）を示す断面図である。 図５の半導体装置の各種応用例を示す断面図である。 本発明の第３の実施形態に係る半導体装置の構成を模式的に示す断面図である。

符号の説明

１０，１０ａ，１０ｂ，１０ｃ…半導体装置（チップ）、
１１…シリコン基板（半導体基板）、
１２…パッシベーション膜（絶縁層／保護膜）、
１３…パッド（導体層）、
１３ａ…導体層、
１４…ボンディングワイヤ、
１４ａ…ボンディングワイヤの端部、
１５…バリヤメタル層（導体層）、
１６…封止樹脂、
１７…ソルダレジスト層（絶縁層／保護膜）、
１８…はんだボール（外部接続端子）、
２０，２０ａ，３０，３０ａ，４０，４０ａ，５０…半導体装置、
ＢＳ…支持シート、
ＰＲ…レジスト層（マスク）、
ＴＨ１，ＴＨ２，ＴＨ３，ＴＨ４，ＴＨ５…スルーホール、
Ｗ…シリコンウエハ（半導体ウエハ）。

Claims (9)

1. 半導体基板と、該半導体基板内に作り込まれた機能素子に電気的に接続されて前記半導体基板の一方の面側に形成された第１の導体層と、前記半導体基板の他方の面側に形成された第２の導体層とを有し、
   前記第１の導体層が、前記半導体基板に形成されたスルーホール内のボンディングワイヤを介して前記第２の導体層の一方の面に接続され、
   前記半導体基板の一方の面の、少なくとも前記第１の導体層、前記ボンディングワイヤ及び前記スルーホールが形成されている部分が、封止樹脂で覆われており、
   前記ボンディングワイヤが接続される前記第２の導体層の一方の面が、前記半導体基板の他方の面と同一面上に位置し、
   前記半導体基板の他方の面に、前記第２の導体層を露出させて保護膜が形成され、該保護膜から露出している前記第２の導体層の他方の面に外部接続端子が接合されていることを特徴とする半導体装置。
2. 前記外部接続端子は、前記第２の導体層の他方の面上で、前記第２の導体層の一方の面上で前記ボンディングワイヤが接続される部分に対応する箇所に、接合されていることを特徴とする請求項１に記載の半導体装置。
3. 請求項２に記載の半導体装置が、所要個数、前記第１の導体層及び前記外部接続端子を介して電気的に接続されて積層されていることを特徴とする半導体装置。
4. 請求項２に記載の半導体装置に、チップ部品が前記第１の導体層に電気的に接続されて搭載されていることを特徴とする半導体装置。
5. 請求項２に記載の半導体装置に、稼動部分を有する機械／電気信号変換機能付きチップ部品が搭載され、さらに該チップ部品の稼動部分を保護するためのキャップにより封止されていることを特徴とする半導体装置。
6. 機能素子が作り込まれた半導体基板の一方の面に、絶縁層を介して、前記機能素子に電気的に接続される第１の導体層を形成する工程と、
   前記半導体基板の所定の箇所にスルーホールを形成する工程と、
   前記半導体基板の他方の面に支持シートを張り付ける工程と、
   前記絶縁層上の前記第１の導体層と前記スルーホール内の前記支持シートとをボンディングワイヤにより接続する工程と、
   前記半導体基板の一方の面の、少なくとも前記第１の導体層、ボンディングワイヤ及びスルーホールが形成されている部分を、樹脂により封止する工程と、
   前記支持シートを除去する工程と、
   前記半導体基板の他方の面から露出している前記ボンディングワイヤの端部上に第２の導体層を形成する工程とを含むことを特徴とする半導体装置の製造方法。
7. 機能素子が作り込まれた半導体基板の一方の面に、前記機能素子に電気的に接続される第１の導体層を形成すると共に、前記半導体基板の他方の面に、絶縁層を介して、該絶縁層の所定の箇所に形成された開口部を覆うようにして導体パターンを形成する工程と、
   前記半導体基板の、前記絶縁層の開口部の領域に対応する箇所に、スルーホールを形成する工程と、
   前記半導体基板上の前記第１の導体層と前記スルーホール内の前記導体パターンとをボンディングワイヤにより接続する工程と、
   前記半導体基板の一方の面の、少なくとも前記第１の導体層、ボンディングワイヤ及びスルーホールが形成されている部分を、樹脂により封止する工程と、
   前記半導体基板の他方の面から露出している前記導体パターン上に第２の導体層を形成する工程とを含むことを特徴とする半導体装置の製造方法。
8. さらに、前記半導体基板の他方の面に、前記第２の導体層を露出させて保護膜を形成する工程と、
   前記保護膜から露出している第２の導体層上に外部接続端子を接合した後、個々のチップ単位に個片化する工程とを含むことを特徴とする請求項６又は請求項７に記載の半導体装置の製造方法。
9. 前記スルーホールを形成する箇所は、前記半導体基板内で前記機能素子が形成されていない部分に選定されることを特徴とする請求項６又は請求項７に記載の半導体装置の製造方法。

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