JP4540895B2

JP4540895B2 - 半導体装置

Info

Publication number: JP4540895B2
Application number: JP2001234928A
Authority: JP
Inventors: 眞喜男飯田; 伴　　博行; 則行岩森
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2001-08-02
Filing date: 2001-08-02
Publication date: 2010-09-08
Anticipated expiration: 2021-08-02
Also published as: JP2003045988A

Description

【０００１】
【発明の属する技術分野】
本発明は、基板上に形成された素子間の絶縁分離をトレンチ分離技術を用いて行うようにした半導体装置、特には、基板上に比較的大きい容量のコンデンサを形成するのに適した半導体装置に関する。
【０００２】
【発明が解決しようとする課題】
従来より、半導体集積回路上に比較的大きい容量のコンデンサを形成する場合には、半導体基板上に下部電極膜、誘電体薄膜、上部電極膜を積層したＭＩＭ（Metal Insulator Metal ）構造とすることが行われているが、この構造では、コンデンサの占有面積が相対的に拡大してチップ面積が大きくなる問題点があり、また、大容量化のためには、誘電体薄膜の膜厚を小さく設定することになるが、このように設定するのに伴い電極間距離が小さくなるため、コンデンサの耐圧を高くすることが困難になるという問題点もあった。
【０００３】
本発明は上記問題点を解決するためになされたものであり、その目的は、チップサイズの大形化を伴うことなくコンデンサのための電極面積を大きくすることが可能になって、容量の大形化及び高耐圧化を実現したコンデンサを形成できるようになる半導体装置を提供することにある。
【０００４】
【課題を解決するための手段】
上記目的を達成するために請求項１記載の手段を採用できる。この手段のように、絶縁分離トレンチの側壁絶縁膜を誘電体薄膜として利用したコンデンサを形成する場合、その絶縁分離トレンチは、素子の絶縁分離のために元々設けられているものであるから、半導体装置のチップサイズが拡大する恐れがなくなる。また、絶縁分離トレンチは、複数の素子形成領域を包囲した形態で一体として形成されるものであって、その総延長が比較的長いから、コンデンサの有効電極面積を大きく設定することが可能となり、コンデンサ容量を大きくする上で有利になる。しかも、このようにコンデンサ容量を有効電極面積の拡大で確保できる結果、誘電体薄膜として機能する側壁絶縁膜の膜厚を小さくしてコンデンサ容量を稼ぐ必要がなくなり、容量の大形化と同時に高耐圧化を実現したコンデンサを形成可能となる。
【０００５】
また、コンデンサの第１の電極部は、絶縁分離トレンチ内に側壁絶縁膜を介して導電性材料（例えば不純物を導入したポリシリコン）を充填して形成され、コンデンサの第２の電極部は、半導体層に複数の素子形成領域を設ける際に当該半導体層に残った状態で形成される半導体領域、つまり半導体装置内でのデッドスペース（半導体装置用に必要ではあるが素子としての機能がないスペース）に不純物を導入して形成される。従って、各電極部のために新たなスペースを用意する必要がなく、半導体装置のチップサイズが拡大しない。また、第１の電極部は、元々必要な絶縁分離トレンチの形成時に同時に形成可能であり、第２の電極部は、素子形成領域内の半導体素子のための製造プロセスを利用して当該半導体素子と同時に形成可能であるから、製造コストの抑制を図る上で有益となる。
【０００６】
請求項２記載の手段によれば、コンデンサと共に形成されたダイオードを、例えば素子形成領域内の半導体素子の保護用として利用できるようになり、その付加価値を高め得る。また、このダイオードは、半導体層に複数の素子形成領域を設ける際に当該半導体層に残った状態で形成される半導体領域（半導体装置内でのデッドスペース）一部に、カソードが第２の電極部と接続され、アノードがカソードと異なる導電型不純物領域により形成されるとともにグランド端子に接続さることによりに形成されるから、チップサイズの拡大を招くことがない。
【０００７】
請求項３記載の手段によれば、コンデンサの誘電体薄膜を構成する側壁絶縁膜として半導体酸化膜が用いられるから、その誘電体薄膜の形成を容易に行い得ると共に、安定した誘電体特性が得られるようになる。
【０００８】
【発明の実施の形態】
（第１の実施の形態）
以下、本発明をＢｉＣＭＯＳプロセス技術により形成したＩＣチップに適用した第１実施例について図１ないし図６を参照しながら説明する。
図５には、ＩＣチップ１（本発明でいう半導体装置に相当）の平面レイアウトが示されている。この図５において、ＩＣチップ１は、シリコン基板上に絶縁分離層を介して単結晶シリコン層を形成したＳＯＩ（Silicon On Insulator）基板２を利用して製造されるもので、その単結晶シリコン層上に、ＣＭＯＳ用素子形成領域３、ＬＤＭＯＳ（Lateral Double-diffusion MOS）用素子形成領域４、バイポーラトランジスタ用素子形成領域５を、互いの間に当該単結晶シリコン層による半導体領域２Ａが各素子形成領域３、４、５を縫うような形態で残るように所定個数ずつ形成すると共に、各素子形成領域３、４、５間をそれぞれ独立して囲んだ状態の絶縁分離トレンチ６群を形成した構成となっている。尚、各絶縁分離トレンチ６は、ＳＯＩ基板２の絶縁分離層まで到達するように形成される。また、半導体領域２Ａは、前記単結晶シリコン層の外周部位に前記複数の素子形成領域３〜５の全体を包囲した形態の矩形枠状部（符号なし）を一体的に備えた形状とされ、この矩形枠状部の外周にも、ＳＯＩ基板２の絶縁分離層まで達する枠状の絶縁分離トレンチ６が形成されるものである。
【０００９】
図１には、図５中のＸ−Ｘ線に沿った部分の断面構造が模式的に示され、図２ないし図４には、その製造工程が模式的な断面図により示されており、まず、製造工程について説明する。尚、図１ないし図４の寸法比は正確ではない。
図２において、主表面が鏡面研磨されたＮ型単結晶シリコン基板７を用意し、その主表面に気相拡散法を用いてアンチモンを約３μｍ程度の深さまで拡散してＮ＋層８を形成する。このＮ型単結晶シリコン基板７とは別に、主表面が鏡面研磨されたＰ型単結晶シリコン基板９（支持基板に相当）を用意し、その主表面を熱酸化することにより厚さ約１μｍ程度のシリコン酸化膜１０を形成する。次いで、シリコン基板７及び９の各主表面側を清浄雰囲気内で貼り合わせ、１１００℃程度に加熱して接合する。この後に、Ｎ型単結晶シリコン基板７を例えば図中二点鎖線で示す状態まで研磨することにより、約１７μｍの膜厚とする。これにより、支持基板となるＰ型単結晶シリコン基板９上に絶縁分離層としてのシリコン酸化膜１０を介して単結晶シリコン層１１（半導体層に相当）を形成した状態のＳＯＩ基板２が製造される。尚、単結晶シリコン層１１は、約３μｍの膜厚のＮ＋層８上に約１４μｍの膜厚のＮ−層１１ａを積層した形態となる。
【００１０】
そして、このようなＳＯＩ基板２に対し周知のトレンチ形成技術を使用して絶縁分離トレンチ６により区分された素子形成領域を形成する。尚、図１、図３及び図４には、２箇所のバイポーラトランジスタ用素子形成領域５及び半導体領域２Ａの一部が現れている。絶縁分離トレンチ６を形成する場合には、具体的には図示しないが、以下のような各工程を行う。但し、以下の工程例は一般的な手順を示したものであり、他の手順を採用しても良いことは勿論である。
【００１１】
（ａ）マスク形成工程
単結晶シリコン層１１上に、下地の役目を果たすシリコン酸化膜を成膜すると共に、この上にシリコン窒化膜を成膜し、さらにその上にエッチングマスクとして機能するシリコン酸化膜を成膜し、この三層構造膜をフォトエッチング技術を利用してパターニングすることにより、トレンチ６に対応した位置に開口部を形成し、以て層構造のトレンチエッチングマスクを形成する。この場合、上記シリコン窒化膜は、最上層のシリコン酸化膜（エッチングマスク）を除去する際のストッパの役目を果たすものである。
【００１２】
（ｂ）トレンチエッチング工程
単結晶シリコン層１１に対しトレンチエッチングマスクを使用した異方性ドライエッチングを行うことにより、当該トレンチエッチングマスクの開口部に対応した位置にシリコン酸化膜１０まで達するトレンチを形成する。
【００１３】
（ｃ）側壁酸化工程
トレンチの側壁を熱酸化することにより側壁酸化膜を形成する。尚、仮に、トレンチの底部がシリコン酸化膜１０まで到達していないという加工不良があった場合、その底部に残存した単結晶シリコン層１１は、この側壁酸化工程において表面側から熱酸化される。
【００１４】
（ｄ）トレンチ埋め戻し工程
トレンチエッチングマスク上（シリコン酸化膜上）の全面に、例えばＣＶＤ法によりポリシリコンを堆積することにより、トレンチを埋め戻した状態のポリシリコン膜を成膜する。尚、この成膜時には、ポリシリコン膜にＮ型の不純物（例えばリン、ひ素）が導入されるものであり、当該ポリシリコン膜が本発明でいう導電性材料として機能するようになる。
【００１５】
（ｅ）平坦化工程
トレンチエッチングマスクの最上層のシリコン酸化膜をストッパとしたドライエッチング処理または化学的機械研磨処理を行うことにより、ポリシリコン膜をシリコン酸化膜の面までエッチバックする。
【００１６】
（ｆ）マスク除去工程
トレンチエッチングマスクの最上層のシリコン酸化膜を、その下層のシリコン窒化膜をストッパとしたウエットエッチングにより除去する。
【００１７】
（ｇ）ポリシリコン膜除去工程
トレンチの上部に突き出した状態で残るポリシリコン膜を、シリコン窒化膜をマスクとしたドライエッチングにより除去する。
【００１８】
（ｈ）ポリシリコン膜酸化工程
トレンチの上部に対応したポリシリコン膜に対し熱酸化処理を施すことにより、トレンチの上部をトレンチエッチングマスク最下層のシリコン酸化膜と一体化されたシリコン酸化膜で覆った状態とする。
【００１９】
（ｉ）シリコン窒化膜除去工程
シリコン窒化膜を、その下層のシリコン酸化膜とエッチング選択性がある処理液によりウエットエッチングして除去し、これにより図３に示すように、側壁酸化膜６ａ（側壁絶縁膜に相当）が形成されたトレンチ内に、Ｎ型不純物が導入された埋込ポリシリコン６ｂ（導電性材料に相当）を充填した状態の絶縁分離トレンチ６を形成する。尚、単結晶シリコン層１１の上面全体（絶縁分離トレンチ６部分も含む）にはシリコン酸化膜１２が形成された状態となる。
【００２０】
上記のような各工程の実行後には、各素子形成領域３、４、５にそれぞれに対応した半導体素子を作り込む。図４には、バイポーラトランジスタ用素子形成領域５に対し、周知のフォトリソグラフィ工程、イオン注入工程、拡散工程などの実行に応じてＮＰＮトランジスタを作り込んだ例が示されている。このＮＰＮトランジスタは、ベース領域となるＰ＋拡散層１３、エミッタ領域となるＮ＋拡散層１４、Ｎ−層１１ａと共にコレクタ領域を構成するＮ＋拡散層１５を備えた構造となっている。この場合、Ｎ＋拡散層１５を形成する工程では、隣接する素子形成領域間（図４の例ではバイポーラトランジスタ用素子形成領域５間）に位置した半導体領域２ＡのＮ−層１１ａにも同時にＮ型不純物を導入してＮ＋拡散層１６を形成している。
【００２１】
次いで、図１に示すように、シリコン酸化膜１２にコンタクトホールを形成すると共に、そのコンタクトホールを通じて、Ｐ^＋拡散層１３、Ｎ^＋拡散層１４、１５及び１６、埋込ポリシリコン６ｂとそれぞれ電気的に接続された電極パッド１７〜２１を形成する。尚、実際には、シリコン酸化膜１２上に例えばＢＰＳＧ、ＢＳＧなどより成る層間絶縁膜を形成し、それらシリコン酸化膜１２及び層間絶縁膜に対しコンタクトホールを形成することが望ましい。
【００２２】
これにより、複数箇所に形成された埋込ポリシリコン６ｂが本発明でいう第１の電極部、Ｎ＋拡散層１６が本発明でいう第２の電極部、側壁酸化膜６ａが本発明でいう誘電体薄膜としてそれぞれ機能するコンデンサ（図６に符号Ｃを付して示す）が形成される。この場合、Ｎ＋拡散層１６の電極パッド２０は、ＩＣチップ１上に形成された集積回路（図６に符号２２を付して示す）のための電源端子＋Ｖccに接続され、且つ埋込ポリシリコン６ｂ群の複数個の電極パッド２１は、その全てがグランド端子に接続されるものであり、従って、図６に示すように、コンデンサＣ及び集積回路２２は電源端子＋Ｖccに対して並列接続された状態となり、以てコンデンサＣをノイズ吸収素子として機能させ得るようになる。
【００２３】
上記した本実施例によれば、以下のような効果を奏する。即ち、コンデンサＣを形成する場合において、その誘電体薄膜として、半導体素子の絶縁分離のために元々設けられている絶縁分離トレンチ６の側壁酸化膜６ａを利用し、第１の電極部として当該絶縁分離トレンチ６の埋込ポリシリコン６ｂを利用し、第２の電極部として隣接する素子形成領域間に位置した単結晶シリコン層１１（ＩＣチップ１内でのデッドスペース）を利用する構成となっているから、誘電体薄膜や各電極部のために新たなスペースを用意する必要がなくなる。この結果、ＩＣチップ１のチップサイズが拡大する恐れがなくなる。
【００２４】
また、絶縁分離トレンチ６はその延長が比較的長いから、コンデンサＣの有効電極面積を大きく設定することが可能となり、その容量を大きくする上で有利になる。しかも、このようにコンデンサＣの容量を有効電極面積の拡大で確保できる結果、誘電体薄膜として機能する側壁酸化膜６ａの膜厚を小さくして容量を稼ぐ必要がなくなる。このため、容量の大形化と同時に高耐圧化を実現したコンデンサＣを形成可能となる。第１の電極部となる埋込ポリシリコン６ｂは、絶縁分離トレンチ６の形成時に同時に形成可能であり、また、第２の電極部となるＮ^＋拡散層１６は、素子形成領域内の半導体素子（例えばバイポーラトランジスタ）のための製造プロセスを利用して当該半導体素子と同時に形成可能であるから、製造コストの抑制を図る上で有益となる。さらに、コンデンサＣの誘電体薄膜を構成する側壁絶縁膜としてシリコンの熱酸化膜より成る側壁酸化膜６ａが用いられるから、その誘電体薄膜の形成を容易に行い得ると共に、安定した誘電体特性が得られるようになる。
【００２５】
（第２の実施の形態）
図７及び図８には本発明の第２実施例が示されており、以下これについて前記第１実施例と異なる部分のみ説明する。
図７には、製造途中のＩＣチップ１の一部を切り出した部分の模式的な斜視図が示され、図８には第１実施例における図６と同等の回路構成図が示されている。図７において、ＩＣチップ２３（半導体装置に相当）は、基本的な素子構成は第１実施例と同様であるが、コンデンサＣのための第２の電極部（Ｎ＋拡散層１６）の形成領域、つまり隣接する素子形成領域間（図７の例ではバイポーラトランジスタ用素子形成領域５間）に位置した半導体領域２Ａに、ダイオード（図８に符号Ｄを付して示す）を形成したことに構造上の特徴を有する。具体的には、ＮＰＮトランジスタのためのＰ＋拡散層１３の形成時に、単結晶シリコン層１１のＮ−層１１ａにも同時にＰ型不純物を部分的に導入してＰ＋拡散層２４を形成しており、これにより、Ｎ＋拡散層１６及びＮ＋層８とＰ＋拡散層２４との間で、カソードが第２の電極部（Ｎ＋拡散層１６）に接続された状態のダイオードＤ（図８参照）が構成される。この場合、Ｎ＋拡散層１６は電源端子＋Ｖccに接続され、Ｐ＋拡散層２４はグランド端子に接続されるものであり、従って、ダイオードＤは、図８に示すように、カソードが電源端子＋Ｖccに接続され、且つアノードがグランド端子に接続された状態となる。
【００２６】
この実施例によれば、コンデンサＣと共に形成されたダイオードＤを、例えば集積回路２２の保護用として利用できるようになり、その付加価値を高め得る。また、このダイオードＤは、隣接する素子形成領域間に位置した半導体領域２Ａ（半導体装置内でのデッドスペース）に形成されるから、チップサイズの拡大を招くことがなくなる。
【００２７】
（その他の実施の形態）
尚、本発明は上記した実施例に限定されるものではなく、次のような変形または拡張が可能である。
単結晶シリコン基板９を支持基板としたＳＯＩ基板２を利用する例で説明したが、支持基板の材料としては、単結晶シリコン基板に限らず、他の半導体基板或いは絶縁性を有する半導体基板やセラミック基板（例えばアルミナ基板）或いはガラス基板などを用いることができる。具体的には、例えば、図１と同一部分に同一符号を付して示す図９のように、比抵抗が大きなシリコン基板２５（支持基板）上に単結晶シリコン層１１を直接的に形成した半導体基板２６を用いる構成とすることが考えられる。特に、このように絶縁性を有する支持基板を用いる場合には絶縁分離層（上記した第１及び第２の各実施例の場合、シリコン酸化膜１０）が不要になる（ＳＯＳ（Silicon On Sapphire ）基板を用いる場合なども該当する）。また、貼り合わせ法により形成したＳＯＩ基板２を用いる構成としたが、絶縁膜埋込法（例えばＳＩＭＯＸ）など、他の手法により形成したＳＯＩ基板を用いても良いことは勿論である。
【００２８】
本発明でいうダイオードはツェナーダイオードを含む概念であり、特にツェナーダイオードを形成する場合には、複数個のツェナーダイオードを形成して直列接続する構成とすれば、その耐圧を高めることができる。
ＢｉＣＭＯＳプロセス技術により形成したＩＣチップに限らず、絶縁分離トレンチを備えた半導体装置全般に広く適用できる。
【図面の簡単な説明】
【図１】本発明の第１実施例を示す要部の模式的な縦断面図
【図２】製造途中の状態を示す模式的な縦断面図その１
【図３】製造途中の状態を示す模式的な縦断面図その２
【図４】製造途中の状態を示す模式的な縦断面図その３
【図５】ＩＣチップの模式的なレイアウト図
【図６】ＩＣチップの概略的回路構成図
【図７】本発明の第２実施例を示すもので、製造途中のＩＣチップの一部を切り出した状態での模式的な斜視図
【図８】図６相当図
【図９】他の実施例を示す図１相当図
【符号の説明】
１はＩＣチップ（半導体装置）、２はＳＯＩ基板、２Ａは半導体領域、３はＣＭＯＳ用素子形成領域、４はＬＤＭＯＳ用素子形成領域、５はバイポーラトランジスタ用素子形成領域、６は絶縁分離トレンチ、６ａは側壁酸化膜（誘電体薄膜）、６ｂは埋込ポリシリコン（導電性材料、第１の電極部）、９は単結晶シリコン基板（支持基板）、１１は単結晶シリコン層（半導体層）、１６はＮ＋拡散層（第２の電極部）、２３はＩＣチップ（半導体装置）、２５は支持基板、Ｃはコンデンサ、Ｄはダイオードを示す。

Claims

支持基板上にこれと電気的に絶縁した状態で形成された半導体層に設けられ、互いの間に当該半導体層による半導体領域が一体として残るように配置された複数の素子形成領域と、
前記半導体層における前記複数の素子形成領域と前記半導体領域との間に、各素子形成領域を包囲し且つ前記支持基板及び半導体層間の絶縁機能部分まで達するように形成された複数の絶縁分離トレンチと、
前記複数の絶縁分離トレンチ内に側壁絶縁膜を介して導電性材料を充填することにより形成された複数の第１の電極部と、
前記半導体領域に不純物を導入することにより形成された第２の電極部と、
を備え、
前記複数の第１の電極部の全てをグランド端子に接続すると共に、前記第２の電極部を電源端子に接続した状態とすることにより、それら第１の電極部及び第２の電極部間に前記側壁絶縁膜が誘電体薄膜として機能するコンデンサを形成したことを特徴とする半導体装置。
請求項１に記載の半導体装置において、
前記半導体領域の一部に、カソードが前記第２の電極部と接続され、アノードが前記カソードと異なる導電型不純物領域により形成されるとともにグランド端子に接続されたダイオードを形成したことを特徴とする半導体装置。
前記側壁絶縁膜は、前記絶縁分離トレンチ内に露出した半導体層を酸化して形成した酸化膜であることを特徴とする請求項１または２の何れかに記載の半導体装置。