JP4835082B2 - 半導体装置及びその製造方法 - Google Patents

Description

本発明は、半導体基板にキャパシタを含む複数の素子を構成してなる半導体装置及びその製造方法に関するものである。

従来、半導体基板にキャパシタを含む複数の素子を構成してなる半導体装置においては、キャパシタの占有面積が他の素子に対して大きく、実装密度を高める（小型化する）上で問題となっている。そこで、例えば特許文献１に示すように、トレンチ（溝）の形成された半導体基板、トレンチ表面に形成された絶縁層（誘電体層）、絶縁層を介してトレンチを埋めるように形成された導電体層（金属層）により構成されるキャパシタが提案されている。この所謂縦型のキャパシタによると、所謂平面型（横型）のキャパシタに比べてキャパシタの占有面積を小さくすることができる。
特公平３−３０３０２号公報

しかしながら、特許文献１に示す構成の場合、半導体基板の平面方向において、キャパシタとキャパシタ以外の他の素子（例えばトランジスタ）を並べて構成しなければならないため、特にキャパシタの容量が大きくなるほど、チップ面積（半導体基板の平面方向の大きさ）が大きくなる。

本発明は上記問題点に鑑み、チップ面積を大きくすることなく、キャパシタを集積化した半導体装置及びその製造方法を提供することを目的としている。

上記目的を達成する為に、請求項１に記載の発明は、半導体基板にキャパシタを含む複数の素子を構成してなる半導体装置であって、半導体基板は、支持基板上に絶縁層を介して半導体層が積層されてなるＳＯＩ構造の半導体基板であり、複数の素子のうち、キャパシタは支持基板側に形成され、それ以外の素子は半導体層側に形成されており、キャパシタは、積層方向に延びるトレンチが形成された支持基板、トレンチの表面に形成された絶縁膜、及び絶縁膜を介してトレンチを埋めるように形成された容量電極を含み、トレンチは、支持基板の絶縁層積層面側から形成されていることを特徴とする。

このように本発明によると、半導体基板としてＳＯＩ構造の半導体基板を採用し、従来素子形成領域として適用されていなかった支持基板側にキャパシタを構成し、半導体層側にキャパシタ以外の素子を構成している。すなわち、占有面積の大きなキャパシタとそれ以外の素子とを異なる領域に構成している。従って、チップ面積（半導体基板の平面方向の大きさ）を大きくすることなく、キャパシタを集積化した半導体装置である。また、キャパシタは、積層方向に延びるトレンチが形成された支持基板、トレンチの表面に形成された絶縁膜、及び絶縁膜を介してトレンチを埋めるように形成された容量電極を含んで構成されている。この場合、キャパシタの容量が同じであれば、チップ面積をより小さくすることができる。また、チップ面積が同じであれば、キャパシタの容量をより大きくすることができる。すなわち、チップ面積を大きくすることなく、大容量キャパシタを集積化した半導体装置とすることができる。本発明では、トレンチを、支持基板の絶縁層積層面側から形成した構成となっている。

尚、大容量キャパシタの構成としては、請求項２に記載のように、トレンチが複数配列され、容量電極が連結されて、櫛歯状又はＳ字状のように繰り返しパターンとなった構成を採用することができる。

次に具体的な構成例を示す。例えば請求項３に記載のように、キャパシタの容量電極の一方を構成する支持基板の絶縁層積層面の裏面上に、外部接続用電極を形成し、半導体基板の裏面（支持基板の表面）から電気的な接続をとる構成としても良いし、請求項４に記載のように、キャパシタの電極の一方を構成する支持基板に対して、半導体層及び絶縁層に貫通配置された外部接続用の貫通電極を電気的に接続した構成としても良い。さらには、請求項５に記載のように、キャパシタの電極の他方を構成する容量電極に対して、半導体層及び絶縁層に貫通配置された外部接続用の貫通電極を電気的に接続した構成としても良い。特に、キャパシタを構成する支持基板と容量電極に対して、貫通電極をそれぞれ電気的に接続した構成とすると、半導体基板の表面側（半導体層の表面側）のみでキャパシタを構成する両電極との導通をとることができる。また、それぞれの貫通電極を同一工程で形成することができるので、半導体基板の裏面（支持基板の表面）に外部接続用電極を形成する構成よりも製造工程を簡素化することができる。

次に、請求項６に記載の発明は、半導体基板にキャパシタを含む複数の素子を構成してなる半導体装置であって、半導体基板は、支持基板上に絶縁層を介して半導体層が積層されてなるＳＯＩ構造の半導体基板であり、複数の素子のうち、キャパシタは支持基板側に形成され、それ以外の素子は半導体層側に形成されており、キャパシタは、積層方向に延びるトレンチが形成された支持基板、トレンチの表面に形成された絶縁膜、及び絶縁膜を介してトレンチを埋めるように形成された容量電極を含み、トレンチは、支持基板の絶縁層積層面側の裏面側から形成されていることを特徴とする。

本発明の作用効果は、請求項１に記載の作用効果と同じであるので、その記載を省略する。本発明では、トレンチを、支持基板の絶縁層積層面の裏面側から形成した構成となっている。この場合、キャパシタを構成する電極の一方である容量電極は、半導体基板の裏面（支持基板の表面）に露出している。従って、請求項８に記載のように、キャパシタを構成する電極の他方である支持基板に対して、半導体層及び絶縁層に貫通形成された外部接続用の貫通電極を電気的に接続した構成とすれば、キャパシタを構成する両電極との導通をとることができる。なお、請求項７に記載の発明の作用効果は、請求項２に記載の発明の作用効果と同じであるので、その記載を省略する。

次に、請求項９に記載の発明は、半導体基板にキャパシタを含む複数の素子を構成してなる半導体装置であって、半導体基板は、支持基板上に絶縁層を介して半導体層が積層されてなるＳＯＩ構造の半導体基板であり、複数の素子のうち、キャパシタは支持基板側に形成され、それ以外の素子は半導体層側に形成されており、キャパシタは、積層方向に延びるトレンチが形成された支持基板、トレンチの表面に形成された絶縁膜、及び絶縁膜を介してトレンチを埋めるように形成された容量電極を含み、トレンチは、支持基板の絶縁層積層面側及び絶縁層積層面の裏面側から形成され、それぞれ異なるキャパシタを構成していることを特徴とする。本発明の作用効果は、請求項１に記載の発明の作用効果と同じであるので、その記載を省略する。本発明では、それぞれのトレンチ形成部位において、異なるキャパシタを構成することができる。その際、請求項１１に記載のように、絶縁層積層面側に形成された容量電極に対して、半導体層及び絶縁層に貫通配置された外部接続用の貫通電極を電気的に接続した構成としても良い。また、支持基板との導通を、貫通電極を介して半導体基板（半導体層）の表面側でとっても良いし、半導体基板の裏面（支持基板の表面）側でとっても良い。請求項１２に記載のように、異なるキャパシタを電気的に並列接続した構成とすると、チップ面積を大きくすることなく、より大容量のキャパシタを構成することができる。なお、請求項１０に記載の発明の作用効果は、請求項２に記載の発明の作用効果と同じであるので、その記載を省略する。

請求項１３に記載のように、キャパシタを構成する電極（支持基板または容量電極）との導通をとるための貫通電極は、他素子への影響を考慮して、半導体層において電気的な接続機能を提供しない領域（所謂フィールド領域）に形成されている。従って、貫通電極の電位は接地電位（グランド）となっている。これに対し、請求項１４に記載のように、電気的な接続機能を提供しない領域において、貫通電極の周囲を絶縁層まで達する絶縁領域によって取り囲んだ構成とすると、貫通電極の電位をグランド以外の電位に設定することが可能となる。絶縁領域としては、例えば請求項１５に記載のように、トレンチ分離領域を採用することができる。それ以外にも、貫通電極を構成する貫通孔の内壁に形成した絶縁膜を採用することもできる。

尚、支持基板に構成されるキャパシタの個数が１つに限定されるものではない。請求項１６に記載のように、支持基板にキャパシタが複数形成され、それぞれのキャパシタが、素子分離領域によって電気的に絶縁分離された構成としても良い。この場合、素子分離領域として、例えば請求項１７に記載のように、支持基板に形成された溝部を含む構成を採用することができる。具体的には、トレンチ分離領域や異方性エッチングにより形成された溝を採用できる。素子分離領域の形成タイミングは、特に限定されるものではない。

次に請求項１８〜３３に記載の発明は、上記した半導体装置を製造するための製造方法に関するものである。先ず請求項１８に記載のように、半導体基板にキャパシタを含む複数の素子を形成してなる半導体装置の製造方法であって、半導体基板として、支持基板上に絶縁層を介して半導体層が積層されてなるＳＯＩ構造の半導体基板を準備する工程と、支持基板に少なくとも１つのキャパシタを形成する工程と、半導体基板の半導体層にキャパシタを除く素子を形成する工程とを備え、キャパシタを形成する工程として、支持基板に積層方向に延びるトレンチを形成する工程と、トレンチの表面に絶縁膜を形成する工程と、絶縁膜を介してトレンチを埋めるように容量電極を形成する工程を含み、トレンチを形成する工程では、支持基板に、絶縁層積層面側からトレンチを形成し、キャパシタ形成後、半導体基板を準備することを特徴とする。本発明の作用効果は、請求項１に記載の発明の作用効果と同様であるので、その記載を省略する。本発明のように、支持基板に絶縁層積層面側からトレンチを形成する場合には、キャパシタを形成する工程後に、半導体基板を準備する工程を実施すれば良い。

請求項１９に記載の発明の作用効果は、請求項２に記載の発明の作用効果と同様であるので、その記載を省略する。また、キャパシタ以外の素子を形成する際に、半導体基板の裏面である支持基板の表面にも絶縁膜等が形成される。従って、支持基板の絶縁層積層面の裏面上に支持基板に電気的に接続される外部接続用電極を形成する場合には、請求項２０に記載のように、キャパシタ以外の素子を形成後に実施すると良い。また、素子を形成する工程において、少なくとも半導体層を貫通する貫通孔を形成し、この貫通孔内に導電性部材を配置して、請求項２１に記載のように一端が支持基板に電気的に接続される外部接続用の貫通電極を形成しても良い。さらには、請求項２２に記載のように一端が容量電極に電気的に接続される外部接続用の貫通電極を形成しても良い。これにより、半導体基板の表面（半導体層の表面）側において、キャパシタを構成する電極との導通を取ることができる。尚、上記において、半導体基板を構成する絶縁層の一部が予め開孔（所謂部分ＳＯＩ構造）している場合（すなわち、半導体基板の準備工程において、開孔部を有する構成とする場合）には、半導体層のみに貫通孔を形成すれば良い。また、開孔していない場合には、半導体層と絶縁層を貫通する貫通孔を形成すれば良い。

さらに、請求項２３に記載のように、半導体基板を準備後に、支持基板の絶縁層積層面の裏面側からトレンチを形成して、絶縁層積層面側のキャパシタとは別に、裏面側のキャパシタを形成しても良い。また、キャパシタ以外の素子を形成する際に、半導体基板の裏面である支持基板の表面にも絶縁膜等が形成される。従って請求項２４に記載のように、素子の形成後に、裏面側のキャパシタを形成すると良い。

次に請求項２５に記載の発明は、半導体基板にキャパシタを含む複数の素子を形成してなる半導体装置の製造方法であって、半導体基板として、支持基板上に絶縁層を介して半導体層が積層されてなるＳＯＩ構造の半導体基板を準備する工程と、支持基板に少なくとも１つのキャパシタを形成する工程と、半導体基板の半導体層にキャパシタを除く素子を形成する工程とを備え、キャパシタを形成する工程として、支持基板に積層方向に延びるトレンチを形成する工程と、トレンチの表面に絶縁膜を形成する工程と、絶縁膜を介して前記トレンチを埋めるように容量電極を形成する工程を含み、半導体基板を準備後、支持基板の絶縁層積層面の裏面側からトレンチを形成して、キャパシタを形成することを特徴とする。本発明の作用効果は、請求項１に記載の発明の作用効果と同様であるので、その記載を省略する。本発明のように、支持基板に絶縁層積層面の裏面側からトレンチを形成する場合には、半導体基板を準備後にキャパシタ形成工程を実施すれば良い。また、キャパシタ以外の素子を形成する際に、半導体基板の裏面である支持基板の表面にも絶縁膜等が形成される。従って請求項２７に記載のように、素子の形成後に、キャパシタを形成すると良い。その際、請求項２８に記載のように、素子を形成する工程において、少なくとも半導体層を貫通する貫通孔を形成し、この貫通孔内に導電性部材を配置して、一端が支持基板に電気的に接続される外部接続用の貫通電極を形成しても良い。これにより、半導体基板の表面（半導体層の表面）側において、キャパシタを構成する電極（支持基板）との導通を取ることができる。上記において、半導体基板を構成する絶縁膜の一部が予め開孔（所謂部分ＳＯＩ構造）している場合（すなわち、半導体基板の準備工程において、開孔部を有する構成とする場合）には、半導体層のみに貫通孔を形成すれば良い。また、開孔していない場合には、半導体層と絶縁層を貫通する貫通孔を形成すれば良い。なお、請求項２６に記載の発明の作用効果は、請求項２に記載の発明の作用効果と同じであるので、その記載を省略する。

請求項２９〜３１に記載の発明の作用効果は、それぞれ請求項１３〜１５に記載の発明の作用効果と同様であるので、その記載を省略する。

請求項３２に記載のように、支持基板に、キャパシタを複数に分割する素子分離領域を形成しても良い。このように、素子分離領域を形成することで、複数のキャパシタを有する構成とすることができる。尚、素子分離領域の形成タイミングは特に限定されるものではない。キャパシタ形成前後でも良いし、キャパシタと並行して形成しても良い。具体的には、請求項３３に記載のように、素子分離領域の少なくとも一部として、支持基板に溝部を形成すれば良い。

以下、本発明の実施の形態を図に基づいて説明する。
（第１の実施の形態）
図１は、本発明の第１の実施形態に係る半導体装置の概略構成を示す断面図である。図1に示すように、本実施形態に係る半導体装置１００は、半導体基板１０にキャパシタ２０を含む複数の素子を構成してなる半導体装置である。尚、図１においては、便宜上、電極、配線、層間絶縁膜、保護膜等を省略して図示している。

半導体基板１０は、内部に絶縁膜を埋め込んだＳＯＩ（Silicon On Insulator）基板であり、シリコン（Ｓｉ）に不純物（例えばリン）を導入してなる支持基板１１、シリコン酸化膜（ＳｉＯ_２）からなる絶縁層１２、および絶縁層１２を介して支持基板１１上に積層配置されたｎ型の半導体層１３で構成されている。半導体層１３は、絶縁層１２との積層面側に配置されたｎ＋型の半導体層１３ａと、その上層であるｎ−型の半導体層１３ｂから構成されている。

キャパシタ２０は、半導体基板１０において、支持基板１１側に形成されている。支持基板１１には、絶縁層積層面側から積層方向に延びるトレンチ（溝）２１が形成されている。また、トレンチ２１の表面には誘電体としての絶縁膜２２（本実施形態においてはシリコン酸化膜）が形成されており、絶縁膜２２を介してトレンチ２１を埋めるように容量電極２３が形成されている。すなわち、トレンチ２１が形成された支持基板１１と容量電極２３を電極とし、絶縁膜２２を電極間の誘電体とするキャパシタ２０が構成されている。本実施形態においては、複数のトレンチ２１が配列され、各トレンチ２１内に配設された容量電極２３が連結されて、櫛歯状となっている。尚、櫛歯状以外にも、Ｓ字状のように繰り返しパターンを採用し、キャパシタ２０の面積を大きくしても良い。尚、図１において、符合２４は支持基板１１の絶縁層積層面の裏面上に形成（すなわち支持基板１１に電気的に接続）された外部接続用の裏面電極であり、符号２５は絶縁層１２及び半導体層１３に貫通配置され、一端が容量電極２３に接続された外部接続用の貫通電極である。

また、半導体基板１０には、キャパシタ２０以外の複数の素子３０（例えばトランジスタ）が形成されている。尚、図１においては、素子３０の一例として、ＮＰＮバイポーラ型トランジスタを示しており、符号３１はｎ−型の半導体層１３ｂの表層部に形成されたベースとしてのｐ型の拡散領域、符号３２はｐ型の拡散領域の表層部に形成されたエミッタとしてのｎ＋型の拡散領域、符号３３はｎ−型の半導体層１３ｂの表層部に形成されたコレクタとしてのｎ＋型の拡散領域である。尚、図１において、符号４０は複数の素子３０を絶縁分離するために絶縁層１２まで達するように形成されたトレンチ分離領域であり、符号４１は、半導体層１３の表層に形成されたＬＯＣＯＳ酸化膜である。

このように本実施形態に係る半導体装置１００は、ＳＯＩ構造の半導体基板１０を採用し、従来素子形成領域として適用されていなかった支持基板１１側にキャパシタ２０を構成し、半導体層１３側にキャパシタ２０以外の素子３０を構成している。すなわち、占有面積の大きなキャパシタ２０とそれ以外の素子３０とを異なる領域に構成している。従って、チップ面積（半導体基板の平面方向の大きさ）を大きくすることなく、キャパシタ２０を集積化した半導体装置１００となっている。

また、キャパシタ２０を、積層方向に延びるトレンチ２１が形成された支持基板１１、トレンチ２１の表面に形成された絶縁膜２２、及び絶縁膜２２を介してトレンチ２１を埋めるように形成された容量電極２３を含む構成としている。従って、キャパシタ２０の容量が同じであれば、チップ面積をより小さくすることができる。また、チップ面積が同じであれば、キャパシタ２０の容量をより大きくすることができる。特に本実施形態においては、トレンチ２１を複数配列し、容量電極２３を櫛歯状としているので、チップ面積を大きくすることなく、大容量のキャパシタ２０を集積化した半導体装置１００となっている。尚、必要とされる容量に応じて支持基板１１と容量電極２３との対向面積及び絶縁膜２２の膜厚（特に対向面積で調整）を決定するので、小容量から大容量まで対応が可能である。

尚、本実施形態において、容量電極２３との導通をとるための貫通電極２５は、他素子３０への影響を考慮して、半導体層１３において電気的な接続機能を提供しない領域（所謂フィールド領域）に形成されている。具体的には、ＬＯＣＯＳ酸化膜を貫通しつつ、半導体層１３においてトレンチ分離領域４０によって素子３０の形成領域とは分離された領域内に形成されている。従って、貫通電極２５の電位は接地電位（グランド）となっている。

次に図２を用いて、上記構成の半導体装置１００を製造する方法の一例を説明する。図２は、半導体装置１００の製造方法の概略を説明するための工程別断面図であり、（ａ）はキャパシタ形成工程、（ｂ）は半導体基板準備工程、（ｃ）は素子形成工程、（ｄ）は裏面電極形成工程を示している。本実施形態に係る半導体装置１００においては、支持基板１１に形成されるトレンチ２１が絶縁層積層面側から積層方向に延びる構成であるので、ＳＯＩ構造の半導体基板１０を準備する前に、支持基板１１に対してキャパシタ２０を形成する。

図２（ａ）に示すように、先ずトレンチ用のマスクを支持基板１１の絶縁層積層面上に形成し、例えば反応性イオンエッチングにより、支持基板１１の絶縁層積層面側から所定深さのトレンチ２１を複数本形成する。そして、トレンチ２１の表面に、例えば熱酸化法によって絶縁膜２２としてのシリコン酸化膜を形成し、絶縁膜２２を介してトレンチ２１を埋めるように不純物が添加されたポリシリコンを導入する。このとき、支持基板１１の表面にもポリシリコンが配置されるので、各トレンチ２１内のポリシリコンは一体化され、櫛歯状の容量電極２３となる。尚、ポリシリコンを導入後、不純物を拡散させて、容量電極２３を形成しても良い。以上により、トレンチ２１の形成された支持基板１１と容量電極２３を電極とし、電極間に絶縁膜２２を挟んだキャパシタ２０が形成される。

キャパシタ２０形成後、ＳＯＩ構造の半導体基板１０を形成する。容量電極２３形成面側の支持基板１１表面に、絶縁層１２としてのシリコン酸化膜を例えば熱酸化法によって形成する。また、上記構成の支持基板１１とは別に、積層面側にｎ＋型の半導体層１３ａが形成し、その上層にｎ−型の半導体層１３ｂが形成してなる半導体層１３を別途準備する。そして、図２（ｂ）に示すように、貼り合せ法（熱・圧力による接着）によって、絶縁層１２を介して支持基板１１上に半導体層１３を積層し、研削・除去によって半導体層１３を所定の厚さにする。以上により半導体基板１０が形成される。

次に、図２（ｃ）に示すように、半導体層１３にキャパシタ２０以外の素子３０を形成する。また、素子３０の形成とともに、キャパシタ２０を構成する容量電極２３と、半導体層１３の表面側で導通をとるための外部接続用の貫通電極２５も併せて形成する。

先ず、素子分離領域であるトレンチ分離領域４０を形成し、次いでＬＯＣＯＳ酸化膜４１を形成する。具体的には、半導体層１３の表面上に、熱酸化法、ＣＶＤ法等により、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の順に形成し、最上層のシリコン酸化膜をパターニングしてトレンチ分離領域４０を構成するトレンチを例えば反応性イオンエッチングにより形成する。そして、パターニングされたシリコン酸化膜を除去後、熱酸化によってトレンチの表面にシリコン酸化膜を形成し、このシリコン酸化膜を介してポリシリコンを埋め込む。これにより、トレンチ分離領域４０が形成される。次に、最上層であるポリシリコンを除去し、上記シリコン窒化膜をパターニングしてＬＯＣＯＳ酸化膜４１用のマスクとし、熱酸化法によりシリコン酸化膜を成長させてＬＯＣＯＳ酸化膜４１を形成する。

ＬＯＣＯＳ酸化膜４１形成後、例えば反応性イオンエッチングによりＬＯＣＯＳ酸化膜４１を貫通し、トレンチ分離領域４０によって素子形成領域とは絶縁分離された半導体層１３のフィールド領域にトレンチを形成する。そして、トレンチの延長上の絶縁膜１２を選択的にエッチングし、半導体層１３及び絶縁層１２を貫通するトレンチに対して不純物が添加されたポリシリコン（所謂ドープドポリ）を埋め込むことで、一端が容量電極２３に接続された貫通電極２５が形成される。尚、上記トレンチの表面に絶縁膜を形成後、ポリシリコンを埋め込んでも良い。

そして、半導体層１３表面の余分なポリシリコンをエッチバックした後、素子３０を形成する。素子３０の形成方法については、公知の半導体製造技術を適用でき、本実施形態に係る発明の特徴部分ではないので、その詳しい記載を省略する。例えば、半導体層１３ｂに対し、不純物を拡散させて、ベースとなるｐ型の拡散領域３１、エミッタとなるｎ＋型の拡散領域３２、コレクタとなるｎ＋型の拡散領域３３を形成する。そして、各拡散領域３１〜３３形成後、層間絶縁膜、コンタクト、電極、保護膜等を順次形成する。以上により、素子３０が形成される。また、素子３０の形成工程において、貫通電極２５も外部と導通がとれるようにする。

素子３０の形成後、半導体基板１０の裏面（支持基板１１の表面）に、図２（ｄ）に示すように外部接続用の裏面電極２４を形成する。先ず、支持基板１１の表面に付着したシリコン酸化膜やポリシリコンを研磨・除去し、その後電極構成材料を支持基板１１表面に例えばスパッタ法を用いて堆積させる。本実施形態においては、ＴｉＮｉＡｕからなる裏面電極２４を形成した。以上の工程を経て、図１に示す半導体装置１００を形成することができる。

尚、本実施形態においては、素子３０を形成する工程において、貫通電極２５を形成するために、絶縁層１２を選択的にエッチングする例を示した。しかしながら、半導体基板１０の形成工程において、貫通電極２５に対応する位置が開孔するように、支持基板１１上に絶縁層１２を形成しても良い。言い換えれば、部分ＳＯＩ構造の半導体基板１０を適用しても良い。

（第２の実施形態）
次に、本発明の第２の実施形態を、図３に基づいて説明する。図３は本実施形態に係る半導体装置１００の概略構成を示す図であり、（ａ）は断面図、（ｂ）は支持基板１１を絶縁層１２側から見た平面図である。

第２の実施形態における半導体装置１００及びその製造方法は、第１の実施形態によるものと共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。 第１の実施形態においては、支持基板１１に電気的に接続される外部接続用の電極として、半導体基板１０の裏面（支持基板１１の表面）に裏面電極２４を形成する例を示した。しかしながら、本実施形態においては、図３（ａ）に示すように、支持基板１１に電気的に接続される外部接続用の電極として、絶縁層１２及び半導体層１３に貫通配置され、一端が支持基板１１に接続された貫通電極２６を採用している。この貫通電極２６は、第１の実施形態に示した、容量電極２３に一端が接続された貫通電極２５と同様の構成であり、容量電極２３の形成部位と重ならない位置に形成されている。尚、図３（ｂ）は支持基板１１を絶縁層１２側から見た平面図であり、符号２５ａは貫通電極２５との接続位置、符号２６ａは貫通電極２６との接続位置を示している。

このように本実施形態に係る半導体装置１００によると、半導体基板１０の表面側（半導体層１３の表面側）のみでキャパシタ２０を構成する両電極（支持基板１１及び容量電極２３）との導通をとることができる。また、それぞれの貫通電極２５，２６を同一工程で形成することができるので、半導体基板１０の裏面（支持基板１１の表面）に外部接続用の裏面電極２４を形成する構成よりも製造工程を簡素化することができる。

尚、上記半導体装置１００は、第１の実施形態に示した半導体装置１００の製造方法とほぼ同一工程で形成することができる。異なる点は、キャパシタ２０の形成工程において、容量電極２３形成後に、支持基板１１表面にポリシリコンが残らないように、平坦化処理（エッチバック）をし、その後絶縁層１２を形成する点と、素子３０の形成工程において、貫通電極２５とともに貫通電極２６を形成する点である。従って、裏面電極２４の形成工程を不要とすることができる。

（第３の実施形態）
次に、本発明の第３の実施形態を、図４及び図５に基づいて説明する。図４は本実施形態に係る半導体装置１００の概略構成を示す図である。図５は半導体装置１００の製造方法の概略を説明するための工程別断面図であり、（ａ）は素子分離領域形成工程、（ｂ）は貫通電極形成工程、（ｃ）は拡散領域形成工程、（ｄ）はキャパシタ形成工程を示している。

第３の実施形態における半導体装置１００及びその製造方法は、第１の実施形態によるものと共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。

本実施形態においては、図４に示すように、トレンチ２１を支持基板１１の絶縁層積層面の裏面側（すなわち半導体基板１０の裏面側）から形成した構成としている。そして、キャパシタ２０を構成する電極の一方である容量電極２３は、半導体基板１０の裏面（支持基板１１の表面）に露出している。従って、別途、外部接続用の電極を設けなくとも良い。また、キャパシタ２０を構成する電極の他方である支持基板１１には、半導体層１３及び絶縁層１２に貫通形成された外部接続用の貫通電極２６の一端が電気的に接続されている。それ以外の構成は第１の実施形態に示した半導体装置１００と同様である。 上記構成の半導体装置１００は、以下のように形成することができる。本実施形態に係る半導体装置１００においては、支持基板１１に形成されるトレンチ２１が絶縁層積層面の裏面側から積層方向に延びる構成であるので、ＳＯＩ構造の半導体基板１０を準備した後に、支持基板１１に対してキャパシタ２０を形成する。また、キャパシタ２０以外の素子３０を形成する際に、半導体基板１０の裏面である支持基板１１の表面にも絶縁膜等が形成される。従って、素子３０の形成後に、キャパシタ２０を形成する例を示す。

準備されたＳＯＩ構造の半導体基板１０に対し、素子３０を形成する。図５（ａ）に示すように、第１の実施形態同様、先ず素子分離領域であるトレンチ分離領域４０を形成し、次いでＬＯＣＯＳ酸化膜４１を形成する。形成方法は第１の実施形態と同様である。次いで、図５（ｂ）に示すように、一端が支持基板１１に接続されるように貫通電極２６を形成する。これも第１の実施形態に示す貫通電極２５の形成と同様である。そして、貫通電極２６形成後、素子３０を形成する。素子３０の形成方法も、第１の実施形態同様である。

素子３０の形成後、半導体基板１０の裏面（支持基板１１の表面）に付着したシリコン酸化膜やポリシリコンを研磨・除去し、トレンチ用のマスク（図示略）を支持基板１１の絶縁層積層面上に形成する。そして、例えば反応性イオンエッチングにより、支持基板１１の絶縁層積層面の裏面側から所定深さのトレンチ２１を複数本形成する。ここで、素子３０の形成後、キャパシタ２０を形成する。従って、素子３０を構成する拡散領域、配線等がキャパシタ形成時の熱の影響を受けないように考慮することが好ましい。そこで、本実施形態においては、トレンチ形成後、トレンチ２１の表面に例えばＣＶＤ法によって絶縁膜２２としてのシリコン酸化膜を形成し、例えばスパッタ法やメッキ法によって、絶縁膜２２を介してトレンチ２１を埋めるように電極形成材料（例えば、Ｃｕ、Ａｌ等）を導入する。このとき、支持基板１１の表面にも電極形成材料が配置されるので、各トレンチ２１内の電極形成材料は一体化され、櫛歯状の容量電極２３となる。

このように本実施形態に係る半導体装置１００によっても、ＳＯＩ構造の半導体基板１０を採用し、従来素子形成領域として適用されていなかった支持基板１１側にキャパシタ２０を構成し、半導体層１３側にキャパシタ２０以外の素子３０を構成している。すなわち、占有面積の大きなキャパシタ２０とそれ以外の素子３０とを異なる領域に構成している。従って、チップ面積（半導体基板の平面方向の大きさ）を大きくすることなく、キャパシタ２０を集積化した半導体装置１００となっている。

また、キャパシタ２０を、積層方向に延びるトレンチ２１が形成された支持基板１１、トレンチ２１の表面に形成された絶縁膜２２、及び絶縁膜２２を介してトレンチ２１を埋めるように形成された容量電極２３を含む構成としている。従って、キャパシタ２０の容量が同じであれば、チップ面積をより小さくすることができる。また、チップ面積が同じであれば、キャパシタ２０の容量をより大きくすることができる。特に本実施形態においては、トレン２１を複数配列し、容量電極２３を櫛歯状としているので、チップ面積を大きくすることなく、大容量のキャパシタ２０を集積化した半導体装置１００となっている。

さらに本実施形態においては、キャパシタ２０を構成する容量電極２３が外部に露出しているので、別途外部接続用の電極（第１の実施形態においては貫通電極２５）を形成しなくとも良い。また、半導体基板１０も自工程で製造する必要はないので、製造工程を簡素化することができる。

尚、本実施形態においては、素子３０の形成後、キャパシタ２０を形成する例を示した。しかしながら、キャパシタ２０の形成後、素子３０を形成しても良い。また、素子３０を形成する工程において、貫通電極２６を形成するために、絶縁層１２を選択的にエッチングする例を示した。しかしながら、貫通電極２６に対応する位置が開孔した絶縁層１２を有する部分ＳＯＩ構造の半導体基板１０を予め準備（購入）しても良い。この場合、絶縁層１２をエッチングする工程を無くすことができるので、製造工程を簡素化することができる。

（第４の実施形態）
次に、本発明の第４の実施形態を、図６に基づいて説明する。図６は本実施形態に係る半導体装置１００の概略構成を示す図であり、（ａ）は断面図、（ｂ）は半導体層１３における貫通電極２５の形成領域を示す模式図である。

第４の実施形態における半導体装置１００及びその製造方法は、第１〜３の実施形態によるものと共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。

第1〜３の実施形態においては、他素子３０への影響を考慮して、キャパシタ２０を構成する電極（支持基板１１または容量電極２３）との導通をとるための貫通電極２５，２６を、半導体層１３において電気的な接続機能を提供しない領域（所謂フィールド領域）に形成する例を示した。従って、貫通電極２５，２６の電位は接地電位（グランド）となっていた。これに対し、本実施形態においては、フィールド領域において、貫通電極２５，２６の周囲を絶縁層１２まで達する絶縁領域によって取り囲むことで、貫通電極２５，２６をフィールド領域から独立させている。具体的には、図６（ａ），（ｂ）に示すように、トレンチ分離領域４０によって素子３０の形成領域と区画されたフィールド領域５０において、一端が容量電極２３と接続される貫通電極２５の周囲にトレンチ分離領域５１を形成し、貫通電極２５の周囲をフィールド領域５０とは電気的に区画された領域５２としている。このように本実施形態に係る半導体装置１００によると、貫通電極２５，２６の電位をグランド以外の電位に設定することが可能となる。

上記構成の半導体装置１００は、トレンチ分離領域４０形成とともに、トレンチ分離領域５１を形成することで、製造工程を増やすことなく形成することができる。 尚、本実施形態においては、フィールド領域５０と区画する絶縁領域として、貫通電極２５の周囲にトレンチ分離領域５１を形成する例を示した。しかしながら、電気的に区画する絶縁領域は上記例に限定されるものではない。それ以外にも、例えば貫通電極２５，２６を構成するトレンチの表面に絶縁膜を形成し、当該絶縁膜を絶縁領域とすることも可能である。

（第５の実施形態）
次に、本発明の第５の実施形態を、図７に基づいて説明する。図７は本実施形態に係る半導体装置１００の概略構成を示す図であり、（ａ）は断面図、（ｂ）は等価回路図である。

第５の実施形態における半導体装置１００及びその製造方法は、第１〜４の実施形態によるものと共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。

本実施形態に係る半導体装置１００は、図７（ａ）に示すように、支持基板１１の絶縁層積層面側から形成したトレンチ２１ａを元にするキャパシタ２０ａと、絶縁層積層面の裏面側から形成したトレンチ２１ｂを元にするキャパシタ２０ｂを有している。キャパシタ２０ａは、第１の実施形態に示したキャパシタ２０と同様であり、キャパシタ２０ｂは第３の実施形態に示したキャパシタ２０と同様である。また、本実施形態においては、支持基板１１に一端が接続された貫通電極２６を共通の外部接続用の電極とし、容量電極２３ａに電気的に接続される貫通電極２５と容量電極２３ｂが、図示されないが電気的に接続され、図７（ｂ）に示すように、２つのキャパシタ２０ａ，２０ｂを並列に接続した構成となっている。従って、本実施形態に係る半導体装置１００によると、チップ面積を大きくすることなく、より大容量のキャパシタを構成することができる。

上記構成の半導体装置１００は、第２（第１）の実施形態に示したキャパシタ２０の製造方法と第３の実施形態に示したキャパシタ２０の製造方法を組み合わせることで、形成することができる。具体的には、キャパシタ２０ａの形成〜素子３０の形成までは第２（１）の実施形態と同様である。その後、第３の実施形態に示すように、半導体基板１０の裏面（支持基板１１の表面）にキャパシタ２０ｂを形成すれば良い。

尚、本実施形態においては、２つのキャパシタ２０ａ，２０ｂを並列に接続する構成を示した。しかしながら、直列に接続する構成としても良い。

以上本発明の好ましい実施形態について説明したが、本発明は上述の実施形態のみに限定されず、種々変更して実施することができる。

本実施形態においては、トレンチ構造のキャパシタ２０のみを示したが、支持基板１１に形成されるものであればキャパシタ２０の構成は上記例に限定されるものではない。例えば、平面構造（横型）のキャパシタとしても良い。またその個数も１個に限定されるものではない。

また、本実施形態においては、支持基板１１の絶縁層積層面側、絶縁層積層面の裏面側に１つのキャパシタ２０（２０ａ，２０ｂ）を構成する例を示した。しかしながら、一方の側に複数のキャパシタ２０を構成しても良い。支持基板１１に絶縁層１２まで達する素子分離領域を形成することで、この構成が可能となる。

例えば図８に示すように、トレンチ分離領域６０を形成することで、第１の実施形態に示すキャパシタ２０を複数備える構成としても良い。この場合、キャパシタ２０を形成する工程において、複数のキャパシタ２０を形成するとともに、裏面電極形成時の支持基板１１表面の研磨で残す厚さ以上の深さを有するトレンチ分離領域６０を形成しておけば良い。裏面研磨時にトレンチ分離領域６０が露出し、複数のキャパシタ２０（図８においては２つ）を絶縁分離することができる。また、裏面電極２４の形成後、支持基板１１をエッチングし、トレンチ分離領域６０を形成することも可能である。図８は変形例を示す断面図である。

また、図９に示すように、トレンチ分離領域６０を形成するとで、第３の実施形態に示すキャパシタ２０を複数備える構成としても良い。この場合、キャパシタ２０を形成する工程において、複数のキャパシタ２０を形成するとともに、絶縁膜２２まで達するトレンチ分離領域６０を形成すれば良い。図９は変形例を示す断面図である。

尚、キャパシタ２０間を絶縁分離する素子分離領域としては、トレンチ分離領域６０に限定されるものではない。例えば図１０に示すように、支持基板１１の表面から絶縁膜２２に達するように形成された溝部６１を採用することができる。この溝部６１は、キャパシタ２０の形成工程において、支持基板１１表面のポリシリコンをエッチバックしておき、例えば裏面電極形成後にアルカリ性溶液（例えばＫＯＨやＴＭＡＨ等）を用いて支持基板１１を異方性エッチングすることで、形成することができる。また、素子３０の形成後、先に異方性エッチングしてから、裏面電極２４を形成することも可能であるが、溝部６１表面に配置された電極形成材料を除去するのが困難であるので、後から異方性エッチングする方が好ましい。図１０は変形例を示す断面図である。図１０においては、絶縁層積層面側からトレンチ２１を形成してなるキャパシタ２０について示したが、絶縁層積層面の裏面側からトレンチ２１を形成してなるキャパシタ２０についても同様である。

また、第２の実施形態において、貫通電極２５，２６を用いて、キャパシタ２０を構成する両電極（支持基板１１及び容量電極２３）の導通を半導体基板１０の表面側でとる構成例を示した。しかしながら、半導体基板１０の裏面側で両電極の導通をとるように構成することもできる。すなわち、キャパシタ２０を構成する電極（支持基板１１又は容量電極２３）の導通方向は、特に限定されるものではない。しかしながら、表面側でとる構成のほうが、実装上好ましい。

第１の実施形態に係る半導体装置の概略構成を示す断面図である。 半導体装置の製造方法の概略を説明するための工程別断面図であり、（ａ）はキャパシタ形成工程、（ｂ）は半導体基板準備工程、（ｃ）は素子形成工程、（ｄ）は裏面電極形成工程を示している。 第２の実施形態に係る半導体装置の概略構成を示す図であり、（ａ）は断面図、（ｂ）は支持基板を絶縁層側から見た平面図である。 第３の実施形態に係る半導体装置の概略構成を示す図である。 半導体装置の製造方法の概略を説明するための工程別断面図であり、（ａ）は素子分離領域形成工程、（ｂ）は貫通電極形成工程、（ｃ）は拡散領域形成工程、（ｄ）はキャパシタ形成工程を示している。 第４の実施形態に係る半導体装置の概略構成を示す図であり、（ａ）は断面図、（ｂ）は半導体層における貫通電極の形成領域を示す模式図である 第５の実施形態に係る半導体装置の概略構成を示す図であり、（ａ）は断面図、（ｂ）は等価回路図である。 変形例を示す断面図である。 変形例を示す断面図である。 変形例を示す断面図である。

符号の説明

１０・・・半導体基板
１１・・・支持基板
１２・・・絶縁層
１３・・・半導体層
２０，２０ａ，２０ｂ・・・キャパシタ
２１，２１ａ，２１ｂ・・・トレンチ
２２，２２ａ，２２ｂ・・・絶縁膜
２３，２３ａ，２３ｂ・・・容量電極
２４・・・裏面電極
２５・・・（容量電極用）貫通電極
２６・・・（支持基板用）貫通電極
３０・・・（キャパシタ以外の）素子
４０・・・トレンチ分離領域
４１・・・ＬＯＣＯＳ酸化膜
１００・・・半導体装置

Claims (33)

1. 半導体基板にキャパシタを含む複数の素子を構成してなる半導体装置であって、
   前記半導体基板は、支持基板上に絶縁層を介して半導体層が積層されてなるＳＯＩ構造の半導体基板であり、
   複数の前記素子のうち、前記キャパシタは前記支持基板側に形成され、それ以外の前記素子は前記半導体層側に形成されており、
   前記キャパシタは、積層方向に延びるトレンチが形成された前記支持基板、前記トレンチの表面に形成された絶縁膜、及び前記絶縁膜を介して前記トレンチを埋めるように形成された容量電極を含み、
   前記トレンチは、前記支持基板の絶縁層積層面側から形成されていることを特徴とする半導体装置。
2. 前記トレンチは複数配列され、
   前記容量電極は連結されて、櫛歯状又はＳ字状のような繰り返しパターンとなっていることを特徴とする請求項１に記載の半導体装置。
3. 前記支持基板は、絶縁層積層面の裏面上に、前記支持基板に電気的に接続された外部接続用電極を有していることを特徴とする請求項１又は請求項２に記載の半導体装置。
4. 前記支持基板に対して、前記半導体層及び前記絶縁層に貫通配置された外部接続用の貫通電極が電気的に接続されていることを特徴とする請求項１又は請求項２に記載の半導体装置。
5. 前記容量電極に対して、前記半導体層及び前記絶縁層に貫通配置された外部接続用の貫通電極が電気的に接続されていることを特徴とする請求項３又は請求項４に記載の半導体装置。
6. 半導体基板にキャパシタを含む複数の素子を構成してなる半導体装置であって、
   前記半導体基板は、支持基板上に絶縁層を介して半導体層が積層されてなるＳＯＩ構造の半導体基板であり、
   複数の前記素子のうち、前記キャパシタは前記支持基板側に形成され、それ以外の前記素子は前記半導体層側に形成されており、
   前記キャパシタは、積層方向に延びるトレンチが形成された前記支持基板、前記トレンチの表面に形成された絶縁膜、及び前記絶縁膜を介して前記トレンチを埋めるように形成された容量電極を含み、
   前記トレンチは、前記支持基板の絶縁層積層面の裏面側から形成されていることを特徴とする半導体装置。
7. 前記トレンチは複数配列され、
   前記容量電極は連結されて、櫛歯状又はＳ字状のような繰り返しパターンとなっていることを特徴とする請求項６に記載の半導体装置。
8. 前記支持基板に対して、前記半導体層及び前記絶縁層に貫通形成された外部接続用の貫通電極が電気的に接続されていることを特徴とする請求項６又は請求項７に記載の半導体装置。
9. 半導体基板にキャパシタを含む複数の素子を構成してなる半導体装置であって、
   前記半導体基板は、支持基板上に絶縁層を介して半導体層が積層されてなるＳＯＩ構造の半導体基板であり、
   複数の前記素子のうち、前記キャパシタは前記支持基板側に形成され、それ以外の前記素子は前記半導体層側に形成されており、
   前記キャパシタは、積層方向に延びるトレンチが形成された前記支持基板、前記トレンチの表面に形成された絶縁膜、及び前記絶縁膜を介して前記トレンチを埋めるように形成された容量電極を含み、
   前記トレンチは、前記支持基板の絶縁層積層面側及び絶縁層積層面の裏面側から形成され、それぞれ異なる前記キャパシタを構成していることを特徴とする半導体装置。
10. 前記トレンチは複数配列され、
    前記容量電極は連結されて、櫛歯状又はＳ字状のような繰り返しパターンとなっていることを特徴とする請求項９に記載の半導体装置。
11. 前記絶縁層積層面側に形成された容量電極に対して、前記半導体層及び前記絶縁層に貫通配置された外部接続用の貫通電極が電気的に接続されていることを特徴とする請求項９又は請求項１０に記載の半導体装置。
12. 異なる前記キャパシタは電気的に並列接続されていることを特徴とする請求項９〜１１いずれか１項に記載の半導体装置。
13. 前記貫通電極は、前記半導体層において電気的な接続機能を提供しない領域に形成されていることを特徴とする請求項４，５，８，１１いずれか１項に記載の半導体装置。
14. 前記電気的な接続機能を提供しない領域において、前記貫通電極は、その周囲を前記絶縁層まで達する絶縁領域によって取り囲まれていることを特徴とする請求項１３に記載の半導体装置。
15. 前記絶縁領域は、トレンチ分離領域であることを特徴とする請求項１４に記載の半導体装置。
16. 前記支持基板に、前記キャパシタが複数形成され、
    それぞれのキャパシタが、素子分離領域によって電気的に絶縁分離されていることを特徴とする請求項１〜８いずれか１項に記載の半導体装置。
17. 前記素子分離領域は、前記支持基板に形成された溝部を含むことを特徴とする請求項１６に記載の半導体装置。
18. 半導体基板にキャパシタを含む複数の素子を形成してなる半導体装置の製造方法であって、
    前記半導体基板として、支持基板上に絶縁層を介して半導体層が積層されてなるＳＯＩ構造の半導体基板を準備する工程と、
    前記支持基板に少なくとも１つの前記キャパシタを形成する工程と、
    前記半導体基板の半導体層に前記キャパシタを除く素子を形成する工程とを備え、
    前記キャパシタを形成する工程として、前記支持基板に積層方向に延びるトレンチを形成する工程と、前記トレンチの表面に絶縁膜を形成する工程と、前記絶縁膜を介して前記トレンチを埋めるように容量電極を形成する工程を含み、
    前記トレンチを形成する工程では、前記支持基板に、絶縁層積層面側から前記トレンチを形成し、
    前記キャパシタ形成後、前記半導体基板を準備することを特徴とする半導体装置の製造方法。
19. 前記トレンチを列状に複数形成し、
    前記容量電極を櫛歯状又はＳ字状のような繰り返しパターンに形成することを特徴とする請求項１８に記載の半導体装置の製造方法。
20. 前記素子を形成後、前記支持基板の絶縁層積層面の裏面上に、前記支持基板に電気的に接続される外部接続用電極を形成することを特徴とする請求項１８又は請求項１９に記載の半導体装置の製造方法。
21. 前記素子を形成する工程において、少なくとも前記半導体層を貫通する貫通孔を形成し、この貫通孔内に導電性部材を配置して、一端が前記支持基板に電気的に接続される外部接続用の貫通電極を形成することを特徴とする請求項１８又は請求項１９に記載の半導体装置の製造方法。
22. 前記素子を形成する工程において、少なくとも前記半導体層を貫通する貫通孔を形成し、この貫通孔内に導電性部材を配置して、一端が前記容量電極に電気的に接続される外部接続用の貫通電極を形成することを特徴とする請求項２０又は請求項２１に記載の半導体装置の製造方法。
23. 前記半導体基板を準備後、前記支持基板の絶縁層積層面の裏面側から前記トレンチを形成して、前記絶縁層積層面側のキャパシタとは別に、裏面側のキャパシタを形成することを特徴とする請求項２１に記載の半導体装置の製造方法。
24. 前記素子の形成後に、前記裏面側のキャパシタを形成することを特徴とする請求項２３に記載の半導体装置の製造方法。
25. 半導体基板にキャパシタを含む複数の素子を形成してなる半導体装置の製造方法であって、
    前記半導体基板として、支持基板上に絶縁層を介して半導体層が積層されてなるＳＯＩ構造の半導体基板を準備する工程と、
    前記支持基板に少なくとも１つの前記キャパシタを形成する工程と、
    前記半導体基板の半導体層に前記キャパシタを除く素子を形成する工程とを備え、
    前記キャパシタを形成する工程として、前記支持基板に積層方向に延びるトレンチを形成する工程と、前記トレンチの表面に絶縁膜を形成する工程と、前記絶縁膜を介して前記トレンチを埋めるように容量電極を形成する工程を含み、
    前記半導体基板を準備後、前記支持基板の絶縁層積層面の裏面側から前記トレンチを形成して、前記キャパシタを形成することを特徴とする半導体装置の製造方法。
26. 前記トレンチを列状に複数形成し、
    前記容量電極を櫛歯状又はＳ字状のような繰り返しパターンに形成することを特徴とする請求項２５に記載の半導体装置の製造方法。
27. 前記素子の形成後に、前記キャパシタを形成することを特徴とする請求項２５又は請求項２６に記載の半導体装置の製造方法。
28. 前記素子を形成する工程において、少なくとも前記半導体層を貫通する貫通孔を形成し、この貫通孔内に導電性部材を配置して、一端が前記支持基板に電気的に接続される外部接続用の貫通電極を形成することを特徴とする請求項２５〜２７いずれか１項に記載の半導体装置の製造方法。
29. 前記貫通電極を、前記半導体層において電気的な接続機能を提供しない領域に形成することを特徴とする請求項２１，２２，２８いずれか１項に記載の半導体装置の製造方法。
30. 前記電気的な接続機能を有さない領域において、前記貫通電極の周囲を取り囲むように、前記絶縁層まで達する絶縁領域を形成することを特徴とする請求項２９に記載の半導体装置の製造方法。
31. 前記絶縁領域として、前記半導体層にトレンチ分離領域を形成することを特徴とする請求項３０に記載の半導体装置の製造方法。
32. 前記支持基板に、前記キャパシタを複数に分割する素子分離領域を形成することを特徴とする請求項１８〜３１いずれか１項に記載の半導体装置の製造方法。
33. 前記素子分離領域は、前記支持基板に形成された溝部を含むことを特徴とする請求項３２に記載の半導体装置の製造方法。

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