JP4564521B2 - 不揮発性半導体記憶装置 - Google Patents

Description

本発明は、不揮発性半導体記憶装置の読み出し（ベリファイ読み出しを含む）方式に関する。

ＮＡＮＤ型フラッシュメモリに代表される不揮発性半導体記憶装置では、例えば、書き込みは、高電界により、電子を電荷蓄積層としてのフローティングゲート電極又は絶縁膜中にトラップさせ、メモリセルの閾値電圧を変化させることにより行う。

ここで、書き込み後のメモリセルの状態は、閾値分布で表現される。即ち、２値メモリの場合には、閾値分布が２つ存在し、メモリセルに３値以上を記憶させる多値メモリの場合には、メモリセルに記憶させる値の数だけ閾値分布が存在する。

多値メモリは、セルサイズの限界が指摘されるなかで、メモリ容量の増大をセルサイズの増大なく実現するための技術として注目される。

しかし、メモリセルに記憶させる値の数が増えるに従い、閾値分布の幅を狭くする制御が必要になる。また、閾値分布同士の間隔が狭くなり、リテンションマージン(retention margin)も狭くなって、メモリセルのデータ保持に関する特性が悪化する。

書き込み電位及び読み出し電位を大きくすれば、複数の閾値分布を配置する範囲も広くなるが、それにも限界がある。また、これらを大きくすると、書き込み時及び読み出し時にディスターブ(disturb)が生じ、これが誤書き込み及び誤読み出しの原因になる。

ところで、閾値分布の配置は、0Vよりも低い負領域に１つの閾値分布（消去状態）を設定し、0Vよりも高い正領域に残りの複数の閾値分布（書き込み状態）を設定するのが一般的である。

そこで、このような一般的技術に代えて、書き込み状態の複数の閾値分布のうちのいくつかを負領域に配置し、リテンションマージンを広げる技術が検討されている（例えば、特許文献１を参照）。

この技術を実現するには、負領域に存在する複数の閾値分布を判別するための読み出し（ベリファイ読み出しを含む）方式の開発が必須である。

例えば、ワード線に負電位を与える読み出し方式によれば、負領域に存在する複数の閾値分布を判別することは可能である。しかし、その場合、負電位を転送できるように、ワード線ドライバが形成されるウェルの構成を変える、などのデバイスの変更が必要になるため、プロセスコストが増加する。

また、ビット線、セルソース及びセルウェルにバイアスを与える読み出し方式によれば、ワード線に負電位を与えなくても（正電位のみで）、負領域に存在する複数の閾値分布を判別することができる。しかし、ビット線を電源電位以上の電位にバイアスする場合、ビット線にバイアスを印加するための昇圧回路が別途必要になるため、その分だけ、チップ面積が増大する。
特開平１１−９６７７７号公報

本発明は、デバイスの変更及びチップ面積の増大なく、負領域に存在する複数の閾値分布を判別するための読み出し（ベリファイ読み出しを含む）方式を提案する。

本発明の例に係る不揮発性半導体記憶装置は、半導体領域と、半導体領域内に形成される第１及び第２セルユニットと、第１セルユニットの一端に接続される第１ビット線と、第２セルユニットの一端に接続され、第１ビット線に隣接する第２ビット線と、第１及び第２セルユニットの他端に接続されるソース線と、半導体領域、第１及び第２ビット線、及び、ソース線を制御する制御回路とを備える。第１セルユニットは、電荷蓄積層及びコントロールゲート電極を有する第１セルトランジスタと、第１セルトランジスタと第１ビット線との間に接続される第１セレクトゲートトランジスタと、第１セルトランジスタとソース線との間に接続される第２セレクトゲートトランジスタとを有し、第２セルユニットは、電荷蓄積層及びコントロールゲート電極を有する第２セルトランジスタと、第２セルトランジスタと第２ビット線との間に接続される第３セレクトゲートトランジスタと、第２セルトランジスタとソース線との間に接続される第４セレクトゲートトランジスタとを有する。制御回路は、第１ビット線を第１電位にプリチャージした後に第１ビット線をフローティングにする第１手段と、第１ビット線がフローティングの状態で、第２ビット線、半導体領域及びソース線に正の第２電位を与えることにより、第１ビット線と、第２ビット線、半導体領域及びソース線との間の容量カップリングにより、第１ビット線を第１電位から第３電位に変化させる第２手段と、第１ビット線を第３電位にした後に第１セルトランジスタのデータを第１ビット線に読み出す第３手段とから構成される。

本発明によれば、デバイスの変更及びチップ面積の増大なく、負領域に存在する複数の閾値分布を判別するための読み出し（ベリファイ読み出しを含む）方式を実現できる。

以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。

１． 概要
本発明は、負領域に存在する複数の閾値分布を判別するための負電位読み出し方式に関する。この方式では、原則として、選択ワード線に負電位を印加してセルトランジスタ（選択セル）の状態を判別する。

これに対し、ビット線、セルソース及びセルウェルにバイアスを与えると、ワード線に負電位を与えなくても（正電位のみで）、負電位読み出しが可能になる。しかし、ビット線は大きな負荷であり、昇圧回路を用いてこれにバイアスを与えることにすると、大きな駆動能力を有する昇圧回路が必要になる。

本発明は、ビット線に生じる容量カップリングを利用した動作的手法により、昇圧回路なしでも、ビット線に負電位読み出しのためのバイアスを与える技術を提案する。

また、昇圧回路を補助的に使ってバイアスを一定値に固定し、容量カップリングのみを利用することによるビット線バイアスのばらつきをなくすこともできる。

具体的には、まず、選択ビット線を第１電位にプリチャージした後に選択ビット線をフローティングにする。次に、選択ビット線がフローティングの状態で、非選択ビット線、セルウェル（半導体領域）及びセルソース（ソース線）に第２電位を与えて選択ビット線を容量カップリングにより第１電位から第３電位に変化させる。この後、選択ワード線に正の読み出し電位を与えてセルトランジスタのデータを選択ビット線に読み出せば、実質的に負電位読み出しが行える。

また、ビット線バイアスのばらつきをなくす場合には、昇圧回路を使って選択ビット線を強制的に第４電位にした後にセルトランジスタのデータを読み出す。

これにより、デバイスの変更及びチップ面積の増大なく、負領域に存在する複数の閾値分布を判別するための読み出し（ベリファイ読み出しを含む）方式を実現する。

本発明は、選択ビット線と非選択ビット線との容量カップリングを利用するものであるため、シールドビット(Shield bit line)線センス方式が適用される半導体メモリに有効である。また、ＡＢＬ(All Bit Line)センス回路を備える半導体メモリにおいても、シールドビット線方式で読み出すことは可能であり、そのような場合には、本発明を適用することができる。

２． 実施の形態
ＮＡＮＤ型フラッシュメモリを例に本発明の実施の形態を説明する。

以下では、ＮＡＮＤ型フラッシュメモリについて説明するが、本発明は、高電界により電荷を電荷蓄積層にトラップさせ、メモリセルの閾値電圧を変化させる不揮発性半導体記憶装置全般に適用可能である。

(1) 全体構成
本発明を実施するためのＮＡＮＤ型フラッシュメモリの構成を説明する。

図１は、ＮＡＮＤ型フラッシュメモリの全体図を示している。

メモリセルアレイ１１は、複数のブロックＢＫ１，ＢＫ２，・・・ＢＫｊを有する。複数のブロックＢＫ１，ＢＫ２，・・・ＢＫｊの各々は、ＮＡＮＤセルユニットを有する。

データラッチ回路１２は、読み出し／書き込み時にデータを一時的にラッチする機能を有し、例えば、フリップフロップ回路から構成される。データラッチ回路１２は、センスアンプを含む。

Ｉ／Ｏ(input/output)バッファ１３は、データインターフェイス回路として、アドレスバッファ１４は、アドレスインターフェイス回路として機能する。

アドレス信号には、ブロックアドレス信号、ロウアドレス信号及びカラムアドレス信号が含まれる。

ロウデコーダ１５は、ブロックアドレス信号に基づいて、複数のブロックＢＫ１，ＢＫ２，・・・ＢＫｊのうちの１つを選択し、ロウアドレス信号に基づいて、選択されたブロック内の複数のワード線のうちの１つを選択する。ワード線ドライバ１７は、選択されたブロック内の複数のワード線を駆動する。

カラムデコーダ１６は、カラムアドレス信号に基づいて、複数のビット線のうちの１つを選択する。

基板電位・ビット線電位・ソース線電位制御回路１８は、半導体基板、ビット線及びソース線の電位を制御する。

具体的には、ｐ型半導体基板内に、ｎ型ウェル領域とｐ型ウェル領域からなるダブルウェル領域が形成され、メモリセルがｐ型ウェル領域内に形成される場合、制御回路１８は、ｐ型ウェル領域（セルウェル）の電位を制御する。

また、制御回路１８は、読み出し（ベリファイ読み出しを含む）時に、ビット線電位及びソース線電位を制御する。

電位発生回路１９は、選択されたブロック内の複数のワード線に供給する電位、例えば、読み出し時には、選択ワード線に与える読み出し電位及び非選択ワード線に与える転送電位を発生する。

セレクタ２４は、電位発生回路１９で発生した電位を選択してワード線ドライバ１７に供給する。

制御回路２０は、基板電位・ビット線電位・ソース線電位制御回路１８及び電位発生回路１９の動作を制御する。

図２は、メモリセルアレイ及びワード線ドライバを示している。

メモリセルアレイ１１は、カラム方向に配置される複数のブロックＢＫ１，ＢＫ２，・・・を有する。複数のブロックＢＫ１，ＢＫ２，・・・の各々は、ロウ方向に配置される複数のＮＡＮＤセルユニットを有する。ＮＡＮＤセルユニットは、直列接続される複数のメモリセルＭＣからなるＮＡＮＤストリングと、その両端に１つずつ接続される２つのセレクトゲートトランジスタＳＴとを有する。

ＮＡＮＤセルユニットは、例えば、図３に示すようなレイアウトを有する。ＮＡＮＤセルユニットのカラム方向の断面構造は、例えば、図４又は図５に示すようになる。

ｐ型半導体基板２１内には、ｎ型ウェル領域２２及びｐ型ウェル領域２３がそれぞれ形成される。そして、メモリセルＭＣ及びセレクトゲートトランジスタＳＴは、ｐ型ウェル領域２３内に形成される。

図４のメモリセルＭＣは、拡散層２４間のチャネル領域上に、フローティングゲート電極（ＦＧ）２６及びコントロールゲート電極（ワード線）ＷＬ２１，・・・ＷＬ２ｎを有する。この場合、セレクトゲートトランジスタＳＴは、下部電極及び上部電極を有する。

図５のメモリセルＭＣは、電荷蓄積層が絶縁膜（例えば、シリコン窒化膜）から構成されるMONOS構造を有する。即ち、メモリセルＭＣは、拡散層２４間のチャネル領域上に、ゲート絶縁膜２５Ａ、電荷蓄積層２７及びブロック絶縁膜２８を有する。この場合、セレクトゲートトランジスタＳＴは、ゲート絶縁膜２５Ｂ上にゲート電極を有する。

ＮＡＮＤセルユニットの一端のドレイン拡散層２４（ｄ）は、ビット線ＢＬ１に接続され、ソース拡散層２４（ｓ）は、ソース線ＳＬに接続される。

メモリセルアレイ１１上には、複数のワード線ＷＬ１，・・・ＷＬｎ，・・・と複数のセレクトゲート線ＳＧＳ１，ＳＧＤ１，・・・が配置される。

例えば、ブロックＢＫ１内には、ｎ（ｎは複数）本のワード線ＷＬ１，・・・ＷＬｎと２本のセレクトゲート線ＳＧＳ１，ＳＧＤ１が配置される。ワード線ＷＬ１，・・・ＷＬｎ及びセレクトゲート線ＳＧＳ１，ＳＧＤ１は、ロウ方向に延び、それぞれ、ワード線ドライバ１７（ＤＲＶ１）内の転送トランジスタユニット２１（ＢＫ１）を介して、信号線（コントロールゲート線）ＣＧ１，・・・ＣＧｎ及び信号線ＳＧＳＶ１，ＳＧＤＶ１に接続される。

信号線ＣＧ１，・・・ＣＧｎ，ＳＧＳＶ１，ＳＧＤＶ１は、それぞれロウ方向に交差するカラム方向に延び、セレクタ２４に接続される。

転送トランジスタユニットＵ（ＢＫ１）は、電源電位Ｖｃｃよりも高い電位を転送できるように、高耐圧(high voltage)タイプＭＩＳＦＥＴから構成される。

ワード線ドライバ１７（ＤＲＶ１）内のブースタ２９は、ロウデコーダ１５から出力されるデコード信号を受ける。ブースタ２９は、ブロックＢＫ１が選択されているとき、転送トランジスタユニットＵ（ＢＫ１）をオンにし、ブロックＢＫ１が選択されていないとき、転送トランジスタユニットＵ（ＢＫ１）をオフにする。

図６は、セルウェルの構成例を示している。
セルウェルＣＰＷＥＬＬは、例えば、１つのブロック、例えば、図２のブロックＢＫｉ（ｉ＝１，２・・・）に対して１つ設けられる。

セルウェルＣＰＷＥＬＬには、Vwellが印加され、セルソース（ソース線）ＣＥＬＳＲＣには、Vsrcが印加される。シールドビット線読み出し方式が適用される場合、２本のビット線ＢＬｅｊ，ＢＬｏｊ（ｊ＝０，１，・・・）がペアとなり、一方にプリチャージ電位(ex. 0.7V)及び他方にシールド電位(ex. 0V)が与えられる。

図７は、データラッチ回路を示している。
ここでは、データラッチ回路１２を構成する要素のうち読み出し動作に関するもの（センスアンプＳ／Ａなど）を記載する。

トランジスタＱ１，Ｑ２は、ビット線対ＢＬｅ，ＢＬｏの一方を選択ビット線とし、他方を非選択ビット線（シールドビット線）とする回路である。また、トランジスタＱ３は、ビット線対ＢＬｅ，ＢＬｏとデータラッチ回路１２との電気的接続／切断を制御する回路である。

トランジスタＱ５は、クランプ回路、トランジスタＱ６は、プリチャージ回路である。トランジスタＱ７は、センスアンプＳ／ＡをＴＤＣノードに接続するための回路、トランジスタＱ８は、センスアンプＳ／Ａを活性化させる回路である。

キャパシタＣは、セルトランジスタから読み出されたデータを一時的に保持すると共に、そのレベルを変換するレベル変換回路として機能する。

図８は、基板電位、ビット線電位及びソース線電位を設定する回路を示している。
制御回路１８は、読み出し時にバイアスVsを発生する。

バイアスVsは、トランジスタＱ９を介して、セルソース（ソース線）ＣＥＬＳＲＣ及びセルウェル（ｐ型ウェル領域）ＣＰＷＥＬＬに供給される。また、シールドビット線読み出し方式が適用される場合、バイアスVsは、トランジスタＱ１，Ｑ２，Ｑ９を介してビット線ＢＬｅ，ＢＬｏのうちの１つに供給される。

(2) 読み出し（ベリファイ読み出しを含む）方式
A. 負電位読み出し方式の原理
本発明の前提となる選択ワード線に正電位を印加して実質的に負電位読み出しを行う原理について説明する。

図９は、本発明に係わる負電位読み出し原理を示している。
ここでは、簡単のため、メモリセルに４値（”0”,”1”,”2”,”3”）を記憶するものとする。また、”0”及び”1”の閾値分布は、0Vよりも低い負領域に設定し、”2”及び”3”の閾値分布は、0Vよりも高い正領域に設定する。

”0”とそれ以外の”1”,”2”,”3”とを判別するには、選択ブロック内の選択ワード線に読み出し電位としてVCGRVを印加し、選択ブロック内の非選択ワード線に転送電位VREADを印加する。転送電位VREADは、データ”0”,”1”,”2”,”3”によらず、セルトランジスタを必ずオンにする値である。

この場合、読み出し電位VCGRVは、原則として負になる。

但し、選択ワード線、即ち、セルトランジスタ（選択セル）のコントロールゲート電極に負電位を与える場合のセルウェルをVwellとし、セルソースをVsrcとし、選択ビット線をVBL（プリチャージ電位）とすると、以下の工夫により、選択ワード線に正電位を与えて実質的に負電位読み出しを行うことができる。

具体的には、選択ビット線をVBL+α(=Vs)とし、セルウェルをVwell+α(=Vs)とし、セルソースをVsrc+α(=Vs)とすれば、選択ワード線に印加する電位VCGRV+α(=Vs)を正にして、”0”とそれ以外の”1”,”2”,”3”とを判別することができる。

しかし、ビット線は大きな負荷であり、昇圧回路を用いて、これにVBL+αを与えるとなると、大きな駆動能力を有する昇圧回路が必要になり、チップ面積が増大する。

そこで、本発明では、非選択ビット線、セルウェル及びセルソースに対して、バイアスαを印加し、選択ビット線に対しては、非選択ビット線と選択ビット線との容量カップリング、セルウェルと選択ビット線との容量カップリング及びセルソースと選択ビット線との容量カップリングを利用して、バイアスVBL+αを生成する。

これにより、負側に複数の閾値分布を設定しても、読み出し時に選択ワード線に印加する電位としては正電位のみを用いて実質的に負電位読み出しを行うことができる。しかも、そのために大きな駆動能力を有する昇圧回路を必要としない。

本原理の説明では、４値について説明したが、当然に、３値又は５値以上の多値メモリについても同様のことが言える。また、負側に設定する閾値分布の数も、２つに限られず、３つ以上であってもよい。

B. 具体的動作
［第１例］
図１０は、読み出し動作の第１例を示している。

まず、選択ビット線（第１ビット線）を第１電位にプリチャージした後に選択ビット線をフローティングにする（ステップＳＴ１）。

次に、選択ビット線がフローティングの状態で、非選択ビット線（第２ビット線）、セルウェル（半導体領域）及びセルソース（ソース線）に第２電位を与えて、選択ビット線を、容量カップリングにより、第１電位から第３電位に変化させる（ステップＳＴ２）。

ここで、第３電位が電源電位を超える値である場合でも、昇圧回路を必要とせずに第３電位を生成することができる。

次に、昇圧回路を用いて、選択ビット線を強制的に第４電位にする（ステップＳＴ３）。このステップは、任意である。例えば、ビット線間で第３電位の値にばらつきが生じない場合には、このステップは不要である。

容量カップリングのみを利用することによるビット線バイアスのばらつきが発生するときは、昇圧回路を補助的に使用してビット線を第４電位に固定する。この場合、昇圧回路の目的は、ビット線間の電位のばらつきをなくすだけなので、昇圧回路の駆動能力は小さくてよい。

この後、選択ワード線に正の読み出し電位を与えてセルトランジスタのデータを選択ビット線に読み出せば、実質的に負電位読み出しが行える（ステップＳＴ４）。

［第２例］
図１１は、読み出し動作の第２例を示している。

第２例は、センスアンプによるセンス動作に関する。

まず、少なくとも図１０のステップＳＴ１〜ＳＴ２を終えた後に、選択ワード線に読み出し電位（正電位）VCGRVを与え、非選択ワード線に転送電位VREADを与えて、負電位読み出しを実行する（ステップＳＴ１）。

この時、選択ビット線（第１ビット線）の電位は、セルデータに応じて変化する。

例えば、セルトランジスタ（選択セル）が図９の”0”状態にある場合には、セルトランジスタはオンになるため、選択ビット線は放電されてその電位が低下する。また、セルトランジスタ（選択セル）が図９の”1”状態にある場合には、セルトランジスタはオフになるため、選択ビット線の電位は変化しない。

そして、セルデータの読み出し中又はその後に、非選択ビット線（第２ビット線）、セルウェル（半導体領域）及びセルソース（ソース線）を第２電位よりも低い電位にする（ステップＳＴ２）。

この時、選択ビット線のセルデータに応じた電位は、セルウェルと選択ビット線との容量カップリング及びセルソースと選択ビット線との容量カップリングにより低下する。

この後、選択ビット線の電位をセンスアンプに導き、センス動作を開始する（ステップＳＴ３）。

ここで、センスアンプは、例えば、フリップフロップ接続された２つのインバータから構成される。図１０のステップＳＴ２でブーストアップされた選択ビット線の電位は、図１１のステップＳＴ２でブーストダウンされるため、コンベンショナルな回路閾値を持つインバータで”も、H”/”L”の判別が可能となる。

つまり、センスアンプは、高電圧系トランジスタから構成する必要がない。

C. レベル変換回路
図１１及び図１１のステップＳＴ２におけるブーストダウンと同じ機能をレベル変換回路により実現する例を説明する。

図１２は、レベル変換回路を示している。
レベル変換回路３１は、ビット線ＢＬとセンスアンプＳ／Ａとの間に接続される。レベル変換回路３１は、一端にブースト信号BOOSTが入力され、他端に接続ノードTDCが接続されるキャパシタＣから構成される。

ビット線ＢＬとレベル変換回路３１との間には、トランジスタＱ５が接続され、レベル変換回路３１とセンスアンプＳ／Ａとの間には、トランジスタＱ７が接続される。

レベル変換回路３１は、ビット線ＢＬに読み出されたセルデータをセンスアンプ（インバータ）Ｓ／Ａにより判別するために、セルデータのレベルを一定量だけ低下させる機能を有する。

このレベル変換回路３１を用いた読み出し方式について、図６〜図８及び図１２を参照しながら説明する。

セルソースCELSRCの電位Vsrc及びセルウェルCPWELLの電位Vwellは、Vs(=1.6V)とする。VPREは、VDD(=2.5V)とし、BLPREは、トランジスタＱ６がＮチャネルＭＩＳＦＥＴである場合にVDDを転送できるVSG(=VDD+Vth (=4V))とする。但し、Vthは、トランジスタＱ６の閾値電圧である。

このような電位関係の下で、BLCLAMPを0.7V+Vth+Vsにすることで、図１２のビット線ＢＬは、0.7V+Vs(=2.3V)にプリチャージされる。

ビット線ＢＬのプリチャージ後に、BLCLAMPは、0Vになり、ビット線ＢＬは、レベル変換回路３１及びセンスアンプＳ／Ａから電気的に切り離される。

この後、選択ワード線に読み出し電位VCGRVを与え、その他の非選択ワード線にVREAD(=6.5V)を与え、さらに、ソース側セレクトゲート線ＳＧＳにVREADを与える。

この時、選択セルがオンしていれば、セル電流が流れるため、ビット線ＢＬの電位が低下し、ビット線ＢＬはVsに近づく。また、選択セルがオフしていれば、セル電流が流れないため、ビット線ＢＬはプリチャージ電位(0.7V+Vs (=2.3V))を維持する。

再び、VPREとBLPREを立ち上げ、接続ノードTDCをVDDにプリチャージする。また、BOOSTを立ち上げ、接続ノードTDCを容量カップリングにより4.5V(=VDD+2.0V)程度に上昇させる。

この後、BLCLAMPをVSEN(0.5V+Vth+Vs)に設定する。

接続ノードTDCの容量は、ビット線ＢＬの容量に比べて十分に小さいため、オンセルにより、ビット線ＢＬの電位が0.5V+Vsより低くなると、トランジスタＱ５がオンになってチャージシェアが行われる。その結果、接続ノードTDCの電位は、ビット線ＢＬの電位に等しくなる。

また、ビット線ＢＬの電位がオフセルにより0.7V+Vsを維持していれば、BLCLAMPをVSENに設定しても、トランジスタＱ５はオフを維持する。このため、接続ノードTDCは、4.5Vのままとなる。

この後、BLCLAMPを立ち下げ、BLCLAMPをトランジスタＱ５の閾値電圧より少し高いVTR(=1.2V (=0.35V+Vth))にした状態で、BOOSTを立ち下げると、接続ノードTDCの電位は、容量カップリングにより低下する。

具体的には、選択セルがオンセルの場合には、接続ノードTDCの電位は、0V付近まで下がり、選択セルがオフセルの場合には、接続ノードTDCの電位は、4.5V(=VDD+2.0V)からVDD付近まで下がる。

従って、この後、BLCを立ち上げて、接続ノードTDCの電位をセンスアンプ（インバータ）Ｓ／Ａに転送すれば、例えば、2.3V(=1.6V+0.5V)付近に回路閾値を有するコンベンショナルなセンスアンプＳ／Ａにより”H”/”L”を判別できる。

ところで、セルソースCELSRC及びセルウェルCPWELLをVsにバイアスする場合、BOOSTの振幅は、Vsと同程度、若しくは、それ以上の振幅が要求される。

Vsが電源電位VDD以上の場合、BOOSTも電源電位VDD以上になるため、BOOSTを生成するためには昇圧回路が必要になる。つまり、昇圧回路を用いて、例えば、接続ノードTDCの電位を、VDD+BOOST =2.7V+3.5V =6.2Vにしなければならない。

このような観点からすれば、レベル変換回路を用いるよりも、図１１及び図１１に示すような動作的手法によりレベル変換するほうが望ましい。

(3) 読み出し動作の実施例
以下の実施例において、記号は、図６乃至８に示す回路の記号に対応している。

A. 第１実施例
第１実施例は、シールドビット線読み出し方式に関する。

図１３は、第１実施例に係わる動作波形図を示している。
まず、SRCWELLCRL,VPREを立ち上げる。また、BLSe,BIASoを立ち上げ、ビット線BLeを選択ビット線とし、ビット線BLoを非選択ビット線（シールドビット線）とする。

BLCLAMPをVBL+Vthとし、BLPREを立ち上げると、選択ビット線BLeは、VBL(=0.7V)に充電される。この段階では、非選択ビット線（シールドビット線）、セルソースCELSRC及びセルウェルCPWELLは、0Vである。

この後、BLCLAMP,BLPRE,VPREを立ち下げ、非選択ビット線BLo(BLCRL)、セルソースCELSRC及びセルウェルCPWELLを、0VからVs(=2.5V)に立ち上げる。

この時、選択ビット線BLeはフローティングであるため、その電位は、容量カップリングにより、VBL+Vs (=3.2V)に上昇する。

このように、読み出し時に、容量カップリングで選択ビット線BLeを電源電位VDD以上の値にすることができる。

尚、Vsは、セルトランジスタの閾値電圧の温度依存性を補償する特性を持っていることが望ましい。

B. 第２実施例
第２実施例は、シールドビット線読み出し方式に関する。

図１４は、第２実施例に係わる動作波形図を示している。
まず、SRCWELLCRL,VPREを立ち上げる。また、BLSe,BIASoを立ち上げ、ビット線BLeを選択ビット線とし、ビット線BLoを非選択ビット線（シールドビット線）とする。

BLCLAMPをVBL(=0.7V)+Vx(=1.6V)+Vthとし、BLPREを立ち上げると、選択ビット線BLeは、VBL+Vx(=2.3V)に充電される。この段階では、非選択ビット線（シールドビット線）、セルソースCELSRC及びセルウェルCPWELLは、Vxである。

この後、BLCLAMP,BLPRE,VPREを立ち下げ、非選択ビット線BLo(BLCRL)、セルソースCELSRC及びセルウェルCPWELLを、VxからVs(=2.5V)に立ち上げる。

この時、選択ビット線BLeはフローティングであるため、その電位は、容量カップリングにより、VBL+Vs (=3.2V)に上昇する。

このように、読み出し時に、容量カップリングで選択ビット線BLeを電源電位VDD以上の値にすることができる。

尚、Vx, Vsは、セルトランジスタの閾値電圧の温度依存性を補償する特性を持っていることが望ましい。

C. 第３実施例
第３実施例は、シールドビット線読み出し方式に関する。

図１５は、第３実施例に係わる動作波形図を示している。
まず、SRCWELLCRL,VPREを立ち上げる。また、BLSe,BIASoを立ち上げ、ビット線BLeを選択ビット線とし、ビット線BLoを非選択ビット線（シールドビット線）とする。

BLCLAMPをVBL(=0.7V)-Va(=0.1V)+Vthとし、BLPREを立ち上げると、選択ビット線BLeは、VBL-Va(=0.6V)に充電される。この段階では、非選択ビット線（シールドビット線）、セルソースCELSRC及びセルウェルCPWELLは、0Vである。

この後、BLCLAMP,BLPRE,VPREを立ち下げ、非選択ビット線BLo(BLCRL)、セルソースCELSRC及びセルウェルCPWELLを、0VからVs(=2.5V)に立ち上げる。

この時、選択ビット線BLeはフローティングであるため、その電位は、容量カップリングにより、VBL-Va+Vs (=3.1V)に上昇する。

また、再び、VPRE,BLCLAMP,BLPREを立ち上げ、昇圧回路を用いて、選択ビット線BLeを強制的にVBL-Va+Vs (=3.1V)からVBL+Vs (=3.2V)にする。

この方式によれば、読み出し時に、容量カップリングで選択ビット線BLeを電源電位VDD以上の値にすることができる。また、ビット線の形状のばらつきなどに起因する選択ビット線の電位のばらつきをキャンセルできる。

尚、Vsは、セルトランジスタの閾値電圧の温度依存性を補償する特性を持っていることが望ましい。

D. 第４実施例
第４実施例は、シールドビット線読み出し方式に関する。

図１６は、第４実施例に係わる動作波形図を示している。
まず、SRCWELLCRL,VPREを立ち上げる。また、BLSe,BIASoを立ち上げ、ビット線BLeを選択ビット線とし、ビット線BLoを非選択ビット線（シールドビット線）とする。

BLCLAMPをVBL(=0.7V)-Va(=0.1V)+Vx(=1.6V)+Vthとし、BLPREを立ち上げると、選択ビット線BLeは、VBL-Va+Vx(=2.2V)に充電される。この段階では、非選択ビット線（シールドビット線）、セルソースCELSRC及びセルウェルCPWELLは、Vxである。

この後、BLCLAMP,BLPRE,VPREを立ち下げ、非選択ビット線BLo(BLCRL)、セルソースCELSRC及びセルウェルCPWELLを、VxからVs(=2.5V)に立ち上げる。

この時、選択ビット線BLeはフローティングであるため、その電位は、容量カップリングにより、VBL-Va+Vs (=3.1V)に上昇する。

また、再び、VPRE,BLCLAMP,BLPREを立ち上げ、昇圧回路を用いて、選択ビット線BLeを強制的にVBL-Va+Vs (=3.1V)からVBL+Vs (=3.2V)にする。

この方式によれば、読み出し時に、容量カップリングで選択ビット線BLeを電源電位VDD以上の値にすることができる。また、ビット線の形状のばらつきなどに起因する選択ビット線の電位のばらつきをキャンセルできる。

尚、Vx, Vsは、セルトランジスタの閾値電圧の温度依存性を補償する特性を持っていることが望ましい。

E. 第５実施例
第５実施例は、セルデータを選択ビット線に読み出した後のセンス動作に関し、センス動作前の動作に関する第１実施例の特徴を全て含む。

図１７は、第５実施例に係わる動作波形図を示している。
選択ビット線BLeをVBL+Vsにするまでの動作は、第１実施例と同じであるため、ここでは、その説明を省略する。

この後、ソース側セレクトゲート線SGSにVREADを与え、ソース側セレクトゲートトランジスタをオンにする。また、選択ブロック内の非選択ワード線にもVREADを与え、非選択セルをオンにする。さらに、選択ワード線にはVCGRVを与える。

この時、選択セルがオンであれば、セル電流が流れるため、選択ビット線BLeの電位は、VBL+Vsよりも低い値になる。また、選択セルがオフであれば、セル電流が流れないため、選択ビット線BLeの電位は、VBL+Vsのままとなる。

そして、SGSを0Vにし、セルデータに応じた電位を有する選択ビット線BLeをフローティングにする。また、再び、VPRE,BLPREを立ち上げ、接続ノードTDCをVDDにプリチャージする。

さらに、非選択ビット線BLo(BLCRL)、セルソースCELSRC及びセルウェルCPWELLを、Vsから0Vに立ち下げる。この時、選択ビット線BLeはフローティングであるため、その電位は、容量カップリングにより低下する。

この後、BLCLAMPをVSEN(=0.5V)+Vthに設定する。

接続ノードTDCの容量は、選択ビット線BLeの容量に比べて十分に小さいため、選択ビット線BLeのレベルがオンセルにより0.5Vよりも低ければ、ゲートにBLCLAMPが印加されるトランジスタQ5がオンになり、接続ノードTDCの電位は、チャージシェアにより、選択ビット線BLeのレベルに等しくなる。

また、選択ビット線BLeのレベルがオフセルにより0.7V程度であれば、トランジスタQ5はオフであり、接続ノードTDCは、VDDを維持する。

そして、BLCを立ち上げ、接続ノードTDCの電位をセンスアンプ（インバータ）S/Aに転送し、”H”/”L”を判定する。

このようなセンス動作によれば、図１２のレベル変換回路、即ち、BOOSTによるアップダウン動作が必要ない。このため、BOOSTのための昇圧回路も不要であり、デバイスの変更及びチップ面積の増大なく、負電位読み出しを実現できる。

尚、Vsは、セルトランジスタの閾値電圧の温度依存性を補償する特性を持っていることが望ましい。

F. 第６実施例
第６実施例は、セルデータを選択ビット線に読み出した後のセンス動作に関し、センス動作前の動作に関する第２実施例の特徴を全て含む。

図１８は、第６実施例に係わる動作波形図を示している。
選択ビット線BLeをVBL+Vsにするまでの動作は、第２実施例と同じであるため、ここでは、その説明を省略する。

この後、ソース側セレクトゲート線SGSにVREADを与え、ソース側セレクトゲートトランジスタをオンにする。また、選択ブロック内の非選択ワード線にもVREADを与え、非選択セルをオンにする。さらに、選択ワード線にはVCGRVを与える。

この時、選択セルがオンであれば、セル電流が流れるため、選択ビット線BLeの電位は、VBL+Vsよりも低い値になる。また、選択セルがオフであれば、セル電流が流れないため、選択ビット線BLeの電位は、VBL+Vsのままとなる。

そして、SGSを0Vにし、セルデータに応じた電位を有する選択ビット線BLeをフローティングにする。また、再び、VPRE,BLPREを立ち上げ、接続ノードTDCをVDD(ex. 2.5V)にプリチャージする。

また、BOOSTを立ち上げ、接続ノードTDCを容量カップリングによりVDDから4.5V程度まで上昇させる。

一方、非選択ビット線BLo(BLCRL)、セルソースCELSRC及びセルウェルCPWELLを、VsからVxに立ち下げる。この時、選択ビット線BLeはフローティングであるため、その電位は、容量カップリングにより低下する。

この後、BLCLAMPをVSEN(=0.5V)+Vx+Vthに設定する。

接続ノードTDCの容量は、選択ビット線BLeの容量に比べて十分に小さいため、選択ビット線BLeのレベルがオンセルにより0.5V+Vxよりも低ければ、ゲートにBLCLAMPが印加されるトランジスタQ5がオンになり、接続ノードTDCの電位は、チャージシェアにより、選択ビット線BLeのレベルに等しくなる。

また、選択ビット線BLeのレベルがオフセルにより(0.7V+Vx)程度であれば、トランジスタQ5はオフであり、接続ノードTDCは、4.5V程度を維持する。

そして、BLCLAMPを一旦立ち下げた後、BLCLAMPをトランジスタQ5の閾値よりも少し高い電位VTR(ex. 1.2V)に維持し、BOOSTを立ち下げると、接続ノードTDCの電位は、容量カップリングにより低下する。

オンセルに接続される接続ノードTDCは、0V付近まで下がり、オフセルに接続される接続ノードTDCは、VDD付近まで下がる。

この後、BLCを立ち上げ、接続ノードTDCの電位をセンスアンプ（インバータ）S/Aに転送し、”H”/”L”を判定する。

このようなセンス動作によれば、非選択ビット線BLo、セルソースCELSRC及びセルウェルCPWELLの電位は、２段階で、上昇又は下降する(0V→Vx→Vs, Vs→Vx→0V)。

この場合、容量カップリングに起因する選択ビット線BLeの電位ばらつきが小さくなる効果がある。また、デバイスの変更及びチップ面積の増大なく、負電位読み出しを実現できる。

尚、Vx, Vsは、セルトランジスタの閾値電圧の温度依存性を補償する特性を持っていることが望ましい。

G. 第７実施例
第７実施例は、ＡＢＬセンス回路に本発明を適用する場合の読み出し方式に関する。

図１９は、第７実施例に係わるセンスアンプを示している。
このセンスアンプの特徴は、１本のビット線に対して１つのセンスアンプＳ／Ａが接続されている点にある。

図中の記号は、信号又は電位を表している。

図２０及び図２１は、第７実施例に係わる動作波形図を示している。
記号は、図１９中の信号又は電位に対応している。

初期値は、INV0,INV1=“H”, LAT0,LAT1=“L”に設定されているものとする。
RSTEを立ち下げ、INV0=”L”, LAT0=”H”に設定する。

BLCEをVBL+Vx+Vth, BLCO=VSSに設定する。
BLXE,BLXO, HHLE,HHLO, XXLE,XXLO, BLSをそれぞれ立ち上げる。

GRSEは、”L”に設定し、GRSOは、”H”に設定する。

INV1/LAT1=”H”/”L”となっているセンスアンプS/Aに接続されているBLo(シールドビット線)は、SRC GND=Vxになる。

INV0/LAT0=”L”/”H”となっているセンスアンプS/Aに接続されているBLe(選択ビット線)は、VBL+Vxになる。

CELSRC及びCPWELLをVxに立ち上げる。

これにより、選択ビット線BLeは、2.3V(VBL+Vx=0.7V+1.6V=2.3V)になる。また、非選択ビット線（シールドビット線）、セルソース（ソース線）CELSRC及びセルウェル（半導体領域）CPWELLは、1.6V(Vx=1.6V)に充電される。

電源電位を利用して、選択ビット線BLeと、非選択ビット線BLo、セルソースCELSRC及びセルウェルCPWELLとの電位差を、0.7V(VBL)にしてから、非選択ビット線BLo、セルソースCELSRC及びセルウェルCPWELLを、VxからVsに上げる。

この時、BLCEがVSSなので、選択ビット線BLeは、フローティングである。

選択ビット線BLeに生じる容量は、そのほとんどがそれに隣接する非選択ビット線BLoとの寄生容量であり、残りの一部がセルソースCELSRC及びセルウェルCPWELLとの寄生容量である。

このため、非選択ビット線BLo、セルソースCELSRC及びセルウェルCPWELLを、VxからVsに上げると、容量カップリングにより、選択ビット線BLeは、VBL+Vx+(Vs-Vx)=VBL+Vsになる。

このように、選択ビット線BLeをVs+VBLに充電した後、SGSにVREADを与えると、選択セルがオンの場合、セル電流が流れ、選択ビット線BLeは、Vsに近づく。また、選択セルがオフの場合、セル電流が流れないため、選択ビット線BLeは、プリチャージ電位(Vs+VBL)を維持する。

次に、非選択ビット線BLo、セルソースCELSRC及びセルウェルCPWELLを、VsからVxに下げると、容量カップリングにより、選択ビット線BLeの電位は、選択セルがオンのときは、Vx近くになり、選択セルがオフのときは、VBL+Vxのままとなる。

この後、HHLEを立ち上げ、SEN0をVDDにプリチャージし、CLKを立ち上げ、接続ノードSEN0を容量カップリングにより4.5V程度に上げた後、BLCEをVSEN(=0.5V)+Vth+Vxに設定する。

接続ノードSENの容量は、選択ビット線BLeのレベルがオンセルにより0.5V+Vxよりも低ければ、接続ノードSEN0のレベルは、選択ビット線BLeのレベルに等しくなる。また、選択ビット線BLeのレベルがオフセルにより(0.7V+Vx)程度であれば、接続ノードSEN0は、4.5Vのままとなる。

XXLEを1.2V程度にした状態でCLKを立ち下げると、接続ノードSEN0の電位は、容量カップリングにより低下する。オンセルに接続される接続ノードSEN0は、0V付近まで下がり、オフセルに接続される接続ノードSEN0は、VDD付近まで下がる。

そして、RSTEを立ち上げ、STRBを立ち下げ、センスアンプS/A内のラッチ回路LAT0により”H”/”L”を判定する。

このようなセンス動作によれば、ABL方式においても、非選択ビット線BLo、セルソースCELSRC及びセルウェルCPWELLの電位を２段階で上昇又は下降させることにより(0V→Vx→Vs, Vs→Vx→0V)、容量カップリングに起因する選択ビット線BLeの電位のばらつきを小さくできる。また、デバイスの変更及びチップ面積の増大なく、負電位読み出しを実現できる。

尚、Vx, Vsは、セルトランジスタの閾値電圧の温度依存性を補償する特性を持っていることが望ましい。

(4) まとめ
以上、実施の形態で説明したように、本発明によれば、ビット線に生じる容量カップリングを利用した動作的手法により、昇圧回路なしでも、ビット線に負電位読み出しのためのバイアスを与えることができる。

また、昇圧回路を補助的に使ってバイアスを一定値に固定し、容量カップリングのみを利用することによるビット線バイアスのばらつきをなくすこともできる。

３． 適用例
本発明の不揮発性半導体記憶装置が適用されるシステムの例について説明する。

図２２は、メモリシステムの一例を示している。
このシステムは、例えば、メモリカード、ＵＳＢメモリなどである。

パッケージ３１内には、回路基板３２、複数の半導体チップ３３，３４，３５が配置される。回路基板３２と半導体チップ３３，３４，３５とは、ボンディングワイヤ３６により電気的に接続される。半導体チップ３３，３４，３５のうちの１つが、本発明に係わる不揮発性半導体記憶装置である。

図２３は、不揮発性半導体記憶装置のチップレイアウトを示している。
半導体チップ４０上には、メモリセルアレイ４１Ａ，４１Ｂが配置される。メモリセルアレイ４１Ａ，４１Ｂは、それぞれ、第２方向に配置されるブロックＢＫ０，ＢＫ１，・・・ＢＫｎ−１を有する。ブロックＢＫ０，ＢＫ１，・・・ＢＫｎ−１の各々は、第１方向に配置される複数のセルユニットＣＵを有する。

セルユニットＣＵは、例えば、ＮＡＮＤセルユニットである。

メモリセルアレイ４１Ａ，４１Ｂ上には、それぞれ、第２方向に延びるビット線ＢＬが配置される。メモリセルアレイ４１Ａ，４１Ｂの第２方向の両端には、ページバッファ（ＰＢ）４３が配置される。ページバッファ４３は、読み出し／書き込み時に、読み出しデータ／書き込みデータを一時的に記憶する機能を有する。また、ページバッファ４３は、読み出し時、又は、書き込み／消去動作のベリファイ時に、センスアンプ（Ｓ／Ａ）として機能する。

メモリセルアレイ４１Ａ，４１Ｂの第１方向の一端（半導体チップ４０の縁側の端部とは反対側の端部）には、ロウデコーダ（ＲＤＣ）４４が配置される。また、メモリセルアレイ４１Ａ，４１Ｂの第２方向の一端側には、半導体チップ４０の縁に沿ってパッドエリア４２が配置される。ページバッファ４３とパッドエリア４２との間には、周辺回路４５が配置される。

４． むすび
本発明によれば、デバイスの変更及びチップ面積の増大なく、負領域に存在する複数の閾値分布を判別するための読み出し（ベリファイ読み出しを含む）方式を実現できる。

本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。

ＮＡＮＤ型フラッシュメモリの全体図。 メモリセルアレイ及びドライバを示す回路図。 ＮＡＮＤセルユニットを示す平面図。 ＮＡＮＤセルユニットのカラム方向の断面図。 ＮＡＮＤセルユニットのロウ方向の断面図。 セルウェルのエリアを示す概念図。 データラッチ回路を示す回路図。 セルウェル及びセルソースにバイアスを与えるパスを示す回路図。 負電位読み出し原理を説明する図。 負電位読み出し方式のフローを示す図。 負電位読み出し方式のフローを示す図。 レベル変換回路によるレベル変換原理を説明する図。 第１実施例の動作波形図。 第２実施例の動作波形図。 第３実施例の動作波形図。 第４実施例の動作波形図。 第５実施例の動作波形図。 第６実施例の動作波形図。 ＡＢＬセンス回路を示す回路図。 第７実施例の動作波形図。 第７実施例の動作波形図。 適用例としてのシステムを示す図。 適用例としてのチップレイアウトを示す図。

符号の説明

１１： メモリセルアレイ、 １２： データラッチ回路、 １３： Ｉ／Ｏバッファ、 １４： アドレスバッファ、 １５： ロウデコーダ、 １６： カラムデコーダ、 １７： ワード線ドライバ、 １８： 基板電位・ビット線電位・ソース線電位制御回路、 １９： 電位発生回路、 ２０： 制御回路、 ２１： ｐ型半導体基板、 ２２： ｎ型ウェル領域、 ２３： ｐ型ウェル領域、 ２４，２４(s)、２４(d)： 拡散層、 ２５，２５Ａ，２５Ｂ： ゲート絶縁膜、 ２６： フローティングゲート電極、 ２７： 電荷蓄積層、 ２８： ブロック絶縁膜、 ２９： ブースタ、 Ｑ１〜Ｑ８： ＭＩＳトランジスタ、 Ｓ／Ａ： センスアンプ、 ３１： パッケージ、 ３２： 回路基板、 ３３，３４，３５，４０： 半導体チップ、 ３６： ボンディングワイヤ、 ４１Ａ，４１Ｂ： メモリセルアレイ、 ４２： パッドエリア、 ４３： ページバッファ、 ４４： ロウデコーダ、 ４５： 周辺回路。

Claims (5)

1. 半導体領域と、前記半導体領域内に形成される第１及び第２セルユニットと、前記第１セルユニットの一端に接続される第１ビット線と、前記第２セルユニットの一端に接続され、前記第１ビット線に隣接する第２ビット線と、前記第１及び第２セルユニットの他端に接続されるソース線と、前記半導体領域、前記第１及び第２ビット線、及び、前記ソース線を制御する制御回路とを具備し、
   前記第１セルユニットは、電荷蓄積層及びコントロールゲート電極を有する第１セルトランジスタと、前記第１セルトランジスタと前記第１ビット線との間に接続される第１セレクトゲートトランジスタと、前記第１セルトランジスタと前記ソース線との間に接続される第２セレクトゲートトランジスタとを有し、
   前記第２セルユニットは、電荷蓄積層及びコントロールゲート電極を有する第２セルトランジスタと、前記第２セルトランジスタと前記第２ビット線との間に接続される第３セレクトゲートトランジスタと、前記第２セルトランジスタと前記ソース線との間に接続される第４セレクトゲートトランジスタとを有し、
   前記制御回路は、前記第１ビット線を第１電位にプリチャージした後に前記第１ビット線をフローティングにする第１手段と、前記第１ビット線が前記フローティングの状態で、前記第２ビット線、前記半導体領域及び前記ソース線に正の第２電位を与えることにより、前記第１ビット線と、前記第２ビット線、前記半導体領域及び前記ソース線との間の容量カップリングにより、前記第１ビット線を前記第１電位から第３電位に変化させる第２手段と、前記第１ビット線を前記第３電位にした後に前記第１セルトランジスタのデータを前記第１ビット線に読み出す第３手段とから構成されることを特徴とする不揮発性半導体記憶装置。
2. 前記制御回路は、前記第１ビット線を前記第３電位にした後に前記第１ビット線を強制的に第４電位にする第４手段を有し、前記第１セルトランジスタのデータは、前記第１ビット線を前記第４電位にした後に前記第１ビット線に読み出されることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記第１ビット線に接続されるセンスアンプをさらに具備し、前記制御回路は、前記第２ビット線、前記半導体領域及び前記ソース線を前記第２電位よりも低い電位にする第５手段を有し、前記センスアンプによるセンス動作は、前記第２ビット線、前記半導体領域及び前記ソース線を前記第２電位よりも低い電位にした後に実行されることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
4. 前記第１ビット線に接続されるセンスアンプと、一端が前記第１ビット線と前記センスアンプとの接続ノードに接続されるキャパシタから構成されるレベル変換回路とをさらに具備し、前記レベル変換回路は、前記第１ビット線に読み出された前記データが前記接続ノードに転送された後に前記キャパシタの他端の電位を低下させることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
5. 前記第１セルトランジスタは、ｎ値（ｎは３以上の自然数）を記憶する多値メモリセルであり、前記ｎ値のうちの少なくとも２値は、負領域に閾値を有することを特徴とする請求項１乃至４のいずれか１項に記載の不揮発性半導体記憶装置。

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