JP5198524B2 - 不揮発性半導体メモリ - Google Patents

Description

実施形態は、不揮発性半導体メモリに関する。

不揮発性半導体メモリ（例えば、ＮＡＮＤフラッシュメモリ）のプログラムは、ページ単位で行われる。ここで、近年の不揮発性半導体メモリは、大容量化に伴い、ページサイズが大きく、プログラム時に多くのビット線を同時に充電しなければならないため、その時に発生するピーク電流が問題となっている。即ち、このピーク電流は、ノイズの原因となり、さらには、電源電位の低下による誤動作や、信頼性の低下などを引き起こす。

また、不揮発性半導体メモリの低消費電力化は、例えば、複数のチップ（不揮発性半導体メモリ）をコントローラにより制御するメモリシステムのパフォーマンスの向上のために必要である。特に、プログラムの高速化のため、複数のチップに対して同時にプログラムを行う場合、１つのチップ内のビット線の充電に大きな消費電力を必要とすると、システム全体としては非常に大きな消費電力となるため、これを削減することが要望される。

特開平１０−２８３７８８号公報

実施形態は、プログラム時のピーク電流の抑制及びビット線の充電時間の短縮を可能にする技術を提案する。

実施形態によれば、不揮発性半導体メモリは、第１メモリセルを含む第１セルユニットと、第２メモリセルを含む第２セルユニットと、前記第１セルユニットの一端に接続される第１ビット線と、前記第２セルユニットの一端に接続される第２ビット線と、前記第１及び第２セルユニットの他端に接続されるソース線と、プログラム時に定電流により前記ソース線を固定電位にするセルソースドライバと、プログラムデータを一時的に記憶するデータラッチ回路と、前記プログラム時に、前記第１及び第２ビット線の一方に前記データラッチ回路を接続し、前記第１及び第２ビット線の他方に前記ソース線を接続するフックアップ回路と、前記ソース線の電位レベルを検出するレベル検出回路と、前記プログラム時に、前記ソース線の電位レベルが閾値を越えたときに前記第１及び第２ビット線の充電が完了したと判断し、かつ、前記第１及び第２ビット線の充電期間を可変にする制御回路とを備える。

実施形態の不揮発性半導体メモリを示す図。 実施形態の不揮発性半導体メモリを示す図。 メモリセルアレイを示す図。 ４値メモリのビットアサインを示す図。 セルソースドライバを示す図。 実施形態のプログラム方式を説明する図。 フックアップ回路を示す図。 フックアップ回路を示す図。 レベル検出回路を示す図。 ビット線に発生する寄生容量を示す図。 ビット線の充電期間の変動を示す図。 電位発生回路を示す図。 図１２の電位発生回路による効果を説明する図。 実施形態の不揮発性半導体メモリを示す図。 ＶＰＲＥドライバを示す図。 フックアップ回路を示す図。 フックアップ回路を示す図。 レベル検出回路を示す図。 電位発生回路を示す図。

以下、図面を参照しながら実施形態を説明する。

図１及び図２は、実施形態の不揮発性半導体メモリを示している。

メモリセルアレイ１１は、第１メモリセルを含む第１セルユニットと、第２メモリセルを含む第２セルユニットと、第１セルユニットの一端に接続される第１ビット線と、第２セルユニットの一端に接続される第２ビット線と、第１及び第２セルユニットの他端に接続されるソース線とを備える。

例えば、図３に示すように、ＮＡＮＤフラッシュメモリの場合、メモリセルアレイ１１は、ｎ（ｎは２以上の自然数）個のＮＡＮＤブロックＢＫ１，ＢＫ２，…ＢＫｎを備える。また、各々のＮＡＮＤブロックは、ｊ（ｊは２以上の偶数）個のＮＡＮＤセルユニットＮＡＮＤ１，ＮＡＮＤ２，…ＮＡＮＤ（ｊ−１），ＮＡＮＤｊを有する。

各々のＮＡＮＤセルユニットは、直列接続されるｉ（ｉは２以上の自然数）個のメモリセルＭ１，Ｍ２，…Ｍ（ｉ−１），Ｍｉと、その両端に１つずつ接続される合計２つのセレクトゲートトランジスタＴｓ，Ｔｄとを有する。また、各々のＮＡＮＤセルユニットの一端は、ｊ本のビット線ＢＬ１，ＢＬ２，…ＢＬ（ｊ−１），ＢＬｊのうちの１本に接続され、その他端は、ソース線ＣＥＬＳＲＣに共通に接続される。

ｉ個のメモリセルＭ１，Ｍ２，…Ｍ（ｉ−１），Ｍｉは、それぞれ、電荷蓄積層とコントロールゲート電極とを有するスタックゲート型ＦＥＴ(Field Effect Transistor)を備え、各々のメモリセルのコントロールゲート電極は、ｉ本のワード線ＷＬ１，ＷＬ２，…ＷＬ（ｉ−１），ＷＬｉのうちの１本に接続される。

セレクトゲートトランジスタＴｓ，Ｔｄは、それぞれ、ｉ個のメモリセルＭ１，Ｍ２，…Ｍ（ｉ−１），Ｍｉと同じスタックゲート型ＦＥＴを備えていてもよいし、それらとは異なるＦＥＴを備えていてもよい。ソース側セレクトゲートトランジスタＴｓのゲート電極は、ソース側セレクトゲート線ＳＧＳに接続され、ドレイン側セレクトゲートトランジスタＴｄのゲート電極は、ドレイン側セレクトゲート線ＳＧＤに接続される。

ロウデコーダ１２は、プログラム時に、メモリセルアレイ１１内のｎ個のＮＡＮＤブロックＢＫ１，ＢＫ２，…ＢＫｎのうちの１つを選択する。また、ロウデコーダ１２は、プログラム時に、選択されたＮＡＮＤブロック内のｉ本のワード線ＷＬ１，ＷＬ２，…ＷＬ（ｉ−１），ＷＬｉのうちの１本を選択する。

ここで、プログラムの一単位となるページについて説明する。
実施形態では、プログラムを、奇数番目の複数のビット線ＢＬ−ｏｄｄ（ＢＬ１，ＢＬ３，…ＢＬ（ｊ−１））と、偶数番目の複数のビット線ＢＬ−ｅｖｅｎ（ＢＬ２，ＢＬ４，…ＢＬｊ）とで別々に行う方式を採用する。

この場合、１本のワード線と奇数番目の複数のビット線ＢＬ−ｏｄｄとの間に接続される（ｊ／２）個のメモリセルにより１ページが構成される。同様に、１本のワード線と偶数番目の複数のビット線ＢＬ−ｅｖｅｎとの間に接続される（ｊ／２）個のメモリセルにより１ページが構成される。

但し、以上は、１つのメモリセルに１ビット（２値）を記憶する２値メモリの場合であり、例えば、図４に示すように、１つのメモリセルに２ビット（４値）を記憶する多値メモリの場合、１本のワード線と奇数番目の複数のビット線ＢＬ−ｏｄｄとの間に接続される（ｊ／２）個のメモリセルにより２ページが構成され、１本のワード線と偶数番目の複数のビット線ＢＬ−ｅｖｅｎとの間に接続される（ｊ／２）個のメモリセルにより２ページが構成される。

セルソースドライバ１３は、プログラム時に、ソース線ＣＥＬＳＲＣを固定電位ＶＳにするための定電流を発生する。セルソースドライバ１３は、例えば、図５に示すように、定電流源２１と、ゲートに制御信号Ｖφが入力される高電圧タイプのＦＥＴ Ｔ_ＨＶ１とを備える。

データラッチ回路１４は、プログラムデータを一時的に記憶する。データラッチ回路１４は、例えば、センスアンプとしても機能する。

フックアップ回路１５は、プログラム時に、上述のメモリセルアレイ１１内の第１及び第２ビット線の一方にプログラムデータを転送し、第１及び第２ビット線の他方に固定電位を転送する。即ち、フックアップ回路１５は、マルチプレクサとしての機能を有する。

既に説明したように、実施形態では、プログラムを、奇数番目の複数のビット線ＢＬ−ｏｄｄ（ＢＬ１，ＢＬ３，…ＢＬ（ｊ−１））と、偶数番目の複数のビット線ＢＬ−ｅｖｅｎ（ＢＬ２，ＢＬ４，…ＢＬｊ）とで別々に行う方式を採用する。

この場合、例えば、図３及び図６に示すように、隣接する２本のビット線ＢＬ（ｊ−１），ＢＬｊに対して１個のデータラッチ回路（センスアンプ）１４−（ｊ／２）及び１個のフックアップ回路１５−（ｊ／２）が設けられる。

また、各々のフックアップ回路は、以下の２つのタイプのうちの１つを使用する。

１つのタイプは、フックアップ回路を構成する複数のＦＥＴが、メモリセルが形成されるウェル領域（Ｃｅｌｌ Ｐｗｅｌｌ）内に形成される低電圧タイプであり、データラッチ回路とフックアップ回路とが、低電圧タイプのＦＥＴ（ＬＶ−Ｔｒ）よりもサイズが大きく、かつ、高耐圧である高電圧タイプのＦＥＴ（ＨＶ−Ｔｒ）により接続される、というものである。

例えば、図７に示すように、フックアップ回路１５−（ｊ／２）は、低電圧タイプのＦＥＴ Ｑ_ＬＶ１，…Ｑ_ＬＶ４を備える。

ＦＥＴ Ｑ_ＬＶ１は、奇数番目のビット線ＢＬ−ｏｄｄとソース線ＣＥＬＳＲＣとの間に接続され、ＦＥＴ Ｑ_ＬＶ２は、偶数番目のビット線ＢＬ−ｅｖｅｎとソース線ＣＥＬＳＲＣとの間に接続される。そして、例えば、制御信号ＵＢＬＯが“Ｈ”のとき、ソース線ＣＥＬＳＲＣが奇数番目のビット線ＢＬ−ｏｄｄに電気的に接続され、制御信号ＵＢＬＥが“Ｈ”のとき、ソース線ＣＥＬＳＲＣが偶数番目のビット線ＢＬ−ｅｖｅｎに電気的に接続される。

ＦＥＴ Ｑ_ＬＶ３は、奇数番目のビット線ＢＬ−ｏｄｄと共通ノードＮとの間に接続され、ＦＥＴ Ｑ_ＬＶ４は、偶数番目のビット線ＢＬ−ｅｖｅｎと共通ノードＮとの間に接続される。また、共通ノードＮは、高電圧タイプのＦＥＴ Ｑ_ＨＶ０を介して、データラッチ回路１４−（ｊ／２）に接続される。

そして、例えば、制御信号ＳＢＬＯが“Ｈ”のとき、データラッチ回路１４−（ｊ／２）が奇数番目のビット線ＢＬ−ｏｄｄに電気的に接続され、制御信号ＳＢＬＥが“Ｈ”のとき、データラッチ回路１４−（ｊ／２）が偶数番目のビット線ＢＬ−ｅｖｅｎに電気的に接続される。

他の１つのタイプは、フックアップ回路を構成する複数のＦＥＴの全てが高電圧タイプである、というものである。

例えば、図８に示すように、フックアップ回路１５−（ｊ／２）は、高電圧タイプのＦＥＴ Ｑ_ＨＶ１，…Ｑ_ＨＶ４を備える。

ＦＥＴ Ｑ_ＨＶ１は、奇数番目のビット線ＢＬ−ｏｄｄとソース線ＣＥＬＳＲＣとの間に接続され、ＦＥＴ Ｑ_ＨＶ２は、偶数番目のビット線ＢＬ−ｅｖｅｎとソース線ＣＥＬＳＲＣとの間に接続される。そして、例えば、制御信号ＵＢＬＯが“Ｈ”のとき、ソース線ＣＥＬＳＲＣが奇数番目のビット線ＢＬ−ｏｄｄに電気的に接続され、制御信号ＵＢＬＥが“Ｈ”のとき、ソース線ＣＥＬＳＲＣが偶数番目のビット線ＢＬ−ｅｖｅｎに電気的に接続される。

ＦＥＴ Ｑ_ＨＶ３は、奇数番目のビット線ＢＬ−ｏｄｄと共通ノードＮとの間に接続され、ＦＥＴ Ｑ_ＨＶ４は、偶数番目のビット線ＢＬ−ｅｖｅｎと共通ノードＮとの間に接続される。また、共通ノードＮは、データラッチ回路１４−（ｊ／２）に接続される。そして、例えば、制御信号ＳＢＬＯが“Ｈ”のとき、データラッチ回路１４−（ｊ／２）が奇数番目のビット線ＢＬ−ｏｄｄに電気的に接続され、制御信号ＳＢＬＥが“Ｈ”のとき、データラッチ回路１４−（ｊ／２）が偶数番目のビット線ＢＬ−ｅｖｅｎに電気的に接続される。

前者のタイプは、フックアップ回路が小さなサイズの低電圧タイプＦＥＴから構成されることから、フックアップ回路の面積を縮小することができ、レイアウトが容易化されることから、フックアップ回路が大きなサイズの高電圧タイプＦＥＴから構成される後者のタイプよりも好ましいと言える。

但し、前者のタイプでは、データイレーズ時に、メモリセルが形成されるウェル領域（Ｃｅｌｌ Ｐｗｅｌｌ）に非常に高い消去電位が印加されることから、例えば、データイレーズ時において、フックアップ回路内の全ての低電圧タイプＦＥＴのノードを消去電位にバイアスし、耐圧違反が生じないようにする。

電位発生回路１６は、電源電位ＶＤＤを発生し、これをセルソースドライバ１３及びデータラッチ回路１４に供給する。レベル検出回路１７は、ソース線ＣＥＬＳＲＣの電位レベルを検出する。

レベル検出回路１７は、例えば、図９に示すように、基準電位ＶＲＥＦとＶＳとを比較するコンパレータ２２を備える。即ち、ソース線ＣＥＬＳＲＣの電位レベルが基準電位（閾値）ＶＲＥＦを超えたときに、検出信号Ｖｄｅｔ（例えば、“Ｈ”）を出力する。

制御回路１８は、プログラム時に、ソース線ＣＥＬＳＲＣの電位レベルが基準電位（閾値）ＶＲＥＦを超えたとき、メモリセルアレイ１１内の全てのビット線の充電が完了したと判断する。

ビット線の充電は、例えば、定電流により行う。これは、プログラム時に発生するピーク電流を抑制する主旨である。

ここで、レベル検出回路１７が検出信号Ｖｄｅｔ（例えば、“Ｈ”）を出力する時期、即ち、全てのビット線の充電が完了する時期は、ビット線を充電するときのメモリセルアレイ１１内の寄生容量に依存する。

例えば、図１０に示すように、複数のビット線ＢＬ−ｏｄｄ，ＢＬ−ｅｖｅｎ間には寄生容量が存在し、それらビット線が持つ容量の約８０％が隣接する２本のビット線間に生じる容量である。

また、プログラムは、複数回の書き込み動作により実行される。

プログラムの初期段階（書き込み回数が少ない段階）では、書き込み未完了の選択メモリセル（書き込み対象となるメモリセル）の数が多い。選択メモリセルのビット線は、例えば、接地電位ＶＳＳにバイアスされるため、非選択メモリセル（書き込み対象とならないメモリセル）のビット線を電源電位ＶＤＤに充電するための期間は、選択メモリセルのビット線との容量カップリングにより長くなる。

これに対し、プログラムの最終段階（書き込み回数が多い段階）では、ほとんどの選択メモリセルは、書き込み完了の状態になる。書き込み完了の選択メモリセルのビット線は、例えば、電源電位ＶＤＤにバイアスされるため、非選択メモリセルのビット線を電源電位ＶＤＤに充電するための期間は、選択メモリセルのビット線との容量カップリングにより短くなる。

即ち、プログラムの初期段階では、全てのビット線を充電するために必要なトータルチャージ量が多く、プログラムの最終段階では、全てのビット線を充電するためのトータルチャージ量が少ない。ここで、トータルチャージ量は、１本のビット線の容量をＣ_ＢＬとし、ビット線の本数をｔｎとし、選択メモリセル（書き込み未完了時にビット線が接地電位ＶＳＳにバイアスされるメモリセル）の数をｎとすると、（Ｃ_ＢＬ×０．８×ｎ）＋（Ｃ_ＢＬ×０．２×ｔｎ）で表される。

このように、全てのビット線を定電流により充電するとき、例えば、図１１に示すように、必要なトータルチャージ量が多い場合には、全てのビット線を所定電位（例えば、電源電位ＶＤＤ）に充電するまでの電位変動の傾きが小さくなり（波形Ａ）、結果として、充電時間ｔｍａｘが長くなる。これに対して、必要なトータルチャージ量が少ない場合には、全てのビット線を所定電位（例えば、電源電位ＶＤＤ）に充電するまでの電位変動の傾きが大きくなり（波形Ｂ）、結果として、充電時間ｔｍｉｎが短くなる。

ところで、ビット線の電位レベルを直接検出するのは非常に難しいが、本実施形態のように、レベル検出回路１７を用いて、ソース線ＣＥＬＳＲＣの電位レベルを検出することは可能なため、これにより擬似的に非選択メモリセルが接続される非選択ビット線の電位レベルを検出することが可能になる。

そこで、制御回路１８は、プログラム時に、ソース線ＣＥＬＳＲＣの電位レベルが基準電位（閾値）ＶＲＥＦを超えたとき、メモリセルアレイ１１内の全てのビット線の充電が完了したと判断すると共に、その結果に基づいて充電期間を可変にする。

コンベンショナルな技術では、ビット線の充電期間は固定であり、その期間は、最も悪いケース、例えば、図１１のｔｍａｘに設定される。この場合、プログラムの最終段階においても、この充電期間ｔｍａｘが適用されるために、プログラム時間の増大という問題が発生する。

本実施形態によれば、例えば、プログラムの初期段階の充電期間は、図１１のｔｍａｘに設定され、プログラムの最終段階では、図１１のｔｍｉｎに自動で設定されるため、プログラム時間の短縮と共に、プログラミング時の消費電力を抑制することが可能になる。

ここで、選択メモリセルが接続される選択ビット線（奇数番目のビット線ＢＬ−ｏｄｄ及び偶数番目のビット線ＢＬ−ｅｖｅｎのうちの一方）は、データラッチ回路１４からプログラム電位（書き込み未完了のときは接地電位ＶＳＳ、書き込み完了又は非書き込みのときは電源電位ＶＤＤ）に充電される。

尚、書き込みとは、セル閾値を上昇させる動作（例えば、“０”−プログラム）のことであり、非書き込みとは、セル閾値を変化させない動作（例えば、“１”−プログラム）のことである。

これに対して、非選択メモリセルが接続される非選択ビット線（奇数番目のビット線ＢＬ−ｏｄｄ及び偶数番目のビット線ＢＬ−ｅｖｅｎのうちの他方）は、ソース線ＣＥＬＳＲＣから電源電位ＶＤＤに充電される。

即ち、選択ビット線の充電と非選択ビット線の充電とは完全に連動しない。

そこで、選択ビット線の充電と非選択ビット線の充電とを連動させるために、電位発生回路１９を設ける。

電位発生回路１９は、例えば、図１２に示すように、電位ＶＢＬＣを発生し、データラッチ回路１４−（ｊ／２）とフックアップ回路１５−（ｊ／２）との間に接続される第１ＦＥＴ Ｔ１のゲートに電位ＶＢＬＣを与える。

電位発生回路１９は、ゲート及びドレインが第１ＦＥＴ Ｔ１のゲートに接続される第２ＦＥＴ Ｔ２と、電源ノードＶＸと第２ＦＥＴ Ｔ２のドレインとの間に接続される定電流源２３と、第２ＦＥＴ Ｔ２のソースとソース線ＣＥＬＳＲＣとの間に接続される抵抗素子２４とを備える。

この電位発生回路１９によれば、ソース線ＣＥＬＳＲＣの電位レベルに連動させて、第１及び第２ＦＥＴ Ｔ１，Ｔ２のゲート電位ＶＢＬＣを変動させることにより、選択ビット線の充電と非選択ビット線の充電とを連動させることができる。尚、第１及び第２ＦＥＴ Ｔ１，Ｔ２のサイズは、同じにするのが好ましい。

また、第１及び第２ＦＥＴ Ｔ１，Ｔ２のゲート電位ＶＢＬＣは、ＶＳ＋Ｖｔｈｎ＋α＋（Ｉｂｌ×Ｒｂｌ）で表される。但し、ＶＳは、ソース線ＣＥＬＳＲＣの電位であり、Ｖｔｈｎは、第２ＦＥＴ Ｔ２の閾値電圧であり、αは、第２ＦＥＴ Ｔ２のバックバイアス効果であり、Ｉｂｌは、定電流であり、Ｒｂｌは、抵抗素子２４の抵抗値である。

電位発生回路１９を用いて選択ビット線の充電と非選択ビット線の充電とを連動させることにより、定電流によるピーク電流の抑制効果と共に、充電期間の短縮によるプログラム期間の短縮を図ることができる。

これについて図１３の波形図を用いて説明する。

非選択ビット線（本例では、ＢＬ−ｏｄｄ）は、例えば、ソース線ＣＥＬＳＲＣからの定電流Ｉ−ｕｎｓｅｌにより、電源電位ＶＤＤに充電される。また、選択ビット線（本例では、ＢＬ−ｅｖｅｎ）のうち、書き込み完了又は非書き込みのメモリセルが接続されるビット線は、例えば、データラッチ回路からの定電流Ｉ−ｓｅｌにより、電源電位ＶＤＤに充電される。

ここで、定電流Ｉ−ｓｅｌによる選択ビット線の電位レベルは、ソース線ＣＥＬＳＲＣの電位レベルに依存するゲート電位ＶＢＬＣに基づくため、選択ビット線の電位の上昇を、ソース線ＣＥＬＳＲＣの電位の上昇（非選択ビット線の電位の上昇）に同期させることができる。即ち、非選択ビット線の電位と選択ビット線の電位とは、同一の状態を保ちながら同じ傾きで上昇する。

このように、プログラム時における非選択ビット線の電位の上昇と選択ビット線の電位の上昇とが同じ傾き及び同じ期間で行われるため、両者の間に発生する容量カップリングの影響が低減され、結果として、充電期間を短縮することができる。

尚、同図において、Ｉ−ｓｅｌ及びＩ−ｕｎｓｅｌの波形における破線は、選択／非選択ビットの充電を定電流により行わなかったときに生じるピーク電流を表している。

最後に、上述の不揮発性半導体メモリのプログラム動作について説明する。

前提として、プログラムは、奇数番目のビット線ＢＬ−ｏｄｄと偶数番目のビット線ＢＬ−ｅｖｅｎとで別々に行うものとし、１つのメモリセルには１ビット（２値）を記憶させるものとする。

まず、例えば、図７において、制御信号ＵＢＬＯを“Ｌ”（例えば、０Ｖ）にし、制御信号ＵＢＬＥを“Ｈ”（例えば、４Ｖ）にし、制御信号ＳＢＬＯを“Ｈ”（例えば、４Ｖ）にし、制御信号ＳＢＬＥを“Ｌ”（例えば、０Ｖ）にする。この時、ＦＥＴ Ｑ_ＬＶ１，Ｑ_ＬＶ４がオフになり、ＦＥＴ Ｑ_ＬＶ２，Ｑ_ＬＶ３がオンになる。

従って、データラッチ回路１４−（ｊ／２）から奇数番目のビット線ＢＬ−ｏｄｄにプログラムデータが転送され、ソース線ＣＥＬＳＲＣから偶数番目のビット線ＢＬ−ｅｖｅｎに固定電位（例えば、電源電位）ＶＤＤが転送される。

プログラムデータは、“１”−書き込み（消去状態を維持する書き込み）のときは、例えば、固定電位（例えば、電源電位）ＶＤＤであり、“０”−書き込み（消去状態から書き込み状態へ閾値を上昇させる書き込み）のときは、例えば、接地電位ＶＳＳである。

ここで、ビット線ＢＬ−ｏｄｄ，ＢＬ−ｅｖｅｎを充電する時間は、既に述べたように、例えば、書き込み回数（選択メモリセルの閾値状態）により変動する。実施形態では、ビット線ＢＬ−ｏｄｄ，ＢＬ−ｅｖｅｎの電位レベルをソース線ＣＥＬＳＲＣの電位レベルを検出することにより擬似的に把握することができるため、ビット線ＢＬ−ｏｄｄ，ＢＬ−ｅｖｅｎの充電が完了した直後に次の動作を行うことができる。このため、ビット線ＢＬ−ｏｄｄ，ＢＬ−ｅｖｅｎの充電期間は可変となる。

この後、選択ワード線にプログラム電位Ｖｐｇｍを印加し、非選択ワード線に転送電位Ｖｐａｓｓを印加する。

この時、非書き込みのメモリセル（非選択メモリセル）、書き込み未完了のメモリセル（選択メモリセル）、及び、書き込み完了のメモリセル（選択メモリセル）の電圧関係は、以下のようになる。

非書き込みのメモリセルは、偶数番目のビット線ＢＬ−ｅｖｅｎに接続される複数のメモリセルと、奇数番目のビット線ＢＬ−ｏｄｄに接続される複数のメモリセルのうち、消去状態を維持する、例えば、“１”−書き込みのメモリセルとの２つが該当する。

非書き込みのメモリセルのチャネルは、電源電位ＶＤＤに充電されている。即ち、偶数番目のビット線ＢＬ−ｅｖｅｎに接続される複数のメモリセルには、ソース線ＣＥＬＳＲＣから電源電位ＶＤＤが転送され、奇数番目のビット線ＢＬ−ｏｄｄに接続される複数のメモリセルのうち、消去状態を維持する、例えば、“１”−書き込みのメモリセルは、データラッチ回路１４−（ｊ／２）から電源電位ＶＤＤが転送される。

このため、選択ワード線にプログラム電位Ｖｐｇｍが印加され、かつ、非選択ワード線に転送電位Ｖｐａｓｓが印加されると、容量カップリングにより、非書き込みのメモリセルのチャネルの電位が電源電位ＶＤＤよりも上昇する。その結果、非書き込みのメモリセルとビット線ＢＬ−ｏｄｄ，ＢＬ−ｅｖｅｎとの間に接続されるビット線側セレクトゲートトランジスタがカットオフする。

従って、非書き込みのメモリセルのチャネルは、フローティングになり、その電位は、電源電位ＶＤＤよりもさらに上昇するため、非書き込みのメモリセルのチャネルと電荷蓄積層との間には書き込みに必要な大きな電圧が発生せず、書き込み（電荷蓄積層への電子注入による閾値の上昇）が禁止される。

書き込み未完了／完了のメモリセルは、奇数番目のビット線ＢＬ−ｏｄｄに接続される複数のメモリセルのうち、消去状態から書き込み状態へ閾値を上昇させる、例えば、“０”−書き込みのメモリセルが該当する。

書き込み未完了のメモリセルのチャネルは、接地電位ＶＳＳに充電されている。即ち、奇数番目のビット線ＢＬ−ｏｄｄに接続される複数のメモリセルのうち、消去状態から書き込み状態へ閾値を上昇させる、例えば、“０”−書き込みのメモリセルは、データラッチ回路１４−（ｊ／２）から接地電位ＶＳＳが転送される。

このため、選択ワード線にプログラム電位Ｖｐｇｍが印加され、かつ、非選択ワード線に転送電位Ｖｐａｓｓが印加されると、書き込み未完了のメモリセルのチャネルと電荷蓄積層との間には書き込みに必要な大きな電圧が発生し、書き込み（電荷蓄積層への電子注入による閾値の上昇）が実行される。

また、書き込み未完了のメモリセルが上述の書き込みにより書き込み完了に変化すると、その変化がデータラッチ回路１４−（ｊ／２）に記憶される。

即ち、書き込み未完了のメモリセルに対応するデータラッチ回路１４−（ｊ／２）は、接地電位ＶＳＳ（プログラムデータ“０”）をラッチしているが、ベリファイ読み出しが書き込み完了のときは、そのデータラッチ回路１４−（ｊ／２）は、電源電位ＶＤＤをラッチする。

従って、書き込み完了のメモリセルのチャネルは、それ以降、電源電位ＶＤＤに充電される。即ち、奇数番目のビット線ＢＬ−ｏｄｄに接続される複数のメモリセルのうち、書き込み完了のメモリセルは、データラッチ回路１４−（ｊ／２）から電源電位ＶＤＤが転送される。

このため、選択ワード線にプログラム電位Ｖｐｇｍが印加され、かつ、非選択ワード線に転送電位Ｖｐａｓｓが印加されると、容量カップリングにより、書き込み完了のメモリセルのチャネルの電位が電源電位ＶＤＤよりも上昇する。その結果、書き込み完了のメモリセルと奇数番目のビット線ＢＬ−ｏｄｄとの間に接続されるビット線側セレクトゲートトランジスタがカットオフする。

従って、書き込み完了のメモリセルのチャネルは、フローティングになり、その電位は、電源電位ＶＤＤよりもさらに上昇するため、書き込み完了のメモリセルのチャネルと電荷蓄積層との間には書き込みに必要な大きな電圧が発生せず、さらなる書き込み（電荷蓄積層への電子注入による閾値の上昇）が禁止される。

以上、説明したように、実施形態の不揮発性半導体メモリによれば、プログラム時のピーク電流と消費電力とを同時に抑制することができる。

図１４は、実施形態の不揮発性半導体メモリを示している。

この実施形態は、非選択ビット線に対して、ソース線ＣＥＬＳＲＣから固定電位（例えば、電源電位）ＶＤＤを与えるのではなく、独立のＶＰＲＥドライバから固定電位ＶＰＲＥを与え、非選択ビット線を充電する点に特徴を有する。

メモリセルアレイ１１、ロウデコーダ１２及びセルソースドライバ１３は、図１及び図２の不揮発性半導体メモリと同じであるため、ここでの説明は省略する（図３、図４及び図５を参照）。但し、本実施形態では、ＶＰＲＥドライバ１３’がフックアップ回路１５に接続されるため、セルソースドライバ１３は、フックアップ回路１５に接続されない。

ＶＰＲＥドライバ１３’は、プログラム時に、ビット線を固定電位ＶＰＲＥにするための定電流を発生し、フックアップ回路１５に定電流を転送する。ＶＰＲＥドライバ１３’は、例えば、図１５に示すように、定電流源２１’と、ゲートに制御信号Ｖφが入力される高電圧タイプのＦＥＴ Ｔ_ＨＶ２とを備える。

データラッチ回路１４は、プログラムデータを一時的に記憶する。データラッチ回路１４は、例えば、センスアンプとしても機能する。

フックアップ回路１５は、プログラム時に、奇数番目のビット線及び偶数番目のビット線の一方にプログラムデータを転送し、奇数番目のビット線及び偶数番目のビット線の他方に固定電位ＶＰＲＥを転送する。即ち、フックアップ回路１５は、マルチプレクサとしての機能を有する。

フックアップ回路１５は、図７及び図８の例と同様に、２つのタイプのうちの１つを使用する。

例えば、図１６に示すように、フックアップ回路１５−（ｊ／２）は、低電圧タイプのＦＥＴ Ｑ_ＬＶ１，…Ｑ_ＬＶ４を備える。

ＦＥＴ Ｑ_ＬＶ１は、奇数番目のビット線ＢＬ−ｏｄｄと固定電位線ＶＰＲＥとの間に接続され、ＦＥＴ Ｑ_ＬＶ２は、偶数番目のビット線ＢＬ−ｅｖｅｎと固定電位線ＶＰＲＥとの間に接続される。そして、例えば、制御信号ＵＢＬＯが“Ｈ”のとき、固定電位線ＶＰＲＥが奇数番目のビット線ＢＬ−ｏｄｄに電気的に接続され、制御信号ＵＢＬＥが“Ｈ”のとき、固定電位線ＶＰＲＥが偶数番目のビット線ＢＬ−ｅｖｅｎに電気的に接続される。

ＦＥＴ Ｑ_ＬＶ３は、奇数番目のビット線ＢＬ−ｏｄｄと共通ノードＮとの間に接続され、ＦＥＴ Ｑ_ＬＶ４は、偶数番目のビット線ＢＬ−ｅｖｅｎと共通ノードＮとの間に接続される。また、共通ノードＮは、高電圧タイプのＦＥＴ Ｑ_ＨＶ０を介して、データラッチ回路１４−（ｊ／２）に接続される。

そして、例えば、制御信号ＳＢＬＯが“Ｈ”のとき、データラッチ回路１４−（ｊ／２）が奇数番目のビット線ＢＬ−ｏｄｄに電気的に接続され、制御信号ＳＢＬＥが“Ｈ”のとき、データラッチ回路１４−（ｊ／２）が偶数番目のビット線ＢＬ−ｅｖｅｎに電気的に接続される。

また、例えば、図１７に示すように、フックアップ回路１５−（ｊ／２）は、高電圧タイプのＦＥＴ Ｑ_ＨＶ１，…Ｑ_ＨＶ４を備える。

ＦＥＴ Ｑ_ＨＶ１は、奇数番目のビット線ＢＬ−ｏｄｄと固定電位線ＶＰＲＥとの間に接続され、ＦＥＴ Ｑ_ＨＶ２は、偶数番目のビット線ＢＬ−ｅｖｅｎと固定電位線ＶＰＲＥとの間に接続される。そして、例えば、制御信号ＵＢＬＯが“Ｈ”のとき、固定電位線ＶＰＲＥが奇数番目のビット線ＢＬ−ｏｄｄに電気的に接続され、制御信号ＵＢＬＥが“Ｈ”のとき、固定電位線ＶＰＲＥが偶数番目のビット線ＢＬ−ｅｖｅｎに電気的に接続される。

ＦＥＴ Ｑ_ＨＶ３は、奇数番目のビット線ＢＬ−ｏｄｄと共通ノードＮとの間に接続され、ＦＥＴ Ｑ_ＨＶ４は、偶数番目のビット線ＢＬ−ｅｖｅｎと共通ノードＮとの間に接続される。また、共通ノードＮは、データラッチ回路１４−（ｊ／２）に接続される。そして、例えば、制御信号ＳＢＬＯが“Ｈ”のとき、データラッチ回路１４−（ｊ／２）が奇数番目のビット線ＢＬ−ｏｄｄに電気的に接続され、制御信号ＳＢＬＥが“Ｈ”のとき、データラッチ回路１４−（ｊ／２）が偶数番目のビット線ＢＬ−ｅｖｅｎに電気的に接続される。

電位発生回路１６は、電源電位ＶＤＤを発生し、これをセルソースドライバ１３、ＶＰＲＥドライバ１３’及びデータラッチ回路１４に供給する。レベル検出回路１７は、固定電位線ＶＰＲＥの電位レベルを検出する。

レベル検出回路１７は、例えば、図１８に示すように、基準電位ＶＲＥＦと固定電位ＶＰＲＥとを比較するコンパレータ２２を備える。即ち、固定電位線ＶＰＲＥの電位レベルが基準電位（閾値）ＶＲＥＦを超えたときに、検出信号Ｖｄｅｔ（例えば、“Ｈ”）を出力する。

制御回路１８は、プログラム時に、固定電位線ＶＰＲＥの電位レベルが基準電位（閾値）ＶＲＥＦを超えたとき、メモリセルアレイ１１内の全てのビット線の充電が完了したと判断する。

ビット線の充電は、例えば、定電流により行う。これは、プログラム時に発生するピーク電流を抑制する主旨である。

ここで、レベル検出回路１７が検出信号Ｖｄｅｔ（例えば、“Ｈ”）を出力する時期、即ち、全てのビット線の充電が完了する時期は、図１及び図２の不揮発性半導体メモリと同様に、プログラムの初期段階と最終段階とで異なる（可変になる）。

即ち、全てのビット線を定電流により充電するとき、例えば、図１１に示すように、必要なトータルチャージ量が多い場合には、全てのビット線を所定電位（例えば、電源電位ＶＤＤ）に充電するまでの電位変動の傾きが小さくなり（波形Ａ）、結果として、充電時間ｔｍａｘが長くなる。これに対して、必要なトータルチャージ量が少ない場合には、全てのビット線を所定電位（例えば、電源電位ＶＤＤ）に充電するまでの電位変動の傾きが大きくなり（波形Ｂ）、結果として、充電時間ｔｍｉｎが短くなる。

ところで、ビット線の電位レベルを直接検出するのは非常に難しいが、本実施形態のように、レベル検出回路１７を用いて、固定電位線ＶＰＲＥの電位レベルを検出することは可能なため、これにより擬似的に非選択メモリセルが接続される非選択ビット線の電位レベルを検出することが可能になる。

そこで、制御回路１８は、プログラム時に、固定電位線ＶＰＲＥの電位レベルが基準電位（閾値）ＶＲＥＦを超えたとき、メモリセルアレイ１１内の全てのビット線の充電が完了したと判断すると共に、その結果に基づいて充電期間を可変にする。

また、選択ビット線の充電と非選択ビット線の充電とを連動させるために、図１及び図２の不揮発性半導体メモリと同様に、電位発生回路１９を設ける。

電位発生回路１９は、例えば、図１９に示すように、電位ＶＢＬＣを発生し、データラッチ回路１４−（ｊ／２）とフックアップ回路１５−（ｊ／２）との間に接続される第１ＦＥＴ Ｔ１のゲートに電位ＶＢＬＣを与える。

電位発生回路１９は、ゲート及びドレインが第１ＦＥＴ Ｔ１のゲートに接続される第２ＦＥＴ Ｔ２と、電源ノードＶＸと第２ＦＥＴ Ｔ２のドレインとの間に接続される定電流源２３と、第２ＦＥＴ Ｔ２のソースと固定電位線ＶＰＲＥとの間に接続される抵抗素子２４とを備える。

この電位発生回路１９によれば、固定電位線ＶＰＲＥの電位レベルに連動させて、第１及び第２ＦＥＴ Ｔ１，Ｔ２のゲート電位ＶＢＬＣを変動させることにより、選択ビット線の充電と非選択ビット線の充電とを連動させることができる。尚、第１及び第２ＦＥＴ Ｔ１，Ｔ２のサイズは、同じにするのが好ましい。

また、第１及び第２ＦＥＴ Ｔ１，Ｔ２のゲート電位ＶＢＬＣは、ＶＰＲＥ＋Ｖｔｈｎ＋α＋（Ｉｂｌ×Ｒｂｌ）で表される。但し、ＶＰＲＥは、固定電位線ＶＰＲＥの電位であり、Ｖｔｈｎは、第２ＦＥＴ Ｔ２の閾値電圧であり、αは、第２ＦＥＴ Ｔ２のバックバイアス効果であり、Ｉｂｌは、定電流であり、Ｒｂｌは、抵抗素子２４の抵抗値である。

電位発生回路１９を用いて選択ビット線の充電と非選択ビット線の充電とを連動させることにより、定電流によるピーク電流の抑制効果と共に、充電期間の短縮によるプログラム期間の短縮を図ることができる（図１３及びその説明を参照）。

上述の不揮発性半導体メモリのプログラム動作については、図１乃至図１３の不揮発性半導体メモリと同じであるため、ここでの説明は省略する。

以上、実施形態によれば、プログラム時のピーク電流と消費電力とを同時に抑制することができる。特に、定電流によりビット線の充電を行い、プログラム時のピーク電流を抑制するとき、ビット線の充電期間が長くなる傾向がある。本実施形態によれば、ビット線の充電期間を可変にしているため、定電流による充電方法の課題である充電期間の短縮と同時に消費電力を削減することもできる。

実施形態は、１ページ数（同時にプログラムを実行するメモリセル数）が８キロバイト以上であるＮＡＮＤフラッシュメモリ、さらには、それを用いたメモリシステム（ＳＳＤなど）に有効である。また、実施形態は、４チップ、８チップなど、複数チップに対して同時にプログラムを実行し、プログラム速度を向上させるメモリシステムに有効である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１１： メモリセルアレイ、 １２： ロウデコーダ、 １３： セルソースドライバ、 １３’： ＶＰＲＥドライバ、 １４： データラッチ回路、 １５： フックアップ回路、 １６，１９： 電位発生回路、 １７： レベル検出回路、 １８： 制御回路、 ２１，２３： 定電流源、 ２２： コンパレータ、 ２４： 抵抗素子。

Claims (5)

1. 第１メモリセルを含む第１セルユニットと、第２メモリセルを含む第２セルユニットと、前記第１セルユニットの一端に接続される第１ビット線と、前記第２セルユニットの一端に接続される第２ビット線と、前記第１及び第２セルユニットの他端に接続されるソース線と、プログラム時に定電流により前記ソース線を固定電位にするセルソースドライバと、プログラムデータを一時的に記憶するデータラッチ回路と、前記プログラム時に、前記第１及び第２ビット線の一方に前記データラッチ回路を接続し、前記第１及び第２ビット線の他方に前記ソース線を接続するフックアップ回路と、前記ソース線の電位レベルを検出するレベル検出回路と、前記プログラム時に、前記ソース線の電位レベルが閾値を越えたときに前記第１及び第２ビット線の充電が完了したと判断し、かつ、前記第１及び第２ビット線の充電期間を可変にする制御回路とを具備することを特徴とする不揮発性半導体メモリ。
2. 第１メモリセルを含む第１セルユニットと、第２メモリセルを含む第２セルユニットと、前記第１セルユニットの一端に接続される第１ビット線と、前記第２セルユニットの一端に接続される第２ビット線と、前記第１及び第２セルユニットの他端に接続されるソース線と、プログラム時に前記ソース線を固定電位にするセルソースドライバと、プログラムデータを一時的に記憶するデータラッチ回路と、前記プログラム時に、前記第１及び第２ビット線の一方に前記データラッチ回路を接続し、前記第１及び第２ビット線の他方に前記ソース線を接続するフックアップ回路と、前記ソース線の電位レベルを検出するレベル検出回路と、前記プログラム時に、前記ソース線の電位レベルが閾値を越えたときに前記第１及び第２ビット線の充電が完了したと判断し、かつ、前記第１及び第２ビット線の充電期間を可変にする制御回路とを具備することを特徴とする不揮発性半導体メモリ。
3. 前記データラッチ回路と前記フックアップ回路との間に接続される第１ＦＥＴと、前記第１ＦＥＴのゲートに電位を与える電位発生回路とをさらに具備し、
   前記電位発生回路は、ゲート及びドレインが前記第１ＦＥＴのゲートに接続される第２ＦＥＴと、前記第２ＦＥＴのドレインに接続される定電流源と、前記第２ＦＥＴのソースと前記ソース線との間に接続される抵抗素子とを備えることを特徴とする請求項１又は２に記載の不揮発性半導体メモリ。
4. 第１メモリセルを含む第１セルユニットと、第２メモリセルを含む第２セルユニットと、前記第１セルユニットの一端に接続される第１ビット線と、前記第２セルユニットの一端に接続される第２ビット線と、前記第１及び第２セルユニットの他端に接続されるソース線と、プログラム時に定電流により前記ソース線を固定電位にするセルソースドライバと、前記プログラム時に、定電流により、前記第１及び第２ビット線の一方を、固定電位線を介して前記固定電位にするＶＰＲＥドライバと、プログラムデータを一時的に記憶するデータラッチ回路と、前記プログラム時に、前記第１及び第２ビット線の一方に前記ＶＰＲＥドライバを接続し、前記第１及び第２ビット線の他方に前記データラッチ回路を接続するフックアップ回路と、前記固定電位線の電位レベルを検出するレベル検出回路と、前記プログラム時に、前記ソース線の電位レベルが閾値を越えたときに前記第１及び第２ビット線の充電が完了したと判断し、かつ、前記第１及び第２ビット線の充電期間を可変にする制御回路と、前記データラッチ回路と前記フックアップ回路との間に接続される第１ＦＥＴと、前記第１ＦＥＴのゲートに電位を与える電位発生回路とを具備し、前記電位発生回路は、ゲート及びドレインが前記第１ＦＥＴのゲートに接続される第２ＦＥＴと、前記第２ＦＥＴのドレインに接続される定電流源と、前記第２ＦＥＴのソースと前記ＶＰＲＥドライバとの間に接続される抵抗素子とを備えることを特徴とする不揮発性半導体メモリ。
5. 前記フックアップ回路は、複数のＦＥＴを備え、前記複数のＦＥＴは、前記第１及び第２メモリセルが形成されるウェル領域内に形成される低電圧タイプであり、前記データラッチ回路と前記フックアップ回路とは、前記複数のＦＥＴよりもサイズが大きく、前記複数のＦＥＴよりも高耐圧である高電圧タイプのＦＥＴにより互いに接続されることを特徴とする請求項１乃至４のいずれか１項に記載の不揮発性半導体メモリ。

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