JP4570809B2 - 積層型半導体装置及びその製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に係わり、特に複数の半導体素子を積層して一つのパッケージとした積層型半導体装置及びその製造方法に関する。
【０００２】
近年、移動体電話機のような携帯型電子機器や、ＩＣメモリカードのような不揮発性記憶媒体等はより小型化されており、これらの機器や媒体の部品点数の削減及び部品の小型化が要求されている。したがって、これらの機器を構成する部品のうちの主要部品である半導体素子を効率的にパッケージする技術の開発が望まれている。そのような要求を満たすパッケージとして、半導体素子と同程度の大きさのパッケージであるチップスケールパッケージ（ＣＳＰ）や複数の半導体素子を１つのパッケージ内に収容したマルチチップパッケージ（ＭＣＰ）などがある。
【０００３】
【従来の技術】
上述のＣＳＰやＭＣＰを実現する手段として、スタックド・マルチチップパッケージ（Ｓ−ＭＣＰ）に代表されるような複数の半導体素子を積層して１つのパッケージとする技術が開発されている。
【０００４】
図１は２つの半導体素子を積層して形成した従来のＳ−ＭＣＰの構成を示す図である。図１に示すように、従来のＳ−ＭＣＰでは、半導体素子２を基板４に搭載し、半導体素子２より小さいサイズの半導体素子６を半導体素子２の上に積層して搭載している。半導体素子２及び６の電極はボンディングワイヤ８により基板４のパッドに接続され、基板４のパッドは外部接続端子１０に電気的に接続されている。そして、半導体素子２及び６及びボンディングワイヤ８は封止樹脂１２により封止されパッケージされている。
【０００５】
また、図１に示すＳ−ＭＣＰに類似したパッケージとしてスタックドＣＳＰがあるが、その積層構造はＳ−ＭＣＰと同様である。
【０００６】
【発明が解決しようとする課題】
上述の従来のＳ−ＭＣＰでは、上側の半導体素子６は下側の半導体素子２より小さいサイズなければならない。すなわち、上側の半導体素子６は、下側の半導体素子２の電極を覆ってしまわないようなサイズとする必要がある。また、上側の半導体素子６が下側の半導体素子２に比較して小さすぎると、上側の半導体素子６の電極と基板４のパッドとの距離が大きくなってしまい、ワイヤボンディングに支障をきたすおそれがある。
【０００７】
図２は上側の半導体素子と下側の半導体素子の配置関係を示す図である。
【０００８】
図２（ａ）は適切に積層された２つの半導体素子の配置関係を示している。すなわち、上側の半導体素子６は下側の半導体素子２の電極を覆わない適度に小さいサイズであり、上側の半導体素子６の電極及び下側の半導体素子２の電極は両方とも基板４のパッド８に対してワイヤボンディング可能である。
【０００９】
図２（ｂ）は、積層できないサイズ関係の半導体素子を示す。すなわち、図２（ｂ）に示す上側の半導体素子６は下側の半導体素子２とほぼ同じサイズであり、これらを積層すると上側の半導体素子６が下側の半導体素子２の電極を覆ってしまう。このため、下側の半導体素子２の電極をワイヤボンディングすることができない。
【００１０】
図２（ｃ）は、積層はできるが、ワイヤボンディングに支障をきたす例である。すなわち、図２（ｃ）に示す上側の半導体素子６は、下側の半導体素子２に比較してかなり小さいため、上側の半導体素子６の電極から基板４のパッドまでの距離が大きくなってしまう。したがって、ボンディングワイヤ８を張るための距離が大きすぎて、ボンディングできないという場合がある。また、ボンディングできたとしても、ボンディングワイヤ８が長すぎて変形した際に周囲の部品に接触してしまうという不具合が生じるおそれがある。
【００１１】
また、図２（ｄ）は、積層はできるが、パッケージサイズが大きくなってしまう例である。すなわち、図２（ｄ）に示す上側の半導体素子６は下側の半導体素子２の電極を覆うことなく積層できるが、幅が大きすぎるため、下側の半導体素子２から大きくはみ出してしまう。このような構成では、パッケージ全体としてのサイズを効率的に縮小することはできない。また、上側の半導体素子６のはみ出した部分は下から支持されていないため、ワイヤボンダのキャピラリが半導体素子６の電極に押し付けられた際にその押圧力により、上側の半導体素子６が破損するおそれもある。
【００１２】
以上のように、従来のＳ−ＭＣＰにおいては、同一サイズの（すなわち同じ種類の）半導体素子を積層することはできなかった。また、積層可能な半導体素子のサイズが限られてしまい、Ｓ−ＭＣＰに適用できる半導体素子が限られてしまっていた。
【００１３】
同じ種類の半導体素子を積層する方法として、電極配列が対称となるように形勢されたリバース半導体素子を背中合わせに貼り合わせて積層する方法がある。
しかし、リバース半導体素子を作成するには、製造工程において２種類のマスクを準備する必要があり、半導体素子の製造コストが増大してしまう。
【００１４】
また、半導体素子が長方形の場合、同じ種類の半導体素子を互いに９０度回転して十字型に配列して積層することができるが、上述の図２（ｄ）に関連して説明したような問題があり、実用的ではない。
【００１５】
本発明は上記の点に鑑みてなされたものであり、任意のサイズの複数の半導体素子を積層状態で一つのパッケージに収容することのできる積層型半導体装置及びその製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記の課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。
【００１７】
請求項１記載の発明は、外部接続用端子が設けられた第１の基板と、該第１の基板の該外部接続用端子が設けられた面の反対側の面に設けられた第１の端子と、該第１の基板上に搭載された少なくとも一つの第１の半導体素子と、該第１の半導体素子上に設けられた第２の基板と、該第２の基板上に搭載された少なくとも一つの第２の半導体素子とがパッケージされた積層型半導体装置であって、
前記第１の半導体素子及び前記第２の半導体素子の少なくとも一方は、前記第２の基板の第２の端子に電気的に接続され、且つ前記第２の端子は前記第１の端子にワイヤボンディングされ、
前記第２の基板は前記第２の半導体素子の外形を超えて延出した延在部を有しており、前記第２の基板の第２の端子は該延在部に形成されたボンディングパッドであることを特徴とするものである。
【００１８】
請求項１記載の発明によれば、第１及び第２の半導体素子のうちの一方を、外部接続用電極が設けられた第１の基板に対して直接電気的に接続し、他方を第２の基板を介して第１の基板に電気的に接続することができる。したがって、第１の半導体素子と第２の半導体素子とが同じサイズであっても、一方を直接第１の基板の第１の端子にワイヤボンディングし、他方を第２の基板の第２の端子を介してワイヤボンディングにより第１の基板に電気的に接続することができる。また、第２の半導体素子が第１の半導体素子よりかなり小さい場合でも、第１の半導体素子を直接第１の基板の第１の２端子ワイヤボンディングし、第２の半導体素子を第２の基板の第２の端子を介して第１の基板の第１の端子にワイヤボンディングにより電気的に接続することができる。したがって、第２の基板を第１の半導体素子と第２の半導体素子との間に設けることにより、任意のサイズの複数の半導体素子を積層状態で一つのパッケージに収容することができる。また、第２の基板の延在部にボンディングパッドを設けることにより、第１の基板へのワイヤボンディングの距離が小さくなり、確実なワイヤボンディングを行うことができる。
【００１９】
請求項２記載の発明は、請求項１記載の積層型半導体装置であって、
前記第２の半導体素子は前記第１の基板の第１の端子にワイヤボンディングされ、
前記第１の半導体素子は前記第２の基板にフリップチップ実装され、
前記第２の基板の第２の端子は前記第１の基板の第１の端子にワイヤボンディングされたことを特徴とするものである。
【００２０】
請求項２記載の発明によれば、第１の半導体素子を第２の基板にフリップチップ実装することにより、第１の半導体素子の電極を第２の基板の反対側に形成されたボンディングパッドに電気的に接続することができる。このボンディングパッドを第１の基板の第１の端子にワイヤボンディングすることにより、第１の半導体素子を第１の基板に電気的に接続することができる。また、第２の半導体素子を第２の基板上に電極を上に向けて固定することにより、第２の半導体素子は第１の基板の第１の端子に直接ワイヤボンディングすることができる。
【００２３】
請求項３記載の発明は、請求項２記載の積層型半導体装置であって、
前記第２の基板の前記延在部に切り欠きが設けられ、前記第２の半導体素子と前記第１の基板の第１の端子とを接続するボンディングワイヤは前記切り欠き内を通って延在することを特徴とするものである。
【００２４】
請求項３記載の発明によれば、ボンディングワイヤが切り欠き部を通過するように構成することにより、ボンディングワイヤの長さを短くすることができ、ボンディングワイヤが周囲の部品又は隣接するボンディングワイヤに接触することを防止することができる。
【００３１】
請求項４記載の発明は、請求項１記載の積層型半導体装置であって、前記第２の基板は周囲に向かって延出した延出部を有し、該延出部はパッケージされた半導体装置の側面に露出した端面を有することを特徴とするものである。
【００３２】
請求項４記載の発明によれば、第２の基板の延出部は半導体装置の内部から延在して側面に露出する。半導体装置の内部に存在する水分は、延出部と封止樹脂との界面に沿って移動し、側面に露出した部分から半導体装置の外部に放出される。したがって、ハンダリフローの際に半導体装置内部に閉じ込められた水分が急激に蒸発することに起因したボイドの発生などを防止することができ、半導体装置の信頼性を向上することができる。
【００３３】
請求項５記載の発明は、請求項４記載の積層型半導体装置であって、前記延出部の端面は前記積層型半導体装置を個片化する際の切断により形成された切断面であることを特徴とするものである。
【００３４】
請求項５記載の発明によれば、複数の第２の基板同士を繋ぐ部分を延出部として形成し、半導体装置を個片化する際に延出部を切断することで、半導体装置の側面に露出した延出部の端面を容易に形成することができる。
【００３５】
請求項６記載の発明は、請求項１記載の積層型半導体装置であって、前記第２の基板の前記第２の端子が設けられた面とは反対側の面に実質的に全面に渡って伝熱層が設けられたことを特徴とするものである。
【００３６】
請求項６記載の発明によれば、第２の基板の伝熱層は半導体装置内の熱を拡散して温度分布を均一化するよう作用し、半導体装置の温度を実質的に下げることができる。伝熱層は金属層であることが好ましい。
【００４１】
請求項７記載の発明は、積層型半導体装置の製造方法であって、
第１の半導体素子に突起電極を形成し、
前記第１の半導体素子を第２の基板にフリップチップ実装し、
該第２の基板の前記第１の半導体素子の反対側に、前記第２の基板より小さい寸法を有する第２の半導体素子を固定すると共に前記第１の半導体素子を第１の基板の表面に固定し、
前記第１及び第２の半導体素子の各々を前記第１の基板にワイヤボンディングし、
前記第１の基板上において、前記第１及び第２の半導体素子及び前記第２の基板を一体的に封止し、
前記第１の基板の裏面に外部接続用電極を形成する
各工程を有することを特徴とするものである。
【００４２】
請求項７記載の発明によれば、第１の半導体素子を第２の基板にフリップチップ実装することにより、第１の半導体素子の電極を第２の基板の反対側に形成されたボンディングパッドに電気的に接続することができる。このボンディングパッドを第１の基板にワイヤボンディングすることにより、第１の半導体素子を第１の基板に電気的に接続することができる。また、第２の半導体素子を第２の基板上に電極を上に向けて固定することにより、第２の半導体素子は第１の基板に直接ワイヤボンディングすることができる。
【００４５】
図３に示すように、本発明の第１の実施の形態による半導体装置２０は、２つの同種類の半導体素子２２及び２４を積層してパッケージしたものである。下側の半導体素子２２は電極が形成された面を上に向けた状態で、第１の基板であるフレキシブルプリント基板２６に搭載されている。すなわち、半導体素子２２の背面は接着剤２８によりフレキシブルプリント基板２６に接着されている。
【００４６】
フレキシブルプリント基板２６は、搭載された半導体素子２２より大きいサイズであり、半導体素子２２を搭載する表面２６ａにボンディングパッド２６ｃを有している。ボンディングパッド２６ｃは、フレキシブルプリント基板２６の裏面２６ｂに設けられた外部接続用突起電極としてのハンダボール３０に電気的に接続されている。
【００４７】
半導体素子２２の上には第２の基板であるプリント回路基板３２が配置され、半導体素子２２はプリント回路基板３２に対してフリップチップ実装されている。すなわち、半導体素子２２の電極２２ａには突起電極（バンプ）３４が形成され、突起電極３４とプリント回路基板３２の裏面３２ａに形成された電極パッド３２ｂとがフリップチップ接合されている。また、プリント回路基板３２の表面３２ｃにはボンディングパッド３２ｄが形成されており、ボンディングパッド３２ｄは電極パッド３２ｂに電気的に接続されている。したがって、半導体素子２２の電極２２ａは、突起電極３４及び電極パッド３２ｂを介してボンディングパッド３２ｄに電気的に接続されている。
【００４８】
また、半導体素子２４は、電極２４ａが形成された面を上に向けた状態で、プリント回路基板３２の表面３２ｃに接着剤３６により固定されている。そして、半導体素子２４の電極２４ａは、ボンディングワイヤ３８ａによりフレキシブルプリント基板２６のボンディングパッド２６ｃに電気的に接続されている。また、プリント回路基板３２のボンディングパッド３２ｄは、ボンディングワイヤ３８ｂによりフレキシブルプリント基板２６のボンディングパッド２６ｃに電気的に接続されている。
【００４９】
上述のように積層された半導体素子２２及び２４は、ボンディングワイヤ３８ａ及び３８ｂと共に封止樹脂４０により封止されており、パッケージされた半導体装置２０を構成している。
【００５０】
上述のように、半導体素子２２の電極２２ａは、突起電極３４及び電極パッド３２ｂを介してボンディングパッド３２ｄに電気的に接続されているため、半導体素子２２の電極２２及び半導体素子２４の電極２４ａの両方ともフレキシブルプリント基板２６のボンディングパッド２６ｃに電気的に接続されている。したがって、半導体素子２２の電極２２ａ及び半導体素子２４の電極２４ａの両方ともボンディングパッド２６ｃを介してハンダボール３０に電気的に接続されている。
【００５１】
上述の構成において、第２の基板として半導体素子２２及び２４の間に配置されたプリント回路基板３２は、ボンディングパッド３２ｄが上側の半導体素子２４により覆われてしまわないように、上側の半導体素子２４より大きいサイズとされており、上側の半導体素子２４からはみでた部分にボンディングパッド３２ｄが設けられている。すなわち、第２の基板としてのプリント回路基板３２は、上側の半導体素子２４の外周より延出した延在部３３を有しており、この延在部３３にボンディングパッド３２ｄが設けられている。
【００５２】
本実施の形態では、半導体素子２２及び２４は同種類のものであるため、サイズは等しい。したがって、半導体素子２２と２４とがプリント回路基板３２の表面３２ｃ及び裏面３２ａの同じ位置に配置されるように構成することにより、プリント回路基板３２の中央部分が半導体素子２２及び２４に挟まれた状態で、外周部のみが半導体素子２２及び２４の外周から延出した状態となる。このプリント基板の延出した部分に、半導体素子２２の電極２２ａを接続するためのボンディングパッド３２ｄが配置されている。
【００５３】
ここで、プリント回路基板３２のボンディングパッド３２ｄにボンディングワイヤ３８ａを接続する際に、ワイヤボンダのキャピラリがボンディングパッド３２ｄの真上に配置されなければならない。したがって、プリント回路基板３２の延出部の延出長さは、キャピラリがボンディングパッド３２ｄの真上に配置できるような長さでなければならない。
【００５４】
一方、ボンディングパッド３２ｄにボンディングワイヤ３８ａを接続する際は、キャピラリから延出したボンディングワイヤの端部がボンディングパッド３２ｄに押圧される。プリント回路基板３２の延出部は下側から支持されていないため、このボンディングワイヤによる押圧力により変形又は破損しないように、延出長さはなるべく短いほうが好ましい。
【００５５】
したがって、プリント回路基板３２の半導体素子２２及び２４からの延出長さは、キャピラリが配置可能であって、且つワイヤボンディング時の押圧力でプリント回路基板の延出部が破損しないような長さに設定される。また、プリント回路基板３２の材質はある程度押圧力に耐えられるように剛性を有することが好ましい。
【００５６】
また、フレキシブルプリント基板２６にはボンディングワイヤ３８ａ及び３８ｂが接続されるボンディングパッド２６ｃが設けられる。ボンディングパッド２６ｃが設けられる位置はプリント回路基板３０より外側でなければならないので、フレキシブルプリント基板２６は、プリント回路基板３２より大きいサイズとする必要がある。
【００５７】
次に、図４を参照しながら、本発明の第１の実施の形態による積層型半導体装置２０の製造工程について説明する。
【００５８】
積層型半導体装置２０を製造するには、まず、図４（ａ）に示すように下側の半導体素子２２の電極２２ａにバンプ３４を形成する。次に、図４（ｂ）に示すように、半導体素子２２をフリップチップボンディングによりプリント回路基板３２に実装する。
【００５９】
そして、図４（ｃ）に示すように、下側の半導体素子２２の背面をフレキシブルプリント基板２６の表面２６ａに接着剤２８により接着すると同時に、上側の半導体素子２４を下側の半導体素子２２の位置に合わせて接着剤３６によりプリント回路基板３２の表面３２ｃに接着する。
【００６０】
次に、図４（ｄ）に示すように、半導体素子２２の電極２２ａとボンディングパッド２６ｃとをボンディングワイヤ３８ｂにより接続し、且つ半導体素子２４の電極２４ａとボンディングパッド２６ｃとをボンディングワイヤ３８ａにより接続する。この際、後述するように、半導体素子２２と２４は同種類の半導体素子であり、半導体素子２２と２４の電極で共通に使用できる電極は同じボンディングパッド２６ｃに接続される。
【００６１】
次に、図４（ｅ）示すように、半導体素子２２及び２４をボンディングワイヤ３８ａ及び３８ｂと共に封止樹脂４０により封止する。そして、図４（ｆ）に示すように、フレキシブルプリント基板２６の裏面２６ｂに外部接続用突起電極としてのハンダボール３０を形成して、積層型半導体装置２０が完成する。
【００６２】
本実施の形態による積層型半導体層装置２０では、下側の半導体素子２２と上側の半導体素子２４とが同種類の半導体素子であって、そのサイズが同じであるが、それらの間に第２の基板としてのプリント回路基板３２を設けているため、下側の半導体素子２２の電極２２ａをプリント回路基板３２を介して第１の基板としてのフレキシブルプリント基板２６のボンディングパッド２６ｃに接続することができる。すなわち、プリント回路基板３２を設けるだけの簡単な構成で、同種類の半導体素子を積層状態でパッケージして一つの半導体装置とすることができる。
【００６３】
図５は半導体装置２０における半導体素子２２及び２４を同種類のメモリチップ（Ｉ／Ｏ構成：８ビット×２＝１６ビット）とした場合の配線例を示す図である。図５に示すような配線構成とすることにより、Ｉ／Ｏ構成を変更せずにメモリ容量を２倍にすることができる。なお、図５において、メモリ１は下側の半導体素子２２に相当するメモリチップを表し、メモリ２は上側の半導体素子２４に相当するメモリチップを表す。実際は、メモリ２はメモリ１の上に積層されているが、図５では便宜上並べて示してある。
【００６４】
メモリ１及びメモリ２の各々は、下位８ｂｉｔＩ／Ｏ端子、上位８ｂｉｔＩ／Ｏ端子、／ＢＹＴＥ端子、Ａｄｄｒｅｓｓ，その他端子を有している。さらに、メモリ１は／ＣＥ＃１端子（チップイネーブル端子）及びＶＣＣ＃１端子を有しており、メモリ２は／ＣＥ＃２端子（チップイネーブル端子）及びＶＣＣ＃２端子を有している。これらの端子のうち、下位８ｂｉｔＩ／Ｏ端子、上位８ｂｉｔＩ／Ｏ端子、／ＢＹＴＥ端子及びＡｄｄｒｅｓｓ，その他端子については、メモリ１とメモリ２に共通の信号を入力することができるので、半導体装置２０の同じ外部接続端子（ハンダボール）３０へと接続される。すなわち、メモリ１とメモリ２にでそれぞれ対応する端子は、ボンディングワイヤ３８ａ及び３８ｂによりフレキシブルプリント基板２６の同じボンディングパッド２６ｃに接続される。
【００６５】
一方、これらの端子のうち、メモリ１の／ＣＥ＃１端子（チップイネーブル端子）及びＶＣＣ＃１端子と、メモリ２の／ＣＥ＃２端子（チップイネーブル端子）及びＶＣＣ＃２端子とは、メモリ１及びメモリ２を単独に制御できるように、別々に外部接続端子に接続される。すなわち、メモリ１及びメモリ２のチップイネーブル端子には別々に信号を供給できるようにするために共通化できないため、各々別の外部接続用端子に接続される。したがって、メモリ１の／ＣＥ＃１端子は半導体装置２０としての／ＣＥ＃１端子に接続され、メモリ２の／ＣＥ＃１端子は半導体装置２０としての／ＣＥ＃２端子に接続されており、各々別個に信号を供給することができる。なお、メモリ１のＶＣＣ＃１端子とメモリ２のＶＣＣ＃２端子は共通化することもできるが、本実施の形態では別々の外部接続用端子に接続されている。
【００６６】
図６は、図５に示す配線例を実現するために設けられるボンディングワイヤの一部を示す簡略図である。図６において、上側のメモリ１の下位８ｂｉｔＩ／Ｏ端子（電極２２ａに相当）のうち、ＤＱ０，ＤＱ８，ＤＱ１，ＤＱ９端子が示されている。また、第２の基板としてのプリント回路基板３２には、下側のメモリ２のＤＱ０，ＤＱ８，ＤＱ１，ＤＱ９端子に接続されたボンディングパッドが示されている。
【００６７】
メモリ１及びメモリ２のＤＱ０，ＤＱ８，ＤＱ１，ＤＱ９端子には、共通の信号を入力することができるため、これらの端子は第１の基板としてのフレキシブルプリント基板２６の同一の端子に接続される。例えば、上側のメモリ１のＤＱ０端子と、下側のメモリ２のＤＱ０端子に接続されたボンディングパッドとは、基板２６の同じボンディングパッド２６ｃに接続される。
【００６８】
ここで、上側のメモリ１のＤＱ０端子とボンディングパッド２６ｃとを結ぶボンディングワイヤ２８ａと、下側のメモリ２のＤＱ０端子に接続されたボンディングパッド３２ｄとボンディングパッド２６ｃとを結ぶボンディングパッド２８ｂとは、図３に示すように高さ方向にずらして互いに接触しないように構成されている。図６に示す例では、プリント回路基板３２の配線により、ボンディングパッド３２ｄの位置をボンディングワイヤが延在する方向に対して横方向にもずらすことにより、ボンディングワイヤ２８ａと２８ｂとがより一層接触しにくいように構成している。
【００６９】
図７は図５に示すメモリ１及びメモリ２の配線を変えて、Ｉ／Ｏ構成を２倍にした例である。すなわち、図７に示す配線例では、下位８ｂｉｔＩ／Ｏ端子と上位８ｂｉｔＩ／Ｏ端子とは共通に接続せず、各々別々に半導体装置２０の外部接続用端子（バンダボール）に接続される。したがって、これらの端子は、ボンディングワイヤ３８ａ及び３８ｂによりフレキシブルプリント基板２６の別々のボンディングパッド２６ｃに接続される。
【００７０】
メモリ１の／ＣＥ＃１端子（チップイネーブル端子）及びＶＣＣ＃１端子と、メモリ２の／ＣＥ＃２端子（チップイネーブル端子）及びＶＣＣ＃２端子とは、いずれか一方のメモリのみを使用する場合を考慮して、別々に外部接続端子に接続される。また、／ＢＹＴＥ端子はパッケージ内部で接続されてＤＷＡＲＤ端子として一つの端子に接続される。ＤＡＯＲＤ端子は、Ｉ／Ｏ構成を１６ビットと３２ビットとに切り替える機能を果たす。その他の端子はすべて共通化可能である。
【００７１】
図８は、図７に示す配線例を実現するために設けられるボンディングワイヤの一部を示す簡略図である。図８において、上側のメモリ１の下位８ｂｉｔＩ／Ｏ端子（電極２２ａに相当）のうち、ＤＱ０，ＤＱ８，ＤＱ１，ＤＱ９端子が示されている。また、第２の基板としてのプリント回路基板３２には、下側のメモリ２のＤＱ０，ＤＱ８，ＤＱ１，ＤＱ９端子に接続されたボンディングパッド３２ｄが示されている。
【００７２】
メモリ１及びメモリ２のＤＱ０，ＤＱ８，ＤＱ１，ＤＱ９端子には、各々別個に信号を入力するため、これらの端子は第１の基板としてのフレキシブルプリント基板２６の別個の端子に接続される。例えば、上側のメモリ１のＤＱ０端子はＤＱ端子として基板２６のボンディングパッド２６ｃに接続され、下側のメモリ２のＤＱ０端子に接続されたボンディングパッドはＤＱ８端子として別のボンディングパッド２６ｃに接続される。
【００７３】
ここで、上側のメモリ１のＤＱ０端子とＤＱ０端子に相当するボンディングパッド２６ｃとを結ぶボンディングワイヤ２８ａと、下側のメモリ２のＤＱ０端子に接続されたボンディングパッド３２ｄとＤＱ８端子に相当するボンディングパッド２６ｃとを結ぶボンディングパッド２８ｂとは、互いに平行となるように、ボンディングパッド３２ｄの位置をボンディングワイヤが延在する方向に対して横方向にずらすことにより、ボンディングワイヤ２８ａと２８ｂとが接触しにくいように構成している。
【００７４】
ここで、上側のメモリ１の端子（電極）とフレキシブルプリント基板２６のボンディングパッド２６ｃとを結ぶボンディングワイヤ２８ａは、プリント回路基板３２に接触しないように設けられなければならない。図８に示す例では、プリント回路基板３２に切り欠き３２ｅを設けて、ボンディングワイヤ２８ａを切り欠き３２ｅを延在するように構成している。これにより、ボンディングワイヤ２８ａの長さを短くして、近傍の部品への接触を防止することができる。また、ワイヤボンディング装置のキャピラリがプリント回路基板３２と接触することを防止することができる。
【００７５】
図９は、上述の実施の形態に基づいて半導体素子を複数個積層した例を示す。
具体的には、図９（ａ）及び（ｂ）に示す例はいずれも同種類の半導体素子４個をそれらの間に第２の基板を設けて積層した例である。積層が終了した時点では、最上段の半導体素子のみ電極が露出しており、最上段の半導体素子以外の半導体素子は第２の基板（プリント回路基板３２）にフリップチップ実装されている。
【００７６】
図９（ａ）に示す半導体装置５０は、同種類の半導体素子５２−1〜５２−４を４個積層した後に一括してワイヤボンディングを行う構成である。ワイヤボンディングは、まず最上段の半導体素子５２−４と最上段の第２の基板３２−３との間で行われ、次に最上段の第２の基板３２−３とすぐ下の第２の基板３２−２との間で行われる。このように順次ワイヤボンディングして最後に最下段の第２の基板３２−１と第１の基板（フレキシブルプリント基板２６）との間でワイヤボンディングを行う。このようにワイヤボンディングを一括して行うには、下段の第２の基板のボンディングパッドが上段の第２の基板により覆われてしまわないように、下にいくほど第２の基板のサイズを大きくする必要がある。
【００７７】
図９（ｂ）に示す半導体装置６０は、同種類の半導体素子６２−1〜６２−４を一つずつ積層しながら、その都度ワイヤボンディングを行う構成である。すなわち、第１の基板（フレキシブルプリント基板２６）上に最下段の半導体素子６２−１を搭載し、その上に最下段の第２の基板３２−１を搭載してフリップチップ実装した時点で、第２の基板３２−１と第１の基板２６との間でワイヤボンディングを行う。次に、最下段の第２の基板３２−１の上に下から２番目の半導体素子６２−２を固定してその上に下から２番目の第２の基板３２−２を搭載してフリップチップ実装する。その後、下から２番目の第２の基板３２−２と第１の基板２６との間でワイヤボンディングを行う。このように、一つの半導体素子と第２の基板とを積層する毎にワイヤボンディングを行っていく。そして、最上段の半導体素子６２−４を積層し、この最上段の半導体素子６２−４と最上段の第２の基板３２−３との間でワイヤボンディングすることにより、ワイヤボンディングが完了する。このような構成によれば、第２の１基板は全て同一のサイズとすることができる。
【００７８】
上述の実施の形態では、ワイヤボンディングされる電極が、半導体素子の対向する２辺に沿って配列された例に関して説明したが、電極が半導体素子の４辺に沿って配列されている場合にも適用できる。また、第２の基板（プリント回路基板３２）は剛性を有する材料で作られることが好ましいが、基板の強度を十分確保することができるのであれば、パッケージを薄型化するためにフレキシブルプリント基板を使用してもよい。
【００７９】
次に、本発明の第２の実施の形態による積層型半導体装置について説明する。
【００８０】
図１０は本発明の第２の実施の形態による積層型半導体装置の一部の断面図である。図１１は本発明の第２の実施の形態による積層型半導体装置の積層構造を示す斜視図である。図１２は本発明の第２の実施の形態による積層型半導体装置の製造工程を説明するための図である。なお、図１０乃至１２において、図３に示す構成部品と同等な部品には同じ符号を付し、その説明は省略する。
【００８１】
図１０に示すように、本発明の第２の実施の形態による半導体装置７０は、２つの異なるサイズの半導体素子７２及び７４を積層してパッケージしたものである。下側の半導体素子７２は電極が形成された面を上に向けた状態で、第１の基板であるフレキシブルプリント基板２６に搭載されている。すなわち、半導体素子７２の背面は接着剤２８によりフレキシブルプリント基板２６に接着されている。
【００８２】
フレキシブルプリント基板２６は、搭載された半導体素子７２より大きいサイズであり、半導体素子７２を搭載する表面２６ａにボンディングパッド２６ｃを有している。ボンディングパッド２６ｃは、フレキシブルプリント基板２６の裏面２６ｂに設けられた外部接続用突起電極としてのハンダボール３０に電気的に接続されている。
【００８３】
半導体素子７２の上には第２の基板であるフレキシブルプリント基板７６が配置され、接着剤７８により固定されている。フレキシブルプリント基板７６の表面７６ｃにはボンディングパッド７６ｄ及び７６ｂが形成されている。ボンディングパッド７６ｄは、フレキシブルプリント基板７６の周囲部分に形成されており、ボンディングパッド７６ｂはフレキシブルプリント基板７６の内側部分で半導体素子７４が配置される部位の周辺に配置されている。ボンディングパッド７６ｄは、パターン配線７６ｅにより対応する電極パッド７６ｂに電気的に接続されている。また、半導体素子７４は、電極７４ａが形成された面を上に向けた状態で、フレキシブルプリント基板７６の表面７６ｃに接着剤８０により固定されている。
【００８４】
以上のような積層構造において、上側の半導体素子７４の電極７４ａはフレキシブルプリント基板７６のボンディングパッド７６ｂにボンディングワイヤ８２により電気的に接続されている。また、ボンディングパッド７６ｄは、ボンディングワイヤ８４によりフレキシブルプリント基板２６のボンディングパッド２６ｃに接続されている。
【００８５】
上述のように、ボンディングパッド７６ｂはフレキシブルプリント基板７６上のパターン配線７６ｅによりボンディングパッド７６ｄに電気的に接続されているので、半導体素子７４の電極７４ａは、ボンディングワイヤ８２、ボンディングパッド７６ｂ、配線パターン７６ｅ、ボンディングパッド７６ｄ及びボンディングワイヤ８４を介してフレキシブルプリント基板２６のボンディングパッド２６ｃに電気的に接続されている。
【００８６】
一方、下側の半導体素子７２の電極７２ａは、ボンディングワイヤ８６により、フレキシブルプリント基板２６のボンディングパッド２６ｃに電気的に接続されている。
【００８７】
上述のように積層された半導体素子７２及び７４は、ボンディングワイヤ８２，８４，８６と共に封止樹脂４０により封止されており、パッケージされた半導体装置７０を構成している。
【００８８】
上述のように、半導体素子７２の電極２２ａ及び半導体素子７４の電極７４ａは両方ともフレキシブルプリント基板２６のボンディングパッド２６ｃに電気的に接続されており、したがって、半導体素子７２の電極７２ａ及び半導体素子７４の電極７４ａの両方ともボンディングパッド２６ｃを介して外部接続用端子であるハンダボール３０に電気的に接続されている。
【００８９】
上述の積層構造において、下側の半導体素子７２の上に設けられる第２の基板としてのフレキシブルプリント基板７６は、下側の半導体素子７２の電極７２ａが配置された部位より内側となるような大きさである。より詳細には、フレキシブルプリント基板７６の端部が、電極７２ａにワイヤボンディングを施す際にワイヤボンディング装置のキャピラリがフレキシブルプリント基板７６の端部に接触しないような大きさとされる。
【００９０】
また、フレキシブルプリント基板７６のボンディングパッド７６ｂは、積層される半導体素子７４の大きさに対応した位置に設けられる。すなわち、ボンディングパッド７６ｂは、半導体素子７４の電極７４ａとの間でワイヤボンディングを容易に行うことができるような位置に設けられる。すなわち、ボンディングパッド７６ｂは、上側の半導体素子７４の外周から延出した延在部７７に設けられるため、ボンディングパッド７６ｄから第１の基板であるフレキシブルプリント基板２６へのワヤボンディングを容易に行うことができる。
【００９１】
本実施の形態において使用される第２の基板は、フレキシブルプリント基板７６であり、上述の第１の実施の形態に使用されるプリント回路基板３２のように剛性を有していなくてもよい。すなわち、本実施の形態では、第２の基板の全体が下側の半導体素子７２の上に搭載されて支持されるので、柔軟性を有していても問題はない。
【００９２】
また、図１１に示すように、本実施例における上側の半導体素子７４は下側の半導体素子７２に比較して非常に小さいサイズであるが、第２の基板であるフレキシブルプリント基板７６を設けることにより、上側の半導体素子７４の電極７４ａを第１の基板であるフレキシブルプリント基板２６のボンディングパッド２６ｃまで効率的に接続することができる。
【００９３】
フレキシブルプリント基板７６のパターン配線７６ｅは、比較的自由に配置することができる。例えば、半導体素子７６の一辺側に設けられた電極に対応するボンディングパッドを反対側まで引き回すことも可能である。
【００９４】
次に、図１２を参照しながら図１０に示す半導体装置７０の製造工程について説明する。
【００９５】
まず、図１２（ａ）に示すように、上述のような構成のフレキシブルプリント基板２６及び７６と、半導体素子７２及び７４とを準備する。次に、図１２（ｂ）に示すように、フレキシブルプリント基板２６及び７６と、半導体素子７２及び７４とを積層して各々を接着剤２８，７８，８０により固定する。
【００９６】
次に、図１２（ｃ）に示すように、上側の半導体素子７４の電極７４ａとフレキシブルプリント基板７６のボンディングパッド７６ｂとをボンディングワイヤ８２により電気的に接続する。また、下側の半導体素子７２の電極７２ａとフレキシブルプリント基板２６のボンディングパッド２６ｃとをボンディングワイヤ８４により電気的に接続する。更に、フレキシブルプリント基板７６のボンディングパッド７６ｄとフレキシブルプリント基板２６の７ボンディングパッド２６ｃとをボンディングワイヤ８６により電気的に接続する。
【００９７】
ワイヤボンディング工程が終了した後、図１２（ｄ）に示すように、半導体素子７２及び７４をボンディングワイヤ８２，８４，８６と共に封止樹脂４０により封止する。そして、図１２（ｅ）に示すように、フレキシブルプリント基板２６の裏面２６ｂに外部接続用突起電極としてのハンダボール３０を形成して、積層型半導体装置７０が完成する。
【００９８】
図１０に示す半導体装置７０においては、下側の半導体素子の上にフレキシブルプリント基板を介して一つの半導体素子を積層しているが、上側の半導体素子が下側の半導体素子に比較してかなり小さい場合は、図１３に示すようにフレキシブルプリント基板を介して複数個の半導体素子を下側の半導体素子に積層することもできる。
【００９９】
図１３に示す半導体装置９０では、下側の半導体素子７２に対してフレキシブルプリント基板７６を介して２つの半導体素子７４−１及び７４−２を積層している。半導体装置９０の各部の構成及び製造方法は、図１０に示す半導体装置７０とほぼ同様であり、その説明は省略する。
【０１００】
以上のように、本実施の形態による積層型半導体層装置７０及び９０では、下側の半導体素子７２と上側の半導体素子７４又は７４−１及び７４−２とはサイズが大きく異なっているが、それらの間に第２の基板としてのフレキシブルプリント基板７６を設けているため、下側の半導体素子７２の電極７２ａをフレキシブルプリント基板７６を介して第１の基板としてのフレキシブルプリント基板２６のボンディングパッド２６ｃに接続することができる。すなわち、フレキシブルプリント基板７６を設けるだけの簡単な構成で、サイズが大きく異なる複数種類の半導体素子を積層状態でパッケージして一つの半導体装置とすることができる。
【０１０１】
上述の実施の形態では、ワイヤボンディングされる電極が、半導体素子の対向する２辺に沿って配列された例に関して説明したが、電極が半導体素子の４辺に沿って配列されている場合にも適用できる。
【０１０２】
また、下側の半導体素子７２はワイヤボンディングによりフレキシブルプリント基板２６に接続されているが、上述の第１の実施の形態のように、下側の半導体素子７２に突起電極を設けてフレキシブルプリント基板７６にフリップチップ実装することとしてもよい。この場合、下側の半導体素子７２も、フレキシブルプリント基板７６を介してフレキシブルプリント基板２６に電気的に接続されることとなる。
【０１０３】
また、第２の基板として柔軟性を有し薄膜化可能なフレキシブルプリント基板７６を使用しているが、剛性を有する材料で作られたプリント回路基板を用いることとしてもよい。
【０１０４】
また、図１３に示す半導体装置９０では、上側の半導体素子を２つ（複数個）としているが、下側の半導体素子も複数個とすることもできることは、上述の説明から容易に理解できるであろう。
【０１０５】
次に、図１０に示す本発明の第２の実施の形態による半導体装置７０の様々な変形例について図１４乃至図１７を参照しながら説明する。図１４は半導体装置９０の第１の変形例を示す図であり、（ａ）は内部を示す平面図（４分の１）であり、（ｂ）は（ａ）におけるＸＩＶ−ＸＩＶ線に沿った断面図である。同様に、図１５は半導体装置９０の第２の変形例を示す図であり、（ａ）は内部を示す平面図（４分の１）であり、（ｂ）は（ａ）におけるＸＶ−ＸＶ線に沿った断面図である。また、図１６は半導体装置９０の第３の変形例を示す図であり、（ａ）は内部を示す平面図（４分の１）であり、（ｂ）は（ａ）におけるＸＶＩ−ＸＶＩ線に沿った断面図である。また、図１７は半導体装置９０の第４の変形例を示す図であり、（ａ）は内部を示す平面図（４分の１）であり、（ｂ）は（ａ）におけるＸＶＩＩ−ＸＶＩＩ線に沿った断面図である。
【０１０６】
図１４に示す第１の変形例は、図１０に示す半導体装置７０と基本的に同じ構成であるが、フレキシブルプリント基板７６のボンディングパッド７６ｄと下側の半導体素子７２の電極７２ａとを接続するボンディングワイヤ８４Ａが追加されている点が異なる。すなわち、図１４に示す第１の変形例では、下側の半導体素子７２はフェイスアップでフレキシブルプリント基板２６に搭載されてワイヤボンディンブされ、上側の半導体素子７４はフレキシブル基板を介してフェイスアップで搭載されてワイヤボンディングされている。ボンディングワイヤ８４Ａは、上側の半導体素子７４と下側の半導素子７２とを電気的に接続するものである。これにより、上側の半導体素子７４と下側の半導体素子との間での信号の伝達経路が短縮され、高速な信号の伝達が可能となる。
【０１０７】
図１５に示す第２の変形例は、図１０に示す半導体装置７０と基本的に同じ構成であるが、下側の半導体素子７２をフェイスダウンでフレキシブルプリント基板２６に搭載した点が異なる。すなわち、下側の半導体素子７２はフレキシブルプリント基板２６に対してフリップチップボンディングされており、上側の半導体素子７４はフレキシブルプリント基板７６を介してフェイスアップで搭載されワイヤボンディングされている。
【０１０８】
図１６に示す第３の変形例は、図１０に示す半導体装置７０と基本的に同じ構成であるが、上側の半導体素子７４をフェイスダウンでフレキシブルプリント基板７６に搭載した点が異なる。すなわち、上側の半導体素子７４はフレキシブルプリント基板７６に対してフリップチップボンディングされており、下側の半導体素子７２はフレキシブルプリント基板２６に搭載されワイヤボンディングされている。
【０１０９】
図１７に示す第４の変形例は、上述の第２の変形例と第３の変形例をと組み合わせたもので、上側の半導体素子７４及び下側の半導体素子７２の両方ともフェイスダンで搭載されている。すなわち、上側の半導体素子７４はフレキシブルプリント基板７６に対してフリップチップボンディングされており、下側の半導体素子７２もフレキシブルプリント基板２６に対してフリップチップボンディングされている。
【０１１０】
以上のような本発明の第２の実施の形態及びその変形例による半導体装置において、フレキシブルプリント基板７６（第２の基板）を図１８に示すように構成することにより、ハンダリフロー時半導体装置内部からの水分排出効果を得ることができる。図１８は下側の半導体装置７２の上にフレキシブルプリント基板７６を積層した状態を示す平面図である。
【０１１１】
本発明による半導体装置において、下側の半導体素子７２は複数個つながった状態でその上にフレキシブルプリント基板７６及び上側の半導体素子７４を積層し、樹脂封止した後にダイシング等により分離して個々の半導体装置を形成することとしてもよい。この場合、第２の基板としてのフレキシブルプリント基板７６は複数個つながった状態で一枚のシートとして供給される。
【０１１２】
ここで、一枚のシートにおける各フレキシブルプリント基板７６を、図１８に示すようにその四隅で繋げることとする。この場合、各フレキシブルプリント基板７６を繋げる延出部７６Ａは、半導体装置を個片化する際の切断ライン（ダイシングライン）において切断される。したがって、図１９に示すように、切断された第２の基板の延出部７６Ａの端面（切断面）は分離された半導体装置の側面に露出した状態となる。
【０１１３】
このように、第２の基板であるフレキシブルプリント基板７６の延出部７６Ａが半導体装置の封止樹脂４０から露出した構成とすると、半導体装置の内部に存在する水分はハンダリフローの際に延出部７６Ａと封止樹脂４０との界面に沿って移動し排出される。これにより、ハンダリフローの際に水分の蒸発により半導体装置の内部に発生するボイドを防止することができ、半導体装置の信頼性を高めることができる。
【０１１４】
なお、延出７６Ａを設ける位置は、フレキシブルプリント基板７６の四隅に限ることなく、任意の位置とすることもできる。図１９において３つの延出部７６Ａの切断面が示されているが、中央に位置する切断面は４隅に設けられた場合の切断面を示しており、左右の切断面は延出部７６Ａがフレキシブルプリント基板７６の四隅の間の各辺の任意の位置に設けられた場合の切断面を示している。
【０１１５】
また、第２の基板としてのフレキシブルプリント基板７６に、図２０に示すように金属層７６Ｂのような熱伝導性の良好な材料の層を実質的に全面にわたって設けることにより、半導体素子７２及び７４の熱を拡散し放出することができる。これにより、部分的に大きな発熱があっても半導体装置内部の温度を平均化することができ、部分的な高温部分を防止することができる。また、上述の延出部７６Ａにより熱を外部に放出する効果を一層高めることができる。
【０１１６】
次に、本発明の第３の実施の形態による積層型半導体装置について説明する。
本発明の第３の実施の形態におる積層型半導体装置は、半導体装置内に試験専用チップが設けられたものである。
【０１１７】
上述の実施の形態において、半導体装置内で積層される半導体素子はパッケージ内で互いに接続される場合がある。例えば、図１３に示す上側の半導体素子７４−１，７４−２は、フレキシブルプリント基板７６を介して下側の半導体素子７２に接続されているだけの場合もあり得る。一般的に、積層型半導体装置では、内部の半導体素子が半導体装置の内部だけで機能し、外部との接続を必要としない場合がある。
【０１１８】
しかし、半導体素子を半導体装置としてパッケージした後は、各半導体素子の機能を確認するために試験を行う必要があり、そのためには、半導体装置の外部に設けられた試験回路を各半導体素子に接続する必要がある。上述のように、半導体装置内だけで機能する半導体素子は外部に接続する端子を必要としないため、試験のためだけに外部接続端子を設けることとなる。すなわち、半導体装置に試験用端子を追加することとなり、結果として半導体装置の寸法が増大してしまう。
【０１１９】
図２１は、試験用端子の追加による半導体装置の寸法の増大を示す図である。
図２１（ａ）は試験用端子が無い場合の半導体装置の断面図であり、図２１（ｂ）は試験用端子を追加した場合の半導体装置の断面図である。図２１（ａ）に示す半導体装置及び図２１（ｂ）に示す半導体装置共に同じザイズの下側の半導体素子１０２及び上側の半導体素子１０４を有しているが、通常の端子１０６に加えて試験用端子１０６Ａを基板１０８に形成することにより、半導体装置自体の寸法が増大している。
【０１２０】
そこで、予め半導体素子内に試験回路を形成しておき、自己機能診断を行うことのできる半導体素子が提案されている。自己機能診断技術は、一般にＢＩＳＴ（Built in Self Test）と称され、半導体装置の試験の容易化を目的とするものである。ＢＩＳＴ技術による半導体素子を用いることにより、試験用端子を設ける必要はなくなり、端子数の増加による半導体装置の寸法の増大を阻止することはできる。しかし、ＢＩＳＴ技術を用いるには、半導体素子の開発段階から試験回路を内臓するか否かを検討しなければならない。特に、複数の半導体素子を積層する場合は、半導体素子の組み合わせも開発段階から考慮しなければならない。このため、ＢＩＳＴ技術を用いた場合、半導体素子の設計段階から積層することを考慮して組み込むべき試験回路を検討しなくてはならず、設計に多大な労力と時間を必要とするという問題がある。また、ＢＩＳＴ技術を既存の半導体素子の組み合わせ構造に用いることが難しいといった問題がある。
【０１２１】
また、ＢＩＳＴ技術を用いることにより端子数が減っても、半導体素子に試験回路を設けるために半導体素子自体の寸法が増大する。例えば、図２２に示すように、積層する半導体素子の下側の半導体素子１０２に試験回路を組み込んだ場合、半導体素子１０２の寸法の増大に伴って基板１０８の寸法も増大し、結果として半導体装置の寸法も増大してしまう。また、図２３に示すように、上側の半導体素子１０４に試験回路を組み込んだ場合、試験回路が組み込まれていない場合の半導体装置１０４は積層可能であっても、試験回路を組み込んだ半導体装置１０４は積層できなくなるといった問題が生じることもある。
【０１２２】
そこで、本発明の第３の実施の形態では、試験回路専用の半導体素子を別個に作成し、積層する半導体素子の一つとして加えている。
【０１２３】
図２４は本発明の第３の実施の形態による積層型半導体装置１１０の断面図である。積層型半導体装置１１０において、下側の半導体装置１０２は接着剤１１２を介してフェイスアップで基板１０８に搭載されている。半導体装置１０２の回路形成面には再配線層１１４が形成され、最配線層１１４に設けられた電極と基板１０８に設けられた電極１０８ａとはボンディングワイヤ１１６により接続されている。上側の半導体素子１０４は、再配線層１１４の上に接着剤１１８を介して固定されている。半導体素子１０４の電極はボンディングワイヤ１２０により再配線層１１４に接続されている。
【０１２４】
ここで、本実施の形態では、試験回路のみが形成された半導体素子１２２が、再配線層１１４の空きスペースに搭載され、接着材１２４により固定されている。半導体素子１２２の電極はボンディングワイヤ１２６により再配線層に接続されている。すなわち、試験用の半導体素子１２２は、下側の半導体素子１０２が上側の半導体素子１０４に比較して十分大きく、再配線層１１４に開きスペースがあることが望ましい。
【０１２５】
上述の第１の半導体素子１０２、第２の半導体素子１０４及び試験用半導体素子１２２及びボンディングワイヤ１１６，１２０，１２６は、基板１０８上で封止樹脂１３０により封止されている。
【０１２６】
以上の構成において、試験用の半導体素子１２２は再配線層１１４を介して半導体素子１０２及び１０４に接続されており、半導体素子１０２及び１０４の試験を行うための回路を提供している。したがって、試験用の半導体素子１２２に外部からテストデータを入力するための端子とテスト結果を出力するための端子とを基板１０８に設けるだけで、半導体素子１０２及び１０４の試験を行うことができる。すなわち、半導体素子１０２及び１０４の電極全てに外部から接続できるように基板１０８に端子１０６を設ける必要はなく、半導体素子１１２に必要な端子を追加するだけで試験を行うことができる。
【０１２７】
試験用の半導体素子１２２は、積層される半導体素子１０２及び１０４とが決定されてから設計してもよく、また、ある程度標準化した試験回路として予め準備しておくこともできる。半導体素子１２２は試験専用の回路のみを有しており、効率よく迅速に試験を行うことができる。また試験の容易化及び試験時間の短縮が達成できる。
【０１２８】
なお、図２４に示す積層型半導体装置１１０では、下側の半導体素子１０２の上に再配線層１１４を設けて上側の半導体素子１０４及び試験用の半導体素子１２２を搭載しているが、再配線層１１４を図１０に示すようなフレキシブルプリント基板７６により形成してもよい。フレキシブルプリント基板７６は、例えばポリイミドテープに銅箔のような導電性材料を貼り付けてパターン化することにより形成したものとすることができる。フレキシブル基板７６を用いた場合、図１３に示す半導体装置９０における半導体素子７４−１及び７４−２のうちいずか一方を試験用半導体素子に置き換えた構成となる。
【０１２９】
図２５乃至２７は、図２４に示す積層型半導体装置１１０の変形例を示す。
【０１３０】
図２５は半導体装置１１０の第１の変形例を示す断面図である。図２５に示す第１の変形例は、図２４に示す半導体装置１１０と基本的に同じ構成であるが、試験用の半導体素子１２２をフェイスダウンで再配線層１１４に搭載した点が異なる。すなわち、試験用の半導体素子１２２は再配線層１１４に対してフリップチップボンディングされており、上側の半導体素子１０４はフェイスアップで再配線層１１４に搭載され、ワイヤボンディングされている。
【０１３１】
図２６は半導体装置１１０の第２の変形例を示す断面図である。図２６に示す第２の変形例は、図２６に示す半導体装置１１０と基本的に同じ構成であるが、半導体素子１０４をフェイスダウンで再配線層１１４に搭載した点が異なる。すなわち、上側の半導体素子１０４は再配線層１１４に対してフリップチップボンディングされており、試験用の半導体素子１２２はフェイスアップで再配線層１１４に搭載され、ワイヤボンディングされている。
【０１３２】
図２７は半導体装置１１０の第３の変形例を示す断面図である。図２７に示す第３の変形例は、図２４に示す半導体装置１１０と基本的に同じ構成であるが、試験用の半導体素子１２２をフェイスダウンで再配線層１１４に搭載し且つ半導体素子１０４もフェイスダウンで再配線層１１４に搭載した点が異なる。すなわち、試験用の半導体素子１２２は再配線層１１４に対してフリップチップボンディングされており、上側の半導体素子１０４も再配線層１１４に対してフリップチップボンディングされている。
【０１３３】
以上説明したように本発明は以下の発明を含むものである。
【０１３４】
（付記１）外部接続用端子が設けられた第１の基板と、該第１の基板の該外部接続用端子が設けられた面の反対側の面に設けられた第１の端子と、該第１の基板上に搭載された少なくとも一つの第１の半導体素子と、該第１の半導体素子上に設けられた第２の基板と、該第２の基板上に搭載された少なくとも一つの第２の半導体素子とがパッケージされた積層型半導体装置であって、
前記第１の半導体素子及び前記第２の半導体素子の少なくとも一方は、前記第２の基板の第２の端子に電気的に接続され、且つ前記第２の端子は前記第１の端子にワイヤボンディングされたことを特徴とする積層型半導体装置。
（付記２）付記１記載の積層型半導体装置であって、
前記第２の半導体素子は前記第１の基板の第１の端子にワイヤボンディングされ、
前記第１の半導体素子は前記第２の基板にフリップチップ実装され、
前記第２の基板の第２の端子は前記第１の基板の第１の端子にワイヤボンディングされたことを特徴とする積層型半導体装置。
（付記３）付記２記載の積層型半導体装置であって、
前記第２の基板は前記第２の半導体素子の外形を超えて延出した延在部を有しており、前記第２の基板の第２の端子は該延在部に形成されたボンディングパッドであって、前記第２の端子は前記第１の端子にワイヤボンディングされたことを特徴とする積層型半導体装置。
（付記４）付記３記載の積層型半導体装置であって、
前記第２の基板の前記延在部に切り欠きが設けられ、前記第２の半導体素子と前記第１の基板の第１の端子とを接続するボンディングワイヤは前記切り欠き内を通って延在することを特徴とする積層型半導体装置。
（付記５）付記１記載の積層型半導体装置であって、
前記第１の半導体素子は前記第１の基板の前記第１の端子にワイヤボンディングされ、
前記第２の半導体素子は前記第２の基板の前記第２の端子にワイヤボンディングされ
前記第２の基板の前記第２の端子は前記第１の基板の前記第１の端子にワイヤボンディングされたことを特徴とする積層型半導体装置。
（付記６）付記５記載の積層型半導体装置であって、
前記第２の基板は前記第２の半導体素子の外形を超えて延出した延在部を有しており、前記第２の基板の前記第２の端子は該延在部に形成された第１のボンディングパッドを介して前記第１の基板の前記第１の端子にワイヤボンディングされたことを特徴とする積層型半導体装置。
（付記７）付記６記載の積層型半導体装置であって、
前記第２の半導体素子は前記第２の基板に形成された第２のボンディングパッドにワイヤボンディングされ、該第２のボンディングパッドは前記第２の基板上に形成されたパターン配線を介して前記第１のボンディングパッドに接続されたことを特徴とする積層型半導体装置。
（付記８）付記１記載の積層型半導体装置であって、
前記第２の基板は周囲に向かって延出した延出部を有し、該延出部はパッケージされた半導体装置の側面に露出した端面を有することを特徴とする積層型半導体装置。
（付記９）付記８記載の積層型半導体装置であって、
前記延出部の端面は前記積層型半導体装置を個片化する際の切断により形成された切断面であることを特徴とする積層型半導体装置。
（付記１０）付記１記載の積層型半導体装置であって、
前記第２の基板の前記第２の端子が設けられた面とは反対側の面に実質的に全面に渡って導電層が設けられたことを特徴とする積層型半導体装置。
（付記１１）外部接続用端子が設けられた第１の基板と、
該第１の基板上に積層状態で搭載された複数の半導体素子と、
該複数の半導体素子の間に設けられた第２の基板とを有し、
前記第１の基板上に前記半導体素子と前記第２の基板とがパッケージされた積層型半導体装置であって、
前記第２の基板は、直上の半導体素子の外周より延出した延在部を有しており、前記半導体素子のうち直上又及び直下の半導体素子の少なくとも一方に電気的に接続されたボンディングパッドが前記延在部に設けられ、該ボンディングパッドはワイヤボンディングにより前記第１の基板に電気的に接続されたことを特徴とする積層型半導体装置。
（付記１２）付記１１記載の積層型半導体装置であって、
前記半導体素子は同種類の半導体素子であり、前記第１の基板に対して同じ位置の垂直方向に積層されたことを特徴とする積層型半導体装置。
【０１３５】
（付記１３）付記１１又は１２記載の積層型半導体装置であって、
前記第２の基板の延在部の延在長さは、前記第１の基板に近づくほど大きくなり、最上段に位置する第２の基板から順に直下の第２の基板にワイヤボンディングされ、最下段に位置する第２の基板は第１の基板にワイヤボンディングされたことを特徴とする積層型半導体装置。
【０１３６】
（付記１４）付記１１又は１２記載の積層型半導体装置であって、
前記第２の基板の延在部は実質的に等しい延在長さを有しており、前記第２の基板の各々は前記第１の基板に直接ワイヤボンディングされたことを特徴とする積層型半導体装置。
【０１３７】
（付記１５）外部接続用端子が設けられた第１の基板と、該第１の基板の該外部接続用端子が設けられた面の反対側の面に設けられた第１の端子と、該第１の基板上に搭載された少なくとも一つの第１の半導体素子と、該第１の半導体素子上に設けられた再配線層と、該再配線層上に搭載された少なくとも一つの第２の半導体素子と、該再配線層上に搭載された試験用半導体素子とがパッケージされた積層型半導体装置であって、
前記第１の半導体素子及び前記第２の半導体素子の少なくとも一方は、前記再配線層を介して前記第１の基板に電気的に接続され、且つ前記試験用半導体素子は前記再配線層に電気的に接続されたことを特徴とする積層型半導体装置。（１２）
（付記１６）付記１５記載の積層型半導体装置であって、
前記再配線層は銅板又は銅箔をパターン化することにより形成したことを特徴とする積層型半導体装置。
【０１３８】
（付記１７）付記１５記載の積層型半導体装置であって、
前記再配線層はフレキシブルプリント基板よりなることを特徴とする積層型半導体装置。
【０１３９】
（付記１８）付記１７記載の積層型半導体装置であって、
前記フレキシブルプリント基板は、導電パターンが形成されたポリイミドテープよりなることを特徴とする積層型半導体装置。
【０１４０】
（付記１９）積層型半導体装置の製造方法であって、
第１の半導体素子に突起電極を形成し、
前記第１の半導体素子を第２の基板にフリップチップ実装し、
該第２の基板の前記第１の半導体素子の反対側に、前記第２の基板より小さい寸法を有する第２の半導体素子を固定すると共に前記第１の半導体素子を第１の基板の表面に固定し、
前記第１及び第２の半導体素子の各々を前記第１の基板にワイヤボンディングし、
前記第１の基板上において、前記第１及び第２の半導体素子及び前記第２の基板を一体的に封止し、
前記第１の基板の裏面に外部接続用電極を形成する
各工程を有することを特徴とする積層型半導体装置の製造方法。（１３）
（付記２０）積層型半導体装置の製造方法であって、
第１の基板の表面に第１の半導体素子を固定すると共に、該第１の半導体素子の上に第２の基板を固定し、且つ該第２の基板より小さい寸法を有する第２の半導体素子を前記第２の基板の上に固定し、
前記第２の半導体素子を前記第２の基板にワイヤボンディングすると共に、前記第２の基板及び前記第１の半導体素子の各々を前記第１の基板にワイヤボンディングし、
前記第１の基板上において、前記第１及び第２の半導体素子及び前記第２の基板を一体的に封止し、
前記第１の基板の裏面に外部接続用電極を形成する
各工程を有することを特徴とする積層型半導体装置の製造方法。（１４）
【発明の効果】
上述の如く本発明によれば、次に述べる種々の効果を実現することができる。
【０１４１】
請求項１記載の発明によれば、第１及び第２の半導体素子のうちの一方を、外部接続用電極が設けられた第１の基板に対して直接電気的に接続し、他方を第２の基板を介して第１の基板に電気的に接続することができる。したがって、第１の半導体素子と第２の半導体素子とが同じサイズであっても、一方を直接第１の基板の第１の端子にワイヤボンディングし、他方を第２の基板の第２の端子を介してワイヤボンディングにより第１の基板に電気的に接続することができる。また、第２の半導体素子が第１の半導体素子よりかなり小さい場合でも、第１の半導体素子を直接第１の基板の第１の２端子ワイヤボンディングし、第２の半導体素子を第２の基板の第２の端子を介して第１の基板の第１の端子にワイヤボンディングにより電気的に接続することができる。したがって、第２の基板を第１の半導体素子と第２の半導体素子との間に設けることにより、任意のサイズの複数の半導体素子を積層状態で一つのパッケージに収容することができる。また、第２の基板の延在部にボンディングパッドを設けることにより、第１の基板へのワイヤボンディングの距離が小さくなり、確実なワイヤボンディングを行うことができる。
【０１４２】
請求項２記載の発明によれば、第１の半導体素子を第２の基板にフリップチップ実装することにより、第１の半導体素子の電極を第２の基板の反対側に形成されたボンディングパッドに電気的に接続することができる。このボンディングパッドを第１の基板の第１の端子にワイヤボンディングすることにより、第１の半導体素子を第１の基板に電気的に接続することができる。また、第２の半導体素子を第２の基板上に電極を上に向けて固定することにより、第２の半導体素子は第１の基板の第１の端子に直接ワイヤボンディングすることができる。
【０１４４】
請求項３記載の発明によれば、ボンディングワイヤが切り欠き部を通過するように構成することにより、ボンディングワイヤの長さを短くすることができ、ボンディングワイヤが周囲の部品又は隣接するボンディングワイヤに接触することを防止することができる。
【０１４８】
請求項４記載の発明によれば、第２の基板の延出部は半導体装置の内部から延在して側面に露出する。半導体装置の内部に存在する水分は、延出部と封止樹脂との界面に沿って移動し、側面に露出した部分から半導体装置の外部に放出される。したがって、ハンダリフローの際に半導体装置内部に閉じ込められた水分が急激に蒸発することに起因したボイドの発生などを防止することができ、半導体装置の信頼性を向上することができる。
【０１４９】
請求項５記載の発明によれば、複数の第２の基板同士を繋ぐ部分を延出部として形成し、半導体装置を個片化する際に延出部を切断することで、半導体装置の側面に露出した延出部の端面を容易に形成することができる。
【０１５０】
請求項６記載の発明によれば、第２の基板の伝熱層は半導体装置内の熱を拡散して温度分布を均一化するよう作用し、半導体装置の温度を実質的に下げることができる。伝熱層は金属層であることが好ましい。
【０１５３】
請求項７記載の発明によれば、第１の半導体素子を第２の基板にフリップチップ実装することにより、第１の半導体素子の電極を第２の基板の反対側に形成されたボンディングパッドに電気的に接続することができる。このボンディングパッドを第１の基板にワイヤボンディングすることにより、第１の半導体素子を第１の基板に電気的に接続することができる。また、第２の半導体素子を第２の基板上に電極を上に向けて固定することにより、第２の半導体素子は第１の基板に直接ワイヤボンディングすることができる。
【図面の簡単な説明】
【図１】２つの半導体素子を積層して形成した従来のＳ−ＭＣＰの構成を示す図である。
【図２】上側の半導体素子と下側の半導体素子の配置関係を示す図である。
【図３】本発明の第１の実施の形態による積層型半導体装置の一部の断面図である。
【図４】本発明の第１の実施の形態による積層型半導体装置の製造工程を説明するための図である。
【図５】図３に示す半導体装置における２つの半導体素子を同種類のメモリチップとした場合の配線例を示す図である。
【図６】図５に示す配線例を実現するために設けられるボンディングワイヤの一部を示す簡略図である。
【図７】図５に示す配線を変更してＩ／Ｏ構成を２倍にした場合の配線例を示す図である。
【図８】図７に示す配線例を実現するために設けられるボンディングワイヤの一部を示す簡略図である。
【図９】本発明の第１の実施の形態に基づいて半導体素子を複数個積層した半導体装置の断面図である。
【図１０】本発明の第２の実施の形態による積層型半導体装置の一部の断面図である。
【図１１】本発明の第２の実施の形態による積層型半導体装置の積層構造を示す斜視図である。
【図１２】本発明の第２の実施の形態による積層型半導体装置の製造工程を説明するための図である。
【図１３】上側の半導体素子を複数個とした半導体装置の断面図である。
【図１４】本発明の第２の実施の形態による半導体装置の第１の変形例を示す図であり、（ａ）は内部を透視した平面図、（ｂ）は（ａ）のＸＩＶ−ＸＩＶ線に沿った断面図である。る。
【図１５】本発明の第２の実施の形態による半導体装置の第２の変形例を示す図であり、（ａ）は内部を透視した平面図、（ｂ）は（ａ）のＸＶ−ＸＶ線に沿った断面図である。
【図１６】本発明の第２の実施の形態による半導体装置の第３の変形例を示す図であり、（ａ）は内部を透視した平面図、（ｂ）は（ａ）のＸＶＩ−ＸＶＩ線に沿った断面図である。
【図１７】本発明の第２の実施の形態による半導体装置の第４の変形例を示す図であり、（ａ）は内部を透視した平面図、（ｂ）は（ａ）のＸＶＩＩ−ＸＶＩＩ線に沿った断面図である。
【図１８】本発明の第２の実施の形態による半導体装置において、下側の半導体装置の上にフレキシブルプリント基板を積層した状態を示す平面図である。
【図１９】図１８に示す延在部の切断面を示す斜視図である。
【図２０】第２の基板に金属層を設けた構成を示す側面図である。
【図２１】試験用端子の追加による半導体装置の寸法の増大を示す図であり、（ａ）は試験用端子が無い場合の半導体装置の断面図であり、図２１（ｂ）は試験用端子を追加した場合の半導体装置の断面図である。
【図２２】下側の半導体素子に試験回路を組み込んだ場合の半導体装置の寸法の増大を示す図であり、（ａ）は試験回路を組み込まない半導体素子を用いた場合の半導体装置の断面図であり、図２１（ｂ）は試験回路を組み込んだ半導体素子を用いた場合の半導体装置の断面図である。
【図２３】上側の半導体素子に試験回路を組み込んだ場合の問題を示す図であり、（ａ）は試験回路を組み込まない半導体素子を用いた場合の半導体装置の断面図であり、図２１（ｂ）は試験回路を組み込んだ半導体素子を用いた場合の半導体装置の断面図である。
【図２４】本発明の第３の実施の形態による積層型半導体装置の断面図である。
【図２５】図２４に示す半導体装置の第１の変形例を示す断面図である。
【図２６】図２４に示す半導体装置の第２の変形例を示す断面図である。
【図２７】図２４に示す半導体装置の第３の変形例を示す断面図である。
【符号の説明】
２０，５０，６０，７０，９０，１１０ 半導体装置
２２，２４，７２，７４，１０２，１０４，１２２ 半導体体素子
２２ａ，２４ａ，７２ａ，７４ａ 電極
２６， フレキシブルプリント基板
２６ａ，３２ｄ，７６ｂ，７６ｄ ボンディングパッド
３０ ハンダボール
３２ プリント回路基板
３８ａ，３８ｂ，８２，８４，８６，１１６，１２０，１２６ ボンディングワイヤ
４０ 封止樹脂
１０６ 端子
１０８ 基板
１１４ 再配線層
１３０ 封止樹脂

Claims (7)

1. 外部接続用端子が設けられた第１の基板と、該第１の基板の該外部接続用端子が設けられた面の反対側の面に設けられた第１の端子と、該第１の基板上に搭載された少なくとも一つの第１の半導体素子と、該第１の半導体素子上に設けられた第２の基板と、該第２の基板上に搭載された少なくとも一つの第２の半導体素子とがパッケージされた積層型半導体装置であって、
   前記第１の半導体素子及び前記第２の半導体素子の少なくとも一方は、前記第２の基板の第２の端子に電気的に接続され、且つ前記第２の端子は前記第１の端子にワイヤボンディングされ、
   前記第２の基板は前記第２の半導体素子の外形を超えて延出した延在部を有しており、前記第２の基板の第２の端子は該延在部に形成されたボンディングパッドであることを特徴とする積層型半導体装置。
2. 請求項１記載の積層型半導体装置であって、
   前記第２の半導体素子は前記第１の基板の第１の端子にワイヤボンディングされ、
   前記第１の半導体素子は前記第２の基板にフリップチップ実装され、
   前記第２の基板の第２の端子は前記第１の基板の第１の端子にワイヤボンディングされたことを特徴とする積層型半導体装置。
3. 請求項２記載の積層型半導体装置であって、
   前記第２の基板の前記延在部に切り欠きが設けられ、前記第２の半導体素子と前記第１の基板の第１の端子とを接続するボンディングワイヤは前記切り欠き内を通って延在することを特徴とする積層型半導体装置。
4. 請求項１記載の積層型半導体装置であって、
   前記第２の基板は周囲に向かって延出した延出部を有し、該延出部はパッケージされた半導体装置の側面に露出した端面を有することを特徴とする積層型半導体装置。
5. 請求項４記載の積層型半導体装置であって、
   前記延出部の端面は前記積層型半導体装置を個片化する際の切断により形成された切断面であることを特徴とする積層型半導体装置。
6. 請求項１記載の積層型半導体装置であって、
   前記第２の基板の前記第２の端子が設けられた面とは反対側の面に実質的に全面に渡って伝熱層が設けられたことを特徴とする積層型半導体装置。
7. 積層型半導体装置の製造方法であって、
   第１の半導体素子に突起電極を形成し、
   前記第１の半導体素子を第２の基板にフリップチップ実装し、
   該第２の基板の前記第１の半導体素子の反対側に、前記第２の基板より小さい寸法を有する第２の半導体素子を固定すると共に前記第１の半導体素子を第１の基板の表面に固定し、
   前記第１及び第２の半導体素子の各々を前記第１の基板に設けられた端子にワイヤボンディングし、
   前記第１の基板上において、前記第１及び第２の半導体素子及び前記第２の基板を一体的に封止し、
   前記第１の基板の裏面に外部接続用電極を形成する
   各工程を有することを特徴とする積層型半導体装置の製造方法。

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