Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JP3913481B2 - 半導体装置および半導体装置の製造方法 - Google Patents
[go: Go Back, main page]

JP3913481B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

Info

Publication number
JP3913481B2
JP3913481B2 JP2001016420A JP2001016420A JP3913481B2 JP 3913481 B2 JP3913481 B2 JP 3913481B2 JP 2001016420 A JP2001016420 A JP 2001016420A JP 2001016420 A JP2001016420 A JP 2001016420A JP 3913481 B2 JP3913481 B2 JP 3913481B2
Authority
JP
Japan
Prior art keywords
semiconductor chip
semiconductor
semiconductor device
insulating layer
adhesive layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2001016420A
Other languages
English (en)
Other versions
JP2002222913A (ja
Inventor
靖樹 福井
厚也 並井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2001016420A priority Critical patent/JP3913481B2/ja
Priority to TW091100496A priority patent/TW544902B/zh
Priority to US10/044,973 priority patent/US6657290B2/en
Priority to KR10-2002-0004305A priority patent/KR100461220B1/ko
Publication of JP2002222913A publication Critical patent/JP2002222913A/ja
Priority to US11/303,118 priority patent/US7317240B2/en
Application granted granted Critical
Publication of JP3913481B2 publication Critical patent/JP3913481B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/071Connecting or disconnecting
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117Shapes of semiconductor bodies
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P72/00Handling or holding of wafers, substrates or devices during manufacture or treatment thereof
    • H10P72/70Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping
    • H10P72/74Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping using temporarily an auxiliary support
    • H10P72/7402Wafer tapes, e.g. grinding or dicing support tapes
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/30Die-attach connectors
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00Package configurations
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00Package configurations
    • H10W90/701Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P72/00Handling or holding of wafers, substrates or devices during manufacture or treatment thereof
    • H10P72/70Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping
    • H10P72/74Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping using temporarily an auxiliary support
    • H10P72/7416Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/01Manufacture or treatment
    • H10W72/013Manufacture or treatment of die-attach connectors
    • H10W72/01331Manufacture or treatment of die-attach connectors using blanket deposition
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/01Manufacture or treatment
    • H10W72/013Manufacture or treatment of die-attach connectors
    • H10W72/01331Manufacture or treatment of die-attach connectors using blanket deposition
    • H10W72/01336Manufacture or treatment of die-attach connectors using blanket deposition in solid form, e.g. by using a powder or by laminating a foil
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/071Connecting or disconnecting
    • H10W72/073Connecting or disconnecting of die-attach connectors
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/071Connecting or disconnecting
    • H10W72/073Connecting or disconnecting of die-attach connectors
    • H10W72/07331Connecting techniques
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/071Connecting or disconnecting
    • H10W72/075Connecting or disconnecting of bond wires
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/071Connecting or disconnecting
    • H10W72/075Connecting or disconnecting of bond wires
    • H10W72/07521Aligning
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/20Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/251Materials
    • H10W72/252Materials comprising solid metals or solid metalloids, e.g. PbSn, Ag or Cu
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/20Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/29Bond pads specially adapted therefor
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/30Die-attach connectors
    • H10W72/351Materials of die-attach connectors
    • H10W72/353Materials of die-attach connectors not comprising solid metals or solid metalloids, e.g. ceramics
    • H10W72/354Materials of die-attach connectors not comprising solid metals or solid metalloids, e.g. ceramics comprising polymers
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/50Bond wires
    • H10W72/531Shapes of wire connectors
    • H10W72/536Shapes of wire connectors the connected ends being ball-shaped
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/50Bond wires
    • H10W72/531Shapes of wire connectors
    • H10W72/5363Shapes of wire connectors the connected ends being wedge-shaped
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/50Bond wires
    • H10W72/541Dispositions of bond wires
    • H10W72/5434Dispositions of bond wires the connected ends being on auxiliary connecting means on bond pads, e.g. on other bond wires
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/50Bond wires
    • H10W72/541Dispositions of bond wires
    • H10W72/5445Dispositions of bond wires being orthogonal to a side surface of the chip, e.g. parallel arrangements
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/50Bond wires
    • H10W72/541Dispositions of bond wires
    • H10W72/5449Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/50Bond wires
    • H10W72/581Auxiliary members, e.g. flow barriers
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/851Dispositions of multiple connectors or interconnections
    • H10W72/874On different surfaces
    • H10W72/884Die-attach connectors and bond wires
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/90Bond pads, in general
    • H10W72/951Materials of bond pads
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00Encapsulations, e.g. protective coatings
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00Package configurations
    • H10W90/20Configurations of stacked chips
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00Package configurations
    • H10W90/20Configurations of stacked chips
    • H10W90/231Configurations of stacked chips the stacked chips being on both top and bottom sides of an auxiliary carrier having no electrical connection structure
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00Package configurations
    • H10W90/20Configurations of stacked chips
    • H10W90/24Configurations of stacked chips at least one of the stacked chips being laterally offset from a neighbouring stacked chip, e.g. chip stacks having a staircase shape
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00Package configurations
    • H10W90/20Configurations of stacked chips
    • H10W90/291Configurations of stacked chips characterised by containers, encapsulations, or other housings for the stacked chips
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00Package configurations
    • H10W90/701Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/732Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between stacked chips
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00Package configurations
    • H10W90/701Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/734Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked insulating package substrate, interposer or RDL
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00Package configurations
    • H10W90/701Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/754Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W99/00Subject matter not provided for in other groups of this subclass

Landscapes

  • Wire Bonding (AREA)
  • Dicing (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に単一パッケージ内に複数個の半導体チップを積層して搭載する半導体装置およびその製造方法に関するものである。
【0002】
【従来の技術】
近年、単一パッケージ内に複数個の半導体チップ(半導体素子)を搭載することにより、半導体装置の小型化、高性能化が図られている。例えば、携帯機器等に搭載されるメモリへ付加価値を付与したり、メモリ容量を増大させたりすることを狙って、複数個の半導体チップを積層して搭載するパッケージ等がある。
【0003】
半導体装置は半導体チップと基板とを含んで構成されるものであるが、両者を電気的に接続する方式としては、ボンディングワイヤーを用いて接続を行うワイヤーボンディング法が広く用いられている。
【0004】
半導体チップと基板との接続にワイヤーボンディング法を用いる場合には、半導体チップを積層する際に、既に基板上に搭載されている半導体チップのワイヤーボンディングされた部分を損なわないようにする必要がある。積層される半導体チップのチップサイズが、上記基板上に搭載されている半導体チップのチップサイズよりも小さい場合には、上記ワイヤーボンディングされた部分が損なわれることはないが、両者のチップサイズが同程度の場合には、上記のワイヤーボンディングされた部分が積層される半導体チップと重なるため、特に損なわれ易いという問題がある。
【0005】
上記の問題を解決するために、積層される半導体チップの間に約200μm(0.008インチ)のスペーサーが封入された半導体装置(USP5,291,061号公報参照)、周縁部が中央部に対して薄肉に形成された、段差を有する構造の半導体装置(特開平6−244360号公報参照)、半導体チップ相互間に接着層を介在させて積層してなる半導体装置(特開平10−27880号公報参照)等が提案されている。
【0006】
【発明が解決しようとする課題】
ところが、上記従来の半導体装置ではそれぞれ以下に示す問題が生じる。
【0007】
上記積層される半導体チップの間にスペーサーが封入された構造の半導体装置は、基板に搭載されている半導体チップに接続されているボンディングワイヤーと、その上に積層される半導体チップとの接触を防ぐため、十分な厚さを有するスペーサーを用いる必要がある。このため、パッケージの薄型化には不向きであるという問題がある。
【0008】
すなわち、図13に示すように、第2半導体チップ2と基板7とを接続する第2ボンディングワイヤー4と第1半導体チップ1との接触を防ぐためには、スペーサー14を十分な厚さにする必要がある。スペーサー14の厚さが、第2半導体チップ2から第2ボンディングワイヤー4の最も高い部分までの高さと同程度である場合には、図14に示すように、第2ボンディングワイヤー4と第1半導体チップ1とが接触することにより両者の絶縁性が不十分になるという問題を招来する。
【0009】
また、第1半導体チップ1は、図13に示すようにオーバーハングしている、すなわち第1半導体チップ1はスペーサー14よりも突き出ている。このため、第1半導体チップ1には振動が生じやすい。ここで、半導体チップと基板とを電気的に接続するワイヤーボンディング法においては、ボンディングワイヤーの両端を接続するために2度の接続が行われるが、後の接続は超音波振動により行われる。上述したように、第1半導体チップ1は振動が生じやすいため、第1ボンディングワイヤー3の第1半導体チップ1側を超音波振動により接続することは困難である。このため、ワイヤーボンディング法においては、第1ボンディングワイヤー3の第1半導体チップ1側を接続した後に、基板7側を接続する必要がある。
【0010】
つまり、スペーサー14上に搭載されている第1半導体チップ1へのワイヤーボンディング法としては、フォワードワイヤーボンディング法しか採用することができない。したがって、リバースワイヤーボンディング法を採用した場合と比較して、基板7側のワイヤーボンディングターミナルをより外側に配置する必要がある。このため、パッケージを小さくすることが困難であるという問題を招来する。なお、フォワードワイヤーボンディング法とは、半導体チップとボンディングワイヤーとを接続した後にボンディングワイヤーと基板とを接続する方法をいい、その逆の順序で接続を行う方法をリバースワイヤーボンディング法という。
【0011】
図15に示す半導体チップの周縁部が中央部に対して薄肉に形成された、段差を有する構造の半導体装置の場合、従来の工程と比較して、半導体チップを切断する工程に加えて、上記段差を形成するために半導体ウェハーを切削する切削工程が必要である。また、当該切削工程においては、該切削が行われる側とは反対側、すなわち半導体チップの素子が形成されている側を保護する必要もある。このため、製造コストが増加するという問題を招来する。
【0012】
また、上記半導体装置は、第9半導体チップ51の段差を有する部分に絶縁のための処理が施されていない。このため、パッケージを薄型化する場合には、図16に示すように、第2ボンディングワイヤー4と第9半導体チップ51とが接触して両者の絶縁性が不十分となる問題を招来する。また、第9半導体チップ51を薄くする場合には、段差を有する部分も薄くなり強度が下がるためチップクラック等が発生し易くなるという問題をも招来する。
【0013】
上記の段差を有する構造の半導体チップと基板とを接続するワイヤーボンディング法としては、積層される半導体チップの間にスペーサーが封入された構造と同様に、フォワードワイヤーボンディング法しか採用することができない。フォワードワイヤーボンディング法を用いる場合には、ボンディングワイヤーの該ボンディングワイヤーが接続された半導体チップからの高さを低くすることができない。このため、半導体チップを多層化して搭載する場合には、半導体装置を薄型化することが困難になるという問題を招来する。
【0014】
また、上述したように、フォワードワイヤーボンディング法しか採用できないため、リバースワイヤーボンディング法を採用した場合に比べて、基板7側のワイヤーボンディングターミナルをより外側に配置する必要がある。このため、パッケージを小さくすることが困難であるという問題をも招来する。
【0015】
図17に示す半導体チップ相互間に接着層を介在させて積層してなる構造の場合、第1半導体チップ1と第2半導体チップ2とを接着する接着層6の厚さおよび領域をコントロールすることが困難である。このため、接着層6を構成する接着剤の染み出し(ブリード)等による基板7の汚染や、積層された第1半導体チップ1に傾きが生じる等の問題を招来する。
【0016】
特に、半導体チップを多層化する場合においては、半導体装置の高さのバラツキ、基板から最上層の半導体チップの表面までの高さのバラツキ、および最上層の半導体チップの傾き等が大きくなる為、安定した生産が困難になるという問題を招来する。すなわち、積層数が2個の場合においては、上記のバラツキおよび傾きは大きな問題とならなくとも、積層される半導体チップの数が3個、4個と増加するに従って、上記高さのバラツキおよび傾きが大きくなるため、半導体装置の安定した生産が困難になるという問題を招来する。
【0017】
また、半導体装置のパッケージを薄型化する場合には、図18に示すように、第2ボンディングワイヤー4と第1半導体チップ1との接触により、両者の絶縁性が不十分になるという問題をも招来する。
【0018】
本発明は、上記の問題を解決するためになされたもので、その目的は、半導体チップのチップサイズに関わらず積層することができる、絶縁性が確保された半導体装置およびその製造方法を提供することにある。
【0019】
【課題を解決するための手段】
本発明は、上記の課題を解決するための問題解決手段として、半導体ウェハーに絶縁層および接着層からなる2層の樹脂層を貼り付けた状態において、ダイシングにより分割した(切り出した)半導体チップを積層する方法を用いる。これにより、外形寸法が小さく、かつ絶縁性が確保された半導体装置を生産性良く製造することができる。また、上記半導体装置は、半導体チップを積層する際に、ボンディングワイヤー部を避ける必要がない。このため、そのチップサイズに関わらず半導体チップを積層することが可能となる。
【0020】
本発明の半導体装置は、上記の課題を解決するために、基板上に複数個の半導体チップが積層されており、かつ半導体チップのそれぞれに基板と反対側の面に設けられている電極端子はボンディングワイヤーにより基板に電気的に接続されている半導体装置であって、ボンディングワイヤーが接続されている半導体チップの該ボンディングワイヤー側に積層されている半導体チップの裏面に絶縁層および接着層が順次形成され、該ボンディングワイヤーが接続されている半導体チップの表面に該接着層が接着されており、上記半導体チップの電極端子が設けられている面には、絶縁性樹脂層が、少なくとも当該半導体チップとボンディングワイヤーとの間に形成されていることを特徴としている。
【0021】
上記の構成により、ボンディングワイヤーと半導体チップとが接触することを防ぐことができる。このため、複数個の半導体チップを積層してなる半導体装置の絶縁性を確保することができる。
【0022】
複数個の半導体チップが積層された半導体装置において、基板上に積層される半導体チップは、それぞれの半導体チップに設けられた電極端子を介してボンディングワイヤーにより基板と電気的に接続されている。ここで、半導体装置の絶縁性を確保するためには、ボンディングワイヤーと半導体チップとの接触を防ぐことが必要である。特に、半導体装置を薄型化するためには半導体チップ相互間の距離を小さくすることが必要となるが、この場合には、ボンディングワイヤーと半導体チップとの距離が小さくなるため、両者が接触しやすくなり、絶縁性が不十分となる恐れがある。
【0023】
そこで、ボンディングワイヤーと、該ボンディングワイヤーが接続されている半導体チップの該ボンディングワイヤー側に積層されている半導体チップとの間に絶縁層を形成することにより、両者が接触することを防止することができる。すなわち、半導体チップ上のボンディングワイヤーが接続された電極端子と、該半導体チップに積層されている半導体チップとの間に絶縁層が形成されていることにより、ボンディングワイヤーと、該ボンディングワイヤーが接続されている半導体チップに積層されている半導体チップとの接触を防ぐことができる。
【0024】
これにより、複数個の半導体チップを積層してなる半導体装置の絶縁性を確保することができる。例えば、半導体チップ相互間の距離を小さくすることにより半導体装置を薄型化した場合においても、絶縁層により半導体チップとボンディングワイヤーとの接触を防ぐことができるため、半導体装置の絶縁性を確保することができる。
【0025】
このように、基板上に複数個の半導体チップが積層された半導体装置において、ボンディングワイヤーと半導体チップとの絶縁性が不十分となることを防止することができる。すなわち、ボンディングワイヤーと半導体チップと間に形成された絶縁層により両者の接触が防止されるため、半導体装置の絶縁性を確保することができる。
【0026】
したがって、基板上に複数個の半導体チップが積層された半導体装置の絶縁性を確保することができるため、薄型化し、その外形寸法を小さくした場合においても、絶縁性の確保された信頼性の高い半導体装置を提供することが可能となる。
【0027】
本発明の半導体装置は、上記絶縁層がポリイミド系樹脂であることが好ましい。
ポリイミド系樹脂としては、耐熱性に優れており高温における塑性変形の少ない材料を選んで用いることが好ましい。ポリイミド系樹脂として、耐熱性に優れるものを用いることにより、高温における塑性変形の少ない絶縁層を形成することができる。したがって、絶縁層をポリイミド樹脂で形成することにより、高温条件下における半導体装置の絶縁性をより確実にすることができる。
【0028】
本発明の半導体装置の上記絶縁層の厚さは15μm以上30μm以下の範囲内であることが好ましい。
上記絶縁層の厚さを上記の範囲内とすることにより、絶縁性を確保しつつ半導体チップを積層してなる半導体装置を薄型化することができる。
【0029】
本発明の半導体装置の上記電極端子にはバンプが形成されており、上記ボンディングワイヤーはリバースワイヤーボンディング法を用いて接続されていることが好ましい。
【0030】
上記の構成により、積層される半導体チップ相互間の距離を小さくすることができる。すなわち、上記電極端子にバンプを形成することにより、該電極端子と上記基板とをボンディングワイヤーにより接続する方法として、リバースワイヤーボンディング法を用いることができる。このため、上記半導体チップ相互間の距離を小さくすることができる。
【0031】
つまり、上記バンプの高さは、上記の接続を行う方法としてフォワードワイヤーボンディング法を用いた場合における、ボンディングワイヤーの該ボンディングワイヤーが上記電極端子を介して接続されている半導体チップの面からの高さよりも小さくすることができる。そして、リバースワイヤーボンディング法を用いることにより、ボンディングワイヤーをより確実に接続することができる。
【0032】
したがって、積層される半導体チップ相互間の距離を小さくすることができるため、複数個の半導体チップを積層してなる半導体装置を容易に薄型化することが可能となる。また、ボンディングワイヤーをより確実に接続することができるため、より信頼性の高い半導体装置を提供することができる。
なお、リバースワイヤーボンディング法とは、ボンディングワイヤーと基板とを接続した後に半導体チップとボンディングワイヤーとを接続する方法をいい、その逆の順番で接続を行う方法をフォワードワイヤーボンディング法という。
【0033】
本発明の半導体装置は、上記基板に積層された上記複数個の半導体チップおよび上記ボンディングワイヤーが封止樹脂により封止されており、かつ上記基板の上記複数個の半導体チップが積層された面と反対側の面に外部端子が形成されていることが好ましい。
これにより、封止樹脂により半導体チップおよびボンディングワイヤーを保護することが可能となる。また外部端子により、容易に半導体装置と外部とを電気的に接続することができる。
【0034】
本発明の半導体装置は、上記複数個の半導体チップ相互間に接着層が形成されている
記の接着層を用いて上記複数個の半導体チップを接着することにより、半導体チップを容易に積層することができる。
また、上記半導体チップのチップサイズと、上記絶縁層および上記接着層のサイズとは、同一であってもよい。
【0035】
本発明の半導体装置の上記接着層は上記絶縁層と上記基板側の上記半導体チップとの間に形成されていることが好ましい。
上記の構成により、上記絶縁層と上記基板側の上記半導体チップとの間の上記ボンディングワイヤーを上記接着層により保護することが可能となる。
【0036】
本発明の半導体装置の上記接着層はエポキシ系樹脂であることが好ましい。
エポキシ系樹脂は、加熱することにより固体から液体に溶融しその後硬化する熱硬化性樹脂であるため、半導体チップを接着した後に硬化して上記ボンディングワイヤーを保護することができる。
【0037】
本発明の半導体装置の上記接着層の厚さは、上記ボンディングワイヤーの該ボンディングワイヤーが上記電極端子を介して接続されている上記半導体チップの面からの高さより大きいことが好ましい。これにより、上記ボンディングワイヤーと該ボンディングワイヤーが接続された半導体チップに積層されている半導体チップとが接触することを防ぐことができる。したがって、上記積層されている半導体チップとの接触により上記ボンディングワイヤーが損傷することを確実に防止することができる。
【0038】
本発明の半導体装置の上記半導体チップの電極端子が設けられている面の該電極端子を除いた領域には絶縁性樹脂層が形成されていることが好ましい。
これにより、上記ボンディングワイヤーと、該ボンディングワイヤーが上記電極端子を介して接続されている上記半導体チップとの接触を防止することができる。すなわち、上記半導体チップの電極端子が設けられている面は、電極端子を除いて絶縁性樹脂層により被覆されているため、上記ボンディングワイヤーと上記半導体チップとが接触することを防止することができる。
【0039】
本発明の半導体装置は、絶縁層と接着層とからなるシートを、半導体チップが分割される前のウェハーに、該シートの絶縁層側が該ウェハーに接するように貼り付けるシート貼り付け工程と、上記シートが貼り付けられたウェハーをダイシングにより半導体チップに分割する分割工程と、上記接着層により、該接着層の貼り付けられた半導体チップを、ボンディングワイヤーにより基板と電気的に接続されている半導体チップに接着する接着工程とを含む方法により製造することができる。
【0040】
また、本発明の半導体装置は、絶縁層と接着層とからなるシートを、半導体チップが分割される前のウェハーに、該シートの絶縁層側が該ウェハーに接するように貼り付けるシート貼り付け工程と、上記シートが貼り付けられたウェハーをダイシングにより半導体チップに分割する分割工程と、上記接着層により、該接着層の貼り付けられた半導体チップを、ボンディングワイヤーにより基板と電気的に接続されている半導体チップに接着する接着工程とを含む方法により製造することができる。
【0041】
上記の方法により、本発明の半導体装置を容易かつ確実に製造することが可能となる。すなわち、半導体チップに分割する分割工程において絶縁層および接着層を半導体チップと同時に切り出すことができる。すなわち、これらを1度に切り出すことができる。このため、半導体チップのチップサイズと同じサイズの絶縁層および接着層を形成することが可能となる。
【0042】
したがって、接着層の接着領域、接着量、厚さのコントロールを極めて容易に行うことが可能となり、本発明の半導体装置を容易かつ確実に製造することができる。なお、本発明において「チップサイズ」とは、半導体チップの基板または他の半導体チップに面する面の縦、横の外形サイズをいう。
【0043】
【発明の実施の形態】
本発明の実施の一形態について図1ないし図12に基づいて説明すれば、以下のとおりである。なお、本発明は、これにより何ら限定されるものではない。
【0044】
図1〜図4は、本実施の形態の半導体装置の構成を示す説明図である。
【0045】
2個の半導体チップを積層してなる半導体装置を図1に示す。同図に示すように、本実施の形態の半導体装置は、第1半導体チップ1、第2半導体チップ2、第1ボンディングワイヤー3、第2ボンディングワイヤー4、絶縁層5、接着層6、基板7、接着剤層8および電極端子21を備えてなるものである。なお、本実施の形態においては、基板7上に積層されている半導体チップを区別しない場合には、単に半導体チップと表すこととする。
【0046】
本実施の形態の半導体装置を構成する基板7上には、接着剤層8を介して第2半導体チップ2が接着されており、第2半導体チップ2の基板7と反対側の面には、接着層6により絶縁層5を介して第1半導体チップ1が接着されている。第1ボンディングワイヤー3は、第1半導体チップ1の電極端子21と基板7とを電気的に接続するものであり、第2ボンディングワイヤー4は第2半導体チップ2の電極端子21と基板7とを電気的に接続するものである。なお、電極端子21は、第1半導体チップ1および第2半導体チップ2の基板7とは反対側の面に設けられている。
【0047】
本実施の形態の半導体装置を構成する半導体チップの種類は特に限定されず、任意のものを使用することができる。複数個の半導体チップとしては、例えば、その外形が同じものの組み合わせや、積層された場合に、半導体チップに設けられた電極端子が、該半導体チップに積層される他の半導体チップと重なるものの組み合わせを好適に用いることができる。図1〜図4には、同じ外形の半導体チップを積層して構成されている半導体装置を示している。
【0048】
接着層6の厚さが、第2ボンディングワイヤー4の第2半導体チップ2の電極端子21が設けられている面からの高さBよりも小さい半導体装置を図2に示す。同図に示すように、本実施の形態の半導体装置は第1半導体チップ1と第2ボンディングワイヤー4との間に介在している絶縁層5により、両者の接触を防ぐことができる。すなわち、絶縁層5により半導体装置の絶縁性を確保することができる。
【0049】
4個の半導体チップが積層されて搭載されている半導体装置を図3に示す。同図に示すように、該半導体装置には、基板7の側から順に第2半導体チップ2、第1半導体チップ1、第3半導体チップ18、第4半導体チップ20が積層されており、これら半導体チップ相互間には絶縁層5および接着層6が介在している。このように、多数の半導体チップを積層した場合においても、半導体チップ相互間に絶縁層5および接着層6が介在することにより、接着層6により各半導体チップを接着するとともに、絶縁層5によりボンディングワイヤーと半導体チップとが接触することを防ぐことができる。
【0050】
半導体チップを積層してなる半導体装置を薄型化するためには、半導体チップを接着する接着層6の厚さを薄くすることは有効であるが、半導体チップ相互間に絶縁層5が形成されていない場合には、接着層6の厚さが薄くなるに伴いボンディングワイヤーと半導体チップとが接触することとなり、半導体装置の絶縁性が確保されなくなるおそれがある。
【0051】
しかし、本実施の形態の半導体装置は、半導体チップ相互間に介在する絶縁層5により、ボンディングワイヤーと半導体チップとが接触することを防ぐことができるため、接着層6の厚さが薄くなった場合においても絶縁性を確保することができる。
【0052】
すなわち、多数の半導体チップを積層してなる半導体装置の絶縁性を確保しつつ薄型化することができる。なお、図3に示す半導体装置においては、積層される半導体チップの数を4個としたが、半導体チップの数はこれに限定されるものではなく、任意の数とすることができる。
【0053】
図4に封止樹脂により封止された半導体装置(Chip Size Package、以下CSPと略する)を示す。同図に示すように、本実施の形態の半導体装置は、封止樹脂15により封止されており、かつ基板7の半導体チップが実装された面とは反対側の面には、基板7と外部とを電気的に接続するための外部接続用端子(外部端子)16が設けられている。上記封止樹脂15としては、熱硬化性樹脂を用いることができ、具体的には、エポキシ樹脂、シリコーン樹脂等を好適に用いることができる。
【0054】
本発明の半導体装置を製造する方法について図5〜図7を用いて説明する。
【0055】
先ず、半導体チップの裏面に絶縁層および接着層を形成する方法について説明する。なお、本実施の形態においては、半導体チップの電極端子が形成される面を表面、電極端子が形成されない面を裏面と表すこととする。
【0056】
絶縁層および接着層の形成は、各種の素子が形成されて半導体チップとなる前のウェハーの状態において行われる。なお、ウェハーの状態において、その裏面を研磨しておいてもよい。これにより、絶縁層および接着層を形成する前に、ウェハーの厚さを薄くすることができるため、半導体チップさらに小型化することが可能となる。
【0057】
ウェハーの裏面に絶縁層および接着層を形成する方法としては、図5に示すように、絶縁層5と接着層6とからなる2層構造のシート22を、ウェハー9の裏面に貼付用ローラー10を用いて貼り付ける方法が挙げられる。なお、シート22は、ウェハー9の裏面に絶縁層5が接するようにして貼り付けられる。
【0058】
同図においては、絶縁層5および接着層6からなるシート22を用いたが、同様にして、シート状の絶縁層5、接着層6のそれぞれを貼り付けてもよい。すなわち、シート状の絶縁層5をウェハー裏面に貼り付けた後に、更にその上からシート状の接着層6を貼り付けることによりウェハーの裏面に絶縁層5および接着層6を形成してもよい。
【0059】
絶縁層5および接着層6は、厚さが均一なシート状の形態の材料を用いて形成されることが望ましい。これにより、厚さの均一な絶縁層5および接着層6をウェハー9の裏面に容易に形成することができる。
【0060】
絶縁層5としては、耐熱性に優れており、100℃〜200℃での塑性変形が少ない樹脂が好適に用いられる。具体的には、絶縁層5はポリイミド系の樹脂であることが好ましい。
【0061】
高温において塑性変形が大きい樹脂を用いた場合には、高温条件下において絶縁層5が塑性変形して半導体装置の絶縁性が確保できなくなる可能性がある。これに対し、耐熱性に優れる樹脂を用いることにより、高温条件下において絶縁層5が変形することを防止できるため、高温条件下における半導体装置の絶縁性を確保することができる。
【0062】
絶縁層5の厚さは、絶縁性が確保され、かつウェハー裏面に貼り付けることができるものであればよく、特に限定されないが、複数個の半導体チップを積層してなる半導体装置(パッケージ)の薄型化等を考慮すると、15μm以上30μm以下の範囲内であることが好ましい。絶縁層5の厚さを上記範囲内とすることにより、半導体装置の絶縁性を確保しつつ、半導体装置を薄型化することができる。
【0063】
また、接着層6としては、加熱により固体から液体へと溶融し、その後に硬化する熱硬化性樹脂が好ましく、その中でも特にエポキシ樹脂が好ましい。接着層6には、半導体チップ同士を接着することの他に、第2半導体チップ2の電極端子21に接続された第2ボンディングワイヤー4を封止・保護する目的もある。このことから、接着層6の厚さA(図7参照)は、第2ボンディングワイヤー4の第2半導体チップ2からの高さB(図7参照)以上であることが好ましい。
【0064】
ウェハー9の裏面に絶縁層5および接着層6を形成した後に、ダイシングブレード11を用いて半導体チップとして個片に切り出す方法を、図6を用いて説明する。同図に示すように、絶縁層5および接着層6が形成されたウェハー9を切断用固定シート12の上にのせて、ダイシングブレード11を用いて切断することにより半導体チップに切り出す。これにより、絶縁層5、接着層6およびウェハー9を一度に切断して、半導体チップに分離することができる。すなわち、ダイシングブレード11を用いて、ウェハー9を切断する際に、絶縁層5および接着層6をも同時に切断することにより、半導体チップのチップサイズと同じサイズの絶縁層5および接着層6が形成された半導体チップとすることができる。
【0065】
上述した方法を用いて半導体チップを製造することにより、接着剤を塗布して接着層を形成する方法に比較して、半導体チップの接着層の接着領域、接着剤量、およびその厚さのコントロールを極めて容易に行うことが可能となる。
【0066】
上記のようにして得られた半導体チップを基板上に積層する方法、すなわちパッケージの作製方法について、図7を用いて以下に説明する。同図に示すように、まず、接着剤を用いて第2半導体チップ2を基板7に搭載する。すなわち、第2半導体チップ2は上記接着剤により形成された接着剤層8を介して基板7に搭載されることとなる。
【0067】
上記基板7としては、例えば、ワイヤボンドターミナルを有するリードフレームや、ポリイミド、ビスマレイミド・トリアジン樹脂等で作製された有機基板等を使用することができるが、これらに限定されず、任意の基板を用いることができる。上記接着剤層8を形成する接着剤としては、例えば液状の接着剤や、シート状の接着剤等を使用することができる。また、上記接着剤は、第1半導体チップ1の全領域と基板7とを均一に接着できるものであれば、その種類は問わない。
【0068】
第2半導体チップ2を基板7に搭載した後に、基板7のワイヤーボンディングターミナル部と第2半導体チップ2の電極端子21とを第2ボンディングワイヤー4により電気的に接続する。
【0069】
その後、基板7に搭載された第2半導体チップ2に第1半導体チップ1を接着する。上記接着は、第2半導体チップ2に設けられた電極端子21上の第2ボンディングワイヤー4が接続されている部分が接着層6により覆われるようにして行う。
【0070】
上記接着を行う際には、基板7、第2半導体チップ2および第2ボンディングワイヤー4を加熱して、第1半導体チップ1の裏面に形成された接着層6を構成するエポシキ樹脂の軟化・溶融が始まる温度にしておくことが好ましい。例えば、上記接着層6を構成するエポキシ樹脂の軟化・溶融が始まる温度が100℃である場合には、基板7、第2半導体チップ2および第2ボンディングワイヤー4を加熱して100℃としておく。これにより、第1半導体チップ1と第2半導体チップ2とを接着する際に、第1半導体チップ1の裏面に形成された接着層6が軟化するため、第2ボンディングワイヤー4を損なうことなく両者を接着することが可能となる。
【0071】
その後、接着層6を構成する熱硬化性樹脂を完全に硬化させた後に、基板7のワイヤーボンディングターミナル部と第1半導体チップ1上の電極端子21とを第1ボンディングワイヤー3(図1参照)を用いて電気的に接続する。
【0072】
第1ボンディングワイヤー3および第2ボンディングワイヤー4は、図8に示すように、それぞれ、第1半導体チップ1および第2半導体チップ2の周縁部と接触することも考えられる。このため、図9に示すように、第1半導体チップ1および第2半導体チップ2の電極端子21が設けられている面には、コーティング樹脂(絶縁性樹脂層)13が形成されていることが好ましい。コーティング樹脂13は、半導体チップとボンディングワイヤーとが接触することを防止するためのものであり、例えばポリイミド等の絶縁性樹脂が用いられる。
【0073】
上述のようにして半導体チップを基板上に積層した後に、図4に示した封止樹脂15、およびハンダボールからなる外部接続用端子16を形成することにより、CSPを得ることができる。
【0074】
基板上に半導体チップを積層した場合は、ボンディングワイヤーと半導体チップとを液状樹脂を用いたポッティングにより(樹脂)封止しても良い。
【0075】
第2半導体チップ2に設けられた電極端子21と第2ボンディングワイヤー4とを接続する方法(ワイヤーボンディング法)として、電極端子21にバンプを形成した後にリバースワイヤーボンディング法を行うことは半導体装置の薄型化に有効である。これにより、接着層6の厚さA(図7参照)を薄くすることができるため、多数の半導体チップを積層してなる半導体装置の薄型化には特に有効である。
【0076】
上述したように、接着層6の厚さAは、第2ボンディングワイヤー4の第2半導体チップ2からの高さB(図7参照)よりも小さくすることもできる。リバースワイヤーボンディング法により上記接続を行うために必要なバンプの高さは、フォワードワイヤーボンディング法により接続された第2ボンディングワイヤー4の電極端子21が設けられた第2半導体チップ2の面からの高さB(図7参照)よりも小さくすることができる。
このため、電極端子21にバンプ23(図7参照)を形成して、リバースワイヤーボンディング法を行うことにより接着層6の厚さを薄くすることができる。
【0077】
例えば、上記バンプをその高さが40μmとなるように形成し、第1半導体チップ1の絶縁層5の厚さを25μm、接着層6の厚さを50μmとした場合、絶縁層5と接着層6とからなるチップ積層部位の厚さは75μmである。これに対して、フォワードワイヤーボンディング法を採用した場合には、ボンディングワイヤーの該ボンディングワイヤーが接続された半導体チップの面からの高さを小さくすることが困難であるため、上記チップ積層部位の厚さは約130〜160μm程度となる。
【0078】
すなわち、電極端子21と第2ボンディングワイヤー4とを接続する方法としてリバースワイヤーボンディング法を用いることにより、上記チップ積層部位を薄くできるため、半導体チップの多積層化・半導体装置の薄型化に有利である。従って、従来のものよりも薄く、絶縁性等が確保された信頼性の高い半導体チップの積層を実現することが可能となる。
【0079】
なお、リバースワイヤーボンディング法とは、基板とボンディングワイヤーとを接続した後に、半導体チップとボンディングワイヤーとを接続する方法をいい、その逆の順番で接続を行う方法をフォワードワイヤーボンディング法という。リバースワイヤーボンディング法を行う場合は、半導体チップに設けられた電極端子上に金バンプを形成し、最初にボンディングワイヤーと基板との接続を行い、その後に上記ボンディングワイヤーと上記金バンプとの接続を行う。
【0080】
本実施の形態の半導体装置は、絶縁層により半導体チップとボンディングワイヤーとの絶縁性が十分に確保されていることから、積層される半導体チップのチップサイズは制約されない。このため、図10に示すように、第6半導体チップ32の基板7とは反対側の面に第6半導体チップ32よりもチップサイズの大きい第5半導体チップ31を積層することも可能である。
【0081】
本実施の形態の半導体装置は、半導体チップに設けられている電極端子のボンディングワイヤーが接続された部位に半導体チップを積層することが可能であるため、例えば、積層される複数個の半導体チップを、図11または図12に示す配置(レイアウト)となるように組み合わせることも可能である。第6半導体チップ32を第5半導体チップ31の上に積層するよりも、同図に示した配置とすることにより、第6半導体チップ32と基板7(図10参照)とを接続する第2ボンディングワイヤー4のワイヤー長が短くなるという利点がある。
【0082】
特に、図11に示すように、基板7(図10参照)に搭載されている第6半導体チップ32に、第6半導体チップ32よりも大きな第5半導体チップ31を、第5半導体チップ31と基板7との間に第2ボンディングワイヤー4が位置するように接着することにより、第5半導体チップ31と基板7との間の空間を有効に利用できる。このため、半導体装置をさらに小型化することができる。
【0083】
また、図12に示すように、基板7(図10参照)に搭載されている第8半導体チップ42に、第8半導体チップ42とはチップサイズの異なる第7半導体チップ41を、第7半導体チップ41と基板7との間に第2ボンディングワイヤー4の一部が位置するように接着することにより、第7半導体チップ41と基板7との間の空間を有効に利用できる。これにより、半導体装置を小型化することができる。
【0084】
以上のように、本実施の形態の半導体装置は、積層される半導体チップのチップサイズに制約を設けることなく、例えば同じチップサイズの複数個の半導体チップを積層することができる。このためより薄く、より信頼性に優れた、積層構造を有する半導体装置を提供することができる。
【0085】
本発明の半導体装置は、それぞれの主面上に複数個の電極端子を有した複数個の半導体チップが基板上に積層され、電極端子と基板はボンディングワイヤーで電気的に接続された半導体装置において、任意の位置の上下の半導体チップの下層の半導体チップと上層の半導体チップ間は下層のチップ、接着層の樹脂、絶縁層の樹脂層、上層の半導体チップの順で、少なくとも下層の半導体チップのボンディングワイヤーで接続された電極端子の一部の上には上層の半導体チップが接着されている構成を有する第1半導体装置として構成されていてもよい。
【0086】
上記第1半導体装置は、下層の半導体チップの電極端子にはバンプが形成されており、下層の半導体チップと基板とを接続するボンディングワイヤーは、リバースワイヤーボンディング法で接続されたワイヤーであるものとして構成されていてもよい。
【0087】
上記第1半導体装置は、基板の一面に接続された半導体チップとボンディングワイヤーは樹脂で封止され、基板のその反対面側には外部接続端子が形成されているものとして構成されていてもよい。
【0088】
上記第1半導体装置は、絶縁層はポリイミド系樹脂で、接着層がエポキシ系樹脂であるものとして構成されていてもよい。
【0089】
上記第1半導体装置は、絶縁層の厚さは15μm以上30μm以下の範囲内であるものとして構成されていてもよい。
【0090】
上記第1半導体装置は、下層に位置する半導体チップの主面上、特に電極端子部からチップ端は絶縁性の樹脂で被覆されているものとして構成されていてもよい。
【0091】
上記第1半導体装置は、下層に配置される半導体チップの電極端子部は開口されている絶縁性の樹脂で被覆されているものとして構成されていてもよい。
【0092】
本発明の半導体装置の製造方法は、半導体チップが分割される前のウェハー状態において、ウェハー裏面に絶縁性の樹脂層と接着性の樹脂層の2層からなるシートをウェハー裏面に絶縁性の樹脂層側を貼り付けダイシングにより、半導体チップに分割する工程と、上記分割された半導体チップをボンディングワイヤーにより基板と電気的に接続されている半導体チップの上に接着する工程を有するものとして構成されていてもよい。
【0093】
本発明の半導体装置の製造方法は、半導体チップが分割される前のウェハー状態において、ウェハー裏面にシート状の絶縁性の樹脂層を貼り付け、続いてシート状の接着性の樹脂層を貼り付けダイシングにより、半導体チップに分割する工程と、上記分割された半導体チップをボンディングワイヤーにより基板と電気的に接続されている半導体チップの上に接着する工程を有するものであってもよい。
【0094】
【発明の効果】
本発明の半導体装置は、以上のように、ボンディングワイヤーと、該ボンディングワイヤーが接続されている半導体チップの該ボンディングワイヤー側に積層されている半導体チップとの間に絶縁層が形成されている構成である。
【0095】
それゆえ、例えば、複数個の半導体チップを積層した半導体装置を薄型化し、その外形寸法を小さくした場合においても、ボンディングワイヤーと半導体チップとが接触することを防ぐことができる。これにより、絶縁性の確保された信頼性の高い複数個の半導体チップを積層してなる半導体装置を提供することができるという効果を奏する。
【0096】
本発明の半導体装置は、以上のように、上記絶縁層がポリイミド系樹脂であることが好ましい。
【0097】
高温における塑性変形の少ないポリイミド系樹脂を選んで用いることにより、高温条件下における半導体装置の絶縁性をより確実にすることができるという効果を奏する。
【0098】
本発明の半導体装置は、以上のように、上記絶縁層の厚さは15μm以上30μm以下の範囲内であることが好ましい。
【0099】
これにより、絶縁性を確保しつつ、基板上に半導体チップを積層してなる半導体装置を薄型化することができるという効果を奏する。
【0100】
本発明の半導体装置は、以上のように、上記電極端子にはバンプが形成されており、上記ボンディングワイヤーはリバースワイヤーボンディング法を用いて接続されていることが好ましい。
【0101】
上記電極端子にバンプが形成され、該電極端子と上記基板とがリバースワイヤーボンディング法を用いて接続されていることにより、上記半導体チップ相互間の距離を小さくすること、および上記接続をより確実にすることができる。これにより、複数個の半導体チップを積層してなる半導体装置を容易に薄型化すること、およびその信頼性を向上させることができるという効果を奏する。
【0102】
本発明の半導体装置は、以上のように、上記基板に積層された上記複数個の半導体チップおよび上記ボンディングワイヤーが封止樹脂により封止されており、かつ上記基板の上記複数個の半導体チップが積層された面と反対側の面に外部端子が形成されていることが好ましい。
【0103】
これにより、半導体装置と外部とを電気的に接続することができる、封止樹脂により保護された半導体装置を提供することができるという効果を奏する。
【0104】
本発明の半導体装置は、以上のように、上記複数個の半導体チップ相互間に接着層が形成されていることが好ましい。
【0105】
これにより、上記の接着層を用いて上記複数個の半導体チップを接着して半導体チップを容易に積層することができるという効果を奏する。
【0106】
本発明の半導体装置は、以上のように、上記接着層は上記絶縁層と上記基板側の上記半導体チップとの間に形成されていることが好ましい。
【0107】
これにより、上記ボンディングワイヤーを上記接着層により保護することができるという効果を奏する。
【0108】
本発明の半導体装置は、以上のように、上記接着層はエポキシ系樹脂により形成されていることが好ましい。
【0109】
エポキシ系樹脂は、加熱により固体から液体に溶融しその後硬化する熱硬化性樹脂であるため、半導体チップを接着した後に硬化して上記ボンディングワイヤーを保護することができるという効果を奏する。
【0110】
本発明の半導体装置は、以上のように、上記接着層の厚さは、上記ボンディングワイヤーの該ボンディングワイヤーが上記電極端子を介して接続されている上記半導体チップの面からの高さよりも大きいことが好ましい。
【0111】
これにより、上記ボンディングワイヤーと上記絶縁層とが接触することを防ぐことができる。したがって、上記半導体チップとの接触による上記ボンディングワイヤーの損傷を確実に防止することができるという効果を奏する。
【0112】
本発明の半導体装置は、以上のように、上記半導体チップの電極端子が設けられている面の該電極端子を除いた領域には絶縁性樹脂層が形成されていることが好ましい。
【0113】
これにより、上記ボンディングワイヤーと、上記半導体チップとの接触を防止することができるという効果を奏する。
【0114】
本発明の半導体装置の製造方法は、以上のように、絶縁層と接着層とからなるシートを、半導体チップが分割される前のウェハーに、該シートの絶縁層側が該ウェハーに接するように貼り付けるシート貼り付け工程と、上記シートが貼り付けられたウェハーをダイシングにより半導体チップに分割する分割工程と、上記接着層により、該接着層の貼り付けられた半導体チップを、ボンディングワイヤーにより基板と電気的に接続されている半導体チップに接着する接着工程とを含む構成である。
【0115】
本発明の半導体装置の製造方法は、以上のように、絶縁層と接着層とからなるシートを、半導体チップが分割される前のウェハーに、該シートの絶縁層側が該ウェハーに接するように貼り付けるシート貼り付け工程と、上記シートが貼り付けられたウェハーをダイシングにより半導体チップに分割する分割工程と、上記接着層により、該接着層の貼り付けられた半導体チップを、ボンディングワイヤーにより基板と電気的に接続されている半導体チップに接着する接着工程とを含む構成である。
【0116】
それゆえ、半導体チップに分割する分割工程において、絶縁層および接着層と半導体チップとを1度に切り出すことにより、半導体チップのチップサイズと同じサイズの絶縁層および接着層を形成することができる。このため、接着層の接着領域、接着量、接着層厚さのコントロールを極めて容易に行うことが可能となり、本発明の半導体装置を容易かつ確実に製造することができるという効果を奏する。
【図面の簡単な説明】
【図1】本発明の一実施の形態を示す半導体装置の断面図である。
【図2】本発明の他の実施の形態を示すボンディングワイヤーがフォワードワイヤーボンディング法を用いて接続されている半導体装置の断面図である。
【図3】本発明のさらに他の実施の形態を示す4個の半導体チップを積層してなる半導体装置の断面図である。
【図4】本発明の他の実施の形態を示す封止樹脂により封止してなる半導体装置の断面図である。
【図5】本発明の半導体装置の製造方法におけるシート貼り付け工程を説明する斜視図である。
【図6】本発明の半導体装置の製造方法における分割工程を説明する断面図である。
【図7】本発明の半導体装置の製造方法における接着工程を説明する断面図である。
【図8】本発明の他の実施の形態を示す半導体装置の断面図である。
【図9】本発明の他の実施の形態を示す半導体チップの電極端子が設けられている面の電極端子を除いた領域には絶縁性樹脂層が形成されている半導体装置の断面図である。
【図10】本発明の半導体装置を構成する半導体チップの組み合わせの例を説明する断面図である。
【図11】本発明の半導体装置を構成する半導体チップの組み合わせの例を説明する平面図である。
【図12】本発明の半導体装置を構成する半導体チップの組み合わせの他の例を説明する平面図である。
【図13】積層される半導体チップの間にスペーサーが封入された構造の従来の半導体装置を説明する断面図である。
【図14】積層される半導体チップの間にスペーサーが封入された構造の従来の半導体装置が薄型化された場合を説明する断面図である。
【図15】半導体チップの周縁部が中央部に対して薄肉に形成された、段差を有する構造の従来の半導体装置を説明する断面図である。
【図16】従来の半導体チップの周縁部が中央部に対して薄肉に形成された、段差を有する構造の半導体装置が薄型化された場合を説明する断面図である。
【図17】半導体チップ相互間に接着層を介在させて積層してなる構造の従来の半導体装置を説明する断面図である。
【図18】半導体チップ相互間に接着層を介在させて積層してなる構造の従来の半導体装置が薄型化された場合を説明する断面図である。
【符号の説明】
1 第1半導体チップ
2 第2半導体チップ
3 第1ボンディングワイヤー
4 第2ボンディングワイヤー
5 絶縁層
6 接着層
7 基板
13 コーティング樹脂(絶縁性樹脂層)
15 封止樹脂
16 外部接続用端子(外部端子)
18 第3半導体チップ
20 第4半導体チップ
21 電極端子
22 シート
23 バンプ
31 第5半導体チップ
32 第6半導体チップ
41 第7半導体チップ
42 第8半導体チップ
51 第9半導体チップ

Claims (11)

  1. 基板上に複数個の半導体チップが積層されており、かつ半導体チップのそれぞれに基板と反対側の面に設けられている電極端子はボンディングワイヤーにより基板に電気的に接続されている半導体装置であって
    ンディングワイヤーが接続されている半導体チップの該ボンディングワイヤー側に積層されている半導体チップの裏面に絶縁層および接着層が順次形成され、該ボンディングワイヤーが接続されている半導体チップの表面に該接着層が接着されており、
    上記半導体チップの電極端子が設けられている面には、絶縁性樹脂層が、少なくとも当該半導体チップとボンディングワイヤーとの間に形成されていることを特徴とする半導体装置。
  2. 上記絶縁層がポリイミド系樹脂であることを特徴とする請求項1に記載の半導体装置。
  3. 上記絶縁層の厚さは15μm以上30μm以下の範囲内であることを特徴とする請求項1または2に記載の半導体装置。
  4. 上記電極端子にはバンプが形成されており、上記ボンディングワイヤーはリバースワイヤーボンディング法を用いて接続されていることを特徴とする請求項1、2または3に記載の半導体装置。
  5. 上記基板に積層された上記複数個の半導体チップおよび上記ボンディングワイヤーが封止樹脂により封止されており、かつ上記基板の上記複数個の半導体チップが積層された面と反対側の面に外部端子が形成されていることを特徴とする請求項1〜4のいずれか1項に記載の半導体装置。
  6. 上記半導体チップのチップサイズと、上記絶縁層および上記接着層のサイズとは、同一であることを特徴とする請求項1〜5のいずれか1項に記載の半導体装置。
  7. 上記接着層はエポキシ系樹脂であることを特徴とする請求項1〜6のいずれか1項に記載の半導体装置。
  8. 上記接着層の厚さは、上記ボンディングワイヤーの該ボンディングワイヤーが上記電極端子に接続されている上記半導体チップの面からの高さより大きいことを特徴とする請求項1〜7のいずれか1項に記載の半導体装置。
  9. 上記半導体チップの上記電極端子が設けられている面の該電極端子を除いた領域には絶縁性樹脂層が形成されていることを特徴とする請求項1〜8のいずれか1項に記載の半導体装置。
  10. 請求項1〜9のいずれか1項に記載の半導体装置の製造方法であって、
    絶縁層と接着層とからなるシートを、半導体チップが分割される前のウェハーの裏面に、該シートの絶縁層側が該ウェハーに接するように貼り付けるシート貼り付け工程と、
    上記シートが貼り付けられたウェハーをダイシングにより半導体チップに分割する分割工程と、
    上記接着層により、該接着層の貼り付けられた半導体チップを、ボンディングワイヤーにより基板と電気的に接続されている半導体チップに接着する接着工程とを含むことを特徴とする半導体装置の製造方法。
  11. 請求項1〜9のいずれか1項に記載の半導体装置の製造方法であって、
    絶縁層からなる絶縁層シートを半導体チップが分割される前のウェハーの裏面に貼り付ける絶縁層貼り付け工程と、
    上記絶縁層貼り付け工程の後に、接着層からなる接着層シートを上記ウェハーの上記絶縁層シートが貼り付けられた面に貼り付ける接着層貼り付け工程と、
    上記絶縁層シートおよび接着層シートが貼り付けられたウェハーをダイシングにより半導体チップに分割する分割工程と、
    上記接着層により、該接着層の貼り付けられた半導体チップを、ボンディングワイヤーにより基板と電気的に接続されている半導体チップに接着する接着工程とを含むことを特徴とする半導体装置の製造方法。
JP2001016420A 2000-11-13 2001-01-24 半導体装置および半導体装置の製造方法 Expired - Lifetime JP3913481B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2001016420A JP3913481B2 (ja) 2001-01-24 2001-01-24 半導体装置および半導体装置の製造方法
TW091100496A TW544902B (en) 2001-01-24 2002-01-15 Semiconductor device and manufacture the same
US10/044,973 US6657290B2 (en) 2001-01-24 2002-01-15 Semiconductor device having insulation layer and adhesion layer between chip lamination
KR10-2002-0004305A KR100461220B1 (ko) 2001-01-24 2002-01-24 반도체 장치 및 그의 제조방법
US11/303,118 US7317240B2 (en) 2000-11-13 2005-12-16 Redundant interconnect high current bipolar device and method of forming the device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001016420A JP3913481B2 (ja) 2001-01-24 2001-01-24 半導体装置および半導体装置の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2006350679A Division JP4527105B2 (ja) 2006-12-26 2006-12-26 半導体装置

Publications (2)

Publication Number Publication Date
JP2002222913A JP2002222913A (ja) 2002-08-09
JP3913481B2 true JP3913481B2 (ja) 2007-05-09

Family

ID=18882797

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001016420A Expired - Lifetime JP3913481B2 (ja) 2000-11-13 2001-01-24 半導体装置および半導体装置の製造方法

Country Status (4)

Country Link
US (1) US6657290B2 (ja)
JP (1) JP3913481B2 (ja)
KR (1) KR100461220B1 (ja)
TW (1) TW544902B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9212298B2 (en) 2012-03-08 2015-12-15 Hitachi Chemical Company, Ltd. Adhesive sheet and method for manufacturing semiconductor device

Families Citing this family (117)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI299748B (en) * 2000-02-15 2008-08-11 Hitachi Chemical Co Ltd Adhesive composition, its manufacturing method, and adhesive film, substrate for carrying a semiconductor device and semiconductor device using such adhesive composition
KR100401020B1 (ko) 2001-03-09 2003-10-08 앰코 테크놀로지 코리아 주식회사 반도체칩의 스택킹 구조 및 이를 이용한 반도체패키지
JP2002359346A (ja) * 2001-05-30 2002-12-13 Sharp Corp 半導体装置および半導体チップの積層方法
JP4633971B2 (ja) * 2001-07-11 2011-02-16 ルネサスエレクトロニクス株式会社 半導体装置
US7518223B2 (en) * 2001-08-24 2009-04-14 Micron Technology, Inc. Semiconductor devices and semiconductor device assemblies including a nonconfluent spacer layer
US20030042615A1 (en) * 2001-08-30 2003-03-06 Tongbi Jiang Stacked microelectronic devices and methods of fabricating same
JP2003197856A (ja) * 2001-12-28 2003-07-11 Oki Electric Ind Co Ltd 半導体装置
US6982485B1 (en) * 2002-02-13 2006-01-03 Amkor Technology, Inc. Stacking structure for semiconductor chips and a semiconductor package using it
US6867500B2 (en) * 2002-04-08 2005-03-15 Micron Technology, Inc. Multi-chip module and methods
US6809416B1 (en) * 2002-05-28 2004-10-26 Intersil Corporation Package for integrated circuit with thermal vias and method thereof
US7053476B2 (en) * 2002-09-17 2006-05-30 Chippac, Inc. Semiconductor multi-package module having package stacked over die-down flip chip ball grid array package and having wire bond interconnect between stacked packages
US7064426B2 (en) * 2002-09-17 2006-06-20 Chippac, Inc. Semiconductor multi-package module having wire bond interconnect between stacked packages
US20040061213A1 (en) * 2002-09-17 2004-04-01 Chippac, Inc. Semiconductor multi-package module having package stacked over die-up flip chip ball grid array package and having wire bond interconnect between stacked packages
TWI322448B (en) * 2002-10-08 2010-03-21 Chippac Inc Semiconductor stacked multi-package module having inverted second package
US7034387B2 (en) 2003-04-04 2006-04-25 Chippac, Inc. Semiconductor multipackage module including processor and memory package assemblies
ITMI20022767A1 (it) * 2002-12-24 2004-06-25 St Microelectronics Srl Processo per realizzare un dispositivo a semiconduttore
JP3689694B2 (ja) * 2002-12-27 2005-08-31 松下電器産業株式会社 半導体装置及びその製造方法
JP4175138B2 (ja) * 2003-02-21 2008-11-05 日本電気株式会社 半導体装置
JP2004296897A (ja) * 2003-03-27 2004-10-21 Seiko Epson Corp 半導体装置、電子デバイス、電子機器および半導体装置の製造方法
KR20040087501A (ko) * 2003-04-08 2004-10-14 삼성전자주식회사 센터 패드 반도체 칩의 패키지 및 그 제조방법
JP2004312008A (ja) * 2003-04-08 2004-11-04 Samsung Electronics Co Ltd 半導体マルチチップパッケージ及びその製造方法
JP4705748B2 (ja) * 2003-05-30 2011-06-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP3693057B2 (ja) * 2003-07-04 2005-09-07 セイコーエプソン株式会社 半導体装置の製造方法
JP3718205B2 (ja) * 2003-07-04 2005-11-24 松下電器産業株式会社 チップ積層型半導体装置およびその製造方法
DE10342768A1 (de) * 2003-09-16 2005-04-21 Disco Hi Tec Europ Gmbh Chip sowie Verfahren zu dessen Herstellung
US8970049B2 (en) 2003-12-17 2015-03-03 Chippac, Inc. Multiple chip package module having inverted package stacked over die
US7268884B2 (en) * 2003-12-23 2007-09-11 Optoplan As Wavelength reference system for optical measurements
JP4103796B2 (ja) * 2003-12-25 2008-06-18 沖電気工業株式会社 半導体チップパッケージ及びマルチチップパッケージ
JP4406300B2 (ja) 2004-02-13 2010-01-27 株式会社東芝 半導体装置及びその製造方法
US20050205981A1 (en) * 2004-03-18 2005-09-22 Kabushiki Kaisha Toshiba Stacked electronic part
TWI360153B (en) 2004-04-20 2012-03-11 Hitachi Chemical Co Ltd Adhesive sheet, semiconductor device, and producti
JP4816871B2 (ja) * 2004-04-20 2011-11-16 日立化成工業株式会社 接着シート、半導体装置、及び半導体装置の製造方法
JP2005327789A (ja) * 2004-05-12 2005-11-24 Sharp Corp ダイシング・ダイボンド兼用粘接着シートおよびこれを用いた半導体装置の製造方法
US7629695B2 (en) 2004-05-20 2009-12-08 Kabushiki Kaisha Toshiba Stacked electronic component and manufacturing method thereof
US20050258545A1 (en) * 2004-05-24 2005-11-24 Chippac, Inc. Multiple die package with adhesive/spacer structure and insulated die surface
WO2005117092A2 (en) * 2004-05-24 2005-12-08 Chippac, Inc. Stacked semiconductor package having adhesive/spacer structure and insulation
US8552551B2 (en) * 2004-05-24 2013-10-08 Chippac, Inc. Adhesive/spacer island structure for stacking over wire bonded die
US20050258527A1 (en) 2004-05-24 2005-11-24 Chippac, Inc. Adhesive/spacer island structure for multiple die package
US20050269692A1 (en) * 2004-05-24 2005-12-08 Chippac, Inc Stacked semiconductor package having adhesive/spacer structure and insulation
US7253511B2 (en) 2004-07-13 2007-08-07 Chippac, Inc. Semiconductor multipackage module including die and inverted land grid array package stacked over ball grid array package
JP2006128169A (ja) * 2004-10-26 2006-05-18 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
EP1688997B1 (de) 2005-02-02 2014-04-16 Infineon Technologies AG Elektronisches Bauteil mit gestapelten Halbleiterchips
JP4494240B2 (ja) * 2005-02-03 2010-06-30 富士通マイクロエレクトロニクス株式会社 樹脂封止型半導体装置
JP4594777B2 (ja) * 2005-03-28 2010-12-08 株式会社東芝 積層型電子部品の製造方法
TW200727446A (en) 2005-03-28 2007-07-16 Toshiba Kk Stack type semiconductor device manufacturing method and stack type electronic component manufacturing method
JP4612450B2 (ja) * 2005-03-28 2011-01-12 株式会社東芝 積層型半導体装置の製造方法
TWI442520B (zh) 2005-03-31 2014-06-21 史達特司奇帕克有限公司 具有晶片尺寸型封裝及第二基底及在上側與下側包含暴露基底表面之半導體組件
WO2006105514A2 (en) 2005-03-31 2006-10-05 Stats Chippac Ltd. Semiconductor stacked package assembly having exposed substrate surfaces on upper and lower sides
US7364945B2 (en) * 2005-03-31 2008-04-29 Stats Chippac Ltd. Method of mounting an integrated circuit package in an encapsulant cavity
US7163839B2 (en) * 2005-04-27 2007-01-16 Spansion Llc Multi-chip module and method of manufacture
US7354800B2 (en) * 2005-04-29 2008-04-08 Stats Chippac Ltd. Method of fabricating a stacked integrated circuit package system
US7429786B2 (en) 2005-04-29 2008-09-30 Stats Chippac Ltd. Semiconductor package including second substrate and having exposed substrate surfaces on upper and lower sides
US8586413B2 (en) * 2005-05-04 2013-11-19 Spansion Llc Multi-chip module having a support structure and method of manufacture
US7582960B2 (en) 2005-05-05 2009-09-01 Stats Chippac Ltd. Multiple chip package module including die stacked over encapsulated package
US7394148B2 (en) 2005-06-20 2008-07-01 Stats Chippac Ltd. Module having stacked chip scale semiconductor packages
JP2007035865A (ja) * 2005-07-26 2007-02-08 Toshiba Corp 半導体パッケージとその製造方法
KR100698527B1 (ko) 2005-08-11 2007-03-22 삼성전자주식회사 금속 범프를 이용한 기둥 범프를 구비하는 칩 적층 패키지및 그의 제조방법
JP4668001B2 (ja) * 2005-08-18 2011-04-13 リンテック株式会社 ダイシング・ダイボンド兼用シートおよびこれを用いた半導体装置の製造方法
CN100570871C (zh) 2005-08-24 2009-12-16 富士通微电子株式会社 半导体器件及其制造方法
US7768125B2 (en) 2006-01-04 2010-08-03 Stats Chippac Ltd. Multi-chip package system
US7456088B2 (en) 2006-01-04 2008-11-25 Stats Chippac Ltd. Integrated circuit package system including stacked die
JP4621595B2 (ja) * 2006-01-11 2011-01-26 株式会社東芝 半導体装置の製造方法
US8012867B2 (en) * 2006-01-31 2011-09-06 Stats Chippac Ltd Wafer level chip scale package system
WO2007089229A1 (en) * 2006-02-01 2007-08-09 Designer Molecules, Inc. Semiconductor die assembly
US7750482B2 (en) 2006-02-09 2010-07-06 Stats Chippac Ltd. Integrated circuit package system including zero fillet resin
US8704349B2 (en) 2006-02-14 2014-04-22 Stats Chippac Ltd. Integrated circuit package system with exposed interconnects
KR100755127B1 (ko) * 2006-02-14 2007-09-04 엘에스전선 주식회사 다이 접착용 필름, 이를 이용한 반도체 칩 패키징 방법 및 반도체 칩 패키지
US20080237824A1 (en) * 2006-02-17 2008-10-02 Amkor Technology, Inc. Stacked electronic component package having single-sided film spacer
US7675180B1 (en) * 2006-02-17 2010-03-09 Amkor Technology, Inc. Stacked electronic component package having film-on-wire spacer
SG135066A1 (en) 2006-02-20 2007-09-28 Micron Technology Inc Semiconductor device assemblies including face-to-face semiconductor dice, systems including such assemblies, and methods for fabricating such assemblies
JP2007242684A (ja) * 2006-03-06 2007-09-20 Disco Abrasive Syst Ltd 積層型半導体装置及びデバイスの積層方法
JP4881044B2 (ja) 2006-03-16 2012-02-22 株式会社東芝 積層型半導体装置の製造方法
US7638880B2 (en) * 2006-03-17 2009-12-29 Chipmos Technologies Inc. Chip package
US20080308914A1 (en) * 2006-03-17 2008-12-18 Chipmos Technologies Inc. Chip package
US20080308915A1 (en) * 2006-03-17 2008-12-18 Chipmos Technologies Inc. Chip package
US7443037B2 (en) * 2006-04-01 2008-10-28 Stats Chippac Ltd. Stacked integrated circuit package system with connection protection
JP2007288003A (ja) * 2006-04-18 2007-11-01 Sharp Corp 半導体装置
US7633144B1 (en) 2006-05-24 2009-12-15 Amkor Technology, Inc. Semiconductor package
US8659175B2 (en) * 2006-06-12 2014-02-25 Stats Chippac Ltd. Integrated circuit package system with offset stack
JP5234703B2 (ja) * 2006-06-21 2013-07-10 株式会社日立超エル・エス・アイ・システムズ 半導体装置の製造方法
US20080054429A1 (en) * 2006-08-25 2008-03-06 Bolken Todd O Spacers for separating components of semiconductor device assemblies, semiconductor device assemblies and systems including spacers and methods of making spacers
US20080128879A1 (en) * 2006-12-01 2008-06-05 Hem Takiar Film-on-wire bond semiconductor device
US20080131998A1 (en) * 2006-12-01 2008-06-05 Hem Takiar Method of fabricating a film-on-wire bond semiconductor device
JP4527105B2 (ja) * 2006-12-26 2010-08-18 シャープ株式会社 半導体装置
KR100829613B1 (ko) * 2007-01-08 2008-05-14 삼성전자주식회사 반도체 칩 패키지 및 그 제조 방법
JP2008198909A (ja) * 2007-02-15 2008-08-28 Elpida Memory Inc 半導体パッケージ
JP4489094B2 (ja) 2007-04-27 2010-06-23 株式会社東芝 半導体パッケージ
US20090001599A1 (en) * 2007-06-28 2009-01-01 Spansion Llc Die attachment, die stacking, and wire embedding using film
US7994645B2 (en) 2007-07-10 2011-08-09 Stats Chippac Ltd. Integrated circuit package system with wire-in-film isolation barrier
US7969023B2 (en) * 2007-07-16 2011-06-28 Stats Chippac Ltd. Integrated circuit package system with triple film spacer having embedded fillers and method of manufacture thereof
US8124451B2 (en) * 2007-09-21 2012-02-28 Stats Chippac Ltd. Integrated circuit packaging system with interposer
US8143102B2 (en) * 2007-10-04 2012-03-27 Stats Chippac Ltd. Integrated circuit package system including die having relieved active region
KR100886717B1 (ko) * 2007-10-16 2009-03-04 주식회사 하이닉스반도체 적층 반도체 패키지 및 이의 제조 방법
JP5150243B2 (ja) * 2007-12-27 2013-02-20 株式会社東芝 半導体記憶装置
US20090243068A1 (en) * 2008-03-26 2009-10-01 Heap Hoe Kuan Integrated circuit package system with non-symmetrical support structures
US8035211B2 (en) * 2008-03-26 2011-10-11 Stats Chippac Ltd. Integrated circuit package system with support structure under wire-in-film adhesive
JP4910117B2 (ja) * 2008-04-04 2012-04-04 スパンション エルエルシー 積層型メモリ装置
FI122217B (fi) * 2008-07-22 2011-10-14 Imbera Electronics Oy Monisirupaketti ja valmistusmenetelmä
JP2010118554A (ja) * 2008-11-13 2010-05-27 Nec Electronics Corp 半導体装置およびその製造方法
TWI387089B (zh) * 2008-11-14 2013-02-21 南茂科技股份有限公司 多晶片封裝結構及其製造方法
KR20100056247A (ko) * 2008-11-19 2010-05-27 삼성전자주식회사 접착층을 구비하는 반도체 패키지
JP5595314B2 (ja) * 2011-03-22 2014-09-24 ルネサスエレクトロニクス株式会社 半導体装置
JP5972539B2 (ja) 2011-08-10 2016-08-17 ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. 半導体装置
US8687378B2 (en) 2011-10-17 2014-04-01 Murata Manufacturing Co., Ltd. High-frequency module
JP5257722B2 (ja) * 2011-10-17 2013-08-07 株式会社村田製作所 高周波モジュール
KR20130090173A (ko) * 2012-02-03 2013-08-13 삼성전자주식회사 반도체 패키지
JP5845152B2 (ja) 2012-07-26 2016-01-20 ルネサスエレクトロニクス株式会社 半導体装置、携帯通信機器、及び、半導体装置の製造方法
EP2881995B1 (en) * 2013-12-09 2020-07-15 Oxford Instruments Technologies Oy Semiconductor radiation detector with large active area, and method for its manufacture
KR102372300B1 (ko) * 2015-11-26 2022-03-08 삼성전자주식회사 스택 패키지 및 그 제조 방법
US10332899B2 (en) * 2017-09-29 2019-06-25 Intel Corporation 3D package having edge-aligned die stack with direct inter-die wire connections
JP2019153619A (ja) * 2018-02-28 2019-09-12 東芝メモリ株式会社 半導体装置
US11127716B2 (en) 2018-04-12 2021-09-21 Analog Devices International Unlimited Company Mounting structures for integrated device packages
JP2020021908A (ja) * 2018-08-03 2020-02-06 キオクシア株式会社 半導体装置およびその製造方法
JP2020043258A (ja) * 2018-09-12 2020-03-19 キオクシア株式会社 半導体メモリおよびその製造方法
JP2022129462A (ja) * 2021-02-25 2022-09-06 キオクシア株式会社 半導体装置および半導体装置の製造方法
US12040300B2 (en) * 2021-11-04 2024-07-16 Airoha Technology Corp. Semiconductor package using hybrid-type adhesive
CN114823642A (zh) * 2022-04-28 2022-07-29 华天科技(南京)有限公司 一种双芯片堆叠封装结构及方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2953899B2 (ja) 1993-02-17 1999-09-27 松下電器産業株式会社 半導体装置
US5291061A (en) 1993-04-06 1994-03-01 Micron Semiconductor, Inc. Multi-chip stacked devices
JPH1027880A (ja) 1996-07-09 1998-01-27 Sumitomo Metal Mining Co Ltd 半導体装置
JP3481444B2 (ja) 1998-01-14 2003-12-22 シャープ株式会社 半導体装置及びその製造方法
JP2000208698A (ja) * 1999-01-18 2000-07-28 Toshiba Corp 半導体装置
JP3643706B2 (ja) * 1998-07-31 2005-04-27 三洋電機株式会社 半導体装置
US6351028B1 (en) * 1999-02-08 2002-02-26 Micron Technology, Inc. Multiple die stack apparatus employing T-shaped interposer elements
JP3415509B2 (ja) * 1999-09-28 2003-06-09 エヌイーシーマイクロシステム株式会社 半導体装置
TW434854B (en) * 1999-11-09 2001-05-16 Advanced Semiconductor Eng Manufacturing method for stacked chip package
JP2001308262A (ja) * 2000-04-26 2001-11-02 Mitsubishi Electric Corp 樹脂封止bga型半導体装置
US6333562B1 (en) * 2000-07-13 2001-12-25 Advanced Semiconductor Engineering, Inc. Multichip module having stacked chip arrangement
TW459361B (en) * 2000-07-17 2001-10-11 Siliconware Precision Industries Co Ltd Three-dimensional multiple stacked-die packaging structure
JP2002076250A (ja) * 2000-08-29 2002-03-15 Nec Corp 半導体装置
JP4570809B2 (ja) * 2000-09-04 2010-10-27 富士通セミコンダクター株式会社 積層型半導体装置及びその製造方法
US6340846B1 (en) * 2000-12-06 2002-01-22 Amkor Technology, Inc. Making semiconductor packages with stacked dies and reinforced wire bonds
JP2002222889A (ja) * 2001-01-24 2002-08-09 Nec Kyushu Ltd 半導体装置及びその製造方法
US6437449B1 (en) * 2001-04-06 2002-08-20 Amkor Technology, Inc. Making semiconductor devices having stacked dies with biased back surfaces

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9212298B2 (en) 2012-03-08 2015-12-15 Hitachi Chemical Company, Ltd. Adhesive sheet and method for manufacturing semiconductor device
KR20160139043A (ko) 2012-03-08 2016-12-06 히타치가세이가부시끼가이샤 접착시트 및 반도체 장치의 제조 방법
KR20170105640A (ko) 2012-03-08 2017-09-19 히타치가세이가부시끼가이샤 접착시트 및 반도체 장치의 제조 방법
KR20190020191A (ko) 2012-03-08 2019-02-27 히타치가세이가부시끼가이샤 접착시트 및 반도체 장치의 제조 방법
KR20200006197A (ko) 2012-03-08 2020-01-17 히타치가세이가부시끼가이샤 접착시트 및 반도체 장치의 제조 방법

Also Published As

Publication number Publication date
KR100461220B1 (ko) 2004-12-10
US20020096755A1 (en) 2002-07-25
JP2002222913A (ja) 2002-08-09
US6657290B2 (en) 2003-12-02
KR20020062857A (ko) 2002-07-31
TW544902B (en) 2003-08-01

Similar Documents

Publication Publication Date Title
JP3913481B2 (ja) 半導体装置および半導体装置の製造方法
CN100414703C (zh) 一种制造半导体器件的方法
US7291929B2 (en) Semiconductor device and method of manufacturing thereof
US6372549B2 (en) Semiconductor package and semiconductor package fabrication method
CN112530880B (zh) 半导体装置及半导体装置的制造方法
JP2002359346A (ja) 半導体装置および半導体チップの積層方法
TWI395316B (zh) 多晶片模組封裝件
JP2001035999A (ja) チップサイズスタックパッケージ及びその製造方法
TW200919693A (en) Stacked semiconductor package that prevents damage to semiconductor chip when wire-bonding and method for manufacturing the same
JP3344372B2 (ja) 半導体装置の製造方法
JPH10270626A (ja) 半導体装置およびその製造方法
JP4992904B6 (ja) 半導体装置の製造方法
JP4496241B2 (ja) 半導体素子とそれを用いた半導体パッケージ
JPWO2008038345A6 (ja) 半導体装置の製造方法
JPH09172029A (ja) 半導体チップ及びその製造方法並びに半導体装置
JP3892359B2 (ja) 半導体チップの実装方法
JP4422380B2 (ja) 半導体装置の製造方法
CN101656246B (zh) 具有开口的基板的芯片堆叠封装结构及其封装方法
TW200843079A (en) Stack package with releasing layer and method for forming the same
CN1906745A (zh) 电子装置和使用其的半导体装置及半导体装置的制造方法
JP2004063804A (ja) 半導体装置、積層型半導体装置およびそれらの製造方法
JP4527105B2 (ja) 半導体装置
JP2007242684A (ja) 積層型半導体装置及びデバイスの積層方法
JP5234703B2 (ja) 半導体装置の製造方法
US7638880B2 (en) Chip package

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040514

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040824

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20041025

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20050809

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20050908

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051005

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20051011

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20051209

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061226

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070131

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 3913481

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100209

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110209

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120209

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120209

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130209

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130209

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140209

Year of fee payment: 7

EXPY Cancellation because of completion of term