JP4577355B2

JP4577355B2 - 炭化珪素半導体装置およびその製造方法

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Publication number: JP4577355B2
Application number: JP2007334104A
Authority: JP
Inventors: 英一奥野; 巨裕鈴木; 信之加藤
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2007-12-26
Filing date: 2007-12-26
Publication date: 2010-11-10
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Also published as: US7851854B2; JP2009158681A; DE102008063128A1; US20090166730A1

Description

本発明は、トレンチゲート型の縦型パワーデバイスを備える炭化珪素（以下、ＳｉＣという）半導体装置およびその製造方法に関するものである。

近年、その高い電界破壊強度により、パワーデバイスの素材としてＳｉＣが注目されている。ＳｉＣは、電界破壊強度が強いため、ＳｉＣを用いたパワーデバイスでは大電流の制御ができる。そのため、例えばハイブリットカー用のモータの制御への活用が期待されている。

パワーデバイスで更なる大電流を流すには、チャネル密度を高くすることが有効である。そのため、シリコントランジスタにおいて、トレンチゲート型の縦型パワーＭＯＳＦＥＴが採用され実用化されている。この構造は当然ＳｉＣトランジスタにも適用できる構造であるが、ＳｉＣに応用する場合、大きな問題がある。これは、以下の理由による。

ＳｉＣは、破壊電界強度がシリコンの１０倍あるため、ＳｉＣにはシリコンの１０倍近い電圧をかけた状態で使用される。そのため、ＳｉＣの中に入り込んだトレンチ表面のゲート絶縁膜にも電界がシリコンデバイスの１０倍かかり、トレンチゲートコーナー部においてゲート絶縁膜が容易に破壊してしまう。

そこで、特許文献１において、トレンチゲート型のＭＯＳＦＥＴを作製するに際し、トレンチ形成直後にｐ型ドーパンとをイオン注入することにより、トレンチゲート底部にボトムｐ型層を作製する構造が提案されている。
特開２００１−２６７５７０号公報

しかしながら、ｐ型ベース領域の底部からボトムｐ型層までの間隔に応じてオン抵抗が変化するという問題がある。図１１は、ボトムｐ型層４を備えたＳｉＣ半導体装置の断面図、図１２は、図１１に示したＳｉＣ半導体装置のｐ型ベース領域３の底部からボトムｐ型層４までの間隔をｐ型ベース領域３の底部からのトレンチ５の底部の突き出し量Ｌとして、この突き出し量Ｌを変化させた場合のオン抵抗の変化をシミュレーションしたときの結果を示すグラフである。

図１２に示されるように、突き出し量Ｌがある程度大きければオン抵抗は一定となるが、突き出し量Ｌが小さくなると、特に０．２μｍを切ると急激にオン抵抗が増大していくことが判る。これは、突き出し量Ｌが狭くなると、ビルトインポテンシャルに基づいてｐ型ベース領域３とボトムｐ型層４からｎ型チャネル層１５およびｎ型ドリフト層２に伸びる空乏層の間の隙間が狭くなるために生じる。

本発明は上記点に鑑みて、トレンチの底部にボトムｐ型層を形成する場合のオン抵抗増大を防止できるＳｉＣ半導体装置およびその製造方法を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、トレンチゲート構造の蓄積型のＭＯＳＦＥＴを備えたＳｉＣ半導体装置において、トレンチ（５）の下部には、ＳｉＣからなる第２導電型のボトム層（４）が形成されており、該ボトム層（４）のうちトレンチ（５）における底部の角部（５ａ）の下部に位置する部分の最も浅い位置が角部（５ａ）よりも内側に位置する部分の最も浅い位置よりも下方に位置していることを特徴としている。

このように、トレンチ（５）の下部に形成するボトム層（４）のうちトレンチ（５）の角部（５ａ）に位置する部分の最も浅い位置が角部（５ａ）よりも内側に位置する部分の最も浅い位置よりも下方に位置する構造としている。このため、従来のようにボトム層（４）の上面が平坦とされる場合と比較して、ボトム層（４）の端部からドリフト層（２）に伸びる空乏層の上端が下方に下げられる。このため、従来と比べてボトム層（４）とベース領域（３）からドリフト層（２）に伸びる空乏層の間の間隔を広げることが可能となり、突き出し量（Ｌ）が小さくなってもオン抵抗が増大することを抑制できる。これにより、トレンチ（５）の底部にボトム層（４）を形成する場合のオン抵抗増大を防止できるＳｉＣ半導体装置とすることが可能となる。

請求項２に記載の発明では、トレンチゲート構造の反転型のＭＯＳＦＥＴを備えたＳｉＣ半導体装置において、トレンチ（５）の下部には、ＳｉＣからなる第２導電型のボトム層（４）が形成されており、該ボトム層（４）のうちトレンチ（５）における底部の角部（５ａ）の下部に位置する部分の最も浅い位置が角部（５ａ）よりも内側に位置する部分の最も浅い位置よりも下方に位置していることを特徴としている。

このような反転型のＭＯＳＦＥＴを備えたＳｉＣ半導体装置においても、上記請求項１と同様の特徴を有することにより、請求項１と同様の効果を得ることができる。

請求項３に記載の発明では、ボトム層（４）は、該ボトム層（４）全体がトレンチ（５）の底部から離間して配置されていることを特徴としている。

このように、ボトム層（４）におけるトレンチ（５）の角部（５ａ）の下部に位置する部分だけでなく、ボトム層（４）全体がトレンチ（５）から離間する構造にすることもできる。

請求項４ないし１０に記載の発明は、上記請求項１ないし４に記載のＳｉＣ半導体装置の製造方法に関するものであり、上記請求項１ないし４に記載のＳｉＣ半導体装置は、例えば請求項４ないし１０に記載の製造方法を用いて製造可能である。

具体的には、請求項４に記載したように、ＳｉＣからなる第１導電型の基板（１）上に、該基板（１）よりも低不純物濃度とされたＳｉＣからなる第１導電型のドリフト層（２）を形成する工程と、ドリフト層（２）の表面から所望位置に第２導電型不純物をイオン注入することで第２導電型のベース領域（３）を複数個互いに離間するように形成する工程と、ベース領域（３）内における該ベース領域（３）の表層部に、ドリフト層（２）よりも高不純物濃度の第１導電型のＳｉＣにて構成されたソース領域（６）を形成する工程と、ドリフト層（２）の表面から、複数個のベース領域（３）の間において該ベース領域（３）から離間し、かつ、ベース領域（３）よりも深くなるように、ＩＣＰエッチングによりトレンチ（５）を形成する工程と、トレンチ（５）の底部に第２導電型不純物をイオン注入することにより、第２導電型のボトム層（４）を、トレンチ（５）における底部の角部（５ａ）の下部に位置する部分の最も浅い位置が角部（５ａ）よりも内側に位置する部分の最も浅い位置よりも下方に位置するように形成する工程と、熱処理を行うことによって第１導電型のドリフト層（２）の一部を流動させることで、トレンチ（５）の底部のうち、少なくとも角部（５ａ）に位置するボトム層（４）の上部を覆うように、第１導電型のＳｉＣによってトレンチ（５）の底部を埋め戻す工程と、埋め戻す工程後に、トレンチ（５）の表面上にゲート絶縁膜（８）を形成する工程と、トレンチ（５）内において、ゲート絶縁膜（８）の上にゲート電極（９）を形成する工程と、ソース領域（６）に電気的に接続されるソース電極（１２）を形成する工程と、基板（１）の裏面側にドレイン電極（１３）を形成する工程と、を含んだ製造方法により、請求項１に示した蓄積型のＭＯＳＦＥＴを備えたＳｉＣ半導体装置を製造できる。

また、請求項５に示すように、ＳｉＣからなる第１導電型の基板（１）上に、該基板（１）よりも低不純物濃度とされたＳｉＣからなる第１導電型のドリフト層（２）を形成する工程と、ドリフト層（２）の表面から所望位置に第２導電型不純物をイオン注入することで第２導電型のベース領域（３）を複数個互いに離間するように形成する工程と、ベース領域（３）内における該ベース領域（３）の表層部に、ドリフト層（２）よりも高不純物濃度の第１導電型のＳｉＣにて構成されたソース領域（６）を形成する工程と、ドリフト層（２）の表面から、複数個のベース領域（３）の間において該ベース領域（３）から離間し、かつ、ベース領域（３）よりも深くなるように、ＩＣＰエッチングによりトレンチ（５）を形成する工程と、トレンチ（５）の底部に、該トレンチ（５）の角部（５ａ）を露出させ、かつ、該角部（５ａ）よりも内側を覆うマスク（２１）を配置したのち、該マスク（２１）の上からトレンチ（５）の底部に第２導電型不純物をイオン注入することにより、トレンチ（５）における底部の角部（５ａ）の下部に位置する部分の最も浅い位置が角部（５ａ）よりも内側に位置する部分の最も浅い位置よりも下方に位置する第２導電型のボトム層（４）を形成する工程と、マスク（２１）を除去した後に、トレンチ（５）の表面上にゲート絶縁膜（８）を形成する工程と、トレンチ（５）内において、ゲート絶縁膜（８）の上にゲート電極（９）を形成する工程と、ソース領域（６）に電気的に接続されるソース電極（１２）を形成する工程と、基板（１）の裏面側にドレイン電極（１３）を形成する工程と、を含んだ製造方法によっても、請求項１に示した蓄積型のＭＯＳＦＥＴを備えたＳｉＣ半導体装置を製造できる。

このような製造方法による場合にも、請求項６に示すように、ボトム層（４）を形成する工程後に、熱処理を行うことによって第１導電型のドリフト層（２）の一部を流動させることで、トレンチ（５）の底部のうち、少なくとも角部（５ａ）に位置するボトム層（４）の上部を覆うように、第１導電型のＳｉＣによってトレンチ（５）の底部を埋め戻す工程を行うと好ましい。

また、請求項７に示すように、ＳｉＣからなる第１導電型の基板（１）上に、該基板（１）よりも低不純物濃度とされたＳｉＣからなる第１導電型のドリフト層（２）を形成する工程と、ドリフト層（２）の表面から所望位置に第２導電型不純物をイオン注入することで、一定深さを有する第２導電型層（３０）を形成する工程と、ドリフト層（２）の表面から所望位置に第２導電型不純物をイオン注入することで第２導電型層（３０）の両側に配置され、かつ、第２導電型層（３０）より浅くなるように第２導電型のベース領域（３）を形成する工程と、ベース領域（３）内における該ベース領域（３）の表層部に、ドリフト層（２）よりも高不純物濃度の第１導電型のＳｉＣにて構成されたソース領域（６）を形成する工程と、ドリフト層（２）の表面から第２導電型層（３０）が形成された位置に、ベース領域（３）よりも深く、かつ、第２導電型層（３０）よりも浅くなるように、ＩＣＰエッチングによりトレンチ（５）を形成することで、該トレンチ（５）の底部に残された第２導電型層（３０）によって第２導電型のボトム層（４）を形成する工程と、熱処理を行うことによって第１導電型のドリフト層（２）の一部を流動させることで、トレンチ（５）の底部のうち、少なくとも角部（５ａ）に位置するボトム層（４）の上部を覆うように、第１導電型のＳｉＣによってトレンチ（５）の底部を埋め戻す工程と、埋め戻す工程後に、トレンチ（５）の表面上にゲート絶縁膜（８）を形成する工程と、トレンチ（５）内において、ゲート絶縁膜（８）の上にゲート電極（９）を形成する工程と、ソース領域（６）に電気的に接続されるソース電極（１２）を形成する工程と、基板（１）の裏面側にドレイン電極（１３）を形成する工程と、を含んだ製造方法により、請求項１や請求項２に示した蓄積型もしくは反転型のＭＯＳＦＥＴを備えたＳｉＣ半導体装置を製造できる。

また、請求項８に示したように、ＳｉＣからなる第１導電型の基板（１）上に、該基板（１）よりも低不純物濃度とされたＳｉＣからなる第１導電型のドリフト層（２）を形成する工程と、ドリフト層（２）の表面に第２導電型のベース領域（３）を形成する工程と、ベース領域（３）内における該ベース領域（３）の表層部に、ドリフト層（２）よりも高不純物濃度の第１導電型のＳｉＣにて構成されたソース領域（６）を形成する工程と、ドリフト層（２）の表面から、ベース領域（３）およびソース領域（６）を貫通してドリフト層（２）に達するように、ＩＣＰエッチングによりトレンチ（５）を形成する工程と、トレンチ（５）の底部に第２導電型不純物をイオン注入することにより、トレンチ（５）における底部の角部（５ａ）の下部に位置する部分の最も浅い位置が角部（５ａ）よりも内側に位置する部分の最も浅い位置よりも下方に位置する第２導電型のボトム層（４）を形成する工程と、熱処理を行うことによって第１導電型のドリフト層（２）の一部を流動させることで、トレンチ（５）の底部のうち、少なくとも角部（５ａ）に位置するボトム層（４）の上部を覆うように、第１導電型のＳｉＣによってトレンチ（５）の底部を埋め戻す工程と、埋め戻す工程後に、トレンチ（５）の表面上にゲート絶縁膜（８）を形成する工程と、トレンチ（５）内において、ゲート絶縁膜（８）の上にゲート電極（９）を形成する工程と、ソース領域（６）に電気的に接続されるソース電極（１２）を形成する工程と、基板（１）の裏面側にドレイン電極（１３）を形成する工程と、を含んだ製造方法により、請求項２に示した反転型のＭＯＳＦＥＴを備えたＳｉＣ半導体装置を製造できる。

この場合に、請求項９に示すように、埋め戻す工程において、ボトム層（４）の上部全体を覆うように第１導電型のＳｉＣを流動させると好ましい。また、請求項１０に示すように、埋め戻す工程において、ボトム層（４）の上部全体を覆うように第１導電型のＳｉＣ層（４０）をエピタキシャル成長させるようにすれば、トレンチ（５）の側面にも第１導電型のＳｉＣ層（４０）を形成できるため、請求項１に示したような蓄積型のＭＯＳＦＥＴを備えたＳｉＣ半導体装置も製造できる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。

（第１実施形態）
本発明の第１実施形態について説明する。本実施形態は、縦型パワーデバイスからなるＳｉＣ半導体装置として、トレンチゲート型の蓄積型ＭＯＳＦＥＴ（以下、単にＭＯＳＦＥＴという）に対して本発明の一実施形態を適用したものである。図１に、ＭＯＳＦＥＴの断面構成を示し、この図を参照して、本実施形態のＳｉＣ半導体装置の構造について説明する。

図１に示すように、一面側を主表面とする厚さ３００μｍ程度のＳｉＣからなるｎ⁺型の基板１にプレーナ型ＭＯＳＦＥＴが形成されている。ｎ⁺型の基板１には、例えば、不純物濃度が１×１０¹⁹ｃｍ^-3程度のものが用いられている。基板１のｎ型不純物としては、例えば窒素が用いられている。

この基板１の主表面上にエピタキシャル成長されたＳｉＣからなるｎ型ドリフト層２が形成されている。ｎ型ドリフト層２は、例えば、不純物濃度が１×１０¹⁶ｃｍ^-3程度とされ、厚さが１０μｍとされている。ｎ型ドリフト層２にも、ｎ型不純物として例えば窒素が用いられている。

ｎ型ドリフト層２の表層部には、ｐ型ベース領域３が複数個、互いに所定間隔空けて配置されるように形成されている。ｐ型ベース領域３は、イオン注入等により形成されており、例えば不純物濃度が１×１０¹⁷〜２×１０¹⁹ｃｍ^-3、好ましくは１×１０¹⁷ｃｍ^-3で、厚み（表面からの深さ）が０．４〜１．０μｍ、好ましくは０．７μｍとされている。ｐ型ベース領域３を構成するｐ型不純物としては、例えばアルミニウムが用いられている。

また、ｎ型ドリフト層２のうちｐ型ベース領域３よりも下方において、ｐ型ベース領域３から離間するようにボトムｐ型層４が形成されている。このボトムｐ型層４は、後述するトレンチ５の底部に形成されており、ボトムｐ型層４のうちトレンチ５の角部５ａに位置する部分の最も浅い位置が角部５ａよりも内側に位置する部分の最も浅い位置よりも下方に位置するような構造とされている。具体的には、ボトムｐ型層４は、トレンチ５の底部の角部５ａの下部においてトレンチ５の底面から離間し、トレンチ５の底部のうち角部５ａよりも内側の下部においてトレンチ５の底面と接するように形成されている。ボトムｐ型層４の不純物濃度は、例えば５×１０¹⁶〜２×１０¹⁹ｃｍ³、好ましくは１×１０¹⁷ｃｍ³程度とされており、幅（基板表面方向のサイズ）は、トレンチ５の底面とほぼ同等のサイズとされている。

ｐ型ベース領域３の間にトレンチ５が形成されている。このトレンチ５は、ｐ型ベース領域３の底部よりも深く形成されており、トレンチ５の底部の角部５ａは丸め処理にて丸められている。このｐ型ベース領域３の底部からのトレンチ５の底部の突き出し量Ｌはある程度あれば良いが、例えば０．２μｍ以上とされると好ましい。トレンチ５の側面は、ｐ型ベース領域３から所定間隔離間して配置され、トレンチ５の側面とｐ型ベース領域３との間にｎ型ドリフト層２が残されている。このｎ型ドリフト層２のうちトレンチ５の側面とｐ型ベース領域３との間に残された部分がチャネル１５として機能する。

ｐ型ベース領域３内における該ｐ型ベース領域３の表層部には、トレンチ５にて互いに離間配置されたｎ⁺型ソース領域６が備えられている。ｎ⁺型ソース領域６は、例えば、３×１０²⁰ｃｍ^-3以上の高不純物濃度、例えば１．０×１０²¹ｃｍ^-3とされ、深さは０．３〜０．４μｍ、例えば０．３μｍとされている。

また、ｐ型ベース領域３の上部（本実施形態の場合、ｐ型ベース領域３内における該ｐ型ベース領域３の上部）には、ｐ型コンタクト層７が形成されている。このｐ型コンタクト層７は、例えば、表面濃度が１．０×１０²¹ｃｍ^-3程度で深さ０．３μｍ程度とされている。

トレンチ５の内壁には、例えば５２ｎｍの膜厚のゲート絶縁膜としてのゲート酸化膜８が形成されている。ゲート酸化膜８は、例えば１２００℃において、パイロジェニック法やバブリング法などによるウェット熱酸化を実施して形成しても良いし、ＴＥＯＳ膜やＬＴＯ膜などのようなデポ膜で形成してもよい。デポ膜で形成した場合は、トレンチ界面とデポ膜とを電気的に結合するために、１２００℃でのウェット熱処理を行うと更によい。これら、熱酸化、熱処理において、１２００℃での処理が終了した後も、ウェット状態を保持したまま降温過程とし、８００℃以下、特に６００℃以下までウェット状態を保持すると界面が極めて良い状態とすることができる。

このゲート酸化膜８の表面には、例えば、ｎ型不純物（例えばＰ（リン））をドーピングしたポリシリコンからなるゲート電極９が配置され、このゲート電極９により、トレンチ５内が埋め込まれている。

また、ゲート電極９およびゲート酸化膜８の残部を覆うように、例えばＢＰＳＧからなる層間絶縁膜１０が形成されている。この層間絶縁膜１０およびゲート酸化膜８には、ｎ⁺型ソース領域６およびｐ型コンタクト層７に繋がるコンタクトホール１１やゲート電極９に繋がるコンタクトホール（図１とは別断面のため図示せず）などが形成されている。そして、コンタクトホール１１を通じてｎ⁺型ソース領域６およびｐ型コンタクト層７に電気的に接続されるようにソース電極１２が形成され、コンタクトホールを通じてゲート電極９に電気的に接続されるようにゲート配線（図示せず）が形成されている。これらソース電極１２やゲート配線は、例えばＴｉ／Ａｌ等で構成されている。

さらに、基板１の裏面側には、例えばＮｉで構成された裏面電極となるドレイン電極１３が形成されている。このような構造により、本実施形態のＭＯＳＦＥＴが構成されている。

このように構成されるＭＯＳＦＥＴは、通常の作動時（オン時）に、例えばドレイン電極１３を２Ｖ、ゲート電極９を１５Ｖ、ソース電極１２を０Ｖにすると、ｎ型ドリフト層２のうちトレンチ５に接する部分にチャネル１５（蓄積層）が設定され、このチャネル１５を電流経路として、電流経路の上下流に配置されたｎ⁺型ソース領域６とｎ型ドリフト層２および基板１との間に電流を流す。そして、ゲート電極９への印加電圧を制御し、チャネル１５に形成される空乏層の幅を制御してそこに流す電流を制御することで、ｎ⁺型ソース領域６とｎ型ドリフト層２および基板１との間に流す電流を制御できる。

以上説明した本実施形態のＭＯＳＦＥＴでは、トレンチ５の下部に形成するボトムｐ型層４のうちトレンチ５の角部５ａに位置する部分の最も浅い位置が角部５ａよりも内側に位置する部分の最も浅い位置よりも下方に位置する構造とされている。このため、従来のようにボトムｐ型層４の上面が平坦とされる場合と比較して、ボトムｐ型層４の端部からｎ型ドリフト層２に伸びる空乏層の上端が下方に下げられる。このため、従来と比べてボトムｐ型層４とｐ型ベース領域３からｎ型ドリフト層２に伸びる空乏層の間の間隔を広げることが可能となり、突き出し量Ｌが小さくなってもオン抵抗が増大することを抑制することが可能となる。これにより、トレンチ５の底部にボトムｐ型層４を形成する場合のオン抵抗増大を防止できるＳｉＣ半導体装置とすることが可能となる。

図２、図３は、それぞれ、本実施形態のＭＯＳＦＥＴと従来のＭＯＳＦＥＴに対して突き出し量Ｌを同じにして、ドレイン電極１３に対して１Ｖの電圧を印加したときの等電位線分布および電流密度分布を調べた結果を示した図である。なお、図２、図３中の等電位線は０．０５Ｖ間隔としてある。

これらの図を確認すると、図２に示す本実施形態のＭＯＳＦＥＴの方が図３に示す従来のＭＯＳＦＥＴと比べて、等電位線の間隔が広がっており、電流密度分布は電流密度が高くなっている領域の幅（突き出し量Ｌと同方向の長さ）が広くなっていることが判る。そして、本実施形態のＭＯＳＦＥＴと従来のＭＯＳＦＥＴのオン抵抗を調べたところ、本実施形態のＭＯＳＦＥＴが４．２Ω・ｃｍ²、従来のＭＯＳＦＥＴが６．６Ω・ｃｍ²となり、本実施形態のＭＯＳＦＥＴの方が従来のＭＯＳＦＥＴよりもオン抵抗が低下していることも確認できた。

続いて、図４に、本実施形態のＭＯＳＦＥＴの製造工程を表した断面図を示し、この図を用いて、本実施形態のＭＯＳＦＥＴの製造方法について説明する。

〔図４（ａ）に示す工程〕
まず、ｎ⁺型の基板１を用意する。そして、基板１の主表面にｎ型ドリフト層２を不純物濃度が例えば１×１０¹⁶ｃｍ^-3程度、厚さが例えば１０μｍとなるようにエピタキシャル成長させる。

〔図４（ｂ）に示す工程〕
ｎ型ドリフト層２の表面にＬＴＯなどで構成されるマスクを配置し、フォトリソグラフィ工程を経て、マスクを用いたイオン注入を行うという工程を繰り返すことで、ｐ型ベース領域３、ｎ⁺型ソース領域６およびｐ⁺型コンタクト層７を形成する。なお、この工程にてｎ⁺型ソース領域６やｐ⁺型コンタクト層７も形成しているが、これらに関してはトレンチ５の形成工程を行った後に実施しても良い。

〔図４（ｃ）に示す工程〕
ｎ⁺型ソース領域６およびｐ⁺型コンタクト層７の表面を含むｎ型ドリフト層２の表面にマスク２０を配置する。マスク２０には例えばレジストやＬＴＯなどの酸化膜を用いることができるが、この後のボトムｐ型層４の形成の際のイオン注入マスクとして兼用できる酸化膜などを用いると好ましい。

そして、このマスク２０のうちボトムｐ型層４の形成予定領域を開口させたのち、ＩＣＰ（Inductive coupled plasma）エッチングにてトレンチ５を形成する。このようにＩＣＰエッチングにてトレンチ５を形成すると、トレンチ５の底部のうち両角部５ａがそれよりも内側に位置する領域より深くまで除去された形状となる。

〔図５（ａ）に示す工程〕
引き続き、マスク２０をイオン注入マスクとして用いて、マスク２０上からｐ型不純物（例えばアルミニウム）のイオン注入を行った後、活性化することで、ボトムｐ型層４を形成する。これにより、ボトムｐ型層４はトレンチ５の底部の形状を引き継いだ形状となり、トレンチ５の底部のうち両角部５ａに位置する部分がそれよりも内側に位置する部分よりも下方に位置するような構造となる。

〔図５（ｂ）に示す工程〕
マスク２０を除去した後、トレンチ５内の丸め処理を行う。例えば、水素アニールや犠牲酸化、ＣＤ（Chemical Dry）アニール等を行う。これにより、トレンチ５の内壁表面においてｎ型ドリフト層２が流動し、ボトムｐ型層４の少なくとも両端がｎ型層で埋め戻される。このとき、水素アニールを用いると、特に埋め戻し量を大きくできるため好ましい。

〔図５（ｃ）に示す工程〕
ゲート酸化のための熱処理工程などを行い、ゲート酸化膜８を形成する。具体的には、ウェット雰囲気を用いたパイロジェニック法によるゲート酸化によりゲート酸化膜８を形成している。続いて、ゲート酸化膜８の表面にｎ型不純物をドーピングしたポリシリコン層を例えば６００℃の温度下で４４０ｎｍ程度成膜したのち、フォトリソグラフィ・エッチングにて形成されたレジストをマスクとして用いてポリシリコン層およびゲート酸化膜８をパターニングする。これにより、トレンチ５内にゲート酸化膜８およびゲート電極９を残すことができる。

この後の工程に関しては、従来と同様であり、図示しないが、層間絶縁膜１０を成膜したのち、層間絶縁膜１０をパターニングしてｎ⁺型ソース領域６やｐ型コンタクト層７に繋がるコンタクトホール１１を形成すると共に、ゲート電極９に繋がるコンタクトホールを別断面に形成する。そして、コンタクトホール１１内を埋め込むように電極材料を成膜したのち、これをパターニングすることでソース電極１２や図示しないゲート配線を形成する。そして、基板１の裏面側にＮｉ等によるドレイン電極１３を形成することで、図１に示したＭＯＳＦＥＴが完成する。

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態のＭＯＳＦＥＴは、第１実施形態に対してボトムｐ型層４の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、異なる部分についてのみ説明する。

図６は、本実施形態にかかるＭＯＳＦＥＴの断面図である。上記第１実施形態では、ボトムｐ型層４のうちトレンチ５の角部５ａよりも内側に位置する部分がゲート酸化膜８と接しているものについて説明したが、本実施形態では、図６に示すように、ボトムｐ型層４全体がゲート酸化膜８から離間した構造としてある。

このように構成される本実施形態のＭＯＳＦＥＴでは、トレンチ５の下部に形成するボトムｐ型層４のうちトレンチ５の角部５ａに位置する部分の最も浅い位置が角部５ａよりも内側に位置する部分の最も浅い位置よりも下方に位置する構造としつつ、ボトムｐ型層４全体がゲート酸化膜８から離間した構造としてある。このため、よりボトムｐ型層４からｎ型ドリフト層２に伸びる空乏層の上端を下方に下げることが可能となる。これにより、よりトレンチ５の底部にボトムｐ型層４を形成する場合のオン抵抗増大を防止できるＳｉＣ半導体装置とすることが可能となる。

なお、このような構成のＭＯＳＦＥＴは、上述した図５（ｂ）に示す工程において、ボトムｐ型層４の表面をｎ型層で埋め戻すときの埋め戻し量を大きくすれば製造できる。この意味でも、埋め戻し量を大きくできる水素アニールを用いるのが好適である。

（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１、２実施形態に示したＭＯＳＦＥＴの製造方法を変更したものであり、その他に関しては第１、２実施形態と同様であるため、異なる部分についてのみ説明する。

図７は、本実施形態にかかるＭＯＳＦＥＴの製造工程を示した断面図である。なお、製造工程中、上記第１実施形態と同様の部分に関しては省略してある。

まず、上記第１実施形態で示した図４（ａ）〜（ｃ）に示す工程を行う。次に、図７（ａ）に示す工程において、マスク２０を残したままの状態で、ｎ+型ソース領域６およびｐ+型コンタクト層７の表面を含むｎ型ドリフト層２の表面にマスク２１を配置したのち、マスク２１のうちトレンチ５の両角部５ａに位置する部分を取り除く。そして、マスク２０、２１の上方からｐ型不純物のイオン注入を行ったのち、活性化してボトムｐ型層４を形成する。

このとき、ボトムｐ型層４を形成するためのイオン注入の飛程が表面から所定距離内側に入り込む距離となるようにし、表面にはｐ型不純物が残らないようにする。これにより、マスク２１が残っているトレンチ５の角部５ａにおいてボトムｐ型層４がトレンチ５の底面から離間した状態となる。これにより、ボトムｐ型層４は、トレンチ５の底部のうち両角部５ａに位置する部分がそれよりも内側に位置する部分よりも下方に位置するような構造となる。そして、このときのイオン注入の飛程を短くすれば、上記第１実施形態のようにボトムｐ型層４の一部が後工程で形成されるゲート酸化膜８と接する構造となり、飛程を長くすれば、上記第２実施形態のようにボトムｐ型層４全体がゲート酸化膜８から離間した構造となる。

この後、マスク２０、２１を除去したのち、上述した図５（ｂ）以降の工程を行うことで、第１、第２実施形態と同様の構造のＭＯＳＦＥＴを製造することができる。なお、本実施形態の製造方法によると、正確にはボトムｐ型層４の形状がマスク２１の形状に対応したものとなるため、第１、第２実施形態と多少異なったものになり得るが、基本的な構造は同様になる。

（第４実施形態）
本発明の第４実施形態について説明する。本実施形態も、第１、２実施形態に示したＭＯＳＦＥＴの製造方法を変更したものであり、その他に関しては第１、２実施形態と同様であるため、異なる部分についてのみ説明する。

図８は、本実施形態にかかるＭＯＳＦＥＴの製造工程を示した断面図である。なお、製造工程中、上記第１実施形態と同様の部分に関しては省略してある。

まず、上記第１実施形態で示した図４（ａ）に示す工程のように基板１の主表面にｎ型ドリフト層２を形成したのち、図８（ａ）に示す工程において、ｐ型ベース領域３、ｎ+型ソース領域６およびｐ⁺型コンタクト層７に加えて、ｐ型層３０を形成する。ｐ型層３０の形成は、上記各領域を形成するときのどの順番で行っても構わないが、例えばｐ型ベース領域３の形成前に行える。ｐ型層３０の形成位置は、トレンチ５を形成する位置と同じ位置であり、トレンチ５よりもボトムｐ型層４の深さだけ深い位置まで形成されるようにしている。

その後、図８（ｂ）に示す工程において、上記図４（ｃ）に示す工程と同様の手法によりｐ型層３０を形成した場所にトレンチ５を形成する。このとき、ｐ型層３０の深さをトレンチ５よりも深くなるようにしているため、トレンチ５の底部にｐ型層３０が残り、この部分がボトムｐ型層４となる。

この後は、上述した図５（ａ）以降の工程を行うことで、第１、第２実施形態と同様の構造のＭＯＳＦＥＴを製造することができる。なお、本実施形態の製造方法によると、正確にはボトムｐ型層４は底部が平坦な形状となるため、第１、第２実施形態と多少異なったものになるが、基本的な構造は同様になる。

（第５実施形態）
本発明の第５実施形態について説明する。本実施形態は、第２実施形態に対してＳｉＣ半導体装置の製造方法を変更したものであり、その他に関しては第２実施形態と同様であるため、異なる部分についてのみ説明する。

図９は、本実施形態にかかるＭＯＳＦＥＴの製造工程を示した断面図である。なお、製造工程中、上記第１実施形態と同様の部分に関しては省略してある。

まず、上記第１実施形態で示した図４（ａ）に示す工程のように基板１の主表面にｎ型ドリフト層２を形成したのち、図９（ａ）に示す工程において、ｐ型ベース領域３を形成する。そして、ｎ⁺型ソース領域６およびｐ⁺型コンタクト層７を形成する前に、第１実施形態で示した図４（ｃ）〜図５（ｂ）に示す工程のようにトレンチ５およびボトムｐ型層４を形成し、トレンチ５の角部５ａの丸め処理を行う。

そして、図９（ｂ）に示す工程において、トレンチ５内に所定膜厚のｎ型層４０をエピタキシャル成長させる。このとき、ｎ型層４０の膜厚は、成膜条件や面方位依存性を考慮することにより、トレンチ５の底部において側面よりも成膜レートが高くなるようにすることもできる。これにより、ボトムｐ型層４の上部全体がｎ型層４０で覆われるように、トレンチ５内の埋め戻しを行うことができる。

この後、図９（ｃ）に示す工程において、図４（ｂ）に示す工程と同様の手法により、ｎ型層４０を貫通してｐ型ベース領域３に達するように、ｎ⁺型ソース領域６およびｐ⁺型コンタクト層７を形成する。

この後、上述した図５（ｃ）以降の工程を行うことで、第２実施形態と同様の構造のＭＯＳＦＥＴを製造することができる。なお、本実施形態では、トレンチ５の丸め処理を行った後にｎ型層４０を形成したが、丸め処理を行わなくてもｎ型層４０によってボトムｐ型層４を形成することができるため、丸め処理を省略しても構わない。

（他の実施形態）
上記第１〜第５実施形態では、蓄積型のＭＯＳＦＥＴに対して本発明を適用した場合について説明したが、反転型のＭＯＳＦＥＴに対しても同様に適用することができる。

図１０は、第１実施形態に対して反転型のＭＯＳＦＥＴとした場合の断面図である。この図に示されるように、ｐ型ベース領域３およびｎ⁺型ソース領域６がトレンチ５の側面と接するように形成され、トレンチ５がｐ型ベース領域３およびｎ⁺型ソース領域６を貫通してｎ型ドリフト層２まで達するような構造となっている。このような構造では、ゲート電極９に対して電圧を印加したときにｐ型ベース領域３のうちトレンチ５の側面に接する部分が反転型チャネルとして働き、ｎ⁺型ソース領域６とｎ型ドリフト層２および基板１との間に電流を流すことができる。このように、反転型のＭＯＳＦＥＴに対しても本発明を適用することができる。

なお、反転型のＭＯＳＦＥＴの場合、ｐ型ベース領域３をイオン注入ではなく、エピタキシャル成長により形成することも可能である。

また、第２実施形態のような構造とされる場合にも、ｐ型ベース領域３をエピタキシャル成長により形成することが可能である。すなわち、ｐ型ベース領域３をエピタキシャル成長により形成したあと、第５実施形態で示した製造方法を用いてトレンチ５を形成し、トレンチ５内にｎ型層４０を形成することになるが、このｎ型層４０にてチャネル１５を構成するようにすれば、第２実施形態と同様の構造を実現することが可能である。

さらに、上記各実施形態に示した蓄積型のＭＯＳＦＥＴでは、ｎ⁺型ソース領域６がトレンチ５の側面から離間するように配置されているものを例に挙げたが、ｎ⁺型ソース領域６がトレンチ５の側面と接していても構わない。つまり、ｎ型のチャネル１５およびｐ型ベース領域３を挟んでｎ型ドリフト層２と反対側にｎ⁺型ソース領域６が形成された構造であれば良い。

さらに、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに対しても本発明を適用することができる。

本発明の第１実施形態にかかる蓄積型のＭＯＳＦＥＴの断面構成を示す図である。図１に示すＭＯＳＦＥＴの特性をシミュレーションした結果を示す図であり、（ａ）は、等電位線分布を示す図、（ｂ）は、電流密度分布を示す図である。従来のＭＯＳＦＥＴの特性をシミュレーションした結果を示す図であり、（ａ）は、等電位線分布を示す図、（ｂ）は、電流密度分布を示す図である。図１に示すＭＯＳＦＥＴの製造工程を示す図である。図４に続くＭＯＳＦＥＴの製造工程を示す図である。本発明の第２実施形態にかかる蓄積型のＭＯＳＦＥＴの断面構成を示す図である。本発明の第３実施形態にかかる蓄積型のＭＯＳＦＥＴの製造工程を示す図である。本発明の第４実施形態にかかる蓄積型のＭＯＳＦＥＴの製造工程を示す図である。本発明の第５実施形態にかかる蓄積型のＭＯＳＦＥＴの製造工程を示す図である。他の実施形態で説明する反転型のＭＯＳＦＥＴの製造工程を示す図である。ボトムｐ型層を備えたＳｉＣ半導体装置の断面図である。図１１に示すＳｉＣ半導体装置の突き出し量Ｌに対するオン抵抗の関係を示したグラフである。

符号の説明

１基板
２ｎ型ドリフト層
３ｐ型ベース領域
４ボディｐ型層
５トレンチ
５ａ角部
６ｎ⁺型ソース領域
７ｐ⁺型コンタクト層
８ゲート酸化膜
９ゲート電極
１２ソース電極
１３ドレイン電極
２０マスク
２１マスク
３０ｐ型層
４０ｎ型層

Claims

炭化珪素からなる第１導電型の基板（１）と、
前記基板（１）の上に形成され、前記基板（１）よりも低不純物濃度とされた炭化珪素からなる第１導電型のドリフト層（２）と、
前記ドリフト層（２）の表面から形成されたトレンチ（５）と、
前記ドリフト層（２）内において前記トレンチ（５）を挟んだ両側に形成された第２導電型の炭化珪素からなるベース領域（３）と、
前記ベース領域（３）と前記トレンチ（５）の側面の間に配置された炭化珪素からなる第１導電型のチャネル（１５）と、
前記ベース領域（３）の上部において前記トレンチ（５）の両側に配置され、前記ベース領域（３）および前記チャネル（１５）を挟んで前記ドリフト層（２）と反対側に配置された炭化珪素からなる第１導電型のソース領域（６）と、
前記トレンチ（５）内において、前記チャネル（１５）の表面に備えられたゲート絶縁膜（８）と、
前記トレンチ（５）内において、前記ゲート絶縁膜（８）の上に形成されたゲート電極（９）と、
前記ソース領域（６）に電気的に接続されたソース電極（１２）と、
前記基板（１）の裏面側に形成されたドレイン電極（１３）とを備え、
前記ゲート電極（９）への印加電圧を制御することにより、前記チャネル（１５）、前記ソース領域（６）および前記ドリフト層（２）を介して、前記ソース電極（１２）および前記ドレイン電極（１３）の間に電流を流す蓄積型のＭＯＳＦＥＴを備えた炭化珪素半導体装置であって、
前記トレンチ（５）の下部には、炭化珪素からなる第２導電型のボトム層（４）が形成されており、該ボトム層（４）のうち前記トレンチ（５）の底部の角部（５ａ）の下部に位置する部分の最も浅い位置が前記角部（５ａ）よりも内側に位置する部分の最も浅い位置よりも下方に位置していることを特徴とする炭化珪素半導体装置。
炭化珪素からなる第１導電型の基板（１）と、
前記基板（１）の上に形成され、前記基板（１）よりも低不純物濃度とされた炭化珪素からなる第１導電型のドリフト層（２）と、
前記ドリフト層（２）の表面から形成されたトレンチ（５）と、
前記トレンチ（５）の側面に接するように、前記ドリフト層（２）内において前記トレンチ（５）を挟んだ両側に形成された第２導電型の炭化珪素からなるベース領域（３）と、
前記ベース領域（３）内において前記トレンチ（５）の側面と接し、かつ、前記トレンチ（５）を挟んだ両側に形成された炭化珪素からなる第１導電型のソース領域（６）と、
前記トレンチ（５）の表面上に形成されたゲート絶縁膜（８）と、
前記トレンチ（５）内において、前記ゲート絶縁膜（８）の上に形成されたゲート電極（９）と、
前記ソース領域（６）に電気的に接続されたソース電極（１２）と、
前記基板（１）の裏面側に形成されたドレイン電極（１３）とを備え、
前記ゲート電極（９）への印加電圧を制御することで前記トレンチ（５）の側面に位置する前記ベース領域（３）の表面部にチャネルを形成し、前記ソース領域（６）および前記ドリフト層（２）を介して、前記ソース電極（１２）および前記ドレイン電極（１３）の間に電流を流す反転型のＭＯＳＦＥＴを備えた炭化珪素半導体装置であって、
前記トレンチ（５）の下部には、炭化珪素からなる第２導電型のボトム層（４）が形成されており、該ボトム層（４）のうち前記トレンチ（５）の底部の角部（５ａ）の下部に位置する部分の最も浅い位置が前記角部（５ａ）よりも内側に位置する部分の最も浅い位置よりも下方に位置していることを特徴とする炭化珪素半導体装置。
前記ボトム層（４）は、該ボトム層（４）全体が前記トレンチ（５）の底部から離間して配置されていることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
炭化珪素からなる第１導電型の基板（１）上に、該基板（１）よりも低不純物濃度とされた炭化珪素からなる第１導電型のドリフト層（２）を形成する工程と、
前記ドリフト層（２）の表面から所望位置に第２導電型不純物をイオン注入することで第２導電型のベース領域（３）を複数個互いに離間するように形成する工程と、
前記ベース領域（３）内における該ベース領域（３）の表層部に、前記ドリフト層（２）よりも高不純物濃度の第１導電型の炭化珪素にて構成されたソース領域（６）を形成する工程と、
前記ドリフト層（２）の表面から、複数個の前記ベース領域（３）の間において該ベース領域（３）から離間し、かつ、前記ベース領域（３）よりも深くなるように、ＩＣＰエッチングによりトレンチ（５）を形成する工程と、
前記トレンチ（５）の底部に第２導電型不純物をイオン注入することにより、前記トレンチ（５）の底部の角部（５ａ）の下部に位置する部分の最も浅い位置が前記角部（５ａ）よりも内側に位置する部分の最も浅い位置よりも下方に位置する第２導電型のボトム層（４）を形成する工程と、
熱処理を行うことによって前記第１導電型のドリフト層（２）の一部を流動させることで、前記トレンチ（５）の底部のうち、少なくとも前記角部（５ａ）に位置する前記ボトム層（４）の上部を覆うように、第１導電型の炭化珪素によって前記トレンチ（５）の底部を埋め戻す工程と、
前記埋め戻す工程後に、前記トレンチ（５）の表面上にゲート絶縁膜（８）を形成する工程と、
前記トレンチ（５）内において、前記ゲート絶縁膜（８）の上にゲート電極（９）を形成する工程と、
前記ソース領域（６）に電気的に接続されるソース電極（１２）を形成する工程と、
前記基板（１）の裏面側にドレイン電極（１３）を形成する工程と、を含んでいることを特徴とする炭化珪素半導体装置の製造方法。
炭化珪素からなる第１導電型の基板（１）上に、該基板（１）よりも低不純物濃度とされた炭化珪素からなる第１導電型のドリフト層（２）を形成する工程と、
前記ドリフト層（２）の表面から所望位置に第２導電型不純物をイオン注入することで第２導電型のベース領域（３）を複数個互いに離間するように形成する工程と、
前記ベース領域（３）内における該ベース領域（３）の表層部に、前記ドリフト層（２）よりも高不純物濃度の第１導電型の炭化珪素にて構成されたソース領域（６）を形成する工程と、
前記ドリフト層（２）の表面から、複数個の前記ベース領域（３）の間において該ベース領域（３）から離間し、かつ、前記ベース領域（３）よりも深くなるように、ＩＣＰエッチングによりトレンチ（５）を形成する工程と、
前記トレンチ（５）の底部に、該トレンチ（５）の角部（５ａ）を露出させ、かつ、該角部（５ａ）よりも内側を覆うマスク（２１）を配置したのち、該マスク（２１）の上から前記トレンチ（５）の底部に第２導電型不純物をイオン注入することにより、前記トレンチ（５）における底部の角部（５ａ）の下部に位置する部分の最も浅い位置が前記角部（５ａ）よりも内側に位置する部分の最も浅い位置よりも下方に位置する第２導電型のボトム層（４）を形成する工程と、
前記マスク（２１）を除去した後に、前記トレンチ（５）の表面上にゲート絶縁膜（８）を形成する工程と、
前記トレンチ（５）内において、前記ゲート絶縁膜（８）の上にゲート電極（９）を形成する工程と、
前記ソース領域（６）に電気的に接続されるソース電極（１２）を形成する工程と、
前記基板（１）の裏面側にドレイン電極（１３）を形成する工程と、を含んでいることを特徴とする炭化珪素半導体装置の製造方法。
前記ボトム層（４）を形成する工程後に、熱処理を行うことによって前記第１導電型のドリフト層（２）の一部を流動させることで、前記トレンチ（５）の底部のうち、少なくとも前記角部（５ａ）に位置する前記ボトム層（４）の上部を覆うように、第１導電型の炭化珪素によって前記トレンチ（５）の底部を埋め戻す工程を有することを特徴とする請求項５に記載の炭化珪素半導体装置の製造方法。
炭化珪素からなる第１導電型の基板（１）上に、該基板（１）よりも低不純物濃度とされた炭化珪素からなる第１導電型のドリフト層（２）を形成する工程と、
前記ドリフト層（２）の表面から所望位置に第２導電型不純物をイオン注入することで、一定深さを有する第２導電型層（３０）を形成する工程と、
前記ドリフト層（２）の表面から所望位置に第２導電型不純物をイオン注入することで前記第２導電型層（３０）の両側に配置され、かつ、前記第２導電型層（３０）より浅くなるように第２導電型のベース領域（３）を形成する工程と、
前記ベース領域（３）内における該ベース領域（３）の表層部に、前記ドリフト層（２）よりも高不純物濃度の第１導電型の炭化珪素にて構成されたソース領域（６）を形成する工程と、
前記ドリフト層（２）の表面から前記第２導電型層（３０）が形成された位置に、前記ベース領域（３）よりも深く、かつ、前記第２導電型層（３０）よりも浅くなるように、ＩＣＰエッチングによりトレンチ（５）を形成することで、該トレンチ（５）の底部に残された前記第２導電型層（３０）によって第２導電型のボトム層（４）を形成する工程と、
熱処理を行うことによって前記第１導電型のドリフト層（２）の一部を流動させることで、前記トレンチ（５）の底部のうち、少なくとも前記角部（５ａ）に位置する前記ボトム層（４）の上部を覆うように、第１導電型の炭化珪素によって前記トレンチ（５）の底部を埋め戻す工程と、
前記埋め戻す工程後に、前記トレンチ（５）の表面上にゲート絶縁膜（８）を形成する工程と、
前記トレンチ（５）内において、前記ゲート絶縁膜（８）の上にゲート電極（９）を形成する工程と、
前記ソース領域（６）に電気的に接続されるソース電極（１２）を形成する工程と、
前記基板（１）の裏面側にドレイン電極（１３）を形成する工程と、を含んでいることを特徴とする炭化珪素半導体装置の製造方法。
炭化珪素からなる第１導電型の基板（１）上に、該基板（１）よりも低不純物濃度とされた炭化珪素からなる第１導電型のドリフト層（２）を形成する工程と、
前記ドリフト層（２）の表面に第２導電型のベース領域（３）を形成する工程と、
前記ベース領域（３）内における該ベース領域（３）の表層部に、前記ドリフト層（２）よりも高不純物濃度の第１導電型の炭化珪素にて構成されたソース領域（６）を形成する工程と、
前記ドリフト層（２）の表面から、前記ベース領域（３）および前記ソース領域（６）を貫通して前記ドリフト層（２）に達するように、ＩＣＰエッチングによりトレンチ（５）を形成する工程と、
前記トレンチ（５）の底部に第２導電型不純物のイオン注入することにより、前記トレンチ（５）における底部の角部（５ａ）の下部に位置する部分の最も浅い位置が前記角部（５ａ）よりも内側に位置する部分の最も浅い位置よりも下方に位置する第２導電型のボトム層（４）を形成する工程と、
熱処理を行うことによって前記第１導電型のドリフト層（２）の一部を流動させることで、前記トレンチ（５）の底部のうち、少なくとも前記角部（５ａ）に位置する前記ボトム層（４）の上部を覆うように、第１導電型の炭化珪素によって前記トレンチ（５）の底部を埋め戻す工程と、
前記埋め戻す工程後に、前記トレンチ（５）の表面上にゲート絶縁膜（８）を形成する工程と、
前記トレンチ（５）内において、前記ゲート絶縁膜（８）の上にゲート電極（９）を形成する工程と、
前記ソース領域（６）に電気的に接続されるソース電極（１２）を形成する工程と、
前記基板（１）の裏面側にドレイン電極（１３）を形成する工程と、を含んでいることを特徴とする炭化珪素半導体装置の製造方法。
前記埋め戻す工程では、前記ボトム層（４）の上部全体を覆うように第１導電型の炭化珪素を流動させることを特徴とする請求項４、６ないし８のいずれか１つに記載の炭化珪素半導体装置の製造方法。
前記埋め戻す工程では、前記ボトム層（４）の上部全体を覆うように第１導電型の炭化珪素層（４０）をエピタキシャル成長させることを特徴とする請求項４、６ないし８のいずれか１つに記載の炭化珪素半導体装置の製造方法。