JP4583346B2 - 可変クランプ制御回路、アナログ画像処理回路、画像処理回路、画像読取装置および画像形成装置 - Google Patents

Description

本発明は画像読取技術に関し、より詳細には、光電変換素子を利用して読取ったアナログ・データを処理するための直流再生のレベルの可変制御に関する。

近年のＭＦＰや複写機に要求されている特性として、高画質、高速性、操作性などとともに、高速立ち上げ性がある。この特性は、ユーザの間では、「お待ち時間」や「ファーストコピータイム」などとして参照され、電源投入や低電力モードから実際にコピー動作が可能になるまでの時間として定義することができる。この時間の長さは、使いたい時にすぐに使えるかどうかの指標を与え、ユーザがＭＦＰや複写機を選択するのに重要な要素の１つとなっており、ファーストコピータイムが長いと、ユーザに使い勝手の悪さや不快感を感じさせてしまうことになる。

複写機での高速立ち上げを目的とする場合、画像読取部（スキャナ装置）と画像形成部両方の動作を高速化する必要がある。しかしながら、例えばコピー動作、ファクシミリ動作など、まず原稿画像を取得する処理の場合、ユーザは、まず始めにスキャナ部にアクセスするため、画像読取部は、画像処理部よりも早く立ち上がる必要がある。すなわち、スキャナ部の立ち上げ時間を短縮することは、画像処理装置の迅速な動作のために好ましい。

これまで、スキャナ装置の高速立ち上げ技術が知られており、たとえば、アナログ信号処理手段での調整時間を短縮し、高速立ち上げを行う技術も知られている。

また、特許第３，７７８，４０２号明細書（特許文献１）には、偶数画素と奇数画素とを分離してサンプルホールドを行い、省エネルギーモードでは、ラインクランプ・モードでクランプ信号がオンされている期間を黒画素出力期間以上に広げることにより、クランプ電位の復帰時間を短縮させ、画像読取部での処理高速化が行われている。

さらに、特開２００４−０７２６０２号公報（特許文献２）では、低電力モード中であってもコンデンサが完全に放電してしまわないようにクランプ電圧に影響を与えることがないクロック周波数まで駆動周波数を低下させ、その分の電力をコンデンサの充電に充てることにより、スキャナ装置の動作高速化が行われている。

ところで、スキャナ装置は、走査光学系により露光走査を行い、得られた反射光を光電変換素子（Charge Coupled Device:以下、ＣＣＤと略する。）によってアナログ電気信号に変換し、種々のアナログ処理を行った後、ディジタル・データへと変換（Ａ／Ｄ変換）する。Ａ／Ｄ変換された画像データは、ガンマ補正、シェーディング補正などのディジタル画像処理の後、画像形成部により画像形成のためにディジタル画像データが生成される。このとき、アナログ・データ取得からＡ／Ｄ変換までの処理は、所謂、アナログ・フロント・エンド（以下、ＡＦＥ：Analog
Front-Endとして参照する。）と呼ばれる信号処理ＩＣによって連続的に処理が進められる。

図１４には、従来のＡＦＥおよびそのクランプ回路の構成を示す。図１４（ａ）がＣＣＤからの出力をＡＣカップリングの後に処理するＡＦＥ１２０の構成を示し、図１４（ｂ）がクランプ回路１４０の構成を示す。図１４（ａ）から説明すると、原稿からの反射光は、ＣＣＤ（図示せず）によって電気信号に変えられ、コンデンサ１２２を使用するＡＣカップリングを介してＡＦＥ１２０に入力される。ＡＦＥ１２０では、サンプルホールド（ＳＨ）回路１２４によりサンプル電位がホールドされ、信号増幅回路（ＶＧＡ）１２６、Ａ／Ｄコンバータ（ＡＤＣ）１２８によりＡ／Ｄ変換が施され、黒補正回路（BLK_CLAMP）１３０およびＤ／Ａコンバータ１３２によるフィードバック処理が行われ、アナログ加算回路１３４によりディジタル画像データCCD_OUTとして出力される。このとき、ＡＦＥ１２０の入力部では、ＣＣＤ信号の黒レベルをＡＦＥ１２０内部の信号基準電位と等しくなるよう、クランプ回路１４０を使用し、クランプ・スイッチを介してＡＣカップリングのためのコンデンサ１２２を充放電する、クランプ動作（CLAMP）を行う。

図１４（ｂ）は、従来、ＡＣカップリングされたコンデンサＣａｃ１２２を充電し、直流再生、所謂クランプ処理を行うクランプ回路の構成を示す。クランプ回路１４０は、クランプ・スイッチ１４２とクランプ・スイッチ１４２を介して充電を行うとともにサンプルホールド回路の基準電圧を与えるプルアップ回路９４とを備えている。クランプ・スイッチ１４２には、クランプ動作を指令するための制御信号CLPINが入力されていて、クランプ動作のオン／オフを制御している。通常、画像処理装置の投入時や低電力モード復帰時には、一般に黒レベルや白レベルの調整などが行われ、これらの処理は、クランプ電位が安定した後で行われる。クランプ動作は、通常１ライン中に多くて数％の期間だけ行われるため（以下、ラインクランプ・モードとして参照する。）、仮にクランプ電位が９９％追従する時間を安定時間とすると、クランプ電位を安定化させるために数秒〜十数秒を要する。その後、さらに調整が行われた後、画像処理装置のセットアップが終了するので、ラインクランプ・モードでクランプ電位を安定化させると、システム全体としての立ち上がり時間も遅くなる。

このような問題点から、１ライン中の全領域においてクランプ動作を行うこと（以下、ベタクランプ・モードとして参照する。）が提案されている。ベタクランプ・モードでは、クランプ・デューティー比を約１００％としてクランプ電位の安定化を高速化しつつ、ＡＦＥへの過大電圧の印加を防止する技術であり、クランプ電位が安定化するまでの時間を時定数程度にまで短縮することができる。この結果、ＣＣＤを含むスキャナ部の高速立ち上げ動作が可能となる。しかしながら、従来のベタクランプ・モードでは、クランプ対象の領域が全領域であるため、クランプ電位が追従する電位位置は、本来クランプすべき信号の黒レベル位置ではなく、リセット・ノイズなどによって決まる直流レベル位置とされていた。

図１５には、従来のベタクランプ・モードにおける電位レベルを示す。図１５は、縦軸にＡＦＥ入力段での電位レベルを示し、横軸に画像処理装置の電源オンまたは低電力モードからの復帰時間を示した図である。なお、図１５では、ＢＫレベルとしてラインクランプ・モードで設定されるべきクランプ電位位置をBK_LVLで示している。図１５に示されるように、従来のベタクランプ・モードでは、ラインクランプ・モードでのクランプ電位位置BK_LVLと、ベタクランプ・モードでのクランプ電位位置Ｖ_ｖａｌとの間に、電位位置ズレ（ΔＶ_ＬＶＬ＝Ｖ_ｖａｌ−BK_LVL）が存在する。このため、電位位置ズレΔＶ_ＬＶＬを吸収する時間が別途必要となり、ベタクランプ・モードを使用して立ち上げ時間を高速化しても、その効果をさほど得ることができないという不都合があった。
特許第３７７８４０２号明細書 特開２００４−０７２６０２号公報

すなわち、クランプ動作完了を高速化するには、ラインクランプ・モードでのクランプ電位位置とベタクランプ・モードでのクランプ電位位置の差を高速にキャンセルする手段が必要とされていた。さらには、スキャナ装置の高速な動作開始の点からいえば、ベタクランプ・モードからラインクランプ・モードにクランプ動作を変更した場合に、ベタクランプでのクランプ電位位置からラインクランプでのクランプ電位位置への復帰までの待ち時間を短縮することが必要とされていた。

本発明では、ベタクランプ・モードとラインクランプ・モードとの間で発生するクランプ電位位置の電位位置ズレを検知し、検知された電位差に応じてクランプ電位を可変に設定することで、ベタクランプからラインクランプへ切り替える際に発生するクランプ電位位置の電位位置ズレを減少またはキャンセルさせることで、クランプ電位位置の安定待ち時間を短縮し、電源ＯＮ時または低電力モードからの高速動作開始および高速復帰を可能とする。

本発明では、光電変換素子から得られた電気信号に対して、直流再生および信号増幅を含むアナログ画像処理を施した後に、Ａ／Ｄ変換を施すアナログ画像処理回路への入力段のクランプ電位を可変制御する可変クランプ制御回路と、
前記アナログ画像処理回路の前記入力段に接続された固定クランプ回路と
を備え、前記可変クランプ制御回路は、前記アナログ画像処理回路のディジタル黒データに応じてクランプ電位を可変して前記入力段に与える、アナログ画像処理回路が提供される。

本発明では、前記可変クランプ制御回路は、前記ディジタル黒データから前記アナログ画像処理回路の前記入力段の前記クランプ電位の変動をキャンセルするアナログ値を与えて前記クランプ電位を可変制御することができる。本発明では、前記クランプ電位は、Ｄ／Ａコンバータによって前記ディジタル黒データを使用して可変することができる。本発明では、前記ディジタル黒データは、主走査方向または副走査方向、または主走査方向および副走査方向に平均化することができる。前記ディジタル黒データは、前記光電変換素子の空転送画素データとすることができる。

本発明では、前記アナログ画像処理回路は、前記可変クランプ制御回路または前記固定クランプ回路を切り換える制御部を備え、前記制御部は、電源投入時または低電力モードからの復帰時に前記可変クランプ制御回路を起動させ、前記電源投入時または前記低電力モードを除いた期間には前記固定クランプ回路を起動してクランプ電位の制御を行うことができる。

さらに、本発明では、上記いずれかに記載の可変クランプ制御回路を備える、画像読取装置を提供することができる。

また、本発明では、上記いずれかに記載のアナログ画像処理回路を備える、画像読取装置を提供することができる。

本発明では、圧板およびＡＤＦを備え前記圧板または前記ＡＤＦが開いていることを検知する検知手段を備え、電源投入時または低電力モード復帰時に前記検知手段が前記圧板または前記ＡＤＦが開いていることを通知する場合には、前記可変クランプ制御回路のクランプ電位を前記固定クランプ回路のクランプ電位に固定してクランプ電位制御を行う、上記記載のアナログ画像処理回路を備える、画像読取装置が提供できる。また、本発明の画像処理装置は、上記記載の画像読取装置を備えることができる。

本発明によれば、光電変換素子から得られた電気信号に対して直流再生（クランプ）を行うクランプ制御回路部と、クランプされた信号のサンプル／ホールドを行うサンプルホールド部と、サンプル／ホールドした信号を増幅する信号増幅部と、信号基準電位に対してサンプル／ホールドした信号のオフセットを補正するオフセット補正部と、増幅されたアナログ信号をＡ／Ｄ変換するＡ／Ｄ変換部とを含むアナログ画像処理回路であって、前記クランプ制御回路部は、クランプ電位を、前記サンプルホールド部または前記信号増幅部から出力されたアナログ黒レベルに応じて可変制御するための、前記サンプルホールド部または前記信号増幅部から出力されたアナログ黒レベルを量子化してディジタル黒データとする第２Ａ／Ｄ変換部を含むクランプ・コントローラを備える可変クランプ制御回路を含み、前記可変クランプ制御回路は、前記ディジタル黒データをしきい値と比較して、前記クランプ電位の可変制御範囲を制限し、前記しきい値は、レジスタ・メモリに設定される、アナログ画像処理回路を提供することができる。

本発明では、前記クランプ・コントローラは、前記サンプルホールド部または前記信号増幅部からのアナログ黒レベルから前記アナログ画像処理回路の入力段の前記クランプ電位の変動をキャンセルする電位を前記可変クランプ制御回路に生成させることができる。

本発明では、前記クランプ・コントローラは、前記ディジタル黒データを主走査方向または副走査方向、または主走査方向および副走査方向に平均または重加算平均する、平均処理モジュールを備えることができる。本発明では、前記平均処理モジュールは、平均化するサンプリング数がレジスタ・メモリに設定されても良い。本発明の前記アナログ黒レベルは、前記光電変換素子の空転送画素が与えるアナログ電位とすることができる。本発明では、前記重加算平均する前記平均処理モジュールは、重み付け係数がレジスタ・メモリに設定されても良い。

本発明では、前記可変クランプ制御回路による可変クランプ制御は、レジスタ・メモリまたは外部端子からの制御信号に応答してオン／オフ制御されても良い。本発明では、前記可変クランプ制御回路の可変クランプ制御がオフの場合は、前記可変クランプ制御回路のクランプ電位を前記信号基準電位に設定することができる。前記可変クランプ制御回路による可変クランプ制御をオン／オフするレジスタ・メモリは、デフォルト設定で可変制御を実行する値に設定されても良い。

本発明では、前記アナログ画像処理回路は、クランプ電位の追従速度が異なる複数のクランプ・モードを実行し、追従速度の速いクランプ・モードを実行する場合に前記可変クランプ制御回路による可変クランプ制御をオンに設定し、前記追従速度が早いクランプ・モードを実行する場合を除いて可変クランプ制御の設定をオフとする連動動作制御を行うことができる。

本発明では、前記アナログ画像処理回路は、電源投入時または低電力モードからの復帰時に追従速度の速いクランプ・モードを実行するとともに前記可変クランプ制御回路を起動させ、前記電源投入時または前記低電力モードを除いた期間に前記固定クランプ回路を起動してクランプ電位の制御を行うことができる。

本発明の画像読取装置は、上記記載のアナログ画像処理回路を備えることができる。本発明の画像処理装置は、上記記載の画像読取装置を備える画像処理装置が提供できる。

以下、本発明を図面に示した具体的に実施形態をもって説明するが、本発明は、後述する実施形態に限定されるものではない。図１は、本発明において原稿から画像データを生成させるためのスキャナ装置１０の実施形態を示す。図１に示したスキャナ装置１０は、コンタクト・ガラス１２と、スキャナ本体３２の内部に収容されたハロゲン・ランプ１４と、第１反射ミラー１６とを備えている。ハロゲン・ランプ１４および第１反射ミラー１６は、それぞれ第１キャリッジ２２に保持されていて、コンタクト・ガラス１２上に配置された原稿３４からの反射光は、第２反射ミラー１８および第３反射ミラー２０へと反射される。

第２反射ミラー１８および第３反射ミラー２０は、第２キャリッジ２４に保持されていて、スキャナ装置１０による走査に応答してステッピング・モータ（図示せず）により副走査方向へと移動している。第３反射ミラー２０により反射された光線は、集光レンズ系２６を介して基板３０に保持されたリニアＣＣＤ(Charge Coupled Device)２８上に集光される。リニアＣＣＤ２８により発生したアナログ・データは、ＡＣカップリングを介してバスラインを通してＡＦＥ４０へと送られる。

一方、基板３０には、タイミング信号生成部（図示せず）からの基準クロックが送られていて、副走査方向への走査などの制御のために使用される。図１に示したスキャナ装置１０は、ディジタル複写機またはマルチファンクション・プリンタ（ＭＦＰ）などの光学読み取り系として実装されても良いし、また、独立したフラット・スキャナ装置として構成され、後述する画像処理装置のディジタル処理部に対して、ＵＳＢ(Universal Serial Bus)を使用して、取得した画像データを転送することもできる。また、コンタクト・ガラス１２に隣接して白基準板３６が配設されており、白の基準を与えている。

図２は、画像処理装置５０の機能ブロック図である。画像処理装置５０は、画像読取装置４４とディジタル画像処理部４２とから構成されている。画像読取装置４４は、図１に示したスキャナ装置１０を備え、アナログ画像をＡ／Ｄ変換してディジタル画像処理部４２に出力するまでを担当している。画像読取装置４４は、スキャナ装置１０と、ＡＦＥ４０と、ＡＦＥ４０に対して可変クランプ制御を行うための可変クランプ制御回路６０とを備えており、画像処理部４２の他の機能処理部に対してリニアＣＣＤ２８が取得したアナログ・データを渡している。

ＡＦＥ４０は、スキャナ装置１０が取得したアナログ・データを受け取って、黒（ＢＫ）レベル補正を行い、Ａ／Ｄ変換を施してディジタル画像データを生成し、生成したディジタル画像データをディジタル処理部５４へと送っている。ディジタル処理部５４は、ディジタル画像データに対してシェーディング補正やガンマ補正などのディジタル画像処理を施し、ディジタル画像データを、ＰＪＬなどで記述されたプリント・データに整えて、ＩＥＥＥ１２８４などの適切なインタフェースを介して画像形成部５６へと送る。画像形成部５６は、感光体（図示せず）、半導体レーザ（図示せず）、定着装置（図示せず）などのプリント機能部を備えており、ディジタル処理部５４から送られたプリント・データをプリントする。

可変クランプ制御回路６０は、画像処理装置５０の電源オンや低電力モードから通常モードへの復帰に応答して起動され、本発明の第１の実施形態ではＡＦＥ４０による黒レベルのディジタル値またはアナログ値がフィードバックされ、ベタクランプ・モードの間にクランプ電位を可変制御して、ＡＦＥ４０の入力段の電位レベルを可変制御する。

また、通常モードへの復帰処理の後、画像処理装置５０は、ＡＦＥ４０に構成された固定電位制御を行うクランプ回路（図示せず）を使用してラインクランプ・モードによるクランプ電位の制御を行う。制御部５８は、ユーザＩ／Ｆ６２からのユーザ入力や、電源オン、低電力モードから復帰するためのユーザ入力を検出して、ベタクランプ・モード開始／終了およびラインクランプ・モード開始の制御を行う他、ユーザＩ／Ｆ６２からのユーザ指令に応答して画像処理装置５０の動作を制御している。

なお、図２に示した本発明の画像処理装置５０では、可変クランプ制御回路６０は、ＡＦＥ４０の外付けモジュールとして構成されているが、本発明では、ＡＦＥ４０の内部モジュールとして構成することもでき、また、可変クランプ制御回路６０と固定電位制御を行うクランプ回路とを共用モジュールとして、可変／固定制御を外部制御信号に応答して切り換えて行うこともできる。

なお、画像処理装置５０のＡＦＥ４０でのアナログ・データ取得、ディジタル処理部５４におけるディジタル画像処理および画像形成部５６における画像形成処理は、タイミング信号生成部５２からクロックバスなどを介して供給されるクロック信号により同期されていて、画像処理装置５０での画像形性処理を可能とされる。なお、本発明では、タイミング信号生成部５２は、処理に応じて適切なクロック・レートを生成させていても良い。

図３は、本発明の画像処理装置５０において、リニアＣＣＤ２８の後段に接続されるアナログ画像処理回路の第１の実施形態を示した図である。図３に示されるように、ＡＦＥ４０には、ＡＣカップリングのためのコンデンサＣａｃ７０を介してリニアＣＣＤ２８からの出力CCD_OUTが結合されていて、コンデンサＣａｃ７０は、リニアＣＣＤ２８が与えた電荷をサンプルホールド回路７４に渡している。クランプ回路７２は、画像処理装置５０が通常モードとされている時にラインクランプ・モードの処理を行って、リニアＣＣＤ２８のＢＫレベルをＡＦＥ４０のＢＫ参照電位レベルに一致させている。

アナログ・データの処理についてまず説明すると、サンプルホールド回路７４でホールドされたアナログ・データは、Ａ／Ｄコンバータ（ＡＤＣ）８０のサンプリング・タイミングごとに読み出され、ＢＫレベル補正のためのフィードバック値とアナログ加算回路７６で加算され、電圧ゲインアンプ（ＶＧＡ）７８により増幅された後、Ａ／Ｄコンバータ（ＡＤＣ）８０によりＡ／Ｄ変換される。ＡＤＣ８０により、Ａ／Ｄ変換された値は、BLK_CLANMP回路８２によりＢＫレベル補正がディジタル値として得られ、ディジタル補正値がＤ／Ａコンバータ（ＤＡＣ）８４によりアナログ電圧信号に変換された後、アナログ加算回路７６へとフィードバックされる。ＡＤＣ８０の出力は、適切な階調レベル、例えば図３で説明する実施形態では、１０ビット階調レベルのCCD_OUTとして、ディジタル処理部５４へと送られる。

また、本発明の可変クランプ制御回路６０は、図３に示した実施形態では、ＡＦＥ４０の外部モジュールとして構成されていて、コンデンサＣａｃ７０の下流側、かつＡＦＥ４０の上流側の位置でデータラインに接続され、リニアＣＣＤ２８を充電する。可変クランプ制御回路６０には、その制御信号として、可変クランプ制御回路をイネーブルするためのclp_en信号と、可変プランク制御を行うためのディジタル的に設定されるクランプ制御値であるclp_lvl信号が入力される。図３に示した実施形態では、クランプ制御値は、１０ビットとされているが、本発明では特に制限されるわけではない。

clp_en信号は、画像処理装置５０が電源オンとされた場合または低電力モードから復帰する場合など、画像処理装置５０を高速に立ち上げる場合に、電源オン検知、ユーザI／Ｆからの操作入力、または原稿カバーが持ち上げられた場合のスイッチオンなどの検出に応答して生成され、可変クランプ制御回路６０をイネーブルとする。可変クランプ制御回路６０には、clp_lvlのディジタル値が入力され、ベタクランプ・モードにおけるクランプ電位位置を制御するために使用される。

図４は、本発明のクランプ回路７２および可変クランプ制御回路６０の詳細構成を示した図である。可変クランプ制御回路６０は、データラインに対して充電を開始させるためのスイッチ９０と、ディジタル値として供給されるクランプ制御値clp_lvlをアナログ電圧値に変換するＤＡＣ９２と、プルアップ回路９４とを含んで構成されている。ＤＡＣ９２に供給されるクランプ制御値clp_lvlは、抵抗Ｒ２、Ｒ３により分圧され、分圧された電位がコンデンサＣａｃ７０下流側のデータラインに印加される。なお、Ｒ１〜Ｒ３の値は、ベタクランプ・モードでのクランプ電位からラインクランプ・モードでのクランプ電位への変位時間などを考慮して適宜設定することができる。

一方、図３に示したＡＦＥ４０は、内部回路としてクランプ回路７２を含んでいる。クランプ回路７２は、スイッチ８８を介してデータラインに対してＶ_ｃｌｐを印加しており、プルアップ回路８６がＶ_ｃｌｐを与えている。また、プルアップ回路８６の電位は、サンプルホールド回路７４の基準入力に接続されていて、ＢＫレベルの値を設定している。

可変クランプ制御回路６０およびクランプ回路７２には、それぞれスイッチ制御信号とされるCLPINおよびclp_enが入力されていて、それぞれの信号に応答して、リレーまたはトランジスタなどの適切なスイッチング手段などで構成されたスイッチを駆動して、クランプ回路および可変クランプ制御回路を介してコンデンサＣａｃ７０の充電を行う。なお、本発明では、制御部５８が画像処理装置５０の電源オンや低電力モードからの復帰などのイベントを検知すると、clp_enをオンしてベタクランプ・モードを実行させ、ベタクランプ・モードによるクランプ電位位置が安定した後、ラインクランプ・モードを行うために、clp_enをオフして、同時にCLPINをオンとする処理を行う。

また、本発明の別の実施形態では、clp_en処理に対してタイマを設けておき、タイマが満了した段階でCLPINをオンとし、clp_enをオフする制御処理を行うこともできる。これらの切換処理は、画像処理装置の立ち上げ時間を短縮する目的でいずれかまたは両方を同時に使用していずれか早く条件を満たした段階でラインクランプ・モードを開始させることができる。

以下、本発明において、可変クランプ制御回路６０に与えられるクランプ制御値の決定およびクランプ電位可変制御機構について説明する。以下、本発明で使用する各電位を次のように定義する。ベタクランプ・モードで使用されるクランプ電位をＶ_ｃｌｐ′とし、ベタクランプ・モードで与えられるクランプ電位位置を、Ｖ_ｖａｌとする。そして、ラインクランプ・モードで使用されるクランプ電位をＶ_ｃｌｐとする。ラインクランプ・モードでは、信号領域（黒領レベル）となる期間だけクランプするので、Ｖ_ｃｌｐが本来クランプするべきクランプ電位位置BK_LVLを与える。本発明では、ベタクランプ・モードでのクランプ電位位置の電位ズレは、ＡＦＥ４０から出力されるディジタル黒データから検出する。このとき、検出電位差（ΔＶ）は、１０ビット階調（２^１０＝１０２３）の場合については、ディジタル黒データの値（ＢＫ）、ＡＤＣ８０のダイナミックレンジ（ＤＲ）、ＶＧＡ７８のゲイン量（Ｇ[倍]）を用いて、下記式（１）で表される。

可変クランプ制御回路６０で設定されるクランプ電位をＶ_ｃｌｐ′とし、固定電位制御のクランプ回路で与えられるBK_LVLを与えるクランプ電位をＶ_ｃｌｐとすると、可変クランプ制御回路６０で与えるクランプ電位Ｖ_ｃｌｐ′を、クランプ電位位置のズレを相殺するようにクランプ電位をΔＶだけオフセットした値、すなわち、下記式（２）としてフィードバックさせることができる。

そして、上記設定の下で、下記式（３）

となるように設定されるので、ベタクランプ・モードで設定されたクランプ電位位置を判断してその電位位置ズレに応答したΔＶを生成させて、ベタクランプ・モードでのクランプ電位にフィードバックすることで、ベタクランプ・モードからラインクランプ・モードに切り換えた際に発生するクランプ電位位置の間のズレ、すなわち、Ｖ_ｖａｌとBK_LVLとの間のズレをキャンセルすることができる。

上述した可変クランプ制御でのクランプ電位位置の相対レベルを図５を使用して説明する。図５は、空転送画素に対するＡＦＥ入力信号の電位と、本発明におけるクランプ電位およびクランプ電位位置それぞれとのレベル関係を示す。なお、図５中、Ｖ_ｃｌｐは、本来設定されるべきクランプ電位であり、通常では、ＡＦＥ４０における黒レベルの信号基準電位レベルBK_LVLを与え、台形波形は、空転送画素でのＡＦＥ入力信号の電位レベルを示す。図５（１）は、ベタクランプ・モードを行った場合のベタクランプ・モードが与えるクランプ電位位置Ｖ_ｖａｌを示す。図５（２）は、可変クランプ制御を行った場合のクランプ電位Ｖ_ｃｌｐ′へのΔＶのフィードバックの寄与を示し、図５（３）は、ラインクランプ・モードに切り換える時点でのＡＦＥ４０の入力段におけるクランプ電位位置Ｖ_ｖａｌと本来ラインクランプ・モードで与えられるクランプ電位位置BK_LVLとの間の電位位置の関係を示す。

図５（１）に示すように、ベタクランプ・モードでは、ベタクランプ・モードのクランプ電位位置Ｖ_ｖａｌは、リセット・ノイズ／信号レベルにわたりクランプを行なわれる結果、リセット・ノイズの寄与分を含んで、基準電位レベルとは異なる電位位置で安定化してしまう。そこで、図５（２）に示すように、ベタクランプ・モードでのクランプ電位位置Ｖ_ｖａｌが本来与えられるべきクランプ電位位置に一致するように、ΔＶだけ異なるＤＣレベルのクランプ電位を使用した可変クランプ電位制御を行なう。可変クランプ電位制御では、ベタクランプ・モードで与えられるクランプ電位位置を変化させるように、ＡＤＣ８０からのディジタル出力を可変クランプ制御回路６０にフィードバックさせることで、ベタクランプ・モードで与えられるクランプ電位位置Ｖ_ｖａｌを、ベタクランプ・モードからラインクランプ・モードへの切り換え時点で、本来クランプしたい電位位置である信号基準電位レベルであるBK_LVLにすることができる。

この結果、図５（３）に示すように、ベタクランプ・モードをラインクランプ・モードに切り換える時点では、可変クランプ制御回路６０により、クランプ電位位置Ｖ_ｖａｌがすでにBK_LVLとされているので、ベタクランプ・モードの直後にラインクランプ・モードに切り換えて、ラインクランプ・モードでの各種設定を直ちに開始することが可能となる。

図６は、図５で説明したクランプ電位位置Ｖ_ｖａｌを、画像処理装置５０が電源オンされた時点からの時間に対して示した電位チャートである。画像処理装置５０の電源がオンされると固定電位レベルでベタクランプ・モードが実行され、コンデンサＣａｃ７０への充電が進行してクランプ電位位置Ｖ_ｖａｌが、Ｖ_ｃｌｐ＋ΔＶ＝Ｖ_ｃｌｐ′に対応した値で安定する。本発明の可変クランプ制御回路６０をイネーブルしない場合、ラインクランプ・モードが開始されるまで、Ｖ_ｖａｌの電位位置に保持される。ここで、時刻Ｔ１でラインクランプ・モードに切り換えた場合でも、ラインクランプ・モードで設定されている電位レベルV_ｃｌｐにまでクランプ電位位置が安定しなければ、ラインクランプ・モードで行われる各種設定を開始することができず、結局のところ時刻Ｔ２まで次動作の開始を行うことができない。

一方、本発明に従い、時刻Ｔ３で可変クランプ制御を開始すると、その時点でのＢＫレベルの電位ズレに応じてΔＶが定められ、可変クランプ制御におけるクランプ電位へのバイアス電位としてΔＶが調整されながら、クランプ電位位置が時刻Ｔ４でラインクランプのレベルに達する。この時点でＡＦＥ４０が備えるクランプ回路によるラインクランプ・モードでのクランプ電位制御に切り換えることにより、可変クランプ制御回路６０の時定数程度の期間内で達成でき、以後の設定を迅速に行うことが可能となる。

上記式（１）で示したように、本発明の第１の実施形態では、ＡＤＣ８０から出力されたディジタル黒データの値を使用して、クランプ電位位置の電位位置ズレに対応したＡＦＥ入力値に換算している。これによって、ＡＦＥ入力〜Ａ／Ｄ変換までに増幅されるゲイン量に関係なく、ΔＶの値を与えることができる。また、上記式（３）からも分かるように、このときにＡＦＥ４０から出力され黒データの値は、ディジタル黒データの出力値として、0[digit]を与える。

また、可変クランプ制御回路６０でクランプ制御値clp_lvlからΔＶを設定する電位設定手段は、図４に示すようにハードウェア的に構成することもできるし、ソフトウェア的に構成することもできる。図４に示すように、可変クランプ制御回路をハードウェア的に構成する場合には、可変クランプ制御回路６０をＤＡＣと適当な値の抵抗などで構成することで、電位設定処理が以下のディジタル演算のみで済み、さらに演算後のディジタル・データ（clp_lvl）を直接可変クランプ制御回路６０に入力することができるので、より簡素な構成とすることができる。

電位設定手段をソフトウェア的に構成する場合は、ディジタル黒データの値（後段に接続されたＡＳＩＣなどのレジスタ・メモリに通常保持されている）を読取り、ディジタル黒データの値を使用してソフトウェア的による演算処理を行った後、可変クランプ制御回路の電位設定を行うことができる。

また、上述した演算処理におけるディジタル黒データの値は、リニアＣＣＤ２８のクランプ・ノイズやダーク・ノイズなどによるノイズ成分を含んでいる。そのため、上記式（１）のＢＫの値として、主走査または主走査・副走査に平均化した値を用いることで上記ノイズの影響を低減することもできる。さらに、ディジタル黒データは、リニアＣＣＤ２８の遮光画素（ＯＰＢ）データを用いることができる。また、本発明でリニアＣＣＤ２８の空転送画素データを用いることで上記平均化数を大きくすることができ、さらなるノイズ低減が可能となる。

ところで、通常モード時にはＡＦＥ４０内部の信号基準電位と、クランプ電位位置とを等しくする必要がある。ＡＦＥ４０では一般に、この電位差をディジタル的にフィードバック補正する機能（BLK_CLAMP）を備えているが、ゲインによっては補正しきれない場合には異常画像のエラーを与えてしまう。そこで本発明では、通常動作時には外付けした可変クランプ制御回路６０ではなく、ＡＦＥ４０内部のクランプ電位固定制御を行うクランプ回路を用いた制御を行うことが好ましい。通常モード時にクランプ電圧固定制御のクランプ回路に切り換えて制御を行うことで、ＡＦＥ４０内部の信号基準電位とクランプ電位位置とが外部的な突発要因によりずれ、通常モード時に画像データ異常（画像レベル異常）の発生を防止できる。

図７は、本発明の画像処理装置５０が使用する画像処理のフローチャートを示す。本発明の画像処理装置５０は、ステップＳ１００で画像処理装置５０の電源がオンされたか、または低電力モードから通常モードに復帰した時点から開始する。ステップＳ１０１では、固定電位でのベタクランプ・モードを行う。このとき、本発明では、ＡＦＥ４０に内蔵されたクランプ回路７２を使用してベタクランプ・モードを実行することもできるし、可変クランプ制御回路６０を起動して、設定電位を固定させておき、ベタクランプ・モードを行うこともできる。

ステップＳ１０２では、クランプ電位位置が安定するまで待機し、ステップＳ１０３でクランプ電位位置が安定したか否かを判断してクランプ電位位置が、例えばそれ以前の数クロックサイクル分にわたり変化がないと判断された場合にクランプ電位位置が安定したものと判断し（ｙｅｓ）、ステップＳ１０４の処理を行う。そうでなければクランプ電位位置が依然として安定化中である（ｎｏ）としてステップＳ１０２へと処理を分岐させる。クランプ電位位置が安定した後、ステップＳ１０４で可変クランプ制御回路６０の制御信号であるclp_en信号をオンとして可変クランプ制御を開始する。

この段階で、クランプ電位位置は、Ｖ_ｃｌｐの値に近づいて行くので、ステップＳ１０５でクランプ電位位置がラインクランプ・モードでの参照ＢＫレベルＶ_ｃｌｐに追従するまで待機する。ステップＳ１０６では、クランプ電位位置が参照ＢＫレベルとなったか否かを判断し、参照ＢＫレベルで安定したと判断された場合（ｙｅｓ）、ステップＳ１０７でＡＦＥ４０の内部クランプ回路を起動してラインクランプ・モードを開始させる。また、ステップＳ１０６で安定していないと判断した場合（ｎｏ）処理をステップＳ１０５へと分岐させて、安定するまで待機させる。なお、このとき、ＢＫレベルの電圧値を比較入力とするコンパレータを用いてＢＫレベルとなったことを判定することもできるし、タイマを設定しておき、タイマの満了により待機を終了することもできる。

ステップＳ１０６の判断で肯定的な値を返すと、処理はステップＳ１０７へと進み、ＡＦＥ４０の電位固定制御を行うクランプ回路の制御信号であるCLPINをオンとし、同時にclp_en信号をオフとして電位固定のクランプ回路７２による電位制御に制御を切り換え、ラインクランプ・モードを使用した制御を行う。その後、ステップＳ１０８で初期設定および各機能部のレベル調整を実行する。

図８は、本発明の画像処理装置が実行する処理の第２の実施形態を示す。図８に示した実施形態は、リニアＣＣＤ２８がすでに出力している場合または可変クランプ制御による処理期間中にリニアＣＣＤが出力を開始してしまうような場合に好適に対応するための画像処理方法である。リニアＣＣＤ２８が出力している期間中に可変クランプ制御を行うと、ＢＫデータのフィードバック値を検出してクランプ電位設定を行うために、ＡＦＥ４０の定格入力を超えてクランプ電位が高められてしまう場合もある。このため、図８に示した制御処理ではリニアＣＣＤ２８が出力している可能性のある制御信号を検出し、制御部５８が可変クランプ制御回路に対してクランプ電位固定制御を実行させる第２の実施形態である。

図８に示した処理は、ステップＳ２００から開始し、電源オンまたは停電力モードから画像処理装置が復帰した時点から処理が開始される。ステップＳ２０１では、ベタクランプ・モードを開始させ、ステップＳ２０２〜Ｓ２０３でクランプ電位位置が一定となるまで待機する。ステップＳ２０４では、圧板またはＡＤＦが開いているか否かを本体側に設置されたスイッチのなどを用いて判断する。ステップＳ２０４の判断で圧板またはＡＤＦが開いていないと判断した場合（ｎｏ）、リニアＣＣＤは出力することはないので、ステップＳ２０６で可変クランプ制御回路６０への制御信号clp_enをオンとし、可変クランプ制御を開始させる。

また、ステップＳ２０４の判断で圧板またはＡＤＦが開いていると判断した場合（ｙｅｓ）、ステップＳ２０５に処理を分岐させ、可変クランプ制御回路のクランプ電位を、ＡＦＥ４０のデフォルト設定されたクランプ電位位置に設定するclp_lvlを可変クランプ制御回路６０に入力し、図８の処理が終了するまで他のclp_vlの設定を受け付けないようにして可変クランプ制御回路６０にクランプ電位固定制御を実行させる。

ステップＳ２０７では、クランプ電位位置がラインクランプ電位に安定するまで待機し、ステップＳ２０８でＡＦＥ４０のクランプ回路を使用してラインクランプ・モードを開始させ、以後、ステップＳ２０９で初期設定および各種調整を実行する。以上のように、本発明によって、画像処理装置の電源投入時または低電力モード復帰時におけるクランプ電位安定待ち時間を短縮することが可能となり、スキャナ装置の立ち上げ時間の高速化ができ、ファーストコピータイムを短縮することができる。

これまで説明した実施形態は、クランプ電位位置の電位位置ズレΔＶをＡＦＥ４０のディジタル・フィードバック値で検出する。このためフィードバック値が負になる電位位置ズレ、すなわちクランプ電位位置が黒レベルよりも低い位置になった場合には、可変クランプ電位制御による可変電位制御を行うことができない。

本発明の第２のアナログ画像処理回路の実施形態では、ＡＦＥ４０によるＡ／Ｄ変換前のアナログ・データを検出して、クランプ電位を可変する構成とする。図９は、本発明の画像処理装置５０が含む可変クランプ制御回路６０の第２の実施形態を示す。図９では、図３で説明したと同様の各機能ブロックについては同一の符号を付して示している。図９に示した可変クランプ制御回路６０は、ＡＦＥ４０の内部クランプ回路として構成されており、クランプ電位位置を固定電位制御または可変電位制御の切り換え判断に応答して、クランプ電位固定／可変電位制御を行う。図９に示した可変クランプ制御回路６０についてもクランプ電位位置の電位位置ズレは、ディジタル黒データを使用して制御する。

しかしながら、第２の実施形態では、クランプ・コントローラ（CLAMP_CNT）９６が設けられていて、フィードバックの値がアナログ加算回路７６で加算される前であって、Ａ／Ｄ変換される前のアナログ黒データ、より具体的には、図９に示した実施形態では、クランプ・コントローラ９６は、具体的にはサンプルホールド回路７４の出力（ＳＨ出力）を用いてクランプ電位位置を検出する。クランプ・コントローラ９６は、検出したＢＫのアナログ・データに対して種々の処理を施し、サンプルホールド回路７４から検出ポイントであるＳＨ出力までのゲイン量を用いて、ＡＦＥ４０の入力段におけるΔＶを与えるクランプ制御値（clp_lvl）を計算する。計算されたΔＶは、可変クランプ制御回路（VAL_CLAMP）に入力され、クランプ電位を可変設定するために用いられる。

この場合、処理のフィードバック・ループは、ＡＦＥ４０内で閉ループを形成しており、フィードバック動作は連続的に行われる。このため、仮にクランプ電位位置が変動した場合でも、フィードバック・ループに影響を与えることなくクランプ電位位置を補正することができる。なお、このときのズレ量（入力換算値）は、アナログ黒データ値（ＢＫ）、ＳＨ出力でのゲイン量（G[倍]）を用いて、下記式（５）で与えられる。

このとき、第１の実施形態と同様に、可変クランプ制御回路６０で設定すべきクランプ電位（Ｖ_ｃｌｐ′）は、それまでのクランプ電位（Ｖ_ｃｌｐ）に対してΔＶずらした値、すなわち、

とすることで、例えばベタクランプ・モードからラインクランプ・モードに切り換えた場合にもクランプ電位位置の電位位置ズレが生じなくなり、クランプ電位位置の安定時間待ち時間を短縮することができる。

上記式（５）では、ＳＨ出力でのゲイン量によって演算している。本発明では、ＶＧＡ出力からΔＶを与えるためのアナログ黒データを得ることができる。しかしながら、本発明の他の実施形態では、ＶＧＡ７８でのゲイン量を考慮して、ΔＶを与えるclp_lvlの値を計算することができる。なお、ＶＧＡ７８の値を使用して計算する場合には、黒オフセット補正（BLK_CLAMP）のフィードバック機能をＯＦＦしておく必要がある。

以上のように、クランプ電位位置をＳＨ出力またはＶＧＡの出力を使用することでクランプ電位位置の電位位置ズレを検出することで、極性（＋/−）に関わらずクランプ電位位置の電位位置ズレが検出できるようになる。また、外部に構成していた可変クランプ制御回路６０を内蔵することによって、可変・固定クランプ回路を統合することができるため、低コスト化につながり、さらにはＡＦＥ入力部でのリーク電流も低減できる。

また、図９に示した第２の実施形態では、アナログ黒データを検出するが、アナログ・データ値が小さい場合は、クランプ電位を可変制御する前にＡＦＥ４０内の各素子や信号線などを要因とする回路内ノイズなどのノイズの影響を大きく受けて誤検出してしまう可能性がある。ノイズに対応すするために、アナログ・データを検出した直後に、適切な分解能（例えば８ビット）の第２のＡ／Ｄコンバータ（第２ＡＤＣ）を設け、第２ＡＤＣを介して量子化することでノイズの影響を受けにくくすることができる。

なお、上述した第２ＡＤＣは、本発明の特定の実施形態では、クランプ・コントローラ９６の内部モジュールとして構成することができるが、ＡＦＥ４０のいかなる適切な位置に設置しても良い。なお、アナログ・データをＡＤＣ８０とは独立して量子化することにより、以下に説明するように、可変クランプ制御を行うための制御値clp_lvlの設定に対して柔軟性を与え、より適切な可変クランプ制御が可能となる。

図１０は、本発明のクランプ・コントローラ９６の第１の実施形態を示した図である。図１０に示したクランプ・コントローラ９６は、アナログ・データが入力される第２ＡＤＣ９８と、可変クランプ制御をオン／オフを制御するＩＤＣ１００とを含む最も基本的な構成を備えている。ＳＨ出力またはＶＡＬ出力からのアナログ・データは、まず第２ＡＤＣ９８に入力され、例えば８ビットのＡ／Ｄ変換処理が行われる。Ａ／Ｄ変換された量子化データは、ＩＤＣ１００により可変クランプ制御回路６０へと出力する。なお、ＩＤＣ１００は、図１０に示した実施形態では、圧板またはＡＤＦの開閉状態を通知する制御信号VAL_ONまたはレジスタ・メモリに格納された制御値であるval_onを受け付けて、第２ＡＤＣ９８からのclp_lvlを可変クランプ制御回路６０へと出力して、外部端子またはレジスタ・メモリ設定に応答した可変クランプ制御を可能とする。

ＩＤＣ１００は、本発明では種々の構成を用いて実装することができ、例えば、圧板またはＡＤＦ開を検出するスイッチング回路（図示せず）を含んで構成することができる。このスイッチング回路は、圧板またはＡＤＦ開閉を検知して、可変クランプ制御を行わない場合には、クランプ・コントローラ９６に対し固定電圧制御を行うための８ビットのディジタル信号を生成させ、可変クランプ制御回路６０のclp_lvlとして供給することができる。

図１１は、図１０に示したクランプ・コントローラ９６からの可変クランプ制御信号clp_lvlが入力される可変クランプ制御回路６０の実施形態を示した図である。図１１に示した実施形態では、可変クランプ制御回路６０は、図４に示したと概ね同様の構成とされている。しかしながら図１１に示した可変クランプ制御回路６０は、ＡＦＥ４０の内部回路として構成され、図４で示すクランプ回路７２の機能を備えている。すなわち、図１１に示した可変クランプ制御回路６０は、プルアップ回路９４からサンプルホールド回路（ＳＨ）の参照端子に接続されている。また、cp_lvl信号は、ＤＡＣ９２に入力されてアナログ変換された後、分圧回路でΔＶがバイアスされて可変クランプ電圧レベルを与えるように、AFE_IN（サンプルホールド回路の入力端子）へと接続されている。また、可変クランプ制御回路６０には、可変／固定クランプ制御のために共用されるスイッチ回路９０が実装されていて、可変クランプ制御開始信号であるCLPINが入力されている。図１１に示した実施形態では、CLPINは、ＩＤＣ１００に与えられる制御信号であるval_onまたはVAL_ONにより制御されている。

図１２には、ライン方向および副走査方向の値を統計処理する場合に用いるクランプ・コントローラ９６の第２および第３の実施形態を示す。上述したように、アナログ黒データは、リニアＣＣＤ２８のクランプ・ノイズやダーク・ノイズなどの影響を受けるので、これらの影響を低減するために、アナログ黒データを主走査方向または主走査・副走査方向に平均する統計処理を使用することができる。このとき、平均化に使用するサンプリング数をレジスタなどで設定可能にしておくことで、適切にノイズ低減を行うことが可能である。同様に、空転送画素についてのＢＫデータを用いることで平均化の際のサンプリング数を大きくすることができ、さらなるノイズ低減のためには好ましい。

図１２（ａ）は、図１０で説明した基本構成に対して主走査方向のＢＫデータを平均化するPIX_AVEモジュール１０２と、ライン方向のピクセルについてのＢＫデータを平均化するLINE_AVEモジュール１０４とが追加されている。PIX_AVEモジュール１０２およびLINE_AVEモジュール１０４は、アセンブラ言語などで記述されたプログラムで実装することができ、制御部５８などからのBK_SYNC制御信号が入力されると、PIX_AVEモジュール１０２がレジスタ・メモリなどから平均処理を行うサンプリング数を読み出し、主走査方向の平均処理を行い、さらにLINE_AVEモジュール１０４は、ライン方向に平均化処理するサンプリング数をレジスタ・メモリから取得してＢＫデータの平均化を行って、各種ノイズを平均化してＢＫ平均データを算出する。ＩＤＣ１００は、その結果与えられたclp_lvl値を、図１１に示した可変クランプ制御回路６０に渡して可変クランプ制御を実行する。

また、図１２（ｂ）には、クランプ・コントローラ９６の第３の実施形態を示す。図１２（ｂ）に示した第３の実施形態では、ライン方向の平均化処理を行うLINE_AVEモジュール１０４に替えて、LINE_WAVEモジュール１０６が用いられている。LINE_WAVEモジュール１０６は、レジスタ・メモリに格納された重み付け係数を読み出して、ライン方向に取得したＢＫデータを加重平均し、その結果を、ＩＤＣ１００を介して可変クランプ制御回路６０に渡している。なお、図１２（ｂ）の実施形態において重み付け係数をサンプリング数分だけ１として設定し、その他については０の重み付け係数を用いる処理と考えれば、図１２（ａ）の第２の実施形態は、プログラムの実装形態は異なるものの第３の実施形態の統計処理を行うことになる。

図１３は、本発明のクランプ・コントローラ９６の第４の実施形態を示す。図１３に示したクランプ・コントローラ９６は、図１２に示したと概ね同様の構成の機能モジュール群を含んでいる。しかしながら、図１３に示した実施形態では、LINE_WAVEモジュール１０６の出力が、比較手段である、COMPAREモジュール１０８に入力されている。COMPAREモジュール１０８は、例えば、コンパレータなどを使用して構成することができ、しきい値電位ｔｈの値を受け取って、LINE_WAVEモジュール１０６の出力値と比較を行い、計算されたＢＫデータがしきい値電位レベルｔｈを超えているか否かを判断し、ＢＫデータの値がしきい値レベルｔｈを超えている場合には、ＢＫ平均データをclp_lvl値として可変クランプ制御回路６０へと送り、ＢＫ平均データがしきい値レベルｔｈを超えるまでクランプ制御処理を実行させる。図１３に示したクランプ・コントローラ９６を使用することで、クランプ制御処理でクランプ電位位置が安定すると直ちに可変クランプ制御を実行させ、さらに固定電位制御に切り換えることで、より高速立ち上げが可能となる。

また、図１３に示した実施形態では、外部端子（VAL_ON）またはレジスタ（val_on）によって可変クランプ（クランプ電位の可変）をオン／オフさせ、クランプ動作の切り換え動作を適切なタイミングで実行させている。この処理においては、val_onまたはVAL_ONがオフの場合に、それまでのクランプ電位を維持すると、適切なクランプが行われずに異常画像となる可能性があるため、クランプ・コントローラ９６は、クランプ電位可変オフ時には、クランプ電位を強制的にＡＦＥ４０の信号基準電位に設定する処理を実行する。

さらに、図１３に示した実施例では、レジスタ・メモリに設定されたしきい値レベルｔｈは、デバイス保護機能を提供することができる。すなわち、スキャナの圧板やＡＤＦなどが開いている状態ではＣＣＤに光が入る可能性があり、有効画素領域でクランプをしている場合などにはクランプ電位を可変したがためにＡＦＥの入力定格を超えた電位が印加され、ＡＦＥの故障や破壊の原因になってしまう。本発明では、これを回避するため、検出したＢＫデータにしきい値レベルｔｈ２を設定し、クランプ電位の可変範囲に制限をかけることもできる。より具体的には、ディジタル黒データがしきい値電位ｔｈ２を超える場合には、対応して可変制御を行うことなく、可変クランプ制御回路６０に与える上限電位に対応したclp_lvlに固定し、可変制御を係属させることができる。この場合、クランプ電位安定時間の短縮を図りつつ、上記デバイス保護も実現できる。

上述した可変クランプ制御のオン／オフ制御は、ハード的またはソフト的に設定可能となるが、レジスタ・メモリのハードウェア設定初期値を、設定ビットをオンにするなどにより設定にしておくことで、簡単な制御処理で電源投入時に直ちに可変クランプ制御処理を開始することができ、クランプ電位安定時間短縮動作を行うことができる。さらに、ＡＦＥ４０のデフォルト設定でクランプ・モードとしてベタクランプ・モードを含む、クランプ電位の追従速度が早い高速モードおよび追従速度の遅い通常モードといった複数備えている場合には、例えば、高速モード時には可変クランプ制御を実行させ、通常モード時には固定クランプ制御を行うように制御部５８をプログラミングすることでベタクランプ・モードとラインクランプ・モードとを連動動作させることができる。

この場合には、電源投入時のクランプ電位安定時間短縮動作を、外部制御信号入力を伴うことなく、切り換えることもできる。また、図９に示した実施形態の可変クランプ制御回路を用いて画像処理装置の制御を実行させる場合、図７および図８の制御処理を使用することで、電源投入時または低電力モード復帰時に、スキャナ部の設定に必要な時間を大きく短縮することが可能となる。

以上のように、本発明によれば、電源投入時または低電力モード復帰時におけるクランプ電位安定化時間を大きく短縮することが可能となる。このため、画像処理装置５０のスキャナ部の立ち上げ時間の高速化が可能となり、画像処理装置５０のファーストコピータイムの短縮が可能となる。

本発明の上述した制御を行うためのプログラミング言語としてはアセンブラ言語およびＣ言語などを挙げることができ、また、本発明の回路モジュールは、本発明の制御を行うことができる限り、汎用マイクロコンピュータまたは専用のＡＳＩＣなどに実装することができる。

これまで本発明を図面に示した特定の実施形態をもって説明してきたが、本発明は図面に示した実施形態に限定されることはなく、本発明に対する種々の別実施例、追加、除外などは、本発明の作用および効果を有する限り、本発明の範囲に含まれるものである。

本発明において原稿から画像データを生成させるためのスキャナ装置の実施形態を示した図。 本発明の画像処理装置の機能ブロック図。 本発明の画像処理装置において、リニアＣＣＤの後段に接続されるアナログ画像処理回路の第１の実施形態を示した図。 本発明のクランプ回路および可変クランプ制御回路の詳細構成を示した図。 本発明の可変クランプ制御でのクランプ電位およびクランプ電位位置の相対レベルを説明した図。 図５で説明したクランプ電位位置を、画像処理装置が電源オンされた時点からの時間に対して示した電位チャート。 本発明の画像処理装置が使用する処理のフローチャートを示した図。 本発明の画像処理装置が実行する処理の第２の実施形態を示した図。 本発明の画像処理装置が含む可変クランプ制御回路の第２の実施形態を示した図。 本発明のクランプ・コントローラの第１の実施形態を示した図。 図１０に示したクランプ・コントローラからの可変クランプ制御信号clp_lvlが入力される可変クランプ制御回路の実施形態を示した図。 ライン方向および副走査方向の値を統計処理する場合に用いるクランプ・コントローラの第２および第３の実施形態を示した図。 本発明のクランプ・コントローラの第４の実施形態を示した図。 従来のＡＦＥおよびそのクランプ回路の構成を示した図。 従来のベタクランプ・モードにおける電位レベルを示した図。

符号の説明

１０…スキャナ装置、１２…コンタクト・ガラス、１４…ハロゲン・ランプ、１６…第１反射ミラー、１８…第２反射ミラー、２０…第３反射ミラー、２２…第１キャリッジ、２４…第２キャリッジ、２６…集光レンズ系、２８…リニアＣＣＤ、３０…基板、３２…スキャナ本体、３４…原稿、３６…白基準板、４０…アナログ画像処理回路（ＡＦＥ）、４２…ディジタル画像処理部、
４４…画像読取装置、５０…画像処理装置、５２…タイミング信号生成部、５４…ディジタル処理部、５６…画像形成部、５８…制御部、６０…可変クランプ制御回路、６２…ユーザＩ／Ｆ、７０…コンデンサ、７２…クランプ回路、７４…サンプルホールド回路、７６…アナログ加算回路、７８…ＶＧＡ、８０…ＡＤＣ、８２…BLK_CLAMP回路、８４…ＤＡＣ、８６…プルアップ回路、８８、９０…スイッチング回路、９２…ＤＡＣ、９４…プルアップ回路、９６…クランプ・コントローラ、９８…第２ＡＤＣ、１００…ＩＤＣモジュール、１０２…PIX_AVEモジュール、１０４…LINE_AVEモジュール、１０６…LINE_WAVEモジュール、１０８…COMPAREモジュール、

Claims (22)

1. 光電変換素子から得られた電気信号に対して、直流再生および信号増幅を含むアナログ画像処理を施した後に、Ａ／Ｄ変換を施すアナログ画像処理回路への入力段のクランプ電位を可変制御する可変クランプ制御回路と、
   前記アナログ画像処理回路の前記入力段に接続された固定クランプ回路と
   を備え、前記可変クランプ制御回路は、前記アナログ画像処理回路のディジタル黒データに応じてクランプ電位を可変して前記入力段に与える、アナログ画像処理回路。
2. 前記可変クランプ制御回路は、前記ディジタル黒データから前記アナログ画像処理回路の前記入力段の前記クランプ電位の変動をキャンセルするアナログ値を与えて前記クランプ電位を可変制御する、請求項１に記載のアナログ画像処理回路。
3. 前記クランプ電位は、Ｄ／Ａコンバータによって前記ディジタル黒データを使用して可変される、請求項１または２に記載のアナログ画像処理回路。
4. 前記ディジタル黒データは、主走査方向または副走査方向、または主走査方向および副走査方向に平均化される、請求項１〜３のいずれか１項に記載のアナログ画像処理回路。
5. 前記ディジタル黒データは、前記光電変換素子の空転送画素データである、請求項１〜４のいずれか１項に記載のアナログ画像処理回路。
6. 前記アナログ画像処理回路は、前記可変クランプ制御回路または前記固定クランプ回路を切り換える制御部を備え、前記制御部は、電源投入時または低電力モードからの復帰時に前記可変クランプ制御回路を起動させ、前記電源投入時または前記低電力モードを除いた期間には前記固定クランプ回路を起動してクランプ電位の制御を行う、請求項１〜５のいずれか１項に記載のアナログ画像処理回路。
7. 請求項１〜６のいずれか１項に記載のアナログ画像処理回路を備える、画像読取装置。
8. 圧板またはＡＤＦを備え、前記圧板または前記ＡＤＦが開いていることを検知する検知手段を備え、電源投入時または低電力モード復帰時に前記検知手段が前記圧板または前記ＡＤＦが開いていることを通知する場合には、前記可変クランプ制御回路のクランプ電位を前記固定クランプ回路のクランプ電位に固定してクランプ電位制御を行う、請求項１〜６のいずれか１項に記載のアナログ画像処理回路を備える、画像読取装置。
9. 請求項７または８のいずれか１項に記載の画像読取装置を備える、画像形成装置。
10. 光電変換素子から得られた電気信号に対して直流再生（クランプ）を行うクランプ制御回路部と、クランプされた信号のサンプル／ホールドを行うサンプルホールド部と、サンプル／ホールドした信号を増幅する信号増幅部と、信号基準電位に対してサンプル／ホールドした信号のオフセットを補正するオフセット補正部と、増幅されたアナログ信号をＡ／Ｄ変換するＡ／Ｄ変換部とを含むアナログ画像処理回路であって、
    前記クランプ制御回路部は、クランプ電位を、前記サンプルホールド部または前記信号増幅部から出力されたアナログ黒レベルに応じて可変制御するための、前記サンプルホールド部または前記信号増幅部から出力されたアナログ黒レベルを量子化してディジタル黒データとする第２Ａ／Ｄ変換部を含むクランプ・コントローラを備える可変クランプ制御回路を含み、
    前記可変クランプ制御回路は、前記ディジタル黒データをしきい値と比較して、前記クランプ電位の可変制御範囲を制限し、前記しきい値は、レジスタ・メモリに設定される、アナログ画像処理回路。
11. 前記クランプ・コントローラは、前記サンプルホールド部または前記信号増幅部からのアナログ黒レベルから前記アナログ画像処理回路の入力段の前記クランプ電位の変動をキャンセルする電位を前記可変クランプ制御回路に生成させる、請求項１０記載のアナログ画像処理回路。
12. 前記クランプ・コントローラは、前記ディジタル黒データを主走査方向または副走査方向、または主走査方向および副走査方向に平均または重加算平均する、平均処理モジュールを備える請求項１０または１１に記載のアナログ画像処理回路。
13. 前記平均処理モジュールは、平均化するサンプリング数がレジスタ・メモリに設定される、請求項１２に記載のアナログ画像処理回路。
14. 前記アナログ黒レベルは、前記光電変換素子の空転送画素が与えるアナログ電位である、請求項１０〜１３のいずれか１項に記載のアナログ画像処理回路。
15. 前記重加算平均する前記平均処理モジュールは、重み付け係数がレジスタ・メモリに設定される、請求項１２〜１４に記載のアナログ画像処理回路。
16. 前記可変クランプ制御回路による可変クランプ制御は、レジスタ・メモリまたは外部端子からの制御信号に応答してオン／オフ制御される、請求項１０〜１５のいずれか１項に記載のアナログ画像処理回路。
17. 前記可変クランプ制御回路の可変クランプ制御がオフの場合は、前記可変クランプ制御回路のクランプ電位を前記信号基準電位に設定する、請求項１６に記載のアナログ画像処理回路。
18. 前記可変クランプ制御回路による可変クランプ制御をオン／オフするレジスタ・メモリは、デフォルト設定で可変制御を実行する値に設定される、請求項１７に記載のアナログ画像処理回路。
19. 前記アナログ画像処理回路は、クランプ電位の追従速度が異なる複数のクランプ・モードを実行し、追従速度の速いクランプ・モードを実行する場合に前記可変クランプ制御回路による可変クランプ制御をオンに設定し、前記追従速度が早いクランプ・モードを実行する場合を除いて可変クランプ制御の設定をオフとする連動動作制御を行う、請求項１６に記載のアナログ画像処理回路。
20. 前記アナログ画像処理回路は、電源投入時または低電力モードからの復帰時に追従速度の速いクランプ・モードを実行するとともに前記可変クランプ制御回路を起動させ、前記電源投入時または前記低電力モードを除いた期間に前記固定クランプ回路を起動してクランプ電位の制御を行う、請求項１０〜１９のいずれか１項に記載のアナログ画像処理回路。
21. 請求項１０〜２０のいずれか１項に記載のアナログ画像処理回路を備える画像読取装置。
22. 請求項２１記載の画像読取装置を備える画像形成装置。

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