Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JP4591122B2 - インターポーザ基板の製造方法、基板の位置合わせ方法、および光電子回路基板の製造方法 - Google Patents
[go: Go Back, main page]

JP4591122B2 - インターポーザ基板の製造方法、基板の位置合わせ方法、および光電子回路基板の製造方法 - Google Patents

インターポーザ基板の製造方法、基板の位置合わせ方法、および光電子回路基板の製造方法 Download PDF

Info

Publication number
JP4591122B2
JP4591122B2 JP2005063346A JP2005063346A JP4591122B2 JP 4591122 B2 JP4591122 B2 JP 4591122B2 JP 2005063346 A JP2005063346 A JP 2005063346A JP 2005063346 A JP2005063346 A JP 2005063346A JP 4591122 B2 JP4591122 B2 JP 4591122B2
Authority
JP
Japan
Prior art keywords
substrate
alignment
circuit board
interposer
hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005063346A
Other languages
English (en)
Other versions
JP2006250978A (ja
Inventor
俊道 岩森
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujifilm Business Innovation Corp
Original Assignee
Fuji Xerox Co Ltd
Fujifilm Business Innovation Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Xerox Co Ltd, Fujifilm Business Innovation Corp filed Critical Fuji Xerox Co Ltd
Priority to JP2005063346A priority Critical patent/JP4591122B2/ja
Publication of JP2006250978A publication Critical patent/JP2006250978A/ja
Application granted granted Critical
Publication of JP4591122B2 publication Critical patent/JP4591122B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Landscapes

  • Optical Couplings Of Light Guides (AREA)

Description

本発明は、光デバイスをモジュール実装する際、チップと配線基板との整合などを行う中継基板であるインターポーザ基板に関し、特に、光デバイスを搭載するに適したインターポーザ基板とその位置合わせ方法に関するものである。
例えば、CSP(Chip Size Package)やBGA(Ball Grid Array package)などのパッケージでは、チップ端子とプリント配線板接続用端子とを整合、または、グリッド変換を行うために半導体チップを載せる中継基板として、一般に、インターポーザと呼ばれる基板が用いられる。また、例えば、LEDやLD等の光デバイスも、上記と同様に、回路基板上に搭載する場合には、このインターポーザに搭載し、この光デバイスを、回路基板上に形成される導波路に対し、精度良く位置合わせして搭載する。
従来、かかる光デバイス、もしくは、MCM(マルチチップモジュール)の位置合わせは、通常、2つの画像認識系を用いることにより行われている。即ち、一方の画像認識系により光デバイスを下部より確認し、同時に、他方の画像認識系によって基板パターンを確認し、これらを合わせることにより位置合わせする。
更に、従来技術の他の方法としては、予め光デバイスの位置とインターポーザ(基板)の位置関係を明確しておき、それが実装される回路基板上のパターンとインターポーザ上のパターンを実際に合わせ、さらに、事前に規定されているインターポーザと光デバイスのずれ量を補正して光デバイスを合わせることが行われている。
また、以下の特許文献1では、透過光を用いたアライメントが提案されている。即ち、この従来技術では、基板及び光素子を透過する光を、前記基板の表面側又は裏面側から照射し、マーカーとの画像信号を検出し、この検出された画像信号に基づいて位置合わせを行う。これにより、光素子における出射部、又は、出射部を、基板上に形成された光導波路に対して正確に位置合わせを行い、もって、光素子を基板上に接合搭載して光モジュールを製造する、光モジュールの製造方法を提案するものである。
特開平9−145965号公報
しかしながら、上述した従来技術、特に、2つの画像認識系を用いることにより光素子の位置合わせを行う場合には、このような装置は複雑となってしまい、また、装置の高価なものとなってしまう。
また、上述した特許文献1に記載された技術では、アライメントに用いられる透過光は、その透過条件が狭く、また、それにより得られる画像も鮮明なものではない。このことから、光素子の実装において必要とされる位置合わせの精度が得難いという問題点があった。
そこで、本発明は、上述した従来技術における問題点を解消し、即ち、インターポーザに搭載される光デバイスを、基板上に形成される導波路に対して精度良く、かつ、簡便に位置合わせを行うことが可能なインターポーザ基板の製造方法、かかる基板を利用した基板の位置合わせ方法、および、光電子回路基板の製造方法を提供することを目的とする。
上記目的は、回路基板上への光デバイスのモジュール実装に用いるインターポーザ基板の製造方法であって、前記回路基板上に設けられる位置合わせマークまたは位置合わせパターンに位置合わせされまた前記光デバイスが搭載される貫通孔を形成するための開口を有する金属パターンが形成されたインターポーザ基板を用意する工程と、前記開口に対応する部分に前記貫通孔を形成する工程とを備えたインターポーザ基板の製造方法により、達成される。ここで、前記貫通孔を形成する工程は、前記開口を有する金属パターンの上からレーザー光線を照射して前記開口に対応する部分に前記貫通孔を形成する工程であることができる。
本発明に係る基板の位置合わせ方法は、前記インターポーザ基板の製造方法により製造されたインターポーザ基板を、前記回路基板上に位置合わせして光デバイスを搭載する基板の位置合わせ方法であって、前記貫通孔を通して、前記回路基板上に設けられた位置合わせマークまたは位置合わせパターンを検出し、前記貫通孔を前記位置合わせマークまたは位置合わせパターンに位置合わせして前記インターポーザ基板を前記回路基板に積層し、その後、前記インターポーザ基板の貫通孔上に前記光デバイスを搭載するものである。
ここで、前記回路基板上に設けられた前記位置合わせマークまたは位置合わせパターン、前記回路基板に設けられた光導波路の接続開口部とすることができる。さらに、前記インターポーザ基板の貫通孔と前記回路基板上に設けられた前記位置合わせマークまたは位置合わせパターンとによって両基板のずれ補正を行うことができる。
本発明に係る光電子回路基板の製造方法は、前記インターポーザ基板の製造方法により製造されたインターポーザ基板を用意する工程と、位置合わせマークまたは位置合わせパターンを上に設けた回路基板を用意する工程と、前記インターポーザ基板の貫通孔前記回路基板上に設けられた位置合わせマークまたは位置合わせパターンに位置合わせして前記インターポーザ基板を前記回路基板に積層する工程と、前記インターポーザ基板の貫通孔上に光デバイスを搭載する工程とを備えたものである。ここで、前記位置合わせマークまたは位置合わせパターン前記回路基板に実装される光デバイスとすることができる。また、前記位置合わせマークまたは位置合わせパターン前記回路基板に形成された光導波路の接続開口部とすることができる。
以上に述べたように、本発明によれば、インターポーザに搭載される光デバイスを、基板上に形成される導波路に対して精度良く、かつ、簡便に位置合わせを行うことが可能なインターポーザ基板の製造方法、かかる基板を利用した基板の位置合わせ方法、および、光電子回路基板の製造方法を提供することができるという、実用的にも優れた効果を有する。
以下、本発明の実施の形態について、添付の図面を参照して詳細に説明する。
まず、図1には、本発明の一実施形態になるインターポーザ基板100と、当該インターポーザ基板をその上に搭載する回路基板200とが示されている。なお、上記のインターポーザ基板100は、その開口部110および貫通孔112を、上記回路基板200上に形成した認識マーク210に位置合わせして積層する。その後、この開口部110および貫通孔112上に、例えば、LEDのような光半導体デバイスを搭載する。また、この開口部110は、例えば、後述する回路基板200上に形成された光導波路の接続開口部に対応するように位置合わせすることができる。
ここで、上記インターポーザ基板100の製造方法について、図2を参照して説明する。まず、図2(a)に示す断面図のように、このインターポーザ基板100は、1つ又は複数の絶縁層からなり、その層又は層間には、貫通孔112を形成するための開口を有する金属パターン111や図示しない配線パターンを形成する。なお、これらの金属パターン111や配線パターンは、例えば、リソグラフィにより、金属パターンで、精度良く形成されている。即ち、リソグラフィなど、配線パターンを形成するため手段を用いて、金属パターン111についても金属の開口パターンとして形成することにより、非常に高い精度で、上記の金属パターン111をインターポーザ基板100の内部に形成することが出来る。
その後、図2(b)に示す断面図のように、形成した所定の金属パターン111の上からレーザー光線を照射して、レーザー加工により、上記インターポーザ基板100の一部に、貫通孔112(開口部110)を形成する。なお、この時、レーザー光線の照射では、金属パターン111の内側の絶縁層を取り除くことは出来るが、金属パターン自体はレーザー光を反射することから、これを取り除くことは出来ない。そのため、図示のように、金属パターン111上のレーザー照射部分には、上記の金属パターンが残る。これにより、図2(c)に示す平面図のように、上記インターポーザ基板100の一部に、非常に高い精度で、貫通孔112(開口部110)を形成することが可能となる。
次に、上記のようにして貫通孔112(開口部110)を形成したインターポーザ基板100を、上記回路基板200の上に搭載する位置合わせ(アラインメント)方法について、図3を用いて説明する。まず、図3(a)に示すように、上記の方法により貫通孔112(開口部110)を形成したインターポーザ基板100を用意する。その後、図3(b)に示すように、このインターポーザ基板100を回路基板200の上方に配置し、開口部110(即ち、上記貫通孔112)を通して、その下の、回路基板200上に形成した認識マーク210を、目視または光学装置により、同時に確認しながら、位置決めし、積層することが出来る。そのため、高精度の位置合わせが可能となる。インターポーザ基板100の貫通孔112(開口部110)上には、LEDやLD等の発光素子あるいはPD等の受光素子を搭載することができる。
さらに、図示の例では、マウント対象物についても、これら2個を同時に位置認識できるため、基板間のずれ補正を行うことができる。従って、アライメント工数を削減することが出来、これにより、装置構造の簡略化を可能にすることもできる。なお、図3(c)に示すように、このマウント後も、この開口部110を通して、下の認識マーク210が見えることから、位置精度の検査/確認が簡単に実施することが出来ることとなる。ここで、本発明では、認識マーク210を光デバイスとし、これを点灯させ光学的な位置合わせを行うこともできる。これによれば、高精度な位置合わせ精度を持って、光電子装置のアッセンブリーを可能ならしめることができる。また、その際、位置合わせ専用の光デバイスではなく、実装される実際の光デバイスを用いる場合、専用のマークを作製する必要がないので、ロスがない。この場合、実装される実際の光デバイスをLEDやLD等の発光素子とすることができ、インターポーザ基板100の貫通孔112(開口部110)上にはPD等の受光素子215を搭載することができる。また、図3(d)に示すように、認識マーク210を回路基板100に設けられた光導波路221の接続開口部222とすることができる。この場合、インターポーザ基板100の貫通孔112(開口部110)上にはLEDやLD等の発光素子223やPD等の受光素子を搭載することができる。なお、図中の符号211は、上記回路基板200の表面に取り付けられ、その上にインターポーザ基板100を接合するためのバンプである。
また、図4は、上記インターポーザ基板100の開口部110と回路基板200の上の認識マーク210とを合わせ、これらを組み合わせた状態を示す図である。互いに組み合わせた2箇所の開口部110および認識マーク210を用いて、両基板間のずれ補正を行い、更に、細かな位置合わせを行うことが可能となる。
上記で説明したインターポーザ基板とその開口部(上記貫通孔)の形成方法において、更に積層数の大きな基板に適用する場合について、図5(a)、(b)を参照して説明する。即ち、図5(a)には、積層数の大きなインターポーザ基板100’に開口部(上記貫通孔)を形成する場合、形成する金属パターン111を上層(基板から遠い層)に形成する場合(図5の左側の金属パターン111)と、他方、下層(基板に近い層)に形成する場合(図5の右側の金属パターン111)とが考えられる。図5(b)からも明らかなように、レーザー光線の照射により形成される開口部(上記貫通孔)110’は、上記の金属パターン111を上層側(図5の左側)よりも下層側(図5の右側)に形成した方が、それにより形成される開口をより正確な形状に形成することができる。即ち、形成する開口部(上記貫通孔)110’は、下層(基板に近い層)でパターン確定した方が、アライメント時のギャップが小さく、合わせ精度を上げられることから、好ましいということができる。
本発明は、光デバイスをモジュール実装する際、チップと配線基板との整合などを行う中継基板であるインターポーザ基板に関し、特に、光デバイスを搭載するに適したインターポーザ基板とその位置合わせ方法に関するものであり、産業上の利用可能性がある。
本発明に係るインターポーザ基板の一実施例およびインターポーザ基板を搭載する回路基板の一例を示す平面図である。 (a)〜(c)はインターポーザ基板の製造方法の一例について説明する図である。 (a)〜(d)はインターポーザ基板を回路基板上に搭載するアラインメント方法について説明するための図である。 インターポーザ基板の開口部と回路基板上の認識マークとを合わせて組み合わせた状態を示す上面図である。 (a)、(b)はインターポーザ基板とその開口部(貫通孔)の形成方法について、形成する金属パターンの位置を説明するための図である。
符号の説明
100、100’ インターポーザ基板
110、110’ 開口部
111 金属パターン
112 貫通孔
200 回路基板
210 認識マーク

Claims (8)

  1. 回路基板上への光デバイスのモジュール実装に用いるインターポーザ基板の製造方法であって、前記回路基板上に設けられる位置合わせマークまたは位置合わせパターンに位置合わせされまた前記光デバイスが搭載される貫通孔を形成するための開口を有する金属パターンが形成されたインターポーザ基板を用意する工程と、前記開口に対応する部分に前記貫通孔を形成する工程とを備えたことを特徴とするインターポーザ基板の製造方法
  2. 請求項1に記載したインターポーザ基板の製造方法において、前記貫通孔を形成する工程が、前記開口を有する金属パターンの上からレーザー光線を照射して前記開口に対応する部分に前記貫通孔を形成する工程であることを特徴とするインターポーザ基板の製造方法
  3. 請求項1に記載したインターポーザ基板の製造方法により製造されたインターポーザ基板を、前記回路基板上に位置合わせして光デバイスを搭載する基板の位置合わせ方法であって、前記貫通孔を通して、前記回路基板上に設けられた位置合わせマークまたは位置合わせパターンを検出し、前記貫通孔を前記位置合わせマークまたは位置合わせパターンに位置合わせして前記インターポーザ基板を前記回路基板に積層し、その後、前記インターポーザ基板の貫通孔上に前記光デバイスを搭載することを特徴とする基板の位置合わせ方法。
  4. 請求項3に記載した基板の位置合わせ方法において、前記回路基板上に設けられた前記位置合わせマークまたは位置合わせパターンが、前記回路基板に設けられた光導波路の接続開口部であることを特徴とする基板の位置合わせ方法。
  5. 請求項3に記載した基板の位置合わせ方法において、前記インターポーザ基板の貫通孔と前記回路基板上に設けられた前記位置合わせマークまたは位置合わせパターンとによって両基板のずれ補正を行うことを特徴とする基板の位置合わせ方法。
  6. 請求項1に記載したインターポーザ基板の製造方法により製造されたインターポーザ基板を用意する工程と、位置合わせマークまたは位置合わせパターンを上に設けた回路基板を用意する工程と、前記インターポーザ基板の貫通孔前記回路基板上に設けられた位置合わせマークまたは位置合わせパターンに位置合わせして前記インターポーザ基板を前記回路基板に積層する工程と、前記インターポーザ基板の貫通孔上に光デバイスを搭載する工程とを備えたことを特徴とする光電子回路基板の製造方法
  7. 請求項に記載した光電子回路基板の製造方法において、前記位置合わせマークまたは位置合わせパターンが前記回路基板に実装される光デバイスであることを特徴とする光電子回路基板の製造方法
  8. 請求項に記載した光電子回路基板の製造方法において、前記位置合わせマークまたは位置合わせパターンが前記回路基板に形成された光導波路の接続開口部であることを特徴とする光電子回路基板の製造方法
JP2005063346A 2005-03-08 2005-03-08 インターポーザ基板の製造方法、基板の位置合わせ方法、および光電子回路基板の製造方法 Expired - Fee Related JP4591122B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005063346A JP4591122B2 (ja) 2005-03-08 2005-03-08 インターポーザ基板の製造方法、基板の位置合わせ方法、および光電子回路基板の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005063346A JP4591122B2 (ja) 2005-03-08 2005-03-08 インターポーザ基板の製造方法、基板の位置合わせ方法、および光電子回路基板の製造方法

Publications (2)

Publication Number Publication Date
JP2006250978A JP2006250978A (ja) 2006-09-21
JP4591122B2 true JP4591122B2 (ja) 2010-12-01

Family

ID=37091615

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005063346A Expired - Fee Related JP4591122B2 (ja) 2005-03-08 2005-03-08 インターポーザ基板の製造方法、基板の位置合わせ方法、および光電子回路基板の製造方法

Country Status (1)

Country Link
JP (1) JP4591122B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB0813784D0 (en) * 2008-07-28 2008-09-03 Ct Integrated Photonics Ltd Optical intergration system
JP5837015B2 (ja) * 2013-09-30 2015-12-24 沖電気工業株式会社 半導体レーザモジュール及びその製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002250846A (ja) * 2001-02-26 2002-09-06 Seiko Epson Corp 光モジュール及びその製造方法並びに光伝達装置
JP2003098401A (ja) * 2001-09-25 2003-04-03 Konica Corp 光実装基板

Also Published As

Publication number Publication date
JP2006250978A (ja) 2006-09-21

Similar Documents

Publication Publication Date Title
US7684660B2 (en) Methods and apparatus to mount a waveguide to a substrate
JP5175719B2 (ja) 回路基板構造の製造方法及び回路基板構造
US10667387B2 (en) Accurate positioning and alignment of a component during processes such as reflow soldering
US8609539B2 (en) Embedded semiconductor device substrate and production method thereof
CN102736193B (zh) 光电混载基板及其制造方法
JP5842714B2 (ja) 光導波路デバイス、および、光導波路デバイスの製造方法
JP2014137410A (ja) 光モジュール、光モジュールの製造方法
JP5413303B2 (ja) 光集積素子及びその製造方法
JP4591122B2 (ja) インターポーザ基板の製造方法、基板の位置合わせ方法、および光電子回路基板の製造方法
US20070170603A1 (en) Hybrid mounted device and method of manufacturing the same
JPWO2008153140A1 (ja) 光モジュール及びその製造方法
JP6978335B2 (ja) 電子部品内蔵基板及びその製造方法と電子部品装置
US6954272B2 (en) Apparatus and method for die placement using transparent plate with fiducials
KR100906495B1 (ko) 프로브 기판 조립체
JP2001007460A (ja) フレキシブル基板の認識マーク構造
CN102707393B (zh) 光电混载基板及其制造方法
CN106802453B (zh) 用于安装光学元件的载体以及相关的制造工艺
JP2012209284A (ja) 配線基板の製造方法
JP2007019267A (ja) 配線基板、およびこの配線基板を備えた電子機器
US7110115B2 (en) Method and arrangement for aligning an optical component on a printed wiring board
JP2006202957A (ja) 補強板付きプリント配線板の製造方法
KR101110362B1 (ko) 광인쇄회로기판 및 그 제조방법
KR100872066B1 (ko) 프로브 기판 조립체
KR102302345B1 (ko) 전자 부품에 대한 캐리어의 위치 결정 방법 및 그러한 방법으로 제조된 전자 부품
CN102593066B (zh) 用于对光电器件的构造阵列构件进行对准的激光锻造技术

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080221

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20091215

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100216

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100416

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100817

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100830

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130924

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees