JP4593066B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP4593066B2 JP4593066B2 JP2002308536A JP2002308536A JP4593066B2 JP 4593066 B2 JP4593066 B2 JP 4593066B2 JP 2002308536 A JP2002308536 A JP 2002308536A JP 2002308536 A JP2002308536 A JP 2002308536A JP 4593066 B2 JP4593066 B2 JP 4593066B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- semiconductor device
- layer
- mos
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いた複合半導体装置に使用されるＭＯＳ型半導体素子の構造とその製造方法に係り、特にＭＯＳ型キャパシタの電極間の絶縁層としての特性を改善することができるようにした半導体装置およびその製造方法に関する。
【０００２】
【発明が解決しようとする課題】
近年、半導体基板上に複数種類の半導体素子を複合的に形成する構成の半導体装置では、ＳＯＩ基板を用いたものが広く適用されつつある。これは、半導体素子を形成する領域層を下地の支持基板とは絶縁物として酸化膜を介した状態で設けた構成であることから、電気的特性に優れたものとして利用することができるからである。
【０００３】
しかし、このようなＳＯＩ基板上に形成されたＭＯＳ型半導体素子のゲート絶縁膜の膜質は、通常のバルクシリコン基板上に形成したゲート絶縁膜の膜質よりも劣っていることが、数多く報告されている。
【０００４】
ＳＯＩ基板上に形成したＭＯＳキャパシタとして、例えば図１６に示すような断面構造を有するＭＯＳキャパシタ１がある。これは、支持基板２上に酸化膜３を介して形成されているシリコン層４を有するＳＯＩ基板５に、電極となる拡散層６およびＬＯＣＯＳ７を形成した状態で、熱酸化膜をゲート絶縁膜８として形成し、上側の電極としてキャパシタ上部電極９を形成したものである。
【０００５】
このＭＯＳキャパシタ１の電流電圧特性（Ｉ−Ｖ特性）を多数のサンプルについて測定した結果を図１７に示す。この図１７からわかるように、ＳＯＩ基板上に形成したＭＯＳキャパシタにおいては、ゲート絶縁膜８の真性絶縁破壊電圧よりも低い電圧で破壊する中間耐圧不良（Ｂモード不良）が多発しており、これは同一の製造方法によりＭＯＳキャパシタを形成したとしても通常のバルクシリコン基板を用いた場合に比べ、顕著な不良モードとして発生している。
【０００６】
この原因を考察すると、次のように考えられる。
【０００７】
ＳＯＩ基板上にＭＯＳ型半導体素子を形成する場合、ＳＯＩ基板がシリコン支持基板上に熱膨張係数の異なる埋込酸化膜を介してシリコン半導体層が形成された構造を有することから、半導体素子の製造過程で実施する熱処理時に、ＳＯＩ基板に固有のバイメタル効果が発生する。
【０００８】
このＳＯＩ基板に固有のバイメタル効果により少なくともシリコン半導体層およびシリコン半導体層の表面に形成した熱酸化膜（ゲート絶縁膜）は、バルクシリコン基板に形成した場合とは異なった挙動を示し、これがゲート絶縁膜の膜質に影響を与えているものと推定される。
【０００９】
なお、バルクシリコン基板に形成したＭＯＳキャパシタのゲート絶縁膜として、シリコン酸化膜とシリコン窒化膜との誘電体積層膜で、両者の特徴を併せ持つＯＮＯ膜（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜）が知られている。このＯＮＯ（Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ）膜をゲート絶縁膜として用いて図１６に示したＭＯＳキャパシタ１を構成して電流電圧特性（Ｉ−Ｖ特性）を測定すると、図１８に示す結果が得られた。
【００１０】
この結果から、ゲート絶縁膜としてＯＮＯ膜を用いると、初期的な特性として、Ｂモード不良の発生を抑制することができることが分かる。しかしながら、時間的な特性として、定電圧ＴＤＤＢ（Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｃｅ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）法にて経時破壊寿命特性を測定したところ、図１９に示すように、偶発故障が多発していることが新たに判明し、ゲート絶縁膜としてＯＮＯ膜を用いてもＳＯＩ基板を用いる限り依然として歩留りが低いということが明らかとなった。
【００１１】
本発明は、上記事情に鑑みてなされたもので、その目的は、ＳＯＩ基板上にＭＯＳ型素子を形成する場合において、熱処理により発生すると考えられるＳＯＩ基板に固有のバイメタル効果で発生する特性の劣化を極力防止し、ＳＯＩ基板上にＭＯＳ型素子を形成する場合において、当該ＭＯＳ型素子のゲート絶縁膜としてＯＮＯ膜を用いて中間耐圧不良を低減して高い絶縁耐圧を得ると共に、経時破壊寿命を向上させることができるようにすることにある。
【００１３】
【課題を解決するための手段】
請求項１の発明によれば、支持基板上に埋込絶縁膜を介してシリコン半導体層を形成したＳＯＩ基板に、ＭＯＳ型素子を複数個形成する構成の半導体装置において、前記ＭＯＳ型素子のうち少なくともＭＯＳ型キャパシタの形成領域を絶縁分離するように、前記埋込絶縁膜まで達し且つ前記シリコン半導体層と熱膨張係数が異なるトレンチ分離層を設けたので、ＳＯＩ基板に固有のバイメタル効果の影響をトレンチ分離層により緩和させることができるようになり、ＭＯＳ型素子の中でも特にサージ吸収のために内蔵されるような容量，サイズの大きいＭＯＳ型キャパシタにおいてそのゲート絶縁膜の膜質劣化を効果的に抑止することができ、ＭＯＳ型素子の特性改善を図ることができるようになる。
前記トレンチ分離層を、溝の側面に形成された絶縁層と多結晶シリコンとから構成し、絶縁層の合計の厚さ寸法を溝の幅寸法の１／３以上となるように形成したので、ＭＯＳ型素子の中でもＭＯＳ型キャパシタの形成領域の周囲は厚い絶縁層で囲まれる構成とすることができ、前述した緩衝の効果を効果的に果たすことができるようになる。
また、複数個のＭＯＳ型素子のうち、ＭＯＳ型キャパシタのゲート絶縁膜にＯＮＯ膜を用い、そのＯＮＯ膜の下層酸化膜の膜厚を５０ｎｍ以下に設定するようにしている。このように半導体領域の表面欠陥の影響を受けやすいＯＮＯ膜の下層酸化膜の膜厚を薄くすることにより、偶発故障による経時破壊寿命の劣化を抑制することができ、高い絶縁耐圧を持ち且つ経時破壊寿命の長いＳＯＩ基板上のＯＮＯ膜を得ることができるようになる。そして、下層酸化膜の膜厚が２５ｎｍ以上となるように設定したので、ＯＮＯ膜を利用したＭＯＳ型キャパシタの容量のばらつきを低減して安定した特性のＭＯＳ型キャパシタを得ることができる。これは次のような理由によるものである。すなわち、ＳＯＩ基板を利用したＭＯＳ型素子において、ＯＮＯ膜の下層酸化膜を薄膜化すると、シリコン／酸化膜界面の状態に起因したＭＯＳ型キャパシタの容量のばらつきが顕著となることに着目したものである。
【００１５】
なお、ＭＯＳ型キャパシタが複数集積化される場合、各ＭＯＳ型キャパシタを各々トレンチ分離層で包囲することが望ましいが、ＭＯＳ型キャパシタの容量，サイズが小さければ、トレンチ分離層で包囲された一つの島領域内に複数のＭＯＳ型キャパシタを配置するようにしてもよい。
【００１８】
請求項２の発明によれば、上記した請求項１の発明において、ＯＮＯ膜を、窒化膜の膜厚が４０ｎｍ以上となるように設定したので、ＳＯＩ基板上にＯＮＯ膜を用いた構造において、高い絶縁耐圧を持ち且つ偶発故障による経時破壊寿命の劣化を抑制することができるようになる。
【００２０】
請求項３の発明によれば、上記各発明において、ＳＯＩ基板としてシリコン半導体層の膜厚が１０μｍ以上のものを用いているので、ＳＯＩ基板に固有のバイメタル効果の影響が出やすいシリコン半導体層の膜厚が厚いものについて特に顕著な効果を得ることができ、ゲート絶縁膜の信頼性の高い半導体装置を提供することができるようになる。
【００２１】
請求項４の発明によれば、上記各発明において、ＭＯＳ型キャパシタの下部電極となるシリコン半導体層の拡散領域をその表面不純物濃度が１０18ａｔｏｍｓ／ｃｍ3 以上となるように設定したので、ＭＯＳ型キャパシタにおいて容量の電圧依存性を低減した特性を得ることができるようになる。
【００２２】
請求項５の発明によれば、支持基板上に埋込絶縁膜を介してシリコン半導体層を形成したＳＯＩ基板に、ＭＯＳ型素子を複数個形成する構成の半導体装置の製造方法において、前記ＭＯＳ型素子のうち少なくともＭＯＳ型キャパシタの形成領域を絶縁分離するトレンチ分離層を設ける工程として、前記シリコン半導体層の表面から前記埋込絶縁膜まで達する深さで溝を形成する工程と、溝形成のためのドライエッチング処理工程と、そのドライエッチング処理で発生したエッチングダメージ層を回復もしくは除去する処理工程とを実施し、溝内を前記シリコン半導体層とは異なる熱膨張係数を有する材料により埋める工程として、溝の側壁に絶縁層をその合計の厚さ寸法がその溝の幅寸法の１／３以上となるように形成する絶縁層形成工程と、その溝内の空隙部に多結晶シリコンを埋め込む工程とを実施するようにしたので、特殊な工程を設けることなくトレンチ分離層を形成し、ＳＯＩ基板に固有のバイメタル効果の影響をトレンチ分離層により緩和させることができるようになり、ＭＯＳ型素子の中でも特にＭＯＳ型キャパシタのゲート絶縁膜の膜質劣化を効果的に防止することができ、ＭＯＳ型素子の特性改善を図ることができるようになる。
また、ＭＯＳ型素子のうち少なくともＭＯＳ型キャパシタのゲート絶縁膜の形成工程では、ＯＮＯ膜をその下層酸化膜の膜厚が５０ｎｍ以下となる条件で形成するようにしたので、請求項２と同様に、ＯＮＯ膜の下層酸化膜について半導体領域の表面欠陥の影響を受けにくい構成とでき、偶発故障による経時破壊寿命の劣化を抑制することができるようになる。そして、下層酸化膜の膜厚が２５ｎｍ以上となる条件で形成するようにしたので、請求項１の発明と同様に、ＯＮＯ膜を利用したＭＯＳ型キャパシタの容量のばらつきを低減して安定した特性のＭＯＳ型キャパシタを得ることができるようになる。
【００２６】
請求項６の発明によれば、上記した請求項５の発明において、ＯＮＯ膜の形成工程では、窒化膜の膜厚が４０ｎｍ以上となる条件で形成するようにしたので、請求項２の発明と同様に、高い絶縁耐圧を確保して且つ偶発故障による経時破壊寿命の劣化を抑制することができるようになる。
【００２７】
請求項７の発明によれば、上記した請求項５または６の発明において、ＯＮＯ膜の上層酸化膜の形成を他のＭＯＳ型素子のゲート絶縁膜と同時に形成するようにしたので、製造工程を簡略化してコストの低減を図ることができる。
【００２９】
【発明の実施の形態】
以下、本発明をＭＯＳキャパシタ，ＣＭＯＳ，ＬＤＭＯＳおよびバイポーラトランジスタを一体に集積した半導体装置に適用した場合の一実施形態について図１ないし図１５を参照しながら説明する。なお、以下の説明では、２つの構成例について３つの製造工程の例と共に述べる。
【００３０】
［第１の構成の例］
図１および図２はＳＯＩ基板１１を用いた半導体装置１２の製造工程の各段階で示す模式的な断面図である。図２（ｉ）は完成した状態の集積回路１２を示している。この半導体装置１２には、ＭＯＳ型素子としてのＭＯＳキャパシタ１３，ＣＭＯＳ１４ａ，１４ｂおよびＬＤＭＯＳ（Ｌａｔｅｒａｌ Ｄｉｆｆｕｓｅｄ ＭＯＳ）１５が設けられると共に、バイポーラトランジスタ１６が設けられた構成である。
【００３１】
ＳＯＩ基板１１は、シリコン支持基板１１ａ上に、例えば１．３μｍ程度の膜厚の埋込酸化膜１１ｂが形成されると共に、単結晶で第１導電型のシリコン半導体層１１ｃ，１１ｄが形成されたものである。この場合、シリコン半導体層１１ｃは高不純物濃度に形成されており、シリコン半導体層１１ｄは低不純物濃度に形成されたもので、例えば両者を併せた膜厚として１６μｍ程度のものが形成されている。
【００３２】
ＭＯＳキャパシタ１３，ＣＭＯＳ１４ａ，１４ｂ，ＬＤＭＯＳ１５およびバイポーラトランジスタ１６のそれぞれは、後述するトレンチ分離層１７により囲まれるようにして電気的に絶縁された状態に形成されている。トレンチ分離層１７は、溝の側壁に形成された酸化膜１７ａと中心部に充填された多結晶シリコン１７ｂとからなる。各素子を形成した表面部分には電気的な素子分離を行なうためのＬＯＣＯＳ１８が随所に形成されている。
【００３３】
ＭＯＳキャパシタ１３において、シリコン半導体層１１ｄに、下層電極として機能する埋込第１導電型層１９が形成され、その表面にはキャパシタ絶縁層２０が形成されると共にその上部に多結晶シリコン膜からなる上層電極２１が形成されている。また、埋込第１導電型層１９と電気的に接続するために、第１導電型高濃度領域２２が形成されている。
【００３４】
ＣＭＯＳ１４ａ，１４ｂにおいて、シリコン半導体層１１ｄに、第１導電型ウェル２３，第２導電型ウェル２４がそれぞれ形成され、各ウェル２３，２４内にはソース・ドレイン領域として高濃度第２導電型層２５、高濃度第１導電型層２６が形成されている。そして、チャンネル形成領域の表面部にゲート絶縁膜２７が形成されており、その上にはゲート電極２８が形成されている。
【００３５】
ＬＤＭＯＳ１５において、シリコン半導体層１１ｄに、第２導電型チャンネル層２９が形成されており、これには、ソース領域としての高濃度第１導電型層２６が形成されると共にチャンネルコンタクト領域としての高濃度第２導電型層２５が形成されている。チャンネル形成領域の表面部にゲート絶縁膜２７が形成され、この上にゲート電極３０が形成されている。
【００３６】
バイポーラトランジスタ１６において、シリコン半導体層１１ｄに、シリコン半導体層１１ｃまで届くように拡散形成された高濃度第１導電型シンク層３１が設けられ、さらに、シリコン半導体層１１ｄ内に第２導電型ベース領域３２が形成されている。ベース領域３２の内部に、第１導電型エミッタ領域３３が形成されている。
【００３７】
［第１の製造工程の例］
次に、上記構成の半導体装置１２の製造工程について説明する。図１（ａ）に示すように、ＳＯＩ基板１１は、前述のように支持基板１１ａ上に埋込酸化膜１１ｂを介して高濃度シリコン半導体層１１ｃ及び低濃度シリコン半導体層１１ｄが積層形成されたものである。このＳＯＩ基板１１にトレンチ形成時のマスク材３４を成膜してＭＯＳ型素子の各領域に対応した形状に分離するようにパターニングされる。このマスク材３４をエッチングマスクとしてドライエッチング処理を行って溝３５を形成する（同図（ｂ）参照）。この溝３５は、トレンチ分離層１７を形成するためのものである。この後、ドライエッチング処理で発生したエッチングダメージ層を回復もしくは除去する処理工程として、アニール，犠牲酸化，ウエットエッチング等あるいはこれらを組合せた処理を実施する。
【００３８】
次に、溝３５の側壁部に厚い酸化膜１７ａを形成する（同図（ｃ）参照）。この厚い酸化膜１７ａは、膜厚の合計が溝３５の幅寸法の１／３以上となるように形成している。この酸化膜１７ａを形成した後に、残りの空隙部分を多結晶シリコン１７ｂで埋め込む。そして、この後、不要なマスク材３４を除去し、基板表面を平坦化することにより、シリコン半導体層１１ｂとは異なる熱膨張係数を有するトレンチ分離層１７が形成される（同図（ｄ）参照）。トレンチ分離層１７を形成した後、ＭＯＳ型キャパシタ１３の下層電極となる埋込第１導電型層１９および高濃度第１導電型シンク層３１を形成する。続いて、ＣＭＯＳ１４ａ，１４ｂの第１導電型ウェル２３，第２導電型ウェル２４およびバイポーラトランジスタ１６の第２導電型のベース領域３２を形成する（同図（ｅ）参照）。
【００３９】
この後、微細な素子分離を行なうためのＬＯＣＯＳ１８を表面の所定部位に形成する。続いて、犠牲酸化処理を行なった後、キャパシタ絶縁層２０およびゲート絶縁膜２７を熱酸化により形成する。犠牲酸化処理は、良質な素子領域を形成するための表面処理である（図２（ｆ）参照）。次に、多結晶シリコン膜を表面に形成してパターニングの処理を行なうことにより、ＭＯＳキャパシタ１３の上部電極２１，ＣＭＯＳ１４ａ，１４ｂのゲート電極２８およびＬＤＭＯＳ１５のゲート電極３０を形成する（同図（ｇ）参照）。
【００４０】
多結晶シリコンからなる各種電極を形成した後、適宜不純物注入処理と熱処理とを実施することにより、バイポーラトランジスタ１６の第１導電型エミッタ領域３３を形成すると共に、ＬＤＭＯＳ１５の第２導電型チャンネル層２９を形成する（同図（ｈ）参照）。さらに、第２導電型高濃度層２５および第１導電型高濃度層２６を形成する（同図（ｉ）参照）。この後、図示はしないが、厚い絶縁層を介してコンタクト孔を形成して金属配線を形成することで、ＳＯＩ基板１１上にＭＯＳキャパシタ１３，ＣＭＯＳ１４ａ，１４ｂ，ＬＤＭＯＳ１５およびバイポーラトランジスタ１６が一体に複合形成された半導体装置１２を得る。
【００４１】
［第２の構成の例］
次に、上記実施形態の構成にＯＮＯ膜を設ける構成とした場合の構成と製造工程について図３および図４を参照して説明する。上記した実施形態と異なるところは、ＯＮＯ膜をゲート絶縁膜として用いたところであり、以下、異なる部分を中心として説明する。なお、ここでは、ＯＮＯ膜をＭＯＳキャパシタのキャパシタ絶縁膜として適用した場合について示している。
【００４２】
図４（ｆ）は第１の実施形態で説明した図２（ｈ）の工程における断面図に相当している。この図において、半導体装置３６は、第１の実施形態で示したＭＯＳキャパシタ１３に代えてＭＯＳキャパシタ３７を設けている。図では、他のＭＯＳ型素子としてＬＤＭＯＳ１５を示しており、ＣＭＯＳ１４ａ，１４ｂおよびバイポーラトランジスタ１６については省略している。
【００４３】
さて、この構成においては、ＭＯＳキャパシタ３７のキャパシタ絶縁膜としてＯＮＯ膜３８を配設している。ＯＮＯ膜３８は、下層酸化膜３８ａ，中間のシリコン窒化膜３８ｂ，上層酸化膜３８ｃから構成される。下層酸化膜３８ａは、膜厚が５０ｎｍ以下の成膜条件で形成している。下層酸化膜３８ａの膜厚は、２５ｎｍ以上で且つ４０ｎｍ以下より望ましくは３５ｎｍ以下の範囲の条件で形成するとさらに良い。また、中間のシリコン窒化膜３８ｂは、膜厚が４０ｎｍ以上の成膜条件で形成している。シリコン窒化膜３８ｂは、５０ｎｍ以上の成膜条件で形成するとさらに良い。
【００４４】
なお、ＯＮＯ膜３８を挟んでキャパシタを形成するための下層電極は、シリコン半導体層１１ｄに形成する埋込第１導電型層１９であるが、この不純物濃度は、１Ｅ１８（１×１０18）ａｔｏｍｓ／ｃｍ3 以上となるように設定している。
これは、後述するように、容量の電圧依存性を低減するためである。
【００４５】
［第２の製造工程の例］
上記構成において、ＯＮＯ膜３８を形成する工程は次のようになっている。すなわち、図３（ａ）から示す工程は、第１の実施形態における図１（ｅ）の工程に続く工程から示しており、同図はＬＯＣＯＳ１８を形成した状態である。この状態から、良質な素子領域を得るための犠牲酸化処理を実施した後に、ＯＮＯ膜３８の下層酸化膜３８ａを熱酸化により形成する（同図（ｂ）参照）。膜厚は上述したとおり、５０ｎｍ以下で好ましくは４０ｎｍ以下更に望ましくは３５ｎｍ以下で且つ２５ｎｍ以上となるように形成する。
【００４６】
次に、中間のシリコン窒化膜３８ｂを４０ｎｍ以上好ましくは５０ｎｍ以上となる成膜条件でＬＰＣＶＤ法にて堆積形成し（同図（ｃ）参照）、最後に上層酸化膜３８ｃを熱酸化にて形成する（図４（ｄ）参照）。これにより三層構造のＯＮＯ膜３８が形成される。この後、ＭＯＳキャパシタ３７のＯＮＯ膜３８を残しつつ他の部分のＯＮＯ膜３８を除去し、他のＭＯＳ型素子（図示例では例えばＬＤＭＯＳ１５）のゲート絶縁膜２７を熱酸化にて形成する（同図（ｅ）参照）。
【００４７】
以下、多結晶シリコンを成膜・加工することによりゲート電極３０を形成し、複合する半導体素子に必要な他の拡散層を形成し、厚い絶縁膜を介してコンタクト孔を形成し金属配線を行なうことで半導体装置３６を形成する。これにより、ＳＯＩ基板１１上に、高い絶縁耐圧であると共に偶発故障が無く十分な経時破壊寿命を持ち、且つ電圧依存性の無いＭＯＳキャパシタ３７を複合した構成の半導体装置３６とすることができる。
【００４８】
［第３の製造工程の例］
図５は上記第２の構成の例について上記第２の製造工程とは異なる製造工程を採用した場合の例を示すものである。第２の製造工程の例と異なるところは、ＯＮＯ膜３８の形成工程である。すなわち、第２の製造工程の例においては、ＯＮＯ膜３８として上層酸化膜３８ｃまで形成した後にＬＤＭＯＳ１５や他のＭＯＳ型素子のゲート絶縁膜２７を別途に形成していたのに対して、これを同時に形成するようにしたところが異なるところである。
【００４９】
この実施形態では、第２の製造工程の例において図３（ｃ）で示した工程に続いて、図５（ｄ）に示すように、ＭＯＳキャパシタ３７に対応した部分の下層酸化膜３８ａ，中間のシリコン窒化膜３８ｂを残して、ＯＮＯ膜３８をゲート絶縁膜として用いない他のＭＯＳ型素子（ＬＤＭＯＳ１５など）の下層酸化膜３８ａおよび窒化膜３８ｂを除去する。
【００５０】
この後、ＯＮＯ膜３８としての上層酸化膜３８ｃとＬＤＭＯＳ１５のゲート絶縁膜２７とを同じ熱酸化工程において同時に形成する（同図（ｅ）参照）。これにより、第２の実施形態において別々に行うように為した工程を同時に行なうことができるようになり、工程の簡略化を図ることができる。
【００５１】
次に、上記した構成および製造工程を採用した半導体装置１２，３６について、従来構成のものとの比較をしながらその特性について図も参照して説明する。
【００５２】
ＳＯＩ基板１１上に複合形成されたＭＯＳ型素子１３，１４ａ，１４ｂ，１５などのキャパシタ絶縁膜２０やゲート絶縁膜２７が熱酸化膜またはＯＮＯ膜（３８）のいずれの場合においても、前記の製造工程における熱処理時に発生するＳＯＩ基板１１に固有のバイメタル効果でゲート絶縁膜の膜質が劣化する。ＭＯＳ型素子の中でも特にサージ吸収のために内蔵されるような容量の大きいＭＯＳキャパシタは例えば１ｍｍ2 以上とサイズも大きく、バイメタル効果の影響を受けやすく、そのゲート絶縁膜の膜質劣化を抑制する必要がある。加えて、ＬＤＭＯＳ１５を代表とするＭＯＳ型素子を複合して形成した場合には、拡散層の形成時期などその製造上の制約により、ゲート絶縁膜２７の形成後に高温の熱処理工程による熱履歴を受け、ＳＯＩ基板１１に固有のバイメタル効果によってゲート絶縁膜の劣化はさらに顕在化する。
【００５３】
このＳＯＩ基板１１に固有のバイメタル効果によるゲート絶縁膜の膜質劣化に関して、ＭＯＳ型トランジスタであるＣＭＯＳ１４ａ，１４ｂ、ＬＤＭＯＳ１５およびＭＯＳキャパシタ１３，３７についてその特性を測定すべく、ＳＯＩ基板上に熱酸化膜をそのゲート絶縁膜とするＭＯＳキャパシタ（ＳＯＩ−ＭＯＳキャパシタ）を作成した。また、通常のバルクシリコン基板上に、同様の複合半導体装置を同条件で形成した場合におけるＭＯＳキャパシタ（バルクＭＯＳキャパシタ）で比較を行なった。
【００５４】
下部電極としての拡散領域の表面不純物濃度を１Ｅ１９（１×１０19）ａｔｏｍｓ／ｃｍ3 に形成し、その上に熱酸化膜をゲート絶縁膜として用い、ゲート面積を１．００ｍｍ2 としたＭＯＳ型キャパシタのサンプルを多数作成し、その絶縁耐圧分布を測定した。図６（ａ）は、バルクシリコン基板に当該ＭＯＳ型キャパシタを形成した場合の絶縁耐圧分布を示すヒストグラムである。また、同一構造の素子を同一の製造方法でＳＯＩ基板に形成した場合のＭＯＳ型キャパシタの絶縁耐圧分布を同図（ｂ）に示す。
【００５５】
これら図６（ａ），（ｂ）を比較すると明らかなように、同一製造方法により形成した同一構造のＭＯＳ型キャパシタであっても、ＳＯＩ基板に形成することによりＭＯＳキャパシタのゲート絶縁膜の絶縁耐圧は、バルクシリコン基板上に形成したものに比べると、ＳＯＩ基板に固有のバイメタル効果によって低く分布しており、しかもＢモード不良が多く発生している。このＢモード不良の発生は、ＭＯＳ型キャパシタにおいて容量の電圧依存性を低減するために、下層電極として表面濃度が高濃度（１Ｅ１８ａｔｏｍｓ／ｃｍ3以上）となるように不純物を添加した拡散層を用いた場合により顕著に現れる。
【００５６】
そこで、上記の第１の構成例においては、ＳＯＩ基板１１上に種々のＭＯＳ型素子１３，１４ａ，１４ｂ，１５などを形成することに先だって、半導体素子を形成するシリコン半導体層１１ｃ，１１ｄに、埋込酸化膜１１ｂまで達する溝３５を形成し、シリコン半導体層１１ｃ，１１ｄと熱膨張係数が異なる材質として厚い酸化膜１７ａを溝内に形成し、残った空隙に多結晶シリコン１７ｂを充填してトレンチ分離層１７を形成しているので、ＳＯＩ基板１１に固有のバイメタル効果がトレンチ分離層により緩和させることができ、シリコン半導体層１１ｄの表面に形成している酸化膜の膜質がバイメタル効果に起因して劣化するのを抑制することができる。
【００５７】
例えば、上述の場合に、溝３５の幅が２μｍで、溝側面に片側膜厚約０．５μｍずつ併せて１μｍの厚い酸化膜１７ａを形成し、その後溝３５内の空隙に多結晶シリコン１７ｂを埋め込み、トレンチ分離層１７を形成する。この厚い酸化膜１７ａの膜厚は溝３５の幅２μｍに対して１／３以上であり、シリコン半導体層１１ｃ，１１ｄとは異なる熱膨張係数を有するトレンチ分離層１７を形成している。
【００５８】
このトレンチ分離層１７を形成し、上述の図６（ａ），（ｂ）と同一構造のＭＯＳ型キャパシタの形成領域を包囲する様に構成した場合の絶縁耐圧分布を図６（ｃ）に示す。この結果から明らかなように、トレンチ分離層１７を形成した上記の第１の構成例のものでは、熱処理時に発生するＳＯＩ基板１１に固有のバイメタル効果に起因したゲート絶縁膜２０の劣化を抑制することができ、図６（ｂ）の構成のものに比べて、中間耐圧不良（Ｂモード不良）の発生を大幅に抑制して絶縁耐圧の向上を図ることができる。
【００５９】
なお、ＭＯＳ型キャパシタを複数集積化される場合、各ＭＯＳ型キャパシタを各々トレンチ分離層で包囲することが望ましい。しかしながら、ＭＯＳ型キャパシタの容量，サイズが小さければ、個々にトレンチ分離層を設定する必要はなく、トレンチ分離層で包囲された一つの島領域内に複数のＭＯＳ型キャパシタを配置するようにしてもよい。
【００６０】
なお、図６（ｂ）の場合のＭＯＳキャパシタ構造（ＳＯＩ基板に形成したＭＯＳ型キャパシタ）にゲート絶縁膜としてＯＮＯ膜を用いれば、図１８に示したようにＢモード不良を抑止して絶縁耐圧分布は向上する。また、図６（ｃ）の場合のＭＯＳキャパシタ構造（トレンチ分離層にて包囲されたＳＯＩ基板上のＭＯＳ型キャパシタ）にゲート絶縁膜としてＯＮＯ膜を用いれば、さらにＢモード不良の発生は抑止されて絶縁耐圧分布は向上する。しかしながら、上記の第２の構成例のように下層酸化膜膜厚，窒化膜膜厚が調整されたＯＮＯ３８を用いることにより、初めて偶発故障による経時破壊寿命の劣化を効果的に抑制することができることが判明した。
【００６１】
ＳＯＩ基板のシリコン半導体層の表面を熱酸化して得た熱酸化膜と通常のバルクシリコン基板の表面を熱酸化して得た熱酸化膜とを比較すると、ＳＯＩ基板の場合、上記のバイメタル効果に加えて、埋め込み絶縁膜の存在により表面領域の欠陥を効果的にゲッタリングできないことに起因して表面の熱酸化膜は半導体表面の欠陥の影響を受け、熱酸化膜に内在するトラップもバルクシリコン上の熱酸化膜に比べ、そのサイズ，発生率において大きくなることが推定される。
【００６２】
上記第２の構成例によれば、ＯＮＯ膜をゲート絶縁膜として用いた場合に、その下層酸化膜膜厚，窒化膜膜厚を調整し、ＳＯＩ基板表面の影響を最も受けるＯＮＯ膜３８の下層酸化膜３８ａの膜厚を薄膜化するようにしており、熱酸化膜内のトラップの影響を抑止し偶発故障による経時破壊寿命の劣化を抑制することができる。また、それに加えてＯＮＯ膜３８の中間層を構成するシリコン窒化膜３８ｂの膜厚を４０ｎｍ以上望ましくは５０ｎｍ以上に最適設定するようにしており、高い絶縁耐圧を確保し、偶発故障による経時破壊寿命の劣化をさらに抑制して経時破壊寿命の長いＯＮＯ膜３８を得ることができる。すなわち、ＯＮＯ膜３８のシリコン窒化膜３８ｂの膜厚を４０ｎｍ以上望ましくは５０ｎｍ以上に厚く堆積することにより、窒化膜の堆積時にＯＮＯ膜３８の下層酸化膜３８ａに内在する上記トラップが水素（Ｈ）により十分に終端され、偶発故障による経時破壊寿命の劣化をより抑制できるものと推定される。
【００６３】
図６（ｃ）の場合のＭＯＳキャパシタにＯＮＯ膜を適用したＭＯＳキャパシタの定電流ＴＤＤＢ特性を測定した結果、下層酸化膜３８ａの膜厚依存性は図７に示すようになる。下層酸化膜３８ａの膜厚が５６ｎｍと厚い場合には、酸化膜中のトラップに起因した偶発不良が多発している。この挙動を累積故障率５０％時の破壊総電荷量５０％Ｑｂｄにより整理すると、図８に示すように、５０％Ｑｂｄは、ＯＮＯ膜３８の下層酸化膜３８ａの膜厚が厚くなるほど劣化する傾向となることがわかった。
【００６４】
このため、ＳＯＩ基板１１に、膜厚５０ｎｍ以下好ましくは４０ｎｍ以下で更に望ましくは３５ｎｍ以下の下層酸化膜３８ａのＯＮＯ膜３８を形成することにより、ＭＯＳ型半導体素子は偶発故障が抑制され、経時破壊寿命の長いＭＯＳ型素子を得ることができる。なお、下層酸化膜の上限値は、許容できる条件に応じて設定すればよく、例えば５０％Ｑｂｄが３０Ｃ／ｃｍ2 以上となるのを許容条件に設定すれば、下層酸化膜の目標上限値は４０ｎｍとなる。
【００６５】
また、図９に示すように、ＯＮＯ膜３８の下層酸化膜３８ａが薄くなるにしたがい、シリコン／酸化膜界面の状態により、ＯＮＯ膜３８を用いたＳＯＩ基板１１上のＭＯＳ型キャパシタ３７における容量のばらつきが増大する。従って、容量ばらつきの許容条件を例えば５〜６％以下とする場合、ＳＯＩ基板１１上のＭＯＳ型素子に用いるＯＮＯ膜３８の下層酸化膜３８ａの膜厚は２５ｎｍ以上に設定することが望ましい条件となる。
【００６６】
さらに、ＯＮＯ膜３８の中間層であるシリコン窒化膜３８ｂの膜厚に関して、下層酸化膜３８ａの場合と同様に、ＳＯＩ基板１１に形成したゲート面積が１．０ｍｍ2 のＭＯＳ型キャパシタ３７の定電流ＴＤＤＢを測定した結果を図１０に示す。また、ＯＮＯ膜３８内のシリコン窒化膜３８ｂの膜厚と５０％Ｑｂｄの関係を図１１に示す。これら図１０および図１１から明らかなように、ＳＯＩ基板１１上に形成したＯＮＯ膜３８の中間層であるシリコン窒化膜３８ｂの膜厚が３０ｎｍと薄くなると、偶発故障が多発する。このため、ＳＯＩ基板１１上に形成したＯＮＯ膜３８の中間層であるシリコン窒化膜３８ｂの膜厚は厚くすることが望ましい。シリコン窒化膜３８ｂの膜厚は、許容できる条件に応じて設定すればよく、例えば５０％Ｑｂｄが３０Ｃ／ｃｍ2 以上となるのを許容条件に設定する場合、膜厚４０ｎｍ以上好ましくは５０ｎｍ以上のものとすることが望ましい。
【００６７】
以上のＯＮＯ膜３８における下層酸化膜３８ａの膜厚とシリコン窒化膜３８ｂの膜厚の最適要件をまとめた結果を図１２に示す。図１２の高品位保証領域の膜厚条件でＯＮＯ膜を成膜することにより、ＳＯＩ基板上に形成した際でも高絶縁耐圧で且つ経時破壊寿命の長いＯＮＯ膜を得ることができ、ＭＯＳ型半導体装置のゲート絶縁膜として信頼性の高いものを得ることができる。
【００６８】
また、特にＳＯＩ基板としてシリコン半導体層の膜厚（シリコン半導体層１１ｃ，１１ｄの合計膜厚）が１０μｍ以上のものを用いた半導体装置において、ゲートの信頼性の高い半導体装置を得ることができる。
【００６９】
図１２中、高品位保証領域のＯＮＯ膜の一例として、下層酸化膜３５ｎｍ，シリコン窒化膜５５ｎｍ，上層酸化膜２ｎｍのＳＯＩ構造ＭＯＳ型半導体素子のサンプルを多数製造し、１５０℃雰囲気において定電圧ＴＤＤＢを測定した。電圧印加条件は、電界強度で８．３ＭＶ／ｃｍ，８．５ＭＶ／ｃｍ，９．０ＭＶ／ｃｍとした。測定結果を図１３に示す。また累積故障率が１．０％，２．５ｐｐｍとなるまでの寿命と印加した電界強度との関係で整理した結果を図１４に示す。
【００７０】
これら図１３，１４より明らかなとおり、高品位保証領域のＯＮＯ膜を用いることにより、図１９の場合と異なり、ＭＯＳ型半導体素子は偶発故障が抑制され、経時破壊寿命の長いＭＯＳ型素子を得ることができる。また例えば２４Ｖ印加条件で１９年以上の寿命を実現することができる。
【００７１】
また、上記した第２の構成例におけるＳＯＩ基板１１を用いた半導体装置３６として、ゲート面積１．０ｍｍ2 のＭＯＳ型キャパシタ３７のＩ−Ｖ特性測定における真性絶縁耐圧値に対する歩留（絶縁耐圧歩留）およびＴＤＤＢ測定における摩耗故障となる歩留（ＴＤＤＢ歩留）の評価結果を図１５に示す。
【００７２】
この図１５においては、本実施形態でいうところのトレンチ分離層１７を設けたＳＯＩ基板１１のものとして、シリコン半導体層１１ｃ，１１ｄに下部電極１９として不純物の表面濃度が１Ｅ１９（１×１０19）ａｔｏｍｓ／ｃｍ3 となる高濃度の埋込拡散層１９を形成し、その埋込拡散層１９の上にＯＮＯ膜３８によりゲート絶縁膜として形成したＭＯＳ型キャパシタ３７を用い、図中、ＤｅｅｐＮ／ＳＯＩと表記している。これに対して、比較するＭＯＳ型キャパシタとして、バルクシリコン基板上にゲート絶縁膜として同一条件で形成したＯＮＯ膜を設けた構成の理想的なＭＯＳキャパシタを用い、図中、Ｎ-／Ｂｕｌｋとして表記している。
【００７３】
この結果からも明らかなように、両者の特性はほぼ同じであり、厳しい条件で作成された本実施形態の半導体装置３６であるＤｅｅｐＮ／ＳＯＩのものでも、絶縁耐圧歩留およびＴＤＤＢ歩留のいずれにおいても、最も良好な結果が出ることが予想されるＮ-／Ｂｕｌｋのものと比べて同等であり遜色のない歩留特性のものとして得られている。
【００７４】
換言すれば、本実施形態の構成および製造方法を適用することで、ＳＯＩ基板１１に固有の悪影響をほとんど受けることのない良質な特性のゲート絶縁膜２０，２７およびＯＮＯ膜３８を得ることができ、これによってＳＯＩ基板１１を用いることによる電気的特性上の利点を十分に生かしつつ、バルクシリコン基板を用いた場合と同等の絶縁耐圧歩留およびＴＤＤＢ歩留を確保することができるようになる。
【００７５】
（他の実施形態）
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形また拡張できる。
【００７６】
シリコン半導体層とは熱膨張係数が異なるトレンチ分離層としては、上記した溝３５に厚い酸化膜１７ａおよび多結晶シリコン１７ｂを形成するもの以外に、単一の材料を用いても良いし、多種類の材料を複合的に形成したものとしても良いし、さらには、溝を形成して埋め込むもの以外に、ＳＯＩ基板として既にトレンチ分離層が埋め込み形成された状態のものでも良い。
【００７７】
ＯＮＯ膜３８は、ＭＯＳキャパシタ３７に適用した場合について説明したが、他のＭＯＳ型素子であるＣＭＯＳ１４ａ，１４ｂやＬＤＭＯＳ１５などにおいてもゲート絶縁膜として適用することができ、これによってゲート信頼性の向上をより図ることができるようになる。
【００７８】
ＳＯＩ基板１１は、シリコン半導体層１１ｃ，１１ｄの合計の厚さ寸法が１０μｍ以下のものでも、本実施形態に適用することができる。
【００７９】
ＭＯＳ型素子として、ＭＯＳキャパシタ１３，ＣＭＯＳ１４ａ，１４ｂ、ＬＤＭＯＳ１５などを用いる構成のもので説明したが、これら個々を集積化あるいは複合的に集積化するものであれば、全種類のものを組み合わせるものでなくとも適用することができる。また、ゲート絶縁膜を形成した後に熱処理を行なう製造工程を含んだ半導体装置全般に適用することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態を示す第１の構造の半導体装置の製造工程の各段階に対応した模式的断面図（その１）。
【図２】第１の構造の半導体装置の製造工程の各段階に対応した模式的断面図（その２）。
【図３】第２の構造の半導体装置の製造工程の各段階に対応した模式的断面図（その１）。
【図４】第２の構造の半導体装置の製造工程の各段階に対応した模式的断面図（その２）。
【図５】第２の構造の半導体装置の異なる製造工程に対応した図４相当図。
【図６】（ａ）〜（ｃ）はバルクシリコン基板、トレンチ分離層なしでＳＯＩ基板、トレンチ分離層有りでＳＯＩ基板にそれぞれ作製したＭＯＳキャパシタの絶縁耐圧の分布を示す図。
【図７】ＭＯＳキャパシタの定電流ＴＤＤＢ特性の下層酸化膜厚依存性を示す図。
【図８】ＯＮＯ膜の破壊総電荷量の下層酸化膜厚依存性を示す特性図。
【図９】ＭＯＳキャパシタの容量の均一性を示す特性図。
【図１０】ＭＯＳキャパシタの定電流ＴＤＤＢ特性の窒化膜厚依存性を示す図。
【図１１】ＯＮＯ膜の破壊総電荷量の窒化膜厚依存性を示す特性図。
【図１２】ＯＮＯ膜の下層酸化膜，窒化膜の各膜厚における最適条件を示す図。
【図１３】ＭＯＳキャパシタの定電圧ＴＤＤＢ特性の印加電界強度依存性を示す図。
【図１４】ＭＯＳキャパシタの膜寿命評価結果を示す図。
【図１５】実施形態のものとバルクシリコンで形成したものとの絶縁耐圧歩留およびＴＤＤＢ歩留の値を示す図。
【図１６】ＳＯＩ構造のＭＯＳキャパシタの模式的断面図。
【図１７】酸化膜をゲート絶縁膜としてＳＯＩ基板上に形成したＭＯＳキャパシタのＩ−Ｖ特性図。
【図１８】ＯＮＯ膜をゲート絶縁膜としてＳＯＩ基板上に形成したＭＯＳキャパシタのＩ−Ｖ特性図。
【図１９】ＯＮＯ膜をゲート絶縁膜としてＳＯＩ基板上に形成したＭＯＳキャパシタの定電圧ＴＤＤＢ特性を示す図。
【符号の説明】
１１ ＳＯＩ基板
１１ａ 支持基板
１１ｂ 埋込酸化膜
１１ｃ，１１ｄ シリコン半導体層
１２，３６ 半導体装置
１３，３７ ＭＯＳキャパシタ（ＭＯＳ型素子、ＭＯＳ型キャパシタ）
１４ａ，１４ｂ ＣＭＯＳ（ＭＯＳ型素子）
１５ ＬＤＭＯＳ（ＭＯＳ型素子）
１６ バイポーラトランジスタ
１７ トレンチ分離層
１７ａ 厚い酸化膜
１７ｂ 多結晶シリコン
１８ ＬＯＣＯＳ
２０ キャパシタ絶縁膜
２１ 上層電極
２７ ゲート絶縁膜
３５ 溝
３８ ＯＮＯ膜
３８ａ 下層酸化膜
３８ｂ シリコン窒化膜
３８ｃ 上層酸化膜
【発明の属する技術分野】
本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いた複合半導体装置に使用されるＭＯＳ型半導体素子の構造とその製造方法に係り、特にＭＯＳ型キャパシタの電極間の絶縁層としての特性を改善することができるようにした半導体装置およびその製造方法に関する。
【０００２】
【発明が解決しようとする課題】
近年、半導体基板上に複数種類の半導体素子を複合的に形成する構成の半導体装置では、ＳＯＩ基板を用いたものが広く適用されつつある。これは、半導体素子を形成する領域層を下地の支持基板とは絶縁物として酸化膜を介した状態で設けた構成であることから、電気的特性に優れたものとして利用することができるからである。
【０００３】
しかし、このようなＳＯＩ基板上に形成されたＭＯＳ型半導体素子のゲート絶縁膜の膜質は、通常のバルクシリコン基板上に形成したゲート絶縁膜の膜質よりも劣っていることが、数多く報告されている。
【０００４】
ＳＯＩ基板上に形成したＭＯＳキャパシタとして、例えば図１６に示すような断面構造を有するＭＯＳキャパシタ１がある。これは、支持基板２上に酸化膜３を介して形成されているシリコン層４を有するＳＯＩ基板５に、電極となる拡散層６およびＬＯＣＯＳ７を形成した状態で、熱酸化膜をゲート絶縁膜８として形成し、上側の電極としてキャパシタ上部電極９を形成したものである。
【０００５】
このＭＯＳキャパシタ１の電流電圧特性（Ｉ−Ｖ特性）を多数のサンプルについて測定した結果を図１７に示す。この図１７からわかるように、ＳＯＩ基板上に形成したＭＯＳキャパシタにおいては、ゲート絶縁膜８の真性絶縁破壊電圧よりも低い電圧で破壊する中間耐圧不良（Ｂモード不良）が多発しており、これは同一の製造方法によりＭＯＳキャパシタを形成したとしても通常のバルクシリコン基板を用いた場合に比べ、顕著な不良モードとして発生している。
【０００６】
この原因を考察すると、次のように考えられる。
【０００７】
ＳＯＩ基板上にＭＯＳ型半導体素子を形成する場合、ＳＯＩ基板がシリコン支持基板上に熱膨張係数の異なる埋込酸化膜を介してシリコン半導体層が形成された構造を有することから、半導体素子の製造過程で実施する熱処理時に、ＳＯＩ基板に固有のバイメタル効果が発生する。
【０００８】
このＳＯＩ基板に固有のバイメタル効果により少なくともシリコン半導体層およびシリコン半導体層の表面に形成した熱酸化膜（ゲート絶縁膜）は、バルクシリコン基板に形成した場合とは異なった挙動を示し、これがゲート絶縁膜の膜質に影響を与えているものと推定される。
【０００９】
なお、バルクシリコン基板に形成したＭＯＳキャパシタのゲート絶縁膜として、シリコン酸化膜とシリコン窒化膜との誘電体積層膜で、両者の特徴を併せ持つＯＮＯ膜（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜）が知られている。このＯＮＯ（Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ）膜をゲート絶縁膜として用いて図１６に示したＭＯＳキャパシタ１を構成して電流電圧特性（Ｉ−Ｖ特性）を測定すると、図１８に示す結果が得られた。
【００１０】
この結果から、ゲート絶縁膜としてＯＮＯ膜を用いると、初期的な特性として、Ｂモード不良の発生を抑制することができることが分かる。しかしながら、時間的な特性として、定電圧ＴＤＤＢ（Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｃｅ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）法にて経時破壊寿命特性を測定したところ、図１９に示すように、偶発故障が多発していることが新たに判明し、ゲート絶縁膜としてＯＮＯ膜を用いてもＳＯＩ基板を用いる限り依然として歩留りが低いということが明らかとなった。
【００１１】
本発明は、上記事情に鑑みてなされたもので、その目的は、ＳＯＩ基板上にＭＯＳ型素子を形成する場合において、熱処理により発生すると考えられるＳＯＩ基板に固有のバイメタル効果で発生する特性の劣化を極力防止し、ＳＯＩ基板上にＭＯＳ型素子を形成する場合において、当該ＭＯＳ型素子のゲート絶縁膜としてＯＮＯ膜を用いて中間耐圧不良を低減して高い絶縁耐圧を得ると共に、経時破壊寿命を向上させることができるようにすることにある。
【００１３】
【課題を解決するための手段】
請求項１の発明によれば、支持基板上に埋込絶縁膜を介してシリコン半導体層を形成したＳＯＩ基板に、ＭＯＳ型素子を複数個形成する構成の半導体装置において、前記ＭＯＳ型素子のうち少なくともＭＯＳ型キャパシタの形成領域を絶縁分離するように、前記埋込絶縁膜まで達し且つ前記シリコン半導体層と熱膨張係数が異なるトレンチ分離層を設けたので、ＳＯＩ基板に固有のバイメタル効果の影響をトレンチ分離層により緩和させることができるようになり、ＭＯＳ型素子の中でも特にサージ吸収のために内蔵されるような容量，サイズの大きいＭＯＳ型キャパシタにおいてそのゲート絶縁膜の膜質劣化を効果的に抑止することができ、ＭＯＳ型素子の特性改善を図ることができるようになる。
前記トレンチ分離層を、溝の側面に形成された絶縁層と多結晶シリコンとから構成し、絶縁層の合計の厚さ寸法を溝の幅寸法の１／３以上となるように形成したので、ＭＯＳ型素子の中でもＭＯＳ型キャパシタの形成領域の周囲は厚い絶縁層で囲まれる構成とすることができ、前述した緩衝の効果を効果的に果たすことができるようになる。
また、複数個のＭＯＳ型素子のうち、ＭＯＳ型キャパシタのゲート絶縁膜にＯＮＯ膜を用い、そのＯＮＯ膜の下層酸化膜の膜厚を５０ｎｍ以下に設定するようにしている。このように半導体領域の表面欠陥の影響を受けやすいＯＮＯ膜の下層酸化膜の膜厚を薄くすることにより、偶発故障による経時破壊寿命の劣化を抑制することができ、高い絶縁耐圧を持ち且つ経時破壊寿命の長いＳＯＩ基板上のＯＮＯ膜を得ることができるようになる。そして、下層酸化膜の膜厚が２５ｎｍ以上となるように設定したので、ＯＮＯ膜を利用したＭＯＳ型キャパシタの容量のばらつきを低減して安定した特性のＭＯＳ型キャパシタを得ることができる。これは次のような理由によるものである。すなわち、ＳＯＩ基板を利用したＭＯＳ型素子において、ＯＮＯ膜の下層酸化膜を薄膜化すると、シリコン／酸化膜界面の状態に起因したＭＯＳ型キャパシタの容量のばらつきが顕著となることに着目したものである。
【００１５】
なお、ＭＯＳ型キャパシタが複数集積化される場合、各ＭＯＳ型キャパシタを各々トレンチ分離層で包囲することが望ましいが、ＭＯＳ型キャパシタの容量，サイズが小さければ、トレンチ分離層で包囲された一つの島領域内に複数のＭＯＳ型キャパシタを配置するようにしてもよい。
【００１８】
請求項２の発明によれば、上記した請求項１の発明において、ＯＮＯ膜を、窒化膜の膜厚が４０ｎｍ以上となるように設定したので、ＳＯＩ基板上にＯＮＯ膜を用いた構造において、高い絶縁耐圧を持ち且つ偶発故障による経時破壊寿命の劣化を抑制することができるようになる。
【００２０】
請求項３の発明によれば、上記各発明において、ＳＯＩ基板としてシリコン半導体層の膜厚が１０μｍ以上のものを用いているので、ＳＯＩ基板に固有のバイメタル効果の影響が出やすいシリコン半導体層の膜厚が厚いものについて特に顕著な効果を得ることができ、ゲート絶縁膜の信頼性の高い半導体装置を提供することができるようになる。
【００２１】
請求項４の発明によれば、上記各発明において、ＭＯＳ型キャパシタの下部電極となるシリコン半導体層の拡散領域をその表面不純物濃度が１０18ａｔｏｍｓ／ｃｍ3 以上となるように設定したので、ＭＯＳ型キャパシタにおいて容量の電圧依存性を低減した特性を得ることができるようになる。
【００２２】
請求項５の発明によれば、支持基板上に埋込絶縁膜を介してシリコン半導体層を形成したＳＯＩ基板に、ＭＯＳ型素子を複数個形成する構成の半導体装置の製造方法において、前記ＭＯＳ型素子のうち少なくともＭＯＳ型キャパシタの形成領域を絶縁分離するトレンチ分離層を設ける工程として、前記シリコン半導体層の表面から前記埋込絶縁膜まで達する深さで溝を形成する工程と、溝形成のためのドライエッチング処理工程と、そのドライエッチング処理で発生したエッチングダメージ層を回復もしくは除去する処理工程とを実施し、溝内を前記シリコン半導体層とは異なる熱膨張係数を有する材料により埋める工程として、溝の側壁に絶縁層をその合計の厚さ寸法がその溝の幅寸法の１／３以上となるように形成する絶縁層形成工程と、その溝内の空隙部に多結晶シリコンを埋め込む工程とを実施するようにしたので、特殊な工程を設けることなくトレンチ分離層を形成し、ＳＯＩ基板に固有のバイメタル効果の影響をトレンチ分離層により緩和させることができるようになり、ＭＯＳ型素子の中でも特にＭＯＳ型キャパシタのゲート絶縁膜の膜質劣化を効果的に防止することができ、ＭＯＳ型素子の特性改善を図ることができるようになる。
また、ＭＯＳ型素子のうち少なくともＭＯＳ型キャパシタのゲート絶縁膜の形成工程では、ＯＮＯ膜をその下層酸化膜の膜厚が５０ｎｍ以下となる条件で形成するようにしたので、請求項２と同様に、ＯＮＯ膜の下層酸化膜について半導体領域の表面欠陥の影響を受けにくい構成とでき、偶発故障による経時破壊寿命の劣化を抑制することができるようになる。そして、下層酸化膜の膜厚が２５ｎｍ以上となる条件で形成するようにしたので、請求項１の発明と同様に、ＯＮＯ膜を利用したＭＯＳ型キャパシタの容量のばらつきを低減して安定した特性のＭＯＳ型キャパシタを得ることができるようになる。
【００２６】
請求項６の発明によれば、上記した請求項５の発明において、ＯＮＯ膜の形成工程では、窒化膜の膜厚が４０ｎｍ以上となる条件で形成するようにしたので、請求項２の発明と同様に、高い絶縁耐圧を確保して且つ偶発故障による経時破壊寿命の劣化を抑制することができるようになる。
【００２７】
請求項７の発明によれば、上記した請求項５または６の発明において、ＯＮＯ膜の上層酸化膜の形成を他のＭＯＳ型素子のゲート絶縁膜と同時に形成するようにしたので、製造工程を簡略化してコストの低減を図ることができる。
【００２９】
【発明の実施の形態】
以下、本発明をＭＯＳキャパシタ，ＣＭＯＳ，ＬＤＭＯＳおよびバイポーラトランジスタを一体に集積した半導体装置に適用した場合の一実施形態について図１ないし図１５を参照しながら説明する。なお、以下の説明では、２つの構成例について３つの製造工程の例と共に述べる。
【００３０】
［第１の構成の例］
図１および図２はＳＯＩ基板１１を用いた半導体装置１２の製造工程の各段階で示す模式的な断面図である。図２（ｉ）は完成した状態の集積回路１２を示している。この半導体装置１２には、ＭＯＳ型素子としてのＭＯＳキャパシタ１３，ＣＭＯＳ１４ａ，１４ｂおよびＬＤＭＯＳ（Ｌａｔｅｒａｌ Ｄｉｆｆｕｓｅｄ ＭＯＳ）１５が設けられると共に、バイポーラトランジスタ１６が設けられた構成である。
【００３１】
ＳＯＩ基板１１は、シリコン支持基板１１ａ上に、例えば１．３μｍ程度の膜厚の埋込酸化膜１１ｂが形成されると共に、単結晶で第１導電型のシリコン半導体層１１ｃ，１１ｄが形成されたものである。この場合、シリコン半導体層１１ｃは高不純物濃度に形成されており、シリコン半導体層１１ｄは低不純物濃度に形成されたもので、例えば両者を併せた膜厚として１６μｍ程度のものが形成されている。
【００３２】
ＭＯＳキャパシタ１３，ＣＭＯＳ１４ａ，１４ｂ，ＬＤＭＯＳ１５およびバイポーラトランジスタ１６のそれぞれは、後述するトレンチ分離層１７により囲まれるようにして電気的に絶縁された状態に形成されている。トレンチ分離層１７は、溝の側壁に形成された酸化膜１７ａと中心部に充填された多結晶シリコン１７ｂとからなる。各素子を形成した表面部分には電気的な素子分離を行なうためのＬＯＣＯＳ１８が随所に形成されている。
【００３３】
ＭＯＳキャパシタ１３において、シリコン半導体層１１ｄに、下層電極として機能する埋込第１導電型層１９が形成され、その表面にはキャパシタ絶縁層２０が形成されると共にその上部に多結晶シリコン膜からなる上層電極２１が形成されている。また、埋込第１導電型層１９と電気的に接続するために、第１導電型高濃度領域２２が形成されている。
【００３４】
ＣＭＯＳ１４ａ，１４ｂにおいて、シリコン半導体層１１ｄに、第１導電型ウェル２３，第２導電型ウェル２４がそれぞれ形成され、各ウェル２３，２４内にはソース・ドレイン領域として高濃度第２導電型層２５、高濃度第１導電型層２６が形成されている。そして、チャンネル形成領域の表面部にゲート絶縁膜２７が形成されており、その上にはゲート電極２８が形成されている。
【００３５】
ＬＤＭＯＳ１５において、シリコン半導体層１１ｄに、第２導電型チャンネル層２９が形成されており、これには、ソース領域としての高濃度第１導電型層２６が形成されると共にチャンネルコンタクト領域としての高濃度第２導電型層２５が形成されている。チャンネル形成領域の表面部にゲート絶縁膜２７が形成され、この上にゲート電極３０が形成されている。
【００３６】
バイポーラトランジスタ１６において、シリコン半導体層１１ｄに、シリコン半導体層１１ｃまで届くように拡散形成された高濃度第１導電型シンク層３１が設けられ、さらに、シリコン半導体層１１ｄ内に第２導電型ベース領域３２が形成されている。ベース領域３２の内部に、第１導電型エミッタ領域３３が形成されている。
【００３７】
［第１の製造工程の例］
次に、上記構成の半導体装置１２の製造工程について説明する。図１（ａ）に示すように、ＳＯＩ基板１１は、前述のように支持基板１１ａ上に埋込酸化膜１１ｂを介して高濃度シリコン半導体層１１ｃ及び低濃度シリコン半導体層１１ｄが積層形成されたものである。このＳＯＩ基板１１にトレンチ形成時のマスク材３４を成膜してＭＯＳ型素子の各領域に対応した形状に分離するようにパターニングされる。このマスク材３４をエッチングマスクとしてドライエッチング処理を行って溝３５を形成する（同図（ｂ）参照）。この溝３５は、トレンチ分離層１７を形成するためのものである。この後、ドライエッチング処理で発生したエッチングダメージ層を回復もしくは除去する処理工程として、アニール，犠牲酸化，ウエットエッチング等あるいはこれらを組合せた処理を実施する。
【００３８】
次に、溝３５の側壁部に厚い酸化膜１７ａを形成する（同図（ｃ）参照）。この厚い酸化膜１７ａは、膜厚の合計が溝３５の幅寸法の１／３以上となるように形成している。この酸化膜１７ａを形成した後に、残りの空隙部分を多結晶シリコン１７ｂで埋め込む。そして、この後、不要なマスク材３４を除去し、基板表面を平坦化することにより、シリコン半導体層１１ｂとは異なる熱膨張係数を有するトレンチ分離層１７が形成される（同図（ｄ）参照）。トレンチ分離層１７を形成した後、ＭＯＳ型キャパシタ１３の下層電極となる埋込第１導電型層１９および高濃度第１導電型シンク層３１を形成する。続いて、ＣＭＯＳ１４ａ，１４ｂの第１導電型ウェル２３，第２導電型ウェル２４およびバイポーラトランジスタ１６の第２導電型のベース領域３２を形成する（同図（ｅ）参照）。
【００３９】
この後、微細な素子分離を行なうためのＬＯＣＯＳ１８を表面の所定部位に形成する。続いて、犠牲酸化処理を行なった後、キャパシタ絶縁層２０およびゲート絶縁膜２７を熱酸化により形成する。犠牲酸化処理は、良質な素子領域を形成するための表面処理である（図２（ｆ）参照）。次に、多結晶シリコン膜を表面に形成してパターニングの処理を行なうことにより、ＭＯＳキャパシタ１３の上部電極２１，ＣＭＯＳ１４ａ，１４ｂのゲート電極２８およびＬＤＭＯＳ１５のゲート電極３０を形成する（同図（ｇ）参照）。
【００４０】
多結晶シリコンからなる各種電極を形成した後、適宜不純物注入処理と熱処理とを実施することにより、バイポーラトランジスタ１６の第１導電型エミッタ領域３３を形成すると共に、ＬＤＭＯＳ１５の第２導電型チャンネル層２９を形成する（同図（ｈ）参照）。さらに、第２導電型高濃度層２５および第１導電型高濃度層２６を形成する（同図（ｉ）参照）。この後、図示はしないが、厚い絶縁層を介してコンタクト孔を形成して金属配線を形成することで、ＳＯＩ基板１１上にＭＯＳキャパシタ１３，ＣＭＯＳ１４ａ，１４ｂ，ＬＤＭＯＳ１５およびバイポーラトランジスタ１６が一体に複合形成された半導体装置１２を得る。
【００４１】
［第２の構成の例］
次に、上記実施形態の構成にＯＮＯ膜を設ける構成とした場合の構成と製造工程について図３および図４を参照して説明する。上記した実施形態と異なるところは、ＯＮＯ膜をゲート絶縁膜として用いたところであり、以下、異なる部分を中心として説明する。なお、ここでは、ＯＮＯ膜をＭＯＳキャパシタのキャパシタ絶縁膜として適用した場合について示している。
【００４２】
図４（ｆ）は第１の実施形態で説明した図２（ｈ）の工程における断面図に相当している。この図において、半導体装置３６は、第１の実施形態で示したＭＯＳキャパシタ１３に代えてＭＯＳキャパシタ３７を設けている。図では、他のＭＯＳ型素子としてＬＤＭＯＳ１５を示しており、ＣＭＯＳ１４ａ，１４ｂおよびバイポーラトランジスタ１６については省略している。
【００４３】
さて、この構成においては、ＭＯＳキャパシタ３７のキャパシタ絶縁膜としてＯＮＯ膜３８を配設している。ＯＮＯ膜３８は、下層酸化膜３８ａ，中間のシリコン窒化膜３８ｂ，上層酸化膜３８ｃから構成される。下層酸化膜３８ａは、膜厚が５０ｎｍ以下の成膜条件で形成している。下層酸化膜３８ａの膜厚は、２５ｎｍ以上で且つ４０ｎｍ以下より望ましくは３５ｎｍ以下の範囲の条件で形成するとさらに良い。また、中間のシリコン窒化膜３８ｂは、膜厚が４０ｎｍ以上の成膜条件で形成している。シリコン窒化膜３８ｂは、５０ｎｍ以上の成膜条件で形成するとさらに良い。
【００４４】
なお、ＯＮＯ膜３８を挟んでキャパシタを形成するための下層電極は、シリコン半導体層１１ｄに形成する埋込第１導電型層１９であるが、この不純物濃度は、１Ｅ１８（１×１０18）ａｔｏｍｓ／ｃｍ3 以上となるように設定している。
これは、後述するように、容量の電圧依存性を低減するためである。
【００４５】
［第２の製造工程の例］
上記構成において、ＯＮＯ膜３８を形成する工程は次のようになっている。すなわち、図３（ａ）から示す工程は、第１の実施形態における図１（ｅ）の工程に続く工程から示しており、同図はＬＯＣＯＳ１８を形成した状態である。この状態から、良質な素子領域を得るための犠牲酸化処理を実施した後に、ＯＮＯ膜３８の下層酸化膜３８ａを熱酸化により形成する（同図（ｂ）参照）。膜厚は上述したとおり、５０ｎｍ以下で好ましくは４０ｎｍ以下更に望ましくは３５ｎｍ以下で且つ２５ｎｍ以上となるように形成する。
【００４６】
次に、中間のシリコン窒化膜３８ｂを４０ｎｍ以上好ましくは５０ｎｍ以上となる成膜条件でＬＰＣＶＤ法にて堆積形成し（同図（ｃ）参照）、最後に上層酸化膜３８ｃを熱酸化にて形成する（図４（ｄ）参照）。これにより三層構造のＯＮＯ膜３８が形成される。この後、ＭＯＳキャパシタ３７のＯＮＯ膜３８を残しつつ他の部分のＯＮＯ膜３８を除去し、他のＭＯＳ型素子（図示例では例えばＬＤＭＯＳ１５）のゲート絶縁膜２７を熱酸化にて形成する（同図（ｅ）参照）。
【００４７】
以下、多結晶シリコンを成膜・加工することによりゲート電極３０を形成し、複合する半導体素子に必要な他の拡散層を形成し、厚い絶縁膜を介してコンタクト孔を形成し金属配線を行なうことで半導体装置３６を形成する。これにより、ＳＯＩ基板１１上に、高い絶縁耐圧であると共に偶発故障が無く十分な経時破壊寿命を持ち、且つ電圧依存性の無いＭＯＳキャパシタ３７を複合した構成の半導体装置３６とすることができる。
【００４８】
［第３の製造工程の例］
図５は上記第２の構成の例について上記第２の製造工程とは異なる製造工程を採用した場合の例を示すものである。第２の製造工程の例と異なるところは、ＯＮＯ膜３８の形成工程である。すなわち、第２の製造工程の例においては、ＯＮＯ膜３８として上層酸化膜３８ｃまで形成した後にＬＤＭＯＳ１５や他のＭＯＳ型素子のゲート絶縁膜２７を別途に形成していたのに対して、これを同時に形成するようにしたところが異なるところである。
【００４９】
この実施形態では、第２の製造工程の例において図３（ｃ）で示した工程に続いて、図５（ｄ）に示すように、ＭＯＳキャパシタ３７に対応した部分の下層酸化膜３８ａ，中間のシリコン窒化膜３８ｂを残して、ＯＮＯ膜３８をゲート絶縁膜として用いない他のＭＯＳ型素子（ＬＤＭＯＳ１５など）の下層酸化膜３８ａおよび窒化膜３８ｂを除去する。
【００５０】
この後、ＯＮＯ膜３８としての上層酸化膜３８ｃとＬＤＭＯＳ１５のゲート絶縁膜２７とを同じ熱酸化工程において同時に形成する（同図（ｅ）参照）。これにより、第２の実施形態において別々に行うように為した工程を同時に行なうことができるようになり、工程の簡略化を図ることができる。
【００５１】
次に、上記した構成および製造工程を採用した半導体装置１２，３６について、従来構成のものとの比較をしながらその特性について図も参照して説明する。
【００５２】
ＳＯＩ基板１１上に複合形成されたＭＯＳ型素子１３，１４ａ，１４ｂ，１５などのキャパシタ絶縁膜２０やゲート絶縁膜２７が熱酸化膜またはＯＮＯ膜（３８）のいずれの場合においても、前記の製造工程における熱処理時に発生するＳＯＩ基板１１に固有のバイメタル効果でゲート絶縁膜の膜質が劣化する。ＭＯＳ型素子の中でも特にサージ吸収のために内蔵されるような容量の大きいＭＯＳキャパシタは例えば１ｍｍ2 以上とサイズも大きく、バイメタル効果の影響を受けやすく、そのゲート絶縁膜の膜質劣化を抑制する必要がある。加えて、ＬＤＭＯＳ１５を代表とするＭＯＳ型素子を複合して形成した場合には、拡散層の形成時期などその製造上の制約により、ゲート絶縁膜２７の形成後に高温の熱処理工程による熱履歴を受け、ＳＯＩ基板１１に固有のバイメタル効果によってゲート絶縁膜の劣化はさらに顕在化する。
【００５３】
このＳＯＩ基板１１に固有のバイメタル効果によるゲート絶縁膜の膜質劣化に関して、ＭＯＳ型トランジスタであるＣＭＯＳ１４ａ，１４ｂ、ＬＤＭＯＳ１５およびＭＯＳキャパシタ１３，３７についてその特性を測定すべく、ＳＯＩ基板上に熱酸化膜をそのゲート絶縁膜とするＭＯＳキャパシタ（ＳＯＩ−ＭＯＳキャパシタ）を作成した。また、通常のバルクシリコン基板上に、同様の複合半導体装置を同条件で形成した場合におけるＭＯＳキャパシタ（バルクＭＯＳキャパシタ）で比較を行なった。
【００５４】
下部電極としての拡散領域の表面不純物濃度を１Ｅ１９（１×１０19）ａｔｏｍｓ／ｃｍ3 に形成し、その上に熱酸化膜をゲート絶縁膜として用い、ゲート面積を１．００ｍｍ2 としたＭＯＳ型キャパシタのサンプルを多数作成し、その絶縁耐圧分布を測定した。図６（ａ）は、バルクシリコン基板に当該ＭＯＳ型キャパシタを形成した場合の絶縁耐圧分布を示すヒストグラムである。また、同一構造の素子を同一の製造方法でＳＯＩ基板に形成した場合のＭＯＳ型キャパシタの絶縁耐圧分布を同図（ｂ）に示す。
【００５５】
これら図６（ａ），（ｂ）を比較すると明らかなように、同一製造方法により形成した同一構造のＭＯＳ型キャパシタであっても、ＳＯＩ基板に形成することによりＭＯＳキャパシタのゲート絶縁膜の絶縁耐圧は、バルクシリコン基板上に形成したものに比べると、ＳＯＩ基板に固有のバイメタル効果によって低く分布しており、しかもＢモード不良が多く発生している。このＢモード不良の発生は、ＭＯＳ型キャパシタにおいて容量の電圧依存性を低減するために、下層電極として表面濃度が高濃度（１Ｅ１８ａｔｏｍｓ／ｃｍ3以上）となるように不純物を添加した拡散層を用いた場合により顕著に現れる。
【００５６】
そこで、上記の第１の構成例においては、ＳＯＩ基板１１上に種々のＭＯＳ型素子１３，１４ａ，１４ｂ，１５などを形成することに先だって、半導体素子を形成するシリコン半導体層１１ｃ，１１ｄに、埋込酸化膜１１ｂまで達する溝３５を形成し、シリコン半導体層１１ｃ，１１ｄと熱膨張係数が異なる材質として厚い酸化膜１７ａを溝内に形成し、残った空隙に多結晶シリコン１７ｂを充填してトレンチ分離層１７を形成しているので、ＳＯＩ基板１１に固有のバイメタル効果がトレンチ分離層により緩和させることができ、シリコン半導体層１１ｄの表面に形成している酸化膜の膜質がバイメタル効果に起因して劣化するのを抑制することができる。
【００５７】
例えば、上述の場合に、溝３５の幅が２μｍで、溝側面に片側膜厚約０．５μｍずつ併せて１μｍの厚い酸化膜１７ａを形成し、その後溝３５内の空隙に多結晶シリコン１７ｂを埋め込み、トレンチ分離層１７を形成する。この厚い酸化膜１７ａの膜厚は溝３５の幅２μｍに対して１／３以上であり、シリコン半導体層１１ｃ，１１ｄとは異なる熱膨張係数を有するトレンチ分離層１７を形成している。
【００５８】
このトレンチ分離層１７を形成し、上述の図６（ａ），（ｂ）と同一構造のＭＯＳ型キャパシタの形成領域を包囲する様に構成した場合の絶縁耐圧分布を図６（ｃ）に示す。この結果から明らかなように、トレンチ分離層１７を形成した上記の第１の構成例のものでは、熱処理時に発生するＳＯＩ基板１１に固有のバイメタル効果に起因したゲート絶縁膜２０の劣化を抑制することができ、図６（ｂ）の構成のものに比べて、中間耐圧不良（Ｂモード不良）の発生を大幅に抑制して絶縁耐圧の向上を図ることができる。
【００５９】
なお、ＭＯＳ型キャパシタを複数集積化される場合、各ＭＯＳ型キャパシタを各々トレンチ分離層で包囲することが望ましい。しかしながら、ＭＯＳ型キャパシタの容量，サイズが小さければ、個々にトレンチ分離層を設定する必要はなく、トレンチ分離層で包囲された一つの島領域内に複数のＭＯＳ型キャパシタを配置するようにしてもよい。
【００６０】
なお、図６（ｂ）の場合のＭＯＳキャパシタ構造（ＳＯＩ基板に形成したＭＯＳ型キャパシタ）にゲート絶縁膜としてＯＮＯ膜を用いれば、図１８に示したようにＢモード不良を抑止して絶縁耐圧分布は向上する。また、図６（ｃ）の場合のＭＯＳキャパシタ構造（トレンチ分離層にて包囲されたＳＯＩ基板上のＭＯＳ型キャパシタ）にゲート絶縁膜としてＯＮＯ膜を用いれば、さらにＢモード不良の発生は抑止されて絶縁耐圧分布は向上する。しかしながら、上記の第２の構成例のように下層酸化膜膜厚，窒化膜膜厚が調整されたＯＮＯ３８を用いることにより、初めて偶発故障による経時破壊寿命の劣化を効果的に抑制することができることが判明した。
【００６１】
ＳＯＩ基板のシリコン半導体層の表面を熱酸化して得た熱酸化膜と通常のバルクシリコン基板の表面を熱酸化して得た熱酸化膜とを比較すると、ＳＯＩ基板の場合、上記のバイメタル効果に加えて、埋め込み絶縁膜の存在により表面領域の欠陥を効果的にゲッタリングできないことに起因して表面の熱酸化膜は半導体表面の欠陥の影響を受け、熱酸化膜に内在するトラップもバルクシリコン上の熱酸化膜に比べ、そのサイズ，発生率において大きくなることが推定される。
【００６２】
上記第２の構成例によれば、ＯＮＯ膜をゲート絶縁膜として用いた場合に、その下層酸化膜膜厚，窒化膜膜厚を調整し、ＳＯＩ基板表面の影響を最も受けるＯＮＯ膜３８の下層酸化膜３８ａの膜厚を薄膜化するようにしており、熱酸化膜内のトラップの影響を抑止し偶発故障による経時破壊寿命の劣化を抑制することができる。また、それに加えてＯＮＯ膜３８の中間層を構成するシリコン窒化膜３８ｂの膜厚を４０ｎｍ以上望ましくは５０ｎｍ以上に最適設定するようにしており、高い絶縁耐圧を確保し、偶発故障による経時破壊寿命の劣化をさらに抑制して経時破壊寿命の長いＯＮＯ膜３８を得ることができる。すなわち、ＯＮＯ膜３８のシリコン窒化膜３８ｂの膜厚を４０ｎｍ以上望ましくは５０ｎｍ以上に厚く堆積することにより、窒化膜の堆積時にＯＮＯ膜３８の下層酸化膜３８ａに内在する上記トラップが水素（Ｈ）により十分に終端され、偶発故障による経時破壊寿命の劣化をより抑制できるものと推定される。
【００６３】
図６（ｃ）の場合のＭＯＳキャパシタにＯＮＯ膜を適用したＭＯＳキャパシタの定電流ＴＤＤＢ特性を測定した結果、下層酸化膜３８ａの膜厚依存性は図７に示すようになる。下層酸化膜３８ａの膜厚が５６ｎｍと厚い場合には、酸化膜中のトラップに起因した偶発不良が多発している。この挙動を累積故障率５０％時の破壊総電荷量５０％Ｑｂｄにより整理すると、図８に示すように、５０％Ｑｂｄは、ＯＮＯ膜３８の下層酸化膜３８ａの膜厚が厚くなるほど劣化する傾向となることがわかった。
【００６４】
このため、ＳＯＩ基板１１に、膜厚５０ｎｍ以下好ましくは４０ｎｍ以下で更に望ましくは３５ｎｍ以下の下層酸化膜３８ａのＯＮＯ膜３８を形成することにより、ＭＯＳ型半導体素子は偶発故障が抑制され、経時破壊寿命の長いＭＯＳ型素子を得ることができる。なお、下層酸化膜の上限値は、許容できる条件に応じて設定すればよく、例えば５０％Ｑｂｄが３０Ｃ／ｃｍ2 以上となるのを許容条件に設定すれば、下層酸化膜の目標上限値は４０ｎｍとなる。
【００６５】
また、図９に示すように、ＯＮＯ膜３８の下層酸化膜３８ａが薄くなるにしたがい、シリコン／酸化膜界面の状態により、ＯＮＯ膜３８を用いたＳＯＩ基板１１上のＭＯＳ型キャパシタ３７における容量のばらつきが増大する。従って、容量ばらつきの許容条件を例えば５〜６％以下とする場合、ＳＯＩ基板１１上のＭＯＳ型素子に用いるＯＮＯ膜３８の下層酸化膜３８ａの膜厚は２５ｎｍ以上に設定することが望ましい条件となる。
【００６６】
さらに、ＯＮＯ膜３８の中間層であるシリコン窒化膜３８ｂの膜厚に関して、下層酸化膜３８ａの場合と同様に、ＳＯＩ基板１１に形成したゲート面積が１．０ｍｍ2 のＭＯＳ型キャパシタ３７の定電流ＴＤＤＢを測定した結果を図１０に示す。また、ＯＮＯ膜３８内のシリコン窒化膜３８ｂの膜厚と５０％Ｑｂｄの関係を図１１に示す。これら図１０および図１１から明らかなように、ＳＯＩ基板１１上に形成したＯＮＯ膜３８の中間層であるシリコン窒化膜３８ｂの膜厚が３０ｎｍと薄くなると、偶発故障が多発する。このため、ＳＯＩ基板１１上に形成したＯＮＯ膜３８の中間層であるシリコン窒化膜３８ｂの膜厚は厚くすることが望ましい。シリコン窒化膜３８ｂの膜厚は、許容できる条件に応じて設定すればよく、例えば５０％Ｑｂｄが３０Ｃ／ｃｍ2 以上となるのを許容条件に設定する場合、膜厚４０ｎｍ以上好ましくは５０ｎｍ以上のものとすることが望ましい。
【００６７】
以上のＯＮＯ膜３８における下層酸化膜３８ａの膜厚とシリコン窒化膜３８ｂの膜厚の最適要件をまとめた結果を図１２に示す。図１２の高品位保証領域の膜厚条件でＯＮＯ膜を成膜することにより、ＳＯＩ基板上に形成した際でも高絶縁耐圧で且つ経時破壊寿命の長いＯＮＯ膜を得ることができ、ＭＯＳ型半導体装置のゲート絶縁膜として信頼性の高いものを得ることができる。
【００６８】
また、特にＳＯＩ基板としてシリコン半導体層の膜厚（シリコン半導体層１１ｃ，１１ｄの合計膜厚）が１０μｍ以上のものを用いた半導体装置において、ゲートの信頼性の高い半導体装置を得ることができる。
【００６９】
図１２中、高品位保証領域のＯＮＯ膜の一例として、下層酸化膜３５ｎｍ，シリコン窒化膜５５ｎｍ，上層酸化膜２ｎｍのＳＯＩ構造ＭＯＳ型半導体素子のサンプルを多数製造し、１５０℃雰囲気において定電圧ＴＤＤＢを測定した。電圧印加条件は、電界強度で８．３ＭＶ／ｃｍ，８．５ＭＶ／ｃｍ，９．０ＭＶ／ｃｍとした。測定結果を図１３に示す。また累積故障率が１．０％，２．５ｐｐｍとなるまでの寿命と印加した電界強度との関係で整理した結果を図１４に示す。
【００７０】
これら図１３，１４より明らかなとおり、高品位保証領域のＯＮＯ膜を用いることにより、図１９の場合と異なり、ＭＯＳ型半導体素子は偶発故障が抑制され、経時破壊寿命の長いＭＯＳ型素子を得ることができる。また例えば２４Ｖ印加条件で１９年以上の寿命を実現することができる。
【００７１】
また、上記した第２の構成例におけるＳＯＩ基板１１を用いた半導体装置３６として、ゲート面積１．０ｍｍ2 のＭＯＳ型キャパシタ３７のＩ−Ｖ特性測定における真性絶縁耐圧値に対する歩留（絶縁耐圧歩留）およびＴＤＤＢ測定における摩耗故障となる歩留（ＴＤＤＢ歩留）の評価結果を図１５に示す。
【００７２】
この図１５においては、本実施形態でいうところのトレンチ分離層１７を設けたＳＯＩ基板１１のものとして、シリコン半導体層１１ｃ，１１ｄに下部電極１９として不純物の表面濃度が１Ｅ１９（１×１０19）ａｔｏｍｓ／ｃｍ3 となる高濃度の埋込拡散層１９を形成し、その埋込拡散層１９の上にＯＮＯ膜３８によりゲート絶縁膜として形成したＭＯＳ型キャパシタ３７を用い、図中、ＤｅｅｐＮ／ＳＯＩと表記している。これに対して、比較するＭＯＳ型キャパシタとして、バルクシリコン基板上にゲート絶縁膜として同一条件で形成したＯＮＯ膜を設けた構成の理想的なＭＯＳキャパシタを用い、図中、Ｎ-／Ｂｕｌｋとして表記している。
【００７３】
この結果からも明らかなように、両者の特性はほぼ同じであり、厳しい条件で作成された本実施形態の半導体装置３６であるＤｅｅｐＮ／ＳＯＩのものでも、絶縁耐圧歩留およびＴＤＤＢ歩留のいずれにおいても、最も良好な結果が出ることが予想されるＮ-／Ｂｕｌｋのものと比べて同等であり遜色のない歩留特性のものとして得られている。
【００７４】
換言すれば、本実施形態の構成および製造方法を適用することで、ＳＯＩ基板１１に固有の悪影響をほとんど受けることのない良質な特性のゲート絶縁膜２０，２７およびＯＮＯ膜３８を得ることができ、これによってＳＯＩ基板１１を用いることによる電気的特性上の利点を十分に生かしつつ、バルクシリコン基板を用いた場合と同等の絶縁耐圧歩留およびＴＤＤＢ歩留を確保することができるようになる。
【００７５】
（他の実施形態）
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形また拡張できる。
【００７６】
シリコン半導体層とは熱膨張係数が異なるトレンチ分離層としては、上記した溝３５に厚い酸化膜１７ａおよび多結晶シリコン１７ｂを形成するもの以外に、単一の材料を用いても良いし、多種類の材料を複合的に形成したものとしても良いし、さらには、溝を形成して埋め込むもの以外に、ＳＯＩ基板として既にトレンチ分離層が埋め込み形成された状態のものでも良い。
【００７７】
ＯＮＯ膜３８は、ＭＯＳキャパシタ３７に適用した場合について説明したが、他のＭＯＳ型素子であるＣＭＯＳ１４ａ，１４ｂやＬＤＭＯＳ１５などにおいてもゲート絶縁膜として適用することができ、これによってゲート信頼性の向上をより図ることができるようになる。
【００７８】
ＳＯＩ基板１１は、シリコン半導体層１１ｃ，１１ｄの合計の厚さ寸法が１０μｍ以下のものでも、本実施形態に適用することができる。
【００７９】
ＭＯＳ型素子として、ＭＯＳキャパシタ１３，ＣＭＯＳ１４ａ，１４ｂ、ＬＤＭＯＳ１５などを用いる構成のもので説明したが、これら個々を集積化あるいは複合的に集積化するものであれば、全種類のものを組み合わせるものでなくとも適用することができる。また、ゲート絶縁膜を形成した後に熱処理を行なう製造工程を含んだ半導体装置全般に適用することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態を示す第１の構造の半導体装置の製造工程の各段階に対応した模式的断面図（その１）。
【図２】第１の構造の半導体装置の製造工程の各段階に対応した模式的断面図（その２）。
【図３】第２の構造の半導体装置の製造工程の各段階に対応した模式的断面図（その１）。
【図４】第２の構造の半導体装置の製造工程の各段階に対応した模式的断面図（その２）。
【図５】第２の構造の半導体装置の異なる製造工程に対応した図４相当図。
【図６】（ａ）〜（ｃ）はバルクシリコン基板、トレンチ分離層なしでＳＯＩ基板、トレンチ分離層有りでＳＯＩ基板にそれぞれ作製したＭＯＳキャパシタの絶縁耐圧の分布を示す図。
【図７】ＭＯＳキャパシタの定電流ＴＤＤＢ特性の下層酸化膜厚依存性を示す図。
【図８】ＯＮＯ膜の破壊総電荷量の下層酸化膜厚依存性を示す特性図。
【図９】ＭＯＳキャパシタの容量の均一性を示す特性図。
【図１０】ＭＯＳキャパシタの定電流ＴＤＤＢ特性の窒化膜厚依存性を示す図。
【図１１】ＯＮＯ膜の破壊総電荷量の窒化膜厚依存性を示す特性図。
【図１２】ＯＮＯ膜の下層酸化膜，窒化膜の各膜厚における最適条件を示す図。
【図１３】ＭＯＳキャパシタの定電圧ＴＤＤＢ特性の印加電界強度依存性を示す図。
【図１４】ＭＯＳキャパシタの膜寿命評価結果を示す図。
【図１５】実施形態のものとバルクシリコンで形成したものとの絶縁耐圧歩留およびＴＤＤＢ歩留の値を示す図。
【図１６】ＳＯＩ構造のＭＯＳキャパシタの模式的断面図。
【図１７】酸化膜をゲート絶縁膜としてＳＯＩ基板上に形成したＭＯＳキャパシタのＩ−Ｖ特性図。
【図１８】ＯＮＯ膜をゲート絶縁膜としてＳＯＩ基板上に形成したＭＯＳキャパシタのＩ−Ｖ特性図。
【図１９】ＯＮＯ膜をゲート絶縁膜としてＳＯＩ基板上に形成したＭＯＳキャパシタの定電圧ＴＤＤＢ特性を示す図。
【符号の説明】
１１ ＳＯＩ基板
１１ａ 支持基板
１１ｂ 埋込酸化膜
１１ｃ，１１ｄ シリコン半導体層
１２，３６ 半導体装置
１３，３７ ＭＯＳキャパシタ（ＭＯＳ型素子、ＭＯＳ型キャパシタ）
１４ａ，１４ｂ ＣＭＯＳ（ＭＯＳ型素子）
１５ ＬＤＭＯＳ（ＭＯＳ型素子）
１６ バイポーラトランジスタ
１７ トレンチ分離層
１７ａ 厚い酸化膜
１７ｂ 多結晶シリコン
１８ ＬＯＣＯＳ
２０ キャパシタ絶縁膜
２１ 上層電極
２７ ゲート絶縁膜
３５ 溝
３８ ＯＮＯ膜
３８ａ 下層酸化膜
３８ｂ シリコン窒化膜
３８ｃ 上層酸化膜
Claims (9)
- 支持基板上に埋込絶縁膜を介してシリコン半導体層を形成したＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板に、ＭＯＳ型素子を複数個形成する構成の半導体装置において、
前記ＭＯＳ型素子のうち少なくともＭＯＳ型キャパシタの形成領域は、前記埋込絶縁膜まで達し且つ前記シリコン半導体層と熱膨張係数が異なるトレンチ分離層により絶縁分離され、
前記トレンチ分離層は、溝の側面に形成された絶縁層と多結晶シリコンとからなり、
前記絶縁層の合計の厚さ寸法は、前記溝の幅寸法の１／３以上に設定され、
ＭＯＳ型キャパシタのゲート絶縁膜をＯＮＯ（Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ）膜を用いた構成とし、そのＯＮＯ膜の下層酸化膜の膜厚を２５ｎｍ以上５０ｎｍ以下に設定されていることを特徴とする半導体装置。 - 請求項１に記載の半導体装置において、
前記ＯＮＯ膜は、窒化膜の膜厚が４０ｎｍ以上に設定されていることを特徴とする半導体装置。 - 請求項１または２に記載の半導体装置において、
前記ＳＯＩ基板は、シリコン半導体層の膜厚が１０μｍ以上であることを特徴とする半導体装置。 - 請求項１ないし３に記載の半導体装置において、
前記ＭＯＳ型キャパシタの下部電極を構成する前記シリコン半導体層の拡散領域の表面不純物濃度が１０18ａｔｏｍｓ／ｃｍ3 以上に設定されていることを特徴とする半導体装置。 - 支持基板上に埋込絶縁膜を介してシリコン半導体層を形成したＳＯＩ基板に、ＭＯＳ型素子を複数個形成する構成の半導体装置の製造方法において、
前記ＭＯＳ型素子のうち少なくともＭＯＳ型キャパシタの形成領域を絶縁分離するトレンチ分離層を設ける工程として、前記シリコン半導体層の表面から前記埋込絶縁膜まで達する深さで溝を形成する工程と、
前記溝を形成する工程として、溝形成のためのドライエッチング処理工程と、そのドライエッチング処理で発生したエッチングダメージ層を回復もしくは除去する処理工程と、
前記溝内を前記シリコン半導体層とは異なる熱膨張係数を有する材料により埋める工程として、前記溝の側壁に絶縁層をその合計の厚さ寸法がその溝の幅寸法の１／３以上となるように形成する絶縁層形成工程と、その溝内の空隙部に多結晶シリコンを埋め込む工程とを備え、
ＭＯＳ型キャパシタのゲート絶縁膜の形成工程では、ＯＮＯ膜をその下層酸化膜の膜厚が２５ｎｍ以上５０ｎｍ以下となる条件で形成する
ことを特徴とする半導体装置の製造方法。 - 請求項５に記載の半導体装置の製造方法において、
前記ＯＮＯ膜の形成工程では、前記ＯＮＯ膜をその窒化膜の膜厚が４０ｎｍ以上となる条件で形成することを特徴とする半導体装置の製造方法。 - 請求項５または６のいずれかに記載の半導体装置の製造方法において、
前記ＯＮＯ膜の上層酸化膜を他のＭＯＳ型素子のゲート絶縁膜と同時に形成するようにしたことを特徴とする半導体装置の製造方法。 - 請求項５ないし７のいずれかに記載の半導体装置の製造方法において、
前記ＳＯＩ基板の前記シリコン半導体層の膜厚が１０μｍ以上のものに適用していることを特徴とする半導体装置の製造方法。 - 請求項５ないし８のいずれかに記載の半導体装置の製造方法において、
前記ＭＯＳ型キャパシタの下部電極として、前記シリコン半導体層に拡散領域をその表面不純物濃度が１０18ａｔｏｍｓ／ｃｍ3以上となる条件で形成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002308536A JP4593066B2 (ja) | 2001-10-26 | 2002-10-23 | 半導体装置およびその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001-329449 | 2001-10-26 | ||
| JP2001329449 | 2001-10-26 | ||
| JP2002308536A JP4593066B2 (ja) | 2001-10-26 | 2002-10-23 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003203987A JP2003203987A (ja) | 2003-07-18 |
| JP4593066B2 true JP4593066B2 (ja) | 2010-12-08 |
Family
ID=27666545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002308536A Expired - Fee Related JP4593066B2 (ja) | 2001-10-26 | 2002-10-23 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4593066B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040228168A1 (en) | 2003-05-13 | 2004-11-18 | Richard Ferrant | Semiconductor memory device and method of operating same |
| JP4706381B2 (ja) * | 2004-10-22 | 2011-06-22 | 株式会社デンソー | 半導体装置 |
| JP4571108B2 (ja) * | 2006-09-08 | 2010-10-27 | 株式会社日立製作所 | 誘電体分離型半導体装置及びその製造方法 |
| JP4923686B2 (ja) * | 2006-04-06 | 2012-04-25 | 株式会社デンソー | 半導体装置 |
| JP5261929B2 (ja) * | 2006-12-15 | 2013-08-14 | 株式会社デンソー | 半導体装置 |
| CN113764366B (zh) * | 2021-11-05 | 2022-02-11 | 微龛(广州)半导体有限公司 | 具有高散热性能的soi晶圆及其制备方法 |
-
2002
- 2002-10-23 JP JP2002308536A patent/JP4593066B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003203987A (ja) | 2003-07-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI644395B (zh) | Semiconductor device and method of manufacturing same | |
| US6607959B2 (en) | Integrated circuit devices having trench isolation structures and methods of fabricating the same | |
| JP3943932B2 (ja) | 半導体装置の製造方法 | |
| US9443943B2 (en) | Semiconductor device and fabrication method thereof | |
| US8546268B2 (en) | Manufacturing integrated circuit components having multiple gate oxidations | |
| JP2006510214A (ja) | トレンチ・ゲート型半導体デバイスの製造方法 | |
| JP2001085686A (ja) | 半導体装置及びその製造方法 | |
| JP2004266140A (ja) | 半導体装置及びその製造方法 | |
| JP4593066B2 (ja) | 半導体装置およびその製造方法 | |
| JP2006114755A (ja) | 半導体装置及びその製造方法 | |
| US6791156B2 (en) | Semiconductor device and method for manufacturing it | |
| JP4288925B2 (ja) | 半導体装置およびその製造方法 | |
| KR20070042828A (ko) | 반도체 소자 및 그 제조 방법 | |
| JP2024024973A (ja) | 半導体装置およびその製造方法 | |
| KR20210111983A (ko) | Esd 보호소자 및 제조방법 | |
| KR100992535B1 (ko) | 중수소 이온 주입을 이용한 반도체 소자의 제조 방법 | |
| WO2012120857A1 (ja) | 半導体装置、半導体装置の製造方法 | |
| KR100286775B1 (ko) | 에스오아이 소자의 제조방법 | |
| CN112838071A (zh) | 反熔丝结构及其制备方法、可编程存储器 | |
| US20020047141A1 (en) | Semiconductor device, and manufacture thereof | |
| JP2006054278A (ja) | 半導体素子及び半導体素子の製造方法 | |
| JP4244396B2 (ja) | 半導体集積回路の容量及びその製造方法 | |
| JP2007043208A (ja) | トレンチ構造を有する半導体装置及びその製造方法 | |
| JP3643527B2 (ja) | 半導体記憶装置の製造方法 | |
| JP2007043209A (ja) | トレンチ構造を有する半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041125 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061219 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071016 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071212 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080115 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100713 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100915 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130924 Year of fee payment: 3 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 4593066 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130924 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |