JP4600082B2

JP4600082B2 - 積層型複合電子部品

Info

Publication number: JP4600082B2
Application number: JP2005049108A
Authority: JP
Inventors: 研次郎羽田野; 重克山本; 隆司澤田
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 2005-02-24
Filing date: 2005-02-24
Publication date: 2010-12-15
Anticipated expiration: 2025-02-24
Also published as: JP2006237234A

Description

本発明は、積層型複合電子部品、特に、ノイズフィルタなどに用いられる積層型複合電子部品に関する。

ＩＣの電源ラインでは、一般的にグランドとの間にバイパスコンデンサを接続することによりノイズを除去している。ところで、高密度実装するために略全面が電源電極パターンやグランド電極パターンで覆われたプリント基板を用いた場合、電源とグランド間で共振現象が発生する。共振現象が発生すると、放射ノイズが発生するため、共振現象を抑制する必要がある。

ところが、等価直列抵抗（ＥＳＲ）が数ｍΩと小さい積層セラミックコンデンサをバイパスコンデンサとして用いると、自己共振周波数が１〜１００ＭＨｚ程度であるため、この周波数帯のインピーダンスが小さくなる。この結果、１〜１００ＭＨｚ帯で発生する前記共振現象を抑えることができない。

一般的な対策として、積層セラミックコンデンサに対して直列に抵抗を接続すれば、共振現象を抑制できることが知られている。このため、特許文献１に記載するような積層セラミックコンデンサが提案されている。このコンデンサは、外部電極が抵抗膜を介してコンデンサ電極と導通させることによって、部品内に主コンデンサと抵抗が直列接続した回路を構成している。

しかしながら、抵抗は周波数に関係なく一定のインピーダンスをもつため、単に抵抗を直列に接続しただけでは、積層セラミックコンデンサの自己共振周波数から離れた周波数帯でのノイズ除去効果が損なわれるという問題点を有していた。
実開昭６２−１８４７２８号公報

そこで、本発明の目的は、共振現象の発生し易い１〜１００ＭＨｚ帯域で高インピーダンスであり、ノイズ成分の高周波帯域（１００ＭＨｚ以上）で低インピーダンスである積層型複合電子部品を提供することにある。

前記目的を達成するため、本発明に係る積層型複合電子部品は、複数のセラミック層を積み重ねて構成した積層体と、積層体に内蔵された複数のコンデンサ電極にて構成された主コンデンサと、積層体の端部に形成され、かつコンデンサ電極と電気的に接続する複数の外部電極とを有する積層型複合電子部品において、外部電極の少なくとも一つが誘電性抵抗膜を介してコンデンサ電極と電気的に接続し、外部電極とコンデンサ電極との間に、誘電性抵抗膜によるＲＣ並列回路を形成して、主コンデンサとＲＣ並列回路を電気的に直列接続し、積層型複合電子部品が３端子貫通コンデンサであり、コンデンサ電極は信号用貫通電極とグランド用貫通電極とで構成され、誘電性抵抗膜は前記グランド用貫通電極に接続され、誘電性抵抗膜はカーボン粉末と有機樹脂とを含むカーボン抵抗膜であり、カーボン抵抗膜は、硬化後の膜厚が０．０１ｍｍ以上０．０３ｍｍ未満のときは、硬化後のカーボン含有率が４〜１５体積％になるように設定され、硬化後の膜厚が０．０３ｍｍ以上０．０５ｍｍ未満のときは、硬化後のカーボン含有率が６〜１５体積％になるように設定され、硬化後の膜厚が０．０５ｍｍ以上０．０８ｍｍ未満のときは、硬化後のカーボン含有率が８〜１５体積％になるように設定され、硬化後の膜厚が０．０８ｍｍ以上０．１０ｍｍ以下のときは、硬化後のカーボン含有率が１０〜１５体積％になるように設定されていること、を特徴とする。誘電性抵抗膜とコンデンサ電極の間にさらに下地電極が配設されていてもよい。

本発明によれば、外部電極とコンデンサ電極との間に、誘電性抵抗膜によるＲＣ並列回路を形成して、主コンデンサとＲＣ並列回路を電気的に直列接続したので、周波数が比較的低い帯域（１００ＭＨｚ未満）では、主コンデンサと抵抗の直列回路として機能する。この回路では、主コンデンサによる電圧変動抑制効果と、抵抗による共振抑制効果が認められる。そのため、電源ラインでの電圧変動を抑えるとともに、電源ラインとグランド間の共振現象を抑制することができる。

一方、周波数が比較的高い帯域（１００ＭＨｚ未満）では、ＲＣ並列回路のコンデンサのインピーダンスが下がるので、コンデンサ単体に近い特性となり、信号ラインの高調波等が伝播して入った高周波ノイズを効果的に除去することができる。この効果は、残留直列インダクタンスが小さい積層複合電子部品ほど、より高周波帯まで発現するので、３端子貫通コンデンサには有利である。

以下に、本発明に係る積層型複合電子部品の実施例について添付図面を参照して説明する。

（第１実施例、図１〜図９）
図１に示すように、３端子積層セラミックコンデンサ１は、信号用貫通電極３とグランド用貫通電極４をそれぞれ設けたセラミックグリーンシート２と、予め導体パターンを設けない外層用セラミックグリーンシート２等で構成されている。

セラミックグリーンシート２は、チタン酸バリウムなどを主成分とする誘電体の原料粉末を溶剤に分散させてセラミックスラリを調整し、これをドクターブレード法によりシート状に成形することにより得る。

次に、セラミックグリーンシート２のそれぞれにニッケルなどを主成分とする導電ペーストをスクリーン印刷法によって塗布、印刷して貫通電極３，４を形成する。信号用貫通電極３はシート２の上面に広面積に設けられ、その引出し部３ａがシート２の左右の辺に露出している。同様に、グランド用貫通電極４はシート２の上面に広面積に設けられ、その引出し部４ａがシート２の手前側及び奥側の辺に露出している。

各セラミックグリーンシート２は貫通電極３，４が交互になるように積み重ねられ、さらに、上下に外層用セラミックグリーンシート２が配置された後、圧着して積層体ブロックとする。積層体ブロックは所定のサイズにカットされた後、一体的に焼成される。これにより、図２に示す積層体１０とされる。

次に、図３に示すように、積層体１０の両側面に露出した信号用貫通電極３の引出し部３ａをそれぞれ覆う下地電極１１ａ，１１ｂを形成する。下地電極１１ａ，１１ｂは銅を主成分とする導電ペーストを帯状に塗布し、焼き付けすることにより形成される。

次に、図４に示すように、積層体１０の両端面に露出したグランド用貫通電極４の引出し部４ａをそれぞれ覆うカーボン抵抗膜（誘電性抵抗膜）１２ａ，１２ｂを形成する。カーボン抵抗膜１２ａ，１２ｂはカーボン粉末と有機樹脂（フェノール樹脂）などからなる熱硬化性のカーボン抵抗ペーストを塗布し、硬化させることにより形成される。

その後、図５に示すように、下地電極１１ａ，１１ｂ及びカーボン抵抗膜１２ａ，１２ｂの上に、通常の電解めっきでニッケル、錫の順でめっき膜１５を形成して、信号用外部電極２１ａ，２１ｂ及びグランド用外部電極Ｇ１，Ｇ２とする。

なお、カーボン抵抗膜１２ａ，１２ｂの上に電解めっきが付きにくい場合は、カーボン抵抗膜１２ａ，１２ｂの表面を粗面化したり、カーボン抵抗膜１２ａ，１２ｂの表面の化学状態を変化させてめっき付き性を向上させる。あるいは、カーボン抵抗ペーストの表面に導電ペーストを塗布する方法、カーボン抵抗ペーストの表面に金属粉などを付着させる方法を採用してもよい。また、カーボン抵抗膜１２ａ，１２ｂの下に下地電極を形成して、カーボン抵抗膜１２ａ，１２ｂとグランド用貫通電極４の間に下地電極を配設してもよい。これにより、カーボン抵抗膜１２ａ，１２ｂによるコンデンサが形成され易くなり、ＲＣ並列回路の容量の微調整が可能になる。

信号用外部電極２１ａ，２１ｂはそれぞれ、信号用貫通電極３の一方の引出し部３ａ及び他方の引出し部３ａに電気的に接続されている。グランド用外部電極Ｇ１，Ｇ２はそれぞれ、カーボン抵抗膜１２ａ，１２ｂを介してグランド用貫通電極４の一方の引出し部４ａ及び他方の引出し部４ａに電気的に接続されている。

なお、カーボン抵抗膜（誘電性抵抗膜）に用いる有機樹脂は、本第１実施例や以下に説明する第２実施例で用いた熱硬化性フェノール樹脂（比誘電率５〜８）に限らず、例えば、エポキシ樹脂（比誘電率４〜４．５）などの熱硬化性樹脂を用いることができる。有機樹脂の比誘電率は１０以下と小さく、樹脂自体の比誘電率だけで誘電性抵抗幕に必要な比誘電率を得ることは難しい。有機樹脂中にカーボン粒子が均一に分散し、カーボン粒子間の微少な隙間に有機樹脂が入ることで、高い比誘電率を得ることができる。

以上の構成からなる３端子積層セラミックコンデンサ１は、図６に示すように、積層体１０の端部に形成されたカーボン抵抗膜１２ａ，１２ｂがＲＣ並列回路を形成する。つまり、グランド用外部電極Ｇ１，Ｇ２とグランド用貫通電極４との間にそれぞれ、カーボン抵抗膜１２ａ，１２ｂによるＲＣ並列回路を形成している。そして、積層体１０に内蔵された信号用貫通電極３及びグランド用貫通電極４にて構成された主コンデンサＣと、カーボン抵抗膜１２ａ，１２ｂによるＲＣ並列回路とが電気的に直列接続している。

図７は３端子積層セラミックコンデンサ１の電気等価回路図である。図７において、符号Ｃは主コンデンサ、Ｌｓは残留直列インダクタンス、Ｃ’はＲＣ並列回路のコンデンサ、ＲはＲＣ並列回路の抵抗を表示している。

３端子積層セラミックコンデンサ１は、主コンデンサとＲＣ並列回路を電気的に直列接続しているので、図８に模式的に示すような挿入損失（ＩＬ）特性となる。すなわち、主コンデンサの自己共振周波数より高い１ＧＨｚ付近で、減衰極Ｐが形成される特性が得られる。点線３１は主コンデンサＣによる挿入損失成分であり、主コンデンサＣの容量値が大きくなると下方に移動し、小さくなると上方に移動する。点線３２は抵抗Ｒによる挿入損失成分であり、抵抗Ｒの抵抗値が大きくなると上方に移動し、小さくなると下方に移動する。点線３３はコンデンサＣ’による挿入損失成分であり、コンデンサＣ’の容量値が大きくなると下方に移動し、小さくなると上方に移動する。点線３４は残留直列インダクタンスＬｓによる挿入損失成分であり、残留直列インダクタンスＬｓの値が大きくなると上方に移動し、小さくなると下方に移動する。

図８から分かるように、周波数が比較的低い帯域（１００ＭＨｚ未満）では、主コンデンサＣと抵抗Ｒの直列回路として機能する。この回路では、主コンデンサＣによる電圧変動抑制効果と、抵抗Ｒによる共振抑制効果が認められる。そのため、電源ラインでの電圧変動を抑えるとともに、残留直列インダクタンスＬｓの小さいコンデンサで問題となる電源ラインとグランド間の共振現象を抑制することができる。この効果は、抵抗Ｒを主コンデンサＣに直列に接続した場合に発現する（領域Ｉの部分参照）。ただし、主コンデンサＣの容量値が小さい場合、または残留直列インダクタンスＬｓの値が大きい場合、または抵抗Ｒの抵抗値が小さい場合には、領域Ｉの部分は小さくなり、前記効果が発現しにくくなる。

一方、周波数が比較的高い帯域（１００ＭＨｚ以上）では、ＲＣ並列回路のコンデンサＣ’のインピーダンスが下がるので、主コンデンサＣとコンデンサＣ’の直列回路として機能する。この回路では、信号ラインの高調波等が伝播して入った高周波ノイズを効果的に除去することができる。この効果は、抵抗Ｒのみを主コンデンサＣに直列に接続しただけでは発現しない（領域ＩＩの部分参照）。ただし、コンデンサＣ’の容量値が小さい場合、または残留直列インダクタンスＬｓの値が大きい場合、または抵抗Ｒの抵抗値が小さい場合には、領域ＩＩの部分は小さくなり、前記効果が発現しにくくなる。また、この効果は残留直列インダクタンスＬｓが小さい積層複合電子部品ほど、より高周波帯まで発現するので、３端子貫通コンデンサには有利である。

図９は３端子積層セラミックコンデンサ１の挿入損失特性を示すグラフである（実線３５参照）。なお、図９には比較のため、ＲＣ並列回路を有さない３端子積層セラミックコンデンサの挿入損失特性を示すグラフも併せて記載している（実線３６参照）。

より最適なＲＣ並列回路を形成するために、カーボン抵抗膜１２ａ，１２ｂの硬化後のカーボン含有率及び硬化後の膜厚Ｔ（図６参照）を変えて３端子積層セラミックコンデンサ１の試料を作製し、特性を評価した。ここで、部品サイズは長さ２．０ｍｍ×幅１．２５ｍｍ×厚み０．８５ｍｍとした。評価結果を表１及び表２に示す。

ところで、周波数が比較的低い帯域（１００ＭＨｚ未満）での主コンデンサＣによる電圧変動抑制効果や抵抗Ｒによる共振抑制効果が得られるのは、挿入損失（１ＭＨｚ）が１０ｄＢ以上のときである。そこで、表１及び表２から、１ＭＨｚでの挿入損失をまとめた（表３参照）。また、周波数が比較的高い帯域（１００ＭＨｚ以上）でのノイズ除去効果が得られるのは、１ＧＨｚでの挿入損失から１ＭＨｚでの挿入損失を引いたものが２ｄＢ以上のときである。そこで、表１及び表２から、１ＧＨｚでの挿入損失から１ＭＨｚでの挿入損失を引いた値をまとめた（表４参照）。

そして、表３及び表４から、周波数が比較的低い帯域（１００ＭＨｚ未満）では電圧変動抑制効果や共振抑制効果が得られ、かつ、周波数が比較的高い帯域（１００ＭＨｚ以上）ではノイズ除去効果が得られるようにするためには、表５に示すカーボン含有量と膜厚Ｔの関係が必要であることがわかる。

表５より、カーボン抵抗膜１２ａ，１２ｂの最適条件は以下のとおりである。

（１）硬化後の膜厚が０．０１ｍｍ以上０．０３ｍｍ未満のときは、硬化後のカーボン含有率は４〜１５体積％になるように設定する必要がある。

（２）硬化後の膜厚が０．０３ｍｍ以上０．０５ｍｍ未満のときは、硬化後のカーボン含有率が６〜１５体積％になるように設定する必要がある。

（３）硬化後の膜厚が０．０５ｍｍ以上０．０８ｍｍ未満のときは、硬化後のカーボン含有率が８〜１５体積％になるように設定する必要がある。

（４）硬化後の膜厚が０．０８ｍｍ以上０．１０ｍｍ以下のときは、硬化後のカーボン含有率が１０〜１５体積％になるように設定する必要がある。

（第２実施例、図１０〜図１２）
図１０に示すように、２端子積層セラミックコンデンサ４１は、コンデンサ電極４３，４４をそれぞれ設けたセラミックグリーンシート４２と、予め導体パターンを設けない外層用セラミックグリーンシート４２等で構成されている。

コンデンサ電極４３はシート４２の上面に広面積に設けられ、その引出し部４３ａがシート４２の手前側の辺に露出している。同様に、コンデンサ４４はシート４２の上面に広面積に設けられ、その引出し部４４ａがシート４２の奥側の辺に露出している。

各セラミックグリーンシート４２はコンデンサ電極４３，４４が交互になるように積み重ねられ、さらに、上下に外層用セラミックグリーンシート４２が配置された後、圧着して積層体ブロックとする。積層体ブロックは所定のサイズにカットされた後、一体的に焼成される。これにより、図１１に示す積層体５０とされる。

次に、積層体５０の両端面に露出したコンデンサ電極４３，４４の引出し部４３ａ，４４ａをそれぞれ覆うカーボン抵抗膜（誘電性抵抗膜）５２ａ，５２ｂを形成する。カーボン抵抗膜５２ａ，５２ｂはカーボン粉末と有機樹脂（フェノール樹脂）などからなる熱硬化性のカーボン抵抗ペーストを塗布し、硬化させることにより形成される。

その後、カーボン抵抗膜５２ａ，５２ｂの上に、通常の電解めっきでニッケル、錫の順でめっき膜を形成して、外部電極５３ａ，５３ｂとする。

なお、カーボン抵抗膜５２ａ，５２ｂの下に下地電極を形成して、カーボン抵抗膜５２ａ，５２ｂとコンデンサ電極４４，４３の間にそれぞれ下地電極を配設してもよい。これにより、カーボン抵抗膜５２ａ，５２ｂによるコンデンサが形成され易くなり、ＲＣ並列回路の容量の微調整が可能になる。

外部電極５３ａ，５３ｂはそれぞれ、カーボン抵抗膜５２ａ，５２ｂを介してコンデンサ電極４４の引出し部４４ａ及びコンデンサ電極４３の引出し部４３ａに電気的に接続されている。

以上の構成からなる２端子積層セラミックコンデンサ４１は、積層体５０の端部に形成されたカーボン抵抗膜５２ａ，５２ｂがＲＣ並列回路を形成する。つまり、外部電極５３ａ，５３ｂとコンデンサ電極４４，４３との間にそれぞれ、カーボン抵抗膜５２ａ，５２ｂによるＲＣ並列回路を形成している。そして、積層体５０に内蔵されたコンデンサ電極４３，４４にて構成された主コンデンサＣと、カーボン抵抗膜５２ａ，５２ｂによるＲＣ並列回路とが電気的に直列接続している。図１２は２端子積層セラミックコンデンサ４１の電気等価回路図である。

２端子積層セラミックコンデンサ４１は、主コンデンサＣとＲＣ並列回路を電気的に直列接続しているので、周波数が比較的低い帯域（１００ＭＨｚ未満）では、主コンデンサＣと抵抗Ｒの直列回路として機能する。この回路では、主コンデンサＣによる電圧変動抑制効果と、抵抗Ｒによる共振抑制効果が認められる。そのため、電源ラインでの電圧変動を抑えるとともに、残留直列インダクタンスＬｓの小さいコンデンサで問題となる電源ラインとグランド間の共振現象を抑制することができる。

一方、周波数が比較的高い帯域（１００ＭＨｚ以上）では、ＲＣ並列回路のコンデンサＣ’のインピーダンスが下がるので、主コンデンサＣとコンデンサＣ’の直列回路として機能する。この回路では、信号ラインの高調波等が伝播して入った高周波ノイズを効果的に除去することができる。

より最適なＲＣ並列回路を形成するために、カーボン抵抗膜５２ａ，５２ｂの硬化後のカーボン含有率及び硬化後の膜厚Ｔを変えて２端子積層セラミックコンデンサ４１の試料を作製し、特性を評価した。評価結果を表６及び表７に示す。

ところで、周波数が比較的低い帯域（１００ＭＨｚ未満）での主コンデンサＣによる電圧変動抑制効果や抵抗Ｒによる共振抑制効果が得られるのは、挿入損失（１ＭＨｚ）が１０ｄＢ以上のときである。そこで、表６及び表７から、１ＭＨｚでの挿入損失をまとめた（表８参照）。また、周波数が比較的高い帯域（１００ＭＨｚ以上）でのノイズ除去効果が得られるのは、１ＧＨｚでの挿入損失から１ＭＨｚでの挿入損失を引いたものが２ｄＢ以上のときである。そこで、表６及び表７から、１ＧＨｚでの挿入損失から１ＭＨｚでの挿入損失を引いた値をまとめた（表９参照）。

そして、表８及び表９から、周波数が比較的低い帯域（１００ＭＨｚ未満）では電圧変動抑制効果や共振抑制効果が得られ、かつ、周波数が比較的高い帯域（１００ＭＨｚ以上）ではノイズ除去効果が得られるようにするためには、表１０に示すカーボン含有量と膜厚Ｔの関係が必要であることがわかる。

表１０より、カーボン抵抗膜５２ａ，５２ｂの最適条件は以下のとおりである。

（１）硬化後の膜厚が０．０１ｍｍ以上０．０２ｍｍ未満のときは、硬化後のカーボン含有率が８〜１０体積％になるように設定する必要がある。

（２）硬化後の膜厚が０．０２ｍｍ以上０．０３ｍｍ未満のときは、硬化後のカーボン含有率が１０〜１５体積％になるように設定する必要がある。

（３）硬化後の膜厚が０．０３ｍｍ以上０．０５ｍｍ未満のときは、硬化後のカーボン含有率が１５体積％になるように設定する必要がある。

（４）硬化後の膜厚が０．０５ｍｍ以上０．０６ｍｍ未満のときは、硬化後のカーボン含有率が１５〜２０体積％になるように設定する必要がある。

（５）硬化後の膜厚が０．０６ｍｍ以上０．１０ｍｍ以下のときは、硬化後のカーボン含有率が２０体積％になるように設定する必要がある。

（他の実施例）
なお、本発明に係る積層型複合電子部品は前記実施例に限定するものではなく、その要旨の範囲内で種々に変更することができる。

例えば、前記実施例では、セラミックグリーンシートを積み重ねて積層体を形成するものを示したが、誘電体ペーストと導電ペーストを交互に順に重ね塗りする方法で積層体を形成するものであってもよい。

本発明に係る積層型複合電子部品の一実施例を示す分解斜視図。図１に続く製造工程を示す外観斜視図。図２に続く製造工程を示す外観斜視図。図３に続く製造工程を示す外観斜視図。図４に続く製造工程を示す外観斜視図。図５のＶＩ−ＶＩの垂直断面を示す模式図。図５に示した積層型複合電子部品の電気等価回路図。図５に示した積層型複合電子部品の挿入損失特性を示す模式的に表したグラフ。図５に示した積層型複合電子部品の挿入損失特性を示すグラフ。本発明に係る積層型複合電子部品の別の実施例を示す分解斜視図。図１０に続く製造工程を示す外観斜視図。図１１に示した積層型複合電子部品の電気等価回路図。

符号の説明

１，４１…積層セラミックコンデンサ
２，４２…セラミックグリーンシート
３…信号用貫通電極
４…グランド用貫通電極
１０，５０…積層体
１２ａ，１２ｂ，５２ａ，５２ｂ…カーボン抵抗膜
２１ａ，２１ｂ…信号用外部電極
Ｇ１，Ｇ２…グランド用外部電極
４３，４４…コンデンサ電極
５３ａ，５３ｂ…外部電極
Ｃ…主コンデンサ
Ｃ’…ＲＣ並列回路のコンデンサ
Ｒ…ＲＣ並列回路の抵抗

Claims

複数のセラミック層を積み重ねて構成した積層体と、前記積層体に内蔵された複数のコンデンサ電極にて構成された主コンデンサと、前記積層体の端部に形成され、かつ前記コンデンサ電極と電気的に接続する複数の外部電極とを有する積層型複合電子部品において、
前記外部電極の少なくとも一つが誘電性抵抗膜を介して前記コンデンサ電極と電気的に接続し、前記外部電極と前記コンデンサ電極との間に、前記誘電性抵抗膜によるＲＣ並列回路を形成して、前記主コンデンサと前記ＲＣ並列回路を電気的に直列接続し、
前記積層型複合電子部品が３端子貫通コンデンサであり、コンデンサ電極は信号用貫通電極とグランド用貫通電極とで構成され、前記誘電性抵抗膜は前記グランド用貫通電極に接続され、
前記誘電性抵抗膜はカーボン粉末と有機樹脂とを含むカーボン抵抗膜であり、
前記カーボン抵抗膜は、
硬化後の膜厚が０．０１ｍｍ以上０．０３ｍｍ未満のときは、硬化後のカーボン含有率が４〜１５体積％になるように設定され、
硬化後の膜厚が０．０３ｍｍ以上０．０５ｍｍ未満のときは、硬化後のカーボン含有率が６〜１５体積％になるように設定され、
硬化後の膜厚が０．０５ｍｍ以上０．０８ｍｍ未満のときは、硬化後のカーボン含有率が８〜１５体積％になるように設定され、
硬化後の膜厚が０．０８ｍｍ以上０．１０ｍｍ以下のときは、硬化後のカーボン含有率が１０〜１５体積％になるように設定されていること、
を特徴とする積層型複合電子部品。
前記誘電性抵抗膜と前記コンデンサ電極の間に下地電極が配設されていることを特徴とする請求項１に記載の積層型複合電子部品。