JP4600731B2

JP4600731B2 - 交流交流直接変換装置の制御装置

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Publication number: JP4600731B2
Application number: JP2004191254A
Authority: JP
Inventors: 博和小太刀; 淳一伊東; 章弘小高
Original assignee: Fuji Electric Holdings Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2004-06-29
Filing date: 2004-06-29
Publication date: 2010-12-15
Anticipated expiration: 2024-06-29
Also published as: JP2006014550A

Description

本発明は、双方向に電流を制御可能な複数の交流スイッチのオンオフにより交流相互間の直接変換を行って負荷に供給する交流交流直接変換装置の制御装置に関し、特に、交流スイッチを構成する半導体スイッチング素子のオンオフに伴うスイッチング損失や発生ノイズを低減するようにした制御技術に関するものである。

図８は、本出願人の先願である特願２００３−４０４４４９号に記載された交流交流直接変換装置の制御装置を示している。
図８において、交流交流直接変換装置としてのマトリクスコンバータ２０は、単方向に電流を制御可能な半導体スイッチング素子を例えば逆並列に接続して双方向の電流を制御可能とした交流スイッチＳ１〜Ｓ９を、交流入力端子Ｒ，Ｓ，Ｔと交流出力端子Ｕ，Ｖ，Ｗとの間に接続して構成されている。なお、３０は交流電動機等の負荷である。

上記マトリクスコンバータ２０は、交流スイッチＳ１〜Ｓ９をＰＷＭ制御して三相交流電圧を直接切り出し、任意の大きさ及び周波数の三相交流電圧を得て負荷３０に供給している。
マトリクスコンバータの入力電流及び出力電圧の制御方式としては、マトリクスコンバータ内に仮想のＰＷＭ整流器（以下、必要に応じて仮想整流器という）と仮想のＰＷＭインバータ（同じく仮想インバータという）とを想定し、これらをＰＷＭ制御する仮想ＡＣ／ＤＣ／ＡＣ変換方式が知られている（後述する非特許文献１参照）。

図８の制御装置も、上記仮想ＡＣ／ＤＣ／ＡＣ変換方式によるものであり、仮想整流器により入力電流を制御し、仮想インバータにより出力電圧を制御している。
すなわち、入力電流指令から台形波指令発生手段１１により、一相だけをスイッチングする台形波の入力電流指令を生成する。そして、この入力電流指令とキャリア発生手段１２からのキャリアとを比較手段１３により比較し、仮想整流器側のＰＷＭパルスパターンを得る。

一方、仮想インバータ側については、オンオフ比抽出手段１６から出力される仮想整流器のスイッチング相のオンオフ比と、電源側のＲ，Ｓ，Ｔ相（各相電圧の大きさにより、それぞれ最大電圧相、中間電圧相、最小電圧相となる）のうち中間電圧相の電圧（中間電圧）とに基づいて、スイッチング回数低減対称変形キャリア発生手段１８が対称変形キャリアを作成して出力する。
この対称変形キャリアを比較手段１５に入力して出力電圧指令と比較し、仮想インバータ側のＰＷＭパルスパターンを得る。

ここで、図９はマトリクスコンバータ２０の出力一相（Ｕ相）分の回路を示している。マトリクスコンバータ２０では、上述した電源電圧値の最大／中間／最小に応じてスイッチングするスイッチを選択し、出力電圧を制御している。
この図９は、図８におけるＲ，Ｓ，Ｔ相の電圧の大きさに応じた最大電圧相、中間電圧相、最小電圧相（以下、単に最大相、中間相、最小相ともいう）と出力側のＵ相との間にそれぞれ接続される交流スイッチ２１，２２，２３を表したものである。例えば、Ｒ相が最大相、Ｓ相が中間相、Ｔ相が最小相である場合、図９の交流スイッチ２１，２２，２３は、図８における交流スイッチＳ１，Ｓ４，Ｓ７にそれぞれ相当する。

図９において、最大相、中間相、最小相との接続関係に起因する印加電圧の極性から、参照記号にａを付したスイッチ２１ａ，２３ａはＩＧＢＴモードで動作するスイッチ、参照記号ｂを付したスイッチ２１ｂ，２３ｂは還流ダイオードモードで動作するスイッチをそれぞれ示している。
ここで、ＩＧＢＴモードとは、コレクタ−エミッタ間に順電圧が印加されている（コレクタ電圧がエミッタ電圧より高い）状態の動作モードをいい、ゲートオンと同時に電流が流れる動作モードである。また、還流ダイオードモードとは、コレクタ−エミッタ間に逆電圧が印加されている（コレクタ電圧がエミッタ電圧より低い）状態の動作モードをいい、この場合には、順電圧が印加されてゲートオンしないと電流が流れず、インバータにおける還流ダイオードとほぼ同様の作用になることから還流ダイオードモードと称している。

また、中間相に接続されるスイッチ２２のスイッチ２２ａ／ｂ，２２ｂ／ａについては、最大相及び中間相の間でスイッチングする場合（スイッチ２２が下アームとして動作する場合）と、中間相及び最小相の間でスイッチングする場合（スイッチ２２が上アームとして動作する場合）とで、ＩＧＢＴモード、還流ダイオードモードになるスイッチが何れも入れ替わることになる。このため、参照符号に２ａ／ｂ，２ｂ／ａを付してある。
例えば、図９における最大相及び中間相の間のスイッチ２１，２２でスイッチングする場合には、スイッチ２２ａ／ｂがＩＧＢＴモード、２２ｂ／ａが還流ダイオードモードとなり、中間相及び最小相の間のスイッチ２２，２３でスイッチングする場合には、スイッチ２２ａ／ｂが還流ダイオードモード、２２ｂ／ａがＩＧＢＴモードとなる。

なお、仮想ＡＣ／ＤＣ／ＡＣ変換方式では、スイッチングモードに関する基本的な概念として、「上アーム切替」と「下アーム切替」とがある。
「上アーム切替」とは、仮想インバータの上アームＰＷＭパルスを最大相と中間相の交流スイッチのＰＷＭパルスにより分配してスイッチングするモードであり、「下アーム切替」とは、仮想インバータの下アームＰＷＭパルスを中間相と最小相の交流スイッチのＰＷＭパルスにより分配してスイッチングするモードである。
ここで、「分配する」とは、例えば「上アーム切替」の時に、仮想インバータの上アームＰＷＭパルスが、最大相と中間相の交流スイッチのＰＷＭパルスの論理和になることを意味する。

「上アーム切替」になるか「下アーム切替」になるかは前記中間電圧の極性に依存し、中間電圧が正のときは「上アーム切替」、中間電圧が負のときは「下アーム切替」となる。
例えば、中間電圧が正（上アーム切替）のときは、仮想インバータのＵ相上アームのＰＷＭパルスを図９における交流スイッチ２１，２２（最大相及び中間相のスイッチ）のＰＷＭパルスにより分配し、中間電圧が負（下アーム切替）のときは、仮想インバータのＵ相下アームのＰＷＭパルスを図９における交流スイッチ２２，２３（中間相及び最小相のスイッチ）のＰＷＭパルスにより分配する。

図８では、各相の電源電圧から検出した中間電圧をスイッチング回数低減対称変形キャリア発生手段１８に入力し、この発生手段１８により、中間電圧に依存する変形キャリアを発生させて仮想インバータのＰＷＭパルスを得ている。
ここで、図１０は、仮想インバータキャリアとして、中間電圧の極性を考慮することなく、仮想整流器キャリア（キャリア発生手段１２の出力）のＵｐ／Ｄｏｗｎに応じてＵｐ／Ｄｏｗｎパターンを切り替えた対称変形三角波を用いた場合の、仮想整流器ＰＷＭパルス、仮想インバータの上アーム及び下アームのＰＷＭパルス、マトリクスコンバータ２０のＰＷＭパルス等を示している。なお、仮想整流器キャリアの最大値、最小値（山、谷）の時点で仮想インバータキャリアのピーク値をセット（プリセット）している。

仮想インバータキャリアのＵｐとＤｏｗｎとの比を仮想整流器ＰＷＭパルスのオンオフ比（デューティ比）により決定した場合、図１０に示すように、仮想インバータキャリアは仮想整流器キャリアの山、谷のピークで対称な変形三角波となり、結果的に、仮想インバータの上アームＰＷＭパルス及び下アームＰＷＭパルスは、仮想整流器キャリアの山谷に対して対称になる。図１０において、ａ〜ｄは仮想整流器ＰＷＭパルスが変化するタイミングを示している。

この場合、図１０のａ〜ｄから明らかなように、上アーム切替時には、仮想整流器のＰＷＭパルス変化に伴うパルス変化がマトリクスコンバータ２０のＰＷＭパルスに現れるため、スイッチング回数が６回となっている。
これに対し、下アーム切替では、仮想整流器のＰＷＭパルス変化がマトリクスコンバータの最小相（仮想インバータの下アーム）に接続されている交流スイッチのＰＷＭパルスがオフの時に現れており、仮想整流器のＰＷＭパルス変化に伴うパルス変化はマトリクスコンバータのＰＷＭパルスに現れず、スイッチング回数は４回である。

すなわち、切替アームと同一アーム（例えば上アーム切替時における上アーム、または下アーム切替時における下アーム）の仮想インバータＰＷＭパルスがオフのときに仮想整流器をスイッチングすれば、仮想整流器のＰＷＭパルス変化がマトリクスコンバータのＰＷＭパルスに現れることはなく、スイッチング回数を減少させることができる。
そこで、図１１に示すように、例えば中間電圧が正である上アーム切替時には、仮想整流器キャリアの山、谷のタイミングで割り込み処理により仮想インバータキャリアの値として後述のＵｐ／Ｄｏｗｎカウンタにゼロをセットすると共に、図１０に対して仮想インバータキャリアのＵｐ／Ｄｏｗｎのタイミングを反転させる（仮想インバータキャリアを１８０°反転させる）。なお、このＵｐ／Ｄｏｗｎのタイミングの反転は、Ｕｐ／ＤｏｗｎカウンタのＵｐカウント、Ｄｏｗｎカウントの切り替えによって行う。

この結果、図１１に示す如く、仮想インバータキャリアの山の折り返し点（頂上点）と仮想整流器のＰＷＭパルス変化時点とが同期する。これにより、仮想整流器のＰＷＭパルス変化は最大相に接続されている上アームの交流スイッチが必ずオフしているときに発生することになり、マトリクスコンバータのＰＷＭパルスに仮想ＰＷＭ整流器のパルス変化は現れない。
従って、上アーム切替時のマトリクスコンバータ２０のスイッチング回数をスイッチング１周期当たり４回にすることができる。

なお、仮想インバータキャリアの位相が反転しても、キャリア波形が直線であれば、キャリア比較方式では１スイッチング周期（仮想整流器キャリアまたは仮想インバータキャリアの１周期）中に出力電圧指令に応じたオンオフ比のパルスが発生するので、出力電圧指令に応じた出力電圧が得られる。
また、図示されていないが、中間電圧が負である下アーム切替時には、仮想整流器キャリアの山、谷のタイミングの割り込み処理により、仮想インバータキャリアの値として、仮想整流器ＰＷＭパルスのパルス幅に応じたピーク値をＵｐ／Ｄｏｗｎカウンタにセットすると共に、図１１に対して仮想インバータキャリアを１８０°反転させることとする。

図１２は、図８におけるスイッチング回数低減対称変形キャリア発生手段１８のハードウェア構成を示すブロック図である。
図１２において、１８１は中間電圧が入力される中間電圧正負判別回路、１８２は仮想整流器キャリアのＵｐ／Ｄｏｗｎ信号と仮想整流器ＰＷＭパルスが入力されるＸＯＲ（排他的論理和）回路、１８３はＸＯＲ回路１８２の出力が加えられるＮＯＴ回路、１８４は中間電圧の極性に応じてＸＯＲ回路１８２の出力とＮＯＴ回路１８３の出力とを切り替え、これらの何れかを仮想インバータキャリアＵｐ／Ｄｏｗｎ信号として出力するセレクタ、１８５はセレクタ１８４からの仮想インバータキャリアＵｐ／Ｄｏｗｎ信号に応じてＵｐ／Ｄｏｗｎカウントし、かつ、仮想整流器キャリアのピーク値とゼロとが入力されるＵｐ／Ｄｏｗｎカウンタであり、このカウンタ１８５の出力が仮想インバータキャリアとして前記比較手段１５に入力されている。
また、１８６，１８７は仮想インバータの出力電圧指令が保持されている電圧指令レジスタ、１８８は仮想整流器ＰＷＭパルスに応じてレジスタ１８６，１８７を選択し、所定の電圧指令を比較手段１５に出力するセレクタである。

この対称変形キャリア発生手段１８では、スイッチング回数を低減するために、中間電圧の極性に応じてインバータキャリアのＵｐ／Ｄｏｗｎを反転させ、仮想整流器キャリアのピークに同期した割り込みごとに、Ｕｐ／Ｄｏｗｎカウンタ１８５に対して、インバータキャリアピーク値を仮想整流器のＰＷＭパルス幅に応じたピーク値またはゼロにセットする。
ただし、仮想インバータキャリアを反転するときにキャリアの跳躍が出ないように、キャリアのピーク時点でＵｐ／Ｄｏｗｎを必ず切り替えることとする。

前述した図１１の下段には、図１２における仮想整流器キャリアＵｐ／Ｄｏｗｎ信号、ＸＯＲ回路１８２の出力、ＮＯＴ回路１８３の出力を併せて示してある。中間電圧の極性に応じて図示するＸＯＲ回路１８２の出力、ＮＯＴ回路１８３の出力をセレクタ１８４により選択し、選択した信号を仮想インバータキャリアのＵｐ／Ｄｏｗｎ信号として用いることで図示する仮想インバータキャリアが生成される。ここで、図１１の例は、セレクタ１８４がＮＯＴ回路１８３の出力を選択し、この出力を仮想インバータキャリアのＵｐ／Ｄｏｗｎ信号として用いた例である。
図示されていないが、図１１の例では下アーム切替時にも１スイッチング周期中のスイッチング回数は４回となり、全ての運転周期にわたり、１スイッチング周期中のスイッチング回数を４回にすることができる。

伊東淳一ほか２名，「仮想ＡＣ／ＤＣ／ＡＣ変換方式によるマトリクスコンバータの入出力波形改善法」，社団法人電気学会研究会資料（半導体電力変換・産業電力電気応用合同研究会），ＳＰＣ−０２−７７〜９６，ＩＥＡ−０２−１８〜３７，平成１４年１１月１４日，ｐ．７５−８０

上述した先願記載の発明によれば、交流スイッチのスイッチング回数を減少させてスイッチング損失やノイズを低減させることが可能である。
しかしながら、この先願発明では任意の順序で交流スイッチに対する駆動パルス（ＰＷＭパルス）を出力できないため、スイッチングによって交流スイッチを介し負荷に供給される電圧が最小相の電圧から最大相の電圧（図１１におけるスイッチング回数が第２回目のタイミング）、または、最大相の電圧から最小相の電圧（同じくスイッチング回数が第３回目のタイミング）に移行する状態が発生する。このように最大相、最小相の間でスイッチング状態が直接移行すると中間相を経由しないことになるため、交流スイッチに印加される電圧が急変してスイッチング損失の増加を招き、冷却用の放熱フィン等の容量、体積の増加を招く。
更に、転流時には、出力電圧に大きなサージ電圧が発生してスイッチングノイズが増加すると共に、電動機を制御する際にトルクリプルが増加する等の問題がある。

そこで、本発明の解決課題は、交流スイッチの駆動パルスを所望の順序で生成し、交流スイッチに印加される電圧の急変を防止してスイッチング損失やノイズを低減させ、交流交流直接変換装置の高効率化を可能にした制御装置を提供することにある。

上記課題を解決するため、請求項１に記載した発明は、双方向に電流を制御可能な複数の交流スイッチをオンオフさせることにより、多相の交流電源電圧を任意の大きさ及び周波数の交流電圧に直接変換して負荷に供給する交流交流直接変換装置において、
前記変換装置の入力電流指令及び出力電圧指令とキャリアとをそれぞれ比較して前記交流スイッチを構成する半導体スイッチング素子の駆動パルスを生成するパルス生成手段と、
各相電源電圧の大小関係に応じて前記駆動パルスの順序を制御し、負荷に供給される各相電源電圧の順序を変更する順序制御手段と、を備え、
前記交流交流直接変換装置を、仮想整流器と仮想インバータとの組み合わせにより想定すると共に、
前記パルス生成手段は、
前記仮想整流器の入力電流指令と第１のキャリアとを比較して前記仮想整流器のＰＷＭパルスを生成する手段と、
前記仮想整流器のＰＷＭパルスのオンオフ比に応じたＵｐ期間、Ｄｏｗｎ期間を有し、かつ、前記第１のキャリアの山、谷のピークを中心として対称な第２のキャリアと前記仮想インバータの出力電圧指令とを比較して前記仮想インバータのＰＷＭパルスを生成する手段と、を備え、
前記順序制御手段は、
前記仮想整流器及び前記仮想インバータの各ＰＷＭパルス及び前記第１のキャリアを用いて、負荷に供給される各相電源電圧の順序を変更するように各相電源電圧の大小関係に応じて順序を制御したＰＷＭパルスを生成し、出力するものである。

請求項２に記載した発明は、請求項１において、前記順序制御手段は、あるサンプリング時刻において、前記仮想インバータのＰＷＭパルスを各相電源電圧の大小関係に応じて分配した複数のＰＷＭパルスの出力時間を計測し、次のサンプリング時刻において、前記出力時間を保有する複数のパルスの出力順序を、負荷に供給される各相電源電圧の急変が生じないように変更するものである。

請求項３に記載した発明は、双方向に電流を制御可能な複数の交流スイッチをオンオフさせることにより、多相の交流電源電圧を任意の大きさ及び周波数の交流電圧に直接変換して負荷に供給する交流交流直接変換装置において、
前記変換装置の入力電流指令及び出力電圧指令とキャリアとをそれぞれ比較して前記交流スイッチを構成する半導体スイッチング素子の駆動パルスを生成するパルス生成手段と、
各相電源電圧の大小関係に応じて前記駆動パルスの順序を制御し、負荷に供給される各相電源電圧の順序を変更する順序制御手段と、を備え、
前記交流交流直接変換装置を、仮想整流器と仮想インバータとの組み合わせにより想定すると共に、
前記パルス生成手段は、
三相の電源電圧のうちの中間電圧の極性に応じて前記仮想整流器の入力電流指令と前記仮想インバータの出力電圧指令とを合成して複数の合成指令値を生成する合成指令発生手段を備え、
前記順序制御手段は、
前記合成指令値とキャリアとを比較して得たパルスに基づき、負荷に供給される各相電源電圧の順序を変更するように各相電源電圧の大小関係に応じて順序を制御したＰＷＭパルスを生成し、出力するものである。

請求項４に記載した発明は、請求項３において、
前記順序制御手段は、前記合成指令発生手段から出力された二つの合成指令値に基づいて、負荷に供給される各相電源電圧の急変が生じないように順序を制御したＰＷＭパルスを生成するものである。

請求項５に記載した発明は、請求項１〜４の何れか１項において、交流交流直接変換装置が三相−三相変換を行うマトリクスコンバータであり、かつ、前記順序制御手段は、三相の電源電圧のうち最大相電圧、中間相電圧、最小相電圧の大小関係に応じてパルスの順序を制御するものである。

マトリクスコンバータをはじめとする交流交流直接変換装置において、請求項１，２，５の発明によれば、仮想ＰＷＭ整流器及び仮想インバータの制御手段から得られたＰＷＭパルスを１サンプリング遅れで並び替えることにより、最大電圧相から最小電圧相、または、最小電圧相から最大電圧相へのスイッチングを回避することができ、スイッチング損失やノイズの発生を防止することができる。
また、請求項３〜５の発明によれば、サンプリング遅れなしに、最大電圧相、中間電圧相または最小電圧相の合成指令値のうち例えば二つの情報のみで、全運転領域に渡り負荷に供給される電源電圧相の順序を変えることができる。これにより、前記同様に最大電圧相と最小電圧相との間でのスイッチングを回避してスイッチング損失やノイズの発生を防止するものである。

以下、図に沿って本発明の実施形態を説明する。
まず、図１は請求項１，２，５に相当する本発明の第１実施形態を示すブロック図であり、図８と同一の構成要素には同一の符号を付してある。
この実施形態では、比較手段１３，１５とＰＷＭパルス合成手段１７との間に最大／中間／最小順序制御手段４０が設けられており、この順序制御手段４０は、１スイッチング周期遅れで、各相交流電源電圧を負荷に供給する交流スイッチの駆動パルス（ＰＷＭパルス）を並び替えて出力し、ＰＷＭパルス合成手段１７では、これらのＰＷＭパルスを交流スイッチＳ１〜Ｓ９の各半導体スイッチング素子に対する駆動パルスとしてデコードする。
なお、図１の構成において、台形波指令発生手段１１、キャリア発生手段１２、比較手段１３，１５、オンオフ比抽出手段１６、スイッチング回数低減対称変形キャリア発生手段１８は請求項におけるパルス生成手段を構成し、最大／中間／最小順序制御手段４０は請求項における順序制御手段を構成している。

図２は、図１における最大／中間／最小順序制御手段４０の構成を示している。
図２において、４１は、図１の比較手段１３から出力される仮想整流器ＰＷＭパルスと比較手段１５から出力される仮想インバータＰＷＭパルスとが入力される最大／中間／最小検出手段である。この検出手段４１は、仮想インバータＰＷＭパルス及び仮想整流器ＰＷＭパルスに基づいて、仮想インバータＰＷＭパルスが最大相、中間相、最小相のどのＰＷＭパルスを生じさせるかを検出する。
すなわち、図１１から明らかなように、仮想整流器ＰＷＭパルス及び仮想インバータＰＷＭパルスの状態により、例えば上アーム切替時には最大相及び中間相の交流スイッチによりＰＷＭパルスを分配し、また、仮想整流器ＰＷＭパルスのオンオフ状態によって最大相または中間相のどちらが分配するのかを検出することができる。
よって、最大／中間／最小検出手段４１では、仮想インバータＰＷＭパルス及び仮想整流器ＰＷＭパルスに基づいて、仮想インバータＰＷＭパルスが最大相、中間相、最小相のどのＰＷＭパルスを生じさせるかを検出可能である。

また、図２の４２は仮想インバータＰＷＭパルスのエッジを検出するパルスエッジ検出手段であり、その出力は仮想整流器キャリアのピークのタイミングと共にカウンタ４３に入力されている。このカウンタ４３は、仮想インバータＰＷＭパルスに基づく最大相、中間相、最小相のＰＷＭパルスの出力時間を計測するものである。
カウンタ４３の出力は最大／中間／最小パルス出力時間記憶手段４４に加えられており、この記憶手段４４では、カウンタ４３の出力に基づき、仮想インバータＰＷＭパルスから想定した最大相、中間相、最小相のＰＷＭパルスの出力時間を記憶する。
そして、記憶手段４４の出力は前記検出手段４１の出力情報と共に最大／中間／最小パルス出力手段４５に加えられ、検出手段４１の出力情報によって決まる最大相、中間相、最小相のそれぞれについて、記憶手段４４により記憶された出力時間を持つＰＷＭパルスを並び替えて出力する。

図２の具体的な動作を、図３の波形図を参照しながら更に説明する。図３は、最大／中間／最小順序制御手段４０の動作を説明するためのもので、仮想整流器キャリア、仮想インバータキャリア、仮想インバータ出力電圧指令、仮想インバータ上アームＰＷＭパルス、マトリクスコンバータ２０のＰＷＭパルス、同じく並び替え後のマトリクスコンバータ２０のＰＷＭパルスの説明図である。

図２のパルスエッジ検出手段４２が仮想インバータＰＷＭパルスのエッジを検出し、カウンタ４３が、仮想整流器キャリアのピークのタイミングを基準としてカウント動作することにより、図３に示す最大相のパルス出力時間ΔＴ１（ｋ）、中間相のパルス出力時間ΔＴ２（ｋ）、最小相のパルス出力時間ΔＴ３（ｋ）をサンプリング時刻（ｋ）において計測し、最大／中間／最小パルス出力時間記憶手段４４がこれらの時間を記憶する。
最大／中間／最小パルス出力手段４５では、最大／中間／最小検出手段４１から出力される情報により、出力時間ΔＴ１（ｋ）のパルスが最大相のパルスであり、出力時間ΔＴ２（ｋ）のパルスが中間相のパルスであり、出力時間ΔＴ３（ｋ）のパルスが最小相のパルスであることを認識することができ、１スイッチング周期遅らせた次のサンプリング時刻（ｋ＋１）で、最大相→中間相→最小相→最小相→中間相→最大相の順にＰＷＭパルスを並び替えて出力する。
こうして並び替えた後のＰＷＭパルスが図１のＰＷＭパルス合成手段１７に出力され、交流スイッチＳ１〜Ｓ９の各半導体スイッチング素子に対する駆動パルスとしてデコードされてマトリクスコンバータ２０に与えられることになる。

すなわち、図３においてＰＷＭパルスを並び替える前には、中間相→最小相→最大相→最小相→中間相の順序で各相電源電圧が交流スイッチを介して負荷３０に供給されるのに対し、本実施形態によれば、ＰＷＭパルスの順序制御（並び替え）によって最大相→中間相→最小相→最小相→中間相→最大相の順序で電源電圧が負荷３０に供給されることになる。
従って、図１１に示したように最小相から最大相または最大相から最小相に移行するスイッチング状態が発生することはなく、最大相と最小相との間では常に中間相を経由するので、交流スイッチに印加される電圧の変化分が小さくなり、スイッチング損失及びノイズを低減することができる。

次に、図４は請求項３〜５に相当する本発明の第２実施形態を示すブロック図である。
図４において、５１は台形波指令から仮想整流器の交流スイッチのオンオフ比を抽出するオンオフ比抽出手段、５２は出力電圧指令から仮想インバータの交流スイッチのオンオフ比を抽出するオンオフ比抽出手段である。これらの抽出手段５１，５２により規格化された仮想整流器の入力電流指令及び仮想インバータの出力電圧指令は、整流器／インバータ合成指令発生手段５３に入力されて合成されるようになっている。
なお、図４の構成において、台形波指令発生手段１１、オンオフ比抽出手段５１，５２、キャリア発生手段５４、整流器／インバータ合成指令発生手段５３、比較手段５５は、請求項におけるパルス生成手段を構成し、かつ、整流器／インバータ合成指令発生手段５３は請求項における合成指令発生手段を構成すると共に、最大／中間／最小順序制御手段５６は請求項における順序制御手段を構成している。

この実施形態では、合成指令発生手段５３から出力される後述の合成指令値５３４ａ，５３４ｂとキャリア発生手段５４からのキャリアとを比較手段５５により比較して最大相、中間相、最小相のＰＷＭパルスを生成し、これらのパルスの順序を最大／中間／最小順序制御手段５６により制御することにより、第１実施形態のような１サンプリング周期の遅れなしに、各相交流電源電圧を所定の順序で負荷３０に供給するようにしたものである。

すなわち、図４において、キャリア発生手段５４では、振幅を０〜１．０に規格化したキャリアを発生して比較手段５５に入力する。
一方、仮想整流器側のオンオフ比抽出手段５１では入力電流指令を０〜１．０に規格化すると共に、仮想インバータ側側のオンオフ比抽出手段５２では出力電圧指令を０〜１．０に規格化し、これらの規格化した入力電流指令及び出力電圧指令を整流器／インバータ合成指令発生手段５３に入力する。

整流器／インバータ合成指令発生手段５３には中間電圧相の中間電圧が入力されており、この中間電圧の極性を、整流器／インバータ合成指令発生手段５３における前記「上アーム切替」または「下アーム切替」の選択に利用する。
前述したように、上下アームの切り替えは中間電圧の極性に依存し、中間電圧が正のときは「上アーム切替」、中間電圧が負のときは「下アーム切替」となる。

図５は、整流器／インバータ合成指令発生手段５３の構成を示している。
中間電圧正負判別手段５３１により、中間電圧の極性から上アーム切替または下アーム切替を選択する。上アーム切替が選択された場合、セレクタ５３２の動作により、仮想インバータの上アームのオンオフ比が最大相と中間相とに分配される。最大相と中間相のそれぞれのオンオフ比は、入力電流のアンバランスを避けるために、仮想インバータ側のゼロ電圧ベクトルを入力電流指令のオンオフ比に応じて分配する。

例えば、入力電流指令のオン状態で最大相が選択され、入力電流指令のオフ状態で中間相が選択された場合、最大／中間／最小合成指令値発生手段５３３では、最大相、中間相及び最小相の合成指令値を以下の数式１〜３により分配する。
［数１］
最大相合成指令値ＤＵＴＹ_ｍａｘ＝ＤＵＴＹＶ_ｉｎｖ ^＊・ＤＵＴＹＩ_ｒｅｃ ^＊
［数２］
中間相合成指令値ＤＵＴＹ_ｍｉｄ＝ＤＵＴＹＶ_ｉｎｖ ^＊・（１−ＤＵＴＹＩ_ｒｅｃ ^＊）
［数３］
最小相合成指令値ＤＵＴＹ_ｍｉｎ＝１．０−（ＤＵＴＹ_ｍａｘ＋ＤＵＴＹ_ｍｉｄ）

なお、数式１〜３において、Ｖ_ｉｎｖ ^＊は出力電圧指令、Ｉ_ｒｅｃ ^＊は入力電流指令であり、ＤＵＴＹＶ_ｉｎｖ ^＊，ＤＵＴＹＩ_ｒｅｃ ^＊は０〜１．０の範囲で変化する。
また、キャリア発生手段５４からのキャリアは極大値＝１．０、極小値＝０．０とする。

合成指令値選択手段５３４では、最大／中間／最小合成指令値発生手段５３３から得られる最大相、中間相及び最小相の合成指令値のうち何れか二つを選択し、合成指令値５３４ａ，５３４ｂとして比較手段５５に出力する。
上記二つの合成指令値５３４ａ，５３４ｂは、比較手段５５においてキャリア発生手段５４からのキャリアと比較され、パルス化される。
この出力パルスは最大／中間／最小順序制御手段５６に入力され、この順序制御手段５６において、交流電源の各相（最大相、中間相及び最小相）電圧を負荷３０に供給する順序を後述のように決定し、ＰＷＭパルスとして出力する。ＰＷＭパルス合成手段１７では、最大／中間／最小順序制御手段５６から得られたＰＷＭパルスを交流スイッチの各半導体スイッチング素子に対する駆動パルスとしてデコードする。

次に、図６は、図４における比較手段５５及び最大／中間／最小順序制御手段５６の構成を示したものである。比較手段５５において、比較器５５１には整流器／インバータ合成指令発生手段５３から出力された合成指令値５３４ａとキャリア発生手段５４から出力されたキャリアとが入力され、両者の比較によってＰＷＭパルス５５１ａが生成される。また、比較器５５２には、整流器／インバータ合成指令発生手段５３から出力された他方の合成指令値５３４ｂと前記合成指令値５３４ａとの和と、前記キャリアとが入力され、両者の比較によってＰＷＭパルス５５２ａが生成される。

最大／中間／最小順序制御手段５６では、以下の数式４〜数式６の論理により、入力された二つのＰＷＭパルス５５１ａ，５５２ａを分配する。なお、５６１はＸＯＲ（排他的論理和）回路、５６２はＮＯＴ（否定）回路である。
［数４］
ＰＷＭパルス５６ａ＝ＰＷＭパルス５５１ａ
［数５］
ＰＷＭパルス５６ｂ＝ＰＷＭパルス５５１ａとＰＷＭパルス５５２ａとの排他的論理和
［数６］
ＰＷＭパルス５６ｃ＝ＰＷＭパルス５５２ａの否定論理

図７は、合成指令値５３４ａとして最小電圧相の合成指令値が、合成指令値５３４ｂとして中間電圧相の合成指令値が入力された場合の、比較手段５５及び最大／中間／最小順序制御手段５６の内部信号を示している。
比較器５５１から出力されたＰＷＭパルス５５１ａは、最小電圧相パルスとしてそのままＰＷＭパルス５６ａになる。また、ＰＷＭパルス５６ｂは、前記ＰＷＭパルス５５１ａと比較器５５２から出力されたＰＷＭパルス５５２ａとの排他的論理和となり、最小電圧相パルス（ＰＷＭパルス５６ａ）を中心とする中間電圧相パルスとして均等に出力される。
更に、ＰＷＭパルス５６ｃは、前記ＰＷＭパルス５５２ａを反転したパルスとなり、最小電圧相パルス（ＰＷＭパルス５６ａ）を中心として中間電圧相パルス（ＰＷＭパルス５６ｂ）の外側に位置する最大電圧相パルスとなる。

これらの最大相、中間相、最小相パルスによれば、第１実施形態と同様に、最小相から最大相または最大相から最小相に直接移行することがなく、最大相と最小相との間では常に中間相を経由するスイッチング状態になるため、交流スイッチに印加される電圧の変化分が小さくなってスイッチング損失及びノイズの低減が可能になる。

上記のようにこの第２実施形態では、第１実施形態のように対称変形キャリア発生手段１８を用いることなく、整流器／インバータ合成指令発生手段５３から最大相、中間相または最小相の合成指令値のうち何れか二つの情報を得ると共に、これらの合成指令値をキャリアと比較して所定の論理演算を行うことにより、全運転周期にわたって負荷３０に接続される各相電源電圧の順序を変えるものである。
これにより、サンプリング遅れやスイッチング損失、ノイズを発生することなく、交流交流直接変換器を構成する仮想整流器及び仮想インバータの制御を実現することができる。

本発明の第１実施形態を示すブロック図である。図１における最大／中間／最小順序制御手段の構成図である。図１における最大／中間／最小順序制御手段の動作を説明するための波形図である。本発明の第２実施形態を示すブロック図である。図４における最大／中間／最小順序制御手段の構成図である。図４における比較手段及び最大／中間／最小順序制御手段の構成図である。図６の動作を示す波形図である。先願の制御装置を示すブロック図である。マトリクスコンバータの出力一相分の回路図である。他の従来技術における仮想整流器ＰＷＭパルス、仮想インバータＰＷＭパルス等の説明図である。図８における仮想整流器パルス、仮想インバータＰＷＭパルス等の説明図である。図８におけるスイッチング回数低減対称変形キャリア発生手段の構成図である。

符号の説明

１１：台形波指令発生手段
１２：キャリア発生手段
１３，１５：比較手段
１６：オンオフ比抽出手段
１７：ＰＷＭパルス合成手段
１８：スイッチング回数低減対称変形キャリア発生手段
２０：マトリクスコンバータ
３０：負荷
４０：最大／中間／最小順序制御手段
４１：最大／中間／最小検出手段
４２：パルスエッジ検出手段
４３：カウンタ
４４：最大／中間／最小パルス出力時間記憶手段
４５：最大／中間／最小パルス出力手段
５１，５２：オンオフ比抽出手段
５３：整流器／インバータ合成指令発生手段
５３１：中間電圧正負判別手段
５３２：セレクタ
５３３：最大／中間／最小合成指令値発生手段
５３４：合成指令値選択手段
５４：キャリア発生手段
５５：比較手段
５５１，５５２：比較器
５６：最大／中間／最小順序制御手段
５６１：ＸＯＲ回路
５６２：ＮＯＴ回路
１８１：中間電圧正負判別回路
１８２：ＸＯＲ回路
１８３：ＮＯＴ回路
１８４，１８８：セレクタ
１８５：Ｕｐ／Ｄｏｗｎカウンタ
１８６，１８７：電圧指令レジスタ
Ｓ１〜Ｓ９：交流スイッチ

Claims

双方向に電流を制御可能な複数の交流スイッチをオンオフさせることにより、多相の交流電源電圧を任意の大きさ及び周波数の交流電圧に直接変換して負荷に供給する交流交流直接変換装置において、
前記変換装置の入力電流指令及び出力電圧指令とキャリアとをそれぞれ比較して前記交流スイッチを構成する半導体スイッチング素子の駆動パルスを生成するパルス生成手段と、
各相電源電圧の大小関係に応じて前記駆動パルスの順序を制御し、負荷に供給される各相電源電圧の順序を変更する順序制御手段と、
を備え、
前記交流交流直接変換装置を、仮想整流器と仮想インバータとの組み合わせにより想定すると共に、
前記パルス生成手段は、
前記仮想整流器の入力電流指令と第１のキャリアとを比較して前記仮想整流器のＰＷＭパルスを生成する手段と、
前記仮想整流器のＰＷＭパルスのオンオフ比に応じたＵｐ期間、Ｄｏｗｎ期間を有し、かつ、前記第１のキャリアの山、谷のピークを中心として対称な第２のキャリアと前記仮想インバータの出力電圧指令とを比較して前記仮想インバータのＰＷＭパルスを生成する手段と、を備え、
前記順序制御手段は、
前記仮想整流器及び前記仮想インバータの各ＰＷＭパルス及び前記第１のキャリアを用いて、負荷に供給される各相電源電圧の順序を変更するように各相電源電圧の大小関係に応じて順序を制御したＰＷＭパルスを生成し、出力することを特徴とする交流交流直接変換装置の制御装置。
請求項１に記載した交流交流直接変換装置の制御装置において、
前記順序制御手段は、
あるサンプリング時刻において、前記仮想インバータのＰＷＭパルスを各相電源電圧の大小関係に応じて分配した複数のＰＷＭパルスの出力時間を計測し、次のサンプリング時刻において、前記出力時間を保有する複数のパルスの出力順序を、負荷に供給される各相電源電圧の急変が生じないように変更することを特徴とする交流交流直接変換装置の制御装置。
双方向に電流を制御可能な複数の交流スイッチをオンオフさせることにより、多相の交流電源電圧を任意の大きさ及び周波数の交流電圧に直接変換して負荷に供給する交流交流直接変換装置において、
前記変換装置の入力電流指令及び出力電圧指令とキャリアとをそれぞれ比較して前記交流スイッチを構成する半導体スイッチング素子の駆動パルスを生成するパルス生成手段と、
各相電源電圧の大小関係に応じて前記駆動パルスの順序を制御し、負荷に供給される各相電源電圧の順序を変更する順序制御手段と、
を備え、
前記交流交流直接変換装置を、仮想整流器と仮想インバータとの組み合わせにより想定すると共に、
前記パルス生成手段は、
三相の電源電圧のうちの中間電圧の極性に応じて前記仮想整流器の入力電流指令と前記仮想インバータの出力電圧指令とを合成して複数の合成指令値を生成する合成指令発生手段を備え、
前記順序制御手段は、
前記合成指令値とキャリアとを比較して得たパルスに基づき、負荷に供給される各相電源電圧の順序を変更するように各相電源電圧の大小関係に応じて順序を制御したＰＷＭパルスを生成し、出力することを特徴とする交流交流直接変換装置の制御装置。
請求項３に記載した交流交流直接変換装置の制御装置において、
前記順序制御手段は、
前記合成指令発生手段から出力された二つの合成指令値に基づいて、負荷に供給される各相電源電圧の急変が生じないように順序を制御したＰＷＭパルスを生成することを特徴とする交流交流直接変換装置の制御装置。
請求項１〜４の何れか１項に記載した交流交流直接変換装置の制御装置において、
交流交流直接変換装置が三相−三相変換を行うマトリクスコンバータであり、かつ、
前記順序制御手段は、三相の電源電圧のうち最大相電圧、中間相電圧、最小相電圧の大小関係に応じてパルスの順序を制御することを特徴とする交流交流直接変換装置の制御装置。