JP4621182B2 - 電気回路中にて静電気放電保護素子として用いるためのゲート制御されたフィン型抵抗素子 - Google Patents

Description

本発明は、電気回路中にて静電気放電保護素子として用いるためのゲート制御されたフィン型抵抗素子、および、電気回路内部を静電気放電から保護するための保護装置に関するものである。

電気回路中の電子部品を静電気放電（electrostatic discharge，以下、ＥＳＤと略記する）から保護するために効果的な保護メカニズムの開発に対する課題の重要性は、大きくなっている。特に、例えばＭｕＧ（マルチゲート）ＦＥＴ技術またはＦｉｎ（フィン型）ＦＥＴ技術といった進歩したプロセス技術を用いた場合、電子部品の寸法の縮小化、および、それに伴う過電圧に対する感度の上昇に直面して、上記重要性は増している。

［本発明の詳細な説明］
ＥＳＤは、集積電気回路（integrated circuit, IC）にとって、永久的な脅威である。ＥＳＤ現象では、短い電気的放電パルスが生じる。短い電気的放電パルスでは、大きい電流が流れ、または、高い電圧が生じる。この大きい電流または高い電圧は、電気回路の１つまたは複数の電気的な電子部品を損傷する可能性がある。したがって、上記電気回路では、ＥＳＤまたはＥＳＤ現象に対する保護が必要である。

電子部品の寸法が次第に小型化し、それに伴って電気的な過電圧に対する感度が増大することを考慮すれば、効果的なＥＳＤ保護メカニズムの開発は、特に先進プロセス技術を使用する場合に生じる課題である。

マルチゲート電界効果トランジスタ（Multigate Field Effect Transistors, MuGFET）またはフィン型電界効果トランジスタ（Fin Field Effect Transistor, FinFET）すなわちフィン構造体（フィン状構造体またはブリッジ構造体）を有する電界効果トランジスタは、ＣＭＯＳ集積電気回路（相補形金属酸化膜半導体）をも３２ｎｍ技術ノード（３２ｎｍノード）レベル以上にて開発する技術的なオプションである。

図１Ａに、従来のＦｉｎＦＥＴ構造体１００、すなわち、フィン構造体またはブリッジ構造体を有する電界効果トランジスタを示す。このＦｉｎＦＥＴ構造体は、ゲート１０４を備えている。このゲート１０４は、露出しているシリコンフィン１０２（シリコンブリッジ）に「巻きついて」いる。シリコンフィン１０２またはシリコンブリッジ１０２に、２つのソース／ドレイン領域１０３が形成されている。

シリコンフィン１０２の双方の側壁だけが、薄いゲート酸化物層によって被覆されており、ゲート１０４によって制御される場合は、ＦｉｎＦＥＴ構造体またはダブルゲートＦｉｎＦＥＴ構造体となる。

シリコンフィン１０２の双方の側面に加えて、さらに他の面（上および／または下の表面）が薄いゲート酸化物層によって被覆されており、同じくゲート１０４によって制御される場合は、マルチゲートＦＥＴ構造体（MuGFET構造体）となる。シリコンフィン１０２の３つの面がゲート１０４によって制御される場合は、トリプルゲート構造体またはトリゲート構造体となる。シリコンフィン１０２は、埋め込まれた酸化物層１０５（Buried Oxide, BOX）によってシリコン基板１０１から電気的に絶縁されている。

図１Ｂに、比較のために、従来のプレーナ型のｎ伝導性ＦＤＳＯＩ電界効果トランジスタ１５０（Fully Depleted Silicon On Insulator NFET）を示す。ｎ伝導性ＦＤＳＯＩ電界効果トランジスタ１５０は、非常に薄いシリコン層（数ｎｍ）に封入されている。シリコン層は、埋め込まれた二酸化シリコン層１５２上に形成されている。この二酸化シリコン層１５２は、同じく、シリコン基板１５１上に形成されている。図１Ｂに示すＮＦＥＴ１５０は、強くｎドープされた各拡散領域１５４、いわゆる隆起した各ソース／ドレイン領域１５６と、ｐドープされたウェル領域１５５（ウェル）と、ゲート領域１５７と、各分離領域１５３（Shallow Trench Isolation, STI）とを備えている。

マルチゲート電界効果トランジスタまたはフィン型電界効果トランジスタの利点は、例えば、漏れ電流が少なく、寄生容量が小さいことである。これらの利点は、ＦＤＳＯＩ素子（Fully Depleted Silicon On Insulator）の利点に匹敵する。

しかしながら、マルチゲート電界効果トランジスタまたはフィン型電界効果トランジスタの場合は、ＳＯＩ素子とは対照的に、埋め込まれた酸化物層上に極めて薄い完璧なシリコン層が形成されている必要はない。このことにより、マルチゲート電界効果トランジスタまたはフィン型電界効果トランジスタでは、基板のためのコストは著しく低減される。

ＭｕＧＦＥＴまたはＦｉｎＦＥＴは、放電の間に高い電力に曝される体積が小さいので、ＥＳＤ放電に対して非常に敏感に反応する。フィン構造体においては、例えば、部品の熱伝導性が悪化（つまり低下）する。このことにより、ＥＳＤ放電に対する、本質的な感度が非常に高くなる。具体的に言えば、高電流がフィン構造体を貫通するＥＳＤ放電では、悪化した熱伝導性により、フィン構造体が強く加熱される。このことにより、フィン構造体がバーンアウトする可能性がある。

ＦｉｎＦＥＴ技術またはＭｕＧＦＥＴ技術における有効なＥＳＤ保護素子の開発は、大きな技術的課題である。

問題は、フィン構造体毎の電力損失を最小にするために、電気的な電流をトランジスタの幅全体に均等に分布させることである。しかしながら、ドレイン領域の広がりによってトランジスタの負荷抵抗（バラスティング抵抗）を増大することは、製造プロセスにおいて許容されている最大のフィン長によって制限されている。プレーナ型技術において使用されるようなケイ化の阻止（ケイ化ブロッキング）により、同じく、フィンの垂直な側壁におけるプロセス問題が生じる可能性がある。

プレーナ型バルク技術で知られているような複数のＥＳＤ保護素子は、ＭｕＧＦＥＴ技術またはＦｉｎＦＥＴ技術では使用できなくなる。例えば、垂直方向構造部は、バルクがないので、利用することができず、ダイオードは、ゲート接続されたラテラルダイオードとしてしか実現することができない。低電圧サイリスタ（Low Voltage Silicon Controlled Resistor, LVSCR）も、知られている方法では実施することができない。

多くの場合、プレーナ型のＰＤ（partially depleted、すなわち、部分的に電荷キャリアが乏しくなった）部品を、ＭｕＧＦＥＴおよびＦｉｎＦＥＴに、１つのプロセスで集積することができる。このことにより、保護素子の知られている種類を使用できるようになる。

しかしながら、この方法の欠点は、プレーナ型保護素子とＦｉｎＦＥＴ（ＭｕＧＦＥＴ）とのブレークダウン条件およびトリガ条件が、相互に一致していない点である。このことにより、ＥＳＤ現象に対する保護が不十分なものとなる。この方法の他の欠点は、標準的なドライバトランジスタとは大きく異なる第２の部品の種類を使用することにより、プロセスが複雑になる可能性がある点である。

個々のフィン構造体自体において、電流配線を同じ形にするために、小さなポリシリコン抵抗を直列に接続するという可能性がある。しかしながら、この方法の欠点は、ポリシリコン抵抗を直列に接続することにより、トランジスタの所要面積が著しく増大する点である。

本発明の一形態では、電気回路に、ＥＳＤ保護素子として使用するための、ゲート制御されたフィン型抵抗素子が設けられている。このゲート制御されたフィン型抵抗素子は、フィン構造体を有している。このフィン構造体は、第１端子領域、第２端子領域、および、第１端子領域と第２端子領域との間に形成されたチャネル領域を備えている。

さらに、上記ゲート制御されたフィン型抵抗素子は、チャネル領域の上面の一部上に少なくとも形成されたゲート領域と、このゲート領域に電気的に結合されたゲート制御部とを備えている。

このゲート制御部は、ゲート領域に印加される電気的な電位を制御することにより、電気回路が第１動作状態である間は、ゲート制御されたフィン型抵抗素子の電気抵抗を高くし、電気回路が（ＥＳＤ現象の開始によって特徴付けられている）第２動作状態である間は、ゲート制御されたフィン型抵抗素子の電気抵抗を、上記第１動作状態のときより低くする。

本発明の他の一形態では、ＥＳＤに対する保護のための保護装置が、電気回路に設けられている。この装置は、上記で説明したようなゲート制御されたフィン型抵抗素子を少なくとも１つ備えている。このゲート制御されたフィン型抵抗素子は、ＥＳＤ現象から保護される、電気回路の少なくとも１つの素子に対して並列に接続されている。

本発明のさらに他の一形態では、電気回路に、ＥＳＤ保護素子として使用するための、ゲート制御されたフィン型抵抗素子が設けられている。このゲート制御されたフィン型抵抗素子は、フィン構造体を有している。このフィン構造体は、第１端子領域、第２端子領域、および第１端子領域と第２端子領域との間に形成されたチャネル領域を備えている。

さらに、上記ゲート制御されたフィン型抵抗素子は、チャネル領域の上面の一部上に少なくとも形成されたゲート領域を備えている。このゲート領域は、第２端子領域に電気的に結合されている。

その結果、電気回路が第１動作状態である間は、ゲート制御されたフィン型抵抗素子は低い電気抵抗を有し、電気回路が（ＥＳＤ現象の開始によって特徴付けられている）第２動作状態である間は、ゲート制御されたフィン型抵抗素子は、上記第１動作状態のときより高い電気抵抗を有する。

本発明のさらに他の一形態では、ＥＳＤに対する保護のための保護装置が、電気回路に設けられている。この装置は、上記で説明したようなゲート制御されたフィン型抵抗素子を少なくとも１つ備えている。このゲート制御されたフィン型抵抗素子は、ＥＳＤ現象から保護される、電気回路の少なくとも１つの素子に対して直列に接続されている。

以下では、フィン構造体またはフィン型という表現は同義語として使用される。フィン構造体またはフィン型は、ブリッジ構造体または架橋構造体とも解釈される。このブリッジ構造体または架橋構造体は、基板上に形成されているか、または、架設されている。フィン型抵抗素子を、フィン構造体を有する電気的な抵抗素子と解釈する。フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）をフィン構造体を有する電界効果トランジスタと解釈する。

マルチゲート電界効果トランジスタ（ＭｕＧＦＥＴ）を、３つ以上の面から駆動されるフィン型電界効果トランジスタ（ＦｉｎＦＥＴ）と解釈する。３つの面から制御されるＭｕＧＦＥＴは、トリプルゲート電界効果トランジスタ、または、トリゲート電界効果トランジスタとも呼ばれる。ＦｉｎＪＦＥＴ構造体またはＦｉｎＪＦＥＴを、フィン構造体を有し、３つ以上の面から制御される接合形電界効果トランジスタと解釈する。

本発明の他の一形態では、フィン技術を基礎とするＥＳＤ保護素子が提供される。このＥＳＤ保護素子は、電流分布が均一であり、電流電圧特性（Ｉ−Ｖ特性）が効率的なので、ＥＳＤ保護素子毎に高いＥＳＤ耐性を有している。このことにより、制限電圧（クランプ電圧）を低くすることができる。

本発明のさらに他の一形態では、ＥＳＤ保護素子は、ゲート制御されたフィン型抵抗素子を基礎としている。このゲート制御されたフィン型抵抗素子は、フィン構造体を有している。フィン構造体を有するゲート制御されたフィン型抵抗素子の利点は、ゲート制御されたフィン型抵抗素子を、ＥＳＤ保護素子として、ＦｉｎＦＥＴプロセス、または、ＭｕＧＦＥＴプロセスで集積して形成できる点である。

本発明のさらに他の一形態では、ゲート制御されたフィン型抵抗素子は、ゲート領域（制御ゲート）を有するフィン接合形電界効果トランジスタ（ＦｉｎＪＦＥＴ）を基礎としている。このゲート領域は、チャネル領域の上面の一部上に少なくとも形成されている。

このゲート領域を用いて、ゲート制御されたフィン型抵抗素子またはＦｉｎＪＦＥＴの電気抵抗を変化させることができる。フィン構造体またはフィン型がほぼ直方体形状である場合は、ゲート領域は、例えばチャネル領域の１つ、２つ、３つまたは全ての４つの側面に形成されていてもよい。言い換えれば、チャネル領域は、最大で４つの面から、制御ゲートまたはゲート領域を介して駆動されてもよい。

外部電圧（動作電圧または電源電圧）が印加されていない場合は、ＦｉｎＪＦＥＴは導電状態になっている（「ノーマリーオン」トランジスタ）。これは、例えば、典型的なＥＳＤ現象が生じている場合である。

これに対し、ゲート制御されたフィン型抵抗素子またはＦｉｎＦＥＴが内部に形成されている、集積電気回路（Integrated Circuit、ＩＣ）に、電圧が供給される場合、ＦｉｎＪＦＥＴはスイッチオフされる。

言い換えれば、ＩＣに外部から電圧が供給される場合、ゲート制御されたフィン型抵抗素子またはフィン接合形電界効果トランジスタ（ＦｉｎＪＦＥＴ）は、高インピーダンスになる、すなわち、高い電気抵抗を有している。電源電圧が電気回路に印加されている状態は、電気回路の通常動作状態に相当し、以下では第１動作状態とも呼ぶ。

通常動作における、すなわち、電圧供給されている（「電力の与えられた」状態とも呼ぶ）トランジスタをスイッチオフすることにより、例えばＥＳＤ保護素子（構造体）を介した漏れ電流が最小になる。

これに対し、外部からは電圧の供給されない、電気回路の第２動作状態（「電力の与えられていない」状態とも呼ぶ）において、ゲート制御されたフィン型抵抗素子（ＦｉｎＪＦＥＴ）は、より低い電気抵抗を有している。言い換えれば、ゲート制御されたフィン型抵抗素子またはＦｉｎＪＦＥＴは、この場合、低インピーダンスである、または、解放されている（電気抵抗が実質的にはゼロとなっている）。ＥＳＤ現象が生じる場合、典型的には、電気回路は、外部からは電圧の供給されない第２動作状態になっている。

言い換えれば、電気回路の第２動作状態は、ＥＳＤ現象の開始によって特徴付けられている。ＦｉｎＪＦＥＴまたはゲート制御されたフィン型抵抗素子は、第２動作状態において、低インピーダンスである、または、解放されているので、ＥＳＤパルスを、ＦｉｎＪＦＥＴまたはゲート制御されたフィン型抵抗素子を介して外部へ最適に導出することができる。

ゲート制御されたフィン型抵抗素子は、高インピーダンス状態と低インピーダンス状態との間を、ゲート制御部（ゲート制御回路または制御回路（コントロール回路）とも呼ばれる）によって切り替えられる。なお、ゲート制御部は、ゲート制御されたフィン型抵抗素子またはＦｉｎＪＦＥＴのゲート領域に電気的に結合されている。

ゲート制御部は、ゲート領域に印加される電気的な電位を制御することにより、電気回路（ＩＣ）に外部から動作電圧の供給される第１動作状態では、ゲート制御されたフィン型抵抗素子（ＦｉｎＪＦＥＴ）の電気抵抗を高くし、一方、電気回路に電圧が供給されない（ＥＳＤ現象の開始によって特徴付けられる）第２動作状態では、ＦｉｎＪＦＥＴの電気抵抗を、第１動作状態の電気抵抗より低くする。

本発明の他の一形態では、ゲート制御されたフィン型抵抗素子の各端子領域とチャネル領域との双方は、ドーピングされている。この場合、一方では、ドーピングは同じ種類である。すなわち、各端子領域もチャネル領域もｎドープされている、または、各端子領域もチャネル領域もｐドープされている、のどちらかである。他方では、チャネル領域のドーピング強度またはドーピング剤濃度は、端子領域よりも低い。チャネル領域のドーピング強度がより低いことにより、制御作用を改善できる。

本発明のさらに他の一形態では、各端子領域が強くｎドープされており、一方、チャネル領域は弱くｎドープ（ｎ^-）されている。

同じく、本発明のさらに他の一形態では、各端子領域が強くｐドープ（ｐ⁺）されていてもよく、一方、チャネル領域が弱くｐドープ（ｐ^-）されていてもよい。

本発明のさらに他の一形態では、ゲート制御部を用いて、フィンのゲート領域（ゲート）を制御することにより、電気回路またはＩＣに電圧が供給されている間、すなわち、電気回路が第１動作状態である間に、ゲートの下の弱くドープされたチャネル領域を消滅（言い換えると、チャネル領域において、その導通機能を消滅）させる（ピンチオフとも呼ばれる）。

例えば、ｎ⁺／ｎ^-／ｎ⁺フィン状部では、すなわち、強くｎドープされた第１端子領域（ドレイン領域とも呼ばれる）と、強くｎドープされた第２端子領域（ソース領域とも呼ばれる）と、上記各端子領域間に形成された弱くｎドープされたチャネル領域とを有するフィン構造体では、弱くｎドープされたチャネル領域をゲート制御部によって消滅させることができる。これと同様に、ｐ⁺／ｐ^-／ｐ⁺フィン構造体では、弱くｐドープされたチャネル領域を、第１動作状態の間にゲート制御部によって消滅させることができる。

ｎＦｉｎＪＦＥＴでは、すなわち、ｎドープされた端子領域と、ｎドープされたチャネル領域とを有するＦｉｎＪＦＥＴでは、例えば、電気回路に電圧の供給される第１動作状態の間に、ゲート領域に印加され、ゲート制御部によって制御された電気的な電位（ゲートバイアス）が、チャネル領域における空間電荷領域を広げることにより、チャネル領域を消滅させることができる。その結果、ｎＦｉｎＪＦＥＴまたはゲート制御されたフィン型抵抗素子は、電気的に遮断され、または、高インピーダンスになる。

この場合、ゲート制御部は、ゲート領域に印加される電気的な電位が、ドレイン領域、すなわち、第１端子領域に印加される電気的な電位よりも著しく低いように設計されていてもよい。言い換えれば、ＩＣに電圧が供給されるとすぐに、ゲート制御部または制御回路によって、ドレイン電位よりも著しく低い電気的な電位が、フィン型抵抗素子のゲート領域（ゲート）に励起される。

この電位により、フィン型抵抗素子（ＦｉｎＪＦＥＴ）のチャネル領域における電荷キャリアは乏しくなる（空乏状態になる）。こうして、フィン接合形電界効果トランジスタを、電気的に遮断することができる。

第１動作状態の間にチャネル領域が消滅することにより、電流は、チャネル領域を、ほんの少ししか流れることができなくなる、または、全く流れることができなくなる。すなわち、ＦｉｎＪＦＥＴは、第１動作状態において、非常に高い電気抵抗を有している。

電気回路が、外部から電気的な電源電圧の印加されない第２動作状態である場合、チャネル領域は消滅せず、フィン構造体のドレイン領域またはドレインとの導通が可能である。言い換えれば、ドレイン電流、すなわち、ドレイン領域とソース領域との間の電気的な電流は、フィン型抵抗素子のチャネル領域を通過することができる。

この場合、フィン型抵抗素子は、電気抵抗の低い電気的な抵抗素子のように作用している。フィン型抵抗素子は、この低インピーダンスの状態では、低電圧でも急勾配に上昇するＩ−Ｖカーブを有する効率的な電流電圧特性（Ｉ−Ｖ特性）を有している。このことにより、制限電圧プロファイル（電圧クランピング）を良好にすることができる。例えば感度の高いゲート酸化物をＥＳＤ現象の間に確実に保護できるようにするためには、この良好な制限電圧プロファイルが重要である。

上記ｎＦｉｎＪＦＥＴでは、ゲート領域に印加される電気的な電位を、ゲート制御部を用いて、ほぼドレイン電位、すなわち、ドレイン領域の電気的な電位に保つことにより、第２動作状態の間に（すなわち、ＥＳＤ現象の生じる場合に）チャネル領域が消滅するのを防止できる。その結果、チャネル領域における空間電荷領域の広がりが低減される。このことにより、フィン型抵抗素子またはＦｉｎＪＦＥＴは、低インピーダンスになる。

ゲート制御されたフィン型抵抗素子をＥＳＤ保護素子として使用する場合は、ゲート領域またはゲートに印加されている最大の電圧が制限される。このことにより、反転層の生成が防止され、漏れ電流が低減される。

本発明の他の一形態では、フィン構造体を有する制御可能な抵抗素子が提供される。この抵抗素子は、任意の電気的な回路において、ＥＳＤ保護素子として使用することができる。制御可能な抵抗装置は、いわゆるピンチレジスタとして作用し、このピンチレジスタでは、電気回路が（通常の）第１動作状態である場合は、広がった空間電荷領域によってチャネル領域が消滅しており、それゆえ、抵抗素子は高インピーダンスである。

これに対し、ＥＳＤ現象では、空間電荷領域の広がりは強く低減され、抵抗素子は低インピーダンスになる。この場合、空間電荷領域の広がりは、ゲート制御部を用いて制御される。ゲート制御部は、ゲート領域に印加される電気的な電位を適切に制御する。この場合、抵抗素子のフィン形状により、制御作用が改善される。

ゲート制御されたフィン型抵抗素子を最適に制御するために、本発明の一形態では、各端子領域とチャネル領域とが同じ種類にドープされている。また、チャネル領域は、各端子領域よりもドーピング強度またはドーピング剤濃度が低い。

本発明のさらに他の一形態では、各端子領域とチャネル領域とは同じドーピング強度である。

本発明のさらに他の一形態では、チャネル領域が実質的な導電性を有する領域として形成されている。この場合は、フィン型抵抗素子は、より低い漏れ電流を有しており、しかも、より低いＥＳＤ電流を有している。

本発明のさらに他の一形態によれば、ＥＳＤ（ＥＳＤ現象）から保護するための保護装置では、電気回路において、複数のゲート制御されたフィン型抵抗素子は、電気回路におけるＥＳＤ現象から保護される少なくとも１つの素子に対して、並列に接続されている。

本発明のさらに他の一形態では、複数の互いに並列に接続されたゲート制御された各フィン型抵抗素子は、１つの共通のゲート領域を有している。したがって、共通のゲート領域に印加され、ゲート制御部によって制御された電気的な電位を用いて、並列に接続された各フィン型抵抗素子を同時に制御することができる。

電気回路が第１動作状態である場合は、共通のゲート領域に印加される電気的な電位を、ゲート制御部を用いて制御することにより、各フィン型抵抗素子を全体的に電気的に遮断する、すなわち、電気抵抗を高くすることができる。したがって、第１動作状態では、電流は、フィン型抵抗素子を通過しない。

これに対し、ＥＳＤ現象では、共通のゲート領域に印加される電気的な電位を、ゲート制御部を用いて変更することにより、全てのフィン型抵抗素子を低インピーダンスにし、ＥＳＤ電流を導出することができる。具体的に言えば、フィン型抵抗素子は、つまり、「避雷器」として作用する。

本発明のさらに他の一形態では、ゲート制御されたフィン型抵抗素子は、空乏領域がフィン型トランジスタのドレイン領域またはソース領域に形成されていることにより、直列安定抵抗として、トランジスタの各フィン状部（例えば、入力／出力ドライバ段、Ｉ／Ｏドライビング段）に形成されている。その結果、ＥＳＤ条件下（第２動作状態）での同じ形の電流フローと、通常（第１）動作状態での低い電気抵抗との双方を保証することができる。

本発明のさらに他の実施形態では、ＦｉｎＦＥＴトランジスタの各フィンにおいて、ゲート制御された抵抗またはゲート制御されたフィン型抵抗素子が、保護されるＭＯＳトランジスタに対して直列に接続されている。ゲート制御されたフィン型抵抗素子のゲートまたはゲート領域は、ゲート制御されたフィン型抵抗素子の第２端子領域に電気的に結合されている。この場合、ゲート制御されたフィン型抵抗素子の第２端子領域は、第２ドレイン領域とも呼ばれる。一方、ゲート制御されたフィン型抵抗素子の第１端子領域は、第１ドレイン領域と呼ばれる。

ゲート領域と第２ドレイン領域とは、相互に電気的に結合されているので、ゲート領域に印加される電気的な電位（ゲート電位）は、第２端子領域または第２ドレイン領域の電気的な電位に等しい。電流フローが低い場合は、第２端子領域の電気的な電位は、同じく、第１端子領域または第１ドレイン領域の電気的な電位にほぼ等しい。なぜなら、第１ドレイン領域と第２ドレイン領域との間に生じる電圧降下は、実質的に無視できる程度に小さいからである。

したがって、電流フローが低い場合は、チャネル領域において電気的な電荷キャリアが著しく減少することはない。すなわち、チャネル領域は非常に小さな空間電荷領域を有している。したがって、フィン型抵抗素子は、低い直列抵抗を備えている。このことは、保護されるトランジスタ（例えば、ドライバトランジスタ）にとっては有利である。

しかしながら、電流レベル（電流フロー）が著しく上昇する（例えば、ＥＳＤ放電が生じる）とすぐに、著しい電圧降下が、第１ドレイン領域と第２ドレイン領域との間に生じる。その結果として、ゲート電位は、第１ドレイン領域の電位に対する負のバイアスを有する。言い換えれば、ゲート領域の電気的な電位は、第１ドレイン領域よりも著しく低くなる。

その結果、フィン型抵抗素子のチャネル領域において電気的な電荷キャリアが大幅に減少する。言い換えれば、チャネル領域に広がった空間電化ゾーンが形成される。このことにより、フィン型抵抗素子の抵抗が著しく上昇する。さらに言い換えれば、フィン型抵抗素子は、ＥＳＤ現象の開始によって特徴付けられる第２動作状態において、第１動作状態よりも著しく高い電気抵抗を有している。

チャネル領域に空乏領域が形成されるとすぐに、このゾーンは、第１ドレイン領域と第２ドレイン領域との間によりいっそう高い電圧降下を引き起こし、このことにより、同じく、空乏領域がさらに広がる。この負のフィードバックループは、電流フローを安定させ、ＥＳＤ放電によって励起される電流を、マルチフィンへ、すなわち、保護されるトランジスタ（例えば、ドライバトランジスタ）の個々のフィン構造体へ、均一に拡散することを保証する。

本発明の一形態の利点は、ケイ化阻止のための付加的なプロセス工程を回避できることである。このプロセス工程は、従来のオームバイアス抵抗を、トランジスタのドレイン経路に実施する場合に必要とされるものである。ケイ化阻止が不要なので、プロセスコストを下げることができ、プロセスが複雑でなくなることにより、歩留り（産出高）を上げることができる。

本発明のさらに他の一形態では、ゲート領域が第２端子領域に電気的に結合されている、ゲート制御されたフィン型抵抗素子は、ゲート領域に電気的に結合されたゲート制御部をさらに備えている。このゲート制御部を用いて、電気回路が第１動作状態である間は、ゲート制御されたフィン型抵抗素子の電気抵抗をさらに低減し、および／または、電気回路が第２動作状態である間は、電気抵抗の上昇を増幅する。

電気回路またはＩＣに電圧が供給される間、すなわち、電気回路の第１動作状態の間は、付加的なゲート制御部（制御回路）を用いて、所定の低い電気的な電位をゲート領域に提供することができる。このことにより、第１動作状態の間のフィン型抵抗素子の抵抗Ｒ_onはさらに低減される。

さらに、ＥＳＤ現象が検出される場合は、ゲート制御部を用いて、チャネル領域における電気的な電荷キャリアの低減を強くすることができる。このことにより、電気抵抗の上昇が、ＥＳＤ現象では、強くなる。

本発明のさらに他の一形態によれば、ＥＳＤから保護するための保護装置では、電気回路において、ゲート領域が第２端子領域または第２ドレイン領域に結合されている、および、最適にはゲート制御部に結合されている複数のゲート制御されたフィン型抵抗素子は、電気回路のＥＳＤ現象から保護される１つまたは複数の素子に対して直列に結合されており、安定抵抗として作用する。

例えば、電気回路またはＩＣの保護される素子は、ドライバトランジスタであってもよく、このドライバトランジスタは、複数の個々のフィンを有するＦｉｎＦＥＴとして形成されている。この場合、ＥＳＤから保護するための保護装置は、ドライバトランジスタの各フィンにおいて、ゲート制御されたフィン型抵抗素子が、安定抵抗として直列に接続されているように設計されていてもよい。

電気回路が第１動作状態である間は、直列に接続されたフィン型抵抗素子は、低い電気抵抗を有しており、したがって、トランジスタの個々のフィンを通る電流フローを妨げない。

しかしながら、ＥＳＤ現象（電気回路の第２動作状態）およびこれに関連する電流上昇では、ゲート領域の第２ドレイン領域との電気的な結合、および、これにより生じる負のフィードバック結合により、個々のゲート制御されたフィン型抵抗素子のチャネル領域が消滅する。

その結果、個々のゲート制御されたフィン型抵抗素子は、高インピーダンスになり、通常の（第１）動作状態の間よりも著しく高い抵抗を有するようになる。電流上昇の際に各フィンに生じる負のフィードバック結合により、全てのフィンに対して均一な電流拡散が保証される。その結果、ドライバトランジスタのＥＳＤ耐性が高まる。

本発明のさらに他の一形態では、直列に接続された、ゲート制御された個々のフィン型抵抗素子は、１つの共通のゲート領域を備えている。この場合は、共通のゲート領域に印加される電気的な電位を、ゲート制御部を用いて制御することができる。

その結果、例えば、電気回路が第１動作状態である間は、ゲート制御された個々のフィン型抵抗素子のそれぞれの抵抗Ｒ_onは、単一のゲート制御部によって同時にさらに低減される。同じく、ＥＳＤ現象が生じたときでは、全てのゲート制御されたフィン型抵抗素子の電気抵抗は、ゲート制御部によって、同時に増大化される。

ゲート制御されたフィン型抵抗素子の、各端子領域とチャネル領域とのドーピングに関して上記で説明した設計形態は、ゲート領域が第２端子領域と電気的に結合されているゲート制御されたフィン型抵抗素子にも該当する。

本発明のさらに他の一形態によれば、ゲート領域が第２端子領域に電気的に結合されているゲート制御されたフィン型抵抗素子では、チャネル領域が、複数の各第１サブ領域と、複数の各第２サブ領域とを備えている。上記各第１サブ領域と上記各第２サブ領域とは、各端子領域の一方から他方に向かう方向に沿って、交互に連続した積層体を形成している。

各端子領域がｎドープされている場合は、各第１サブ領域はｐドープされているか、または、実質的な導電性を有しており、各第２サブ領域はｎドープされている。各端子領域がｐドープされている場合は、各第１サブ領域はｎドープされているか、または、実質的な導電性を有しており、各第２サブ領域はｐドープされている。双方の場合において、各第１サブ領域の数は、各第２サブ領域の数よりも多くなるように設定されている。

各第１サブ領域と各第２サブ領域とは、交互に隣り合って形成されている。各第１サブ領域と各第２サブ領域とは交互性のシーケンス、つまり各端子領域の一方から他方に向かう方向に沿って、交互に連続した積層体を形成しており、第１サブ領域の数は第２サブ領域の数よりも多いので、当然、チャネル領域の２つの外端部は、それぞれ第１サブ領域によって規定（制限）されている。

本発明の以下の例示的な実施形態は、別記しない場合は、ゲート領域と第２端子領域とが相互に電気的に結合されていない、ゲート制御されたフィン型抵抗素子、および、ゲート領域と第２端子領域とが相互に結合されている、ゲート制御されたフィン型抵抗素子の双方を特徴とするものである。

本発明のさらに他の一形態では、ゲート領域は、導電性ゲート層を備えている。この導電性ゲート層は、チャネル領域の上面の一部上に少なくとも形成されている。

本発明のさらに他の一形態では、ゲート領域は、ゲート絶縁層と、導電性ゲート層とを備えている。ゲート絶縁層は、チャネル領域の上面の一部上に少なくとも形成されており、導電性ゲート層は、ゲート絶縁層上に少なくとも形成されている。

導電性ゲート層は、以下の材料、すなわち、窒化チタン、ケイ化物、炭素、ポリシリコン、または、適切な仕事関数を有する金属化合物の１つを含んでいてもよい。

導電性ゲート層がポリシリコン材料を含んでいる場合は、このポリシリコン材料は、ポリシリコンの導電性を上げるために、ｐドープされていてもよい。

本発明のさらに他の一形態では、ゲート絶縁層は、二酸化シリコン（ＳｉＯ₂）または高い誘電定数を有する材料（高ｋ誘電体）を含んでいる。ゲート絶縁層は、少なくとも２ｎｍの厚みであってもよい。

本発明のさらに他の一形態では、ゲート制御されたフィン型抵抗素子の第１端子領域、および／または、第２端子領域、および／または、チャネル領域は、シリコン材料を含んでいる。言い換えれば、このフィン構造体は、シリコン技術を基礎とするものであってもよい。

本発明のさらに他の一形態では、フィン構造体の長さは１０ｎｍ〜１０μｍであり、フィン構造体の幅は５ｎｍ〜５０ｎｍであり、フィン構造体の高さは５ｎｍ〜２００ｎｍである。

本発明のさらに他の一形態では、ゲート制御されたフィン型抵抗素子の第１端子領域は、所定の電源電圧を提供する電源電圧源に電気的に結合されている。

本発明のさらに他の一形態によれば、ゲート領域が第２サブ領域と電気的に結合されており、チャネル領域が、各第１サブ領域および各第２サブ領域を備えている、ゲート制御されたフィン型抵抗素子では、ゲート領域は、チャネル領域の第１サブ領域上に少なくとも形成されている。

本発明のさらに他の一形態では、ＥＳＤから保護するための保護装置は、電気回路において、基板と、基板上に形成された電気的絶縁層とを備えており、上記装置は、電気的絶縁層上に形成されている。

本発明のさらに他の一形態では、基板はシリコン基板として形成されており、電気的絶縁層は酸化物層として、例えば、シリコン二酸化物層として形成されている。

本発明の例示的な実施形態の利点は、ＭｕＧＦＥＴプロセスまたはＦｉｎＦＥＴプロセスのために、ゲート制御されたフィン型抵抗素子を基礎とするＥＳＤ保護メカニズムまたはＥＳＤ保護素子が提供される点である。この場合、ゲート制御されたフィン型抵抗素子の２つの各変形例は互いに本質的に異なっていてもよい。

第１変形例では、ゲート制御されたフィン型抵抗素子として、フィン技術を基礎とする接合形電界効果トランジスタ（ＦｉｎＪＦＥＴ）が使用される。この接合形電界効果トランジスタは、ゲート領域（制御ゲート）を備え、このゲート領域は、例えば、フィン状部の２つ以上の面に形成されている。

この場合、ゲート領域の下のシリコン層、すなわち、チャネル領域は、事実上、実質的な導電性を有しているか、または、双方の端子領域（ソースまたはドレイン領域）と同じ種類にドープされている。

このゲート領域を、電気回路が第１（通常）動作状態である場合は、チャネル領域において電気的な電荷キャリアの減少（空乏）が生じるように制御する。その結果として、ＦｉｎＪＦＥＴが、高インピーダンスの状態に切り替えられる（ピンチオフ）。電気回路に電圧が供給されないＥＳＤ現象（第２動作状態）が生じている間は、ゲート電位はドレイン電位に続き、電荷キャリアの減少は少なくなる。

本発明のさらに他の一形態の電気回路におけるＥＳＤから保護するための保護装置では、１つまたは複数のＦｉｎＪＦＥＴは、電気回路の保護される１つまたは複数の素子に対して並列に接続されている。通常動作状態の間は、並列接続されたＦｉｎＪＦＥＴは高インピーダンスであり、電流は、ＦｉｎＪＦＥＴを通って流れない、または、ほんの少ししか流れない。

ＥＳＤ現象の間は、ＦｉｎＪＦＥＴは低インピーダンスであり、高いＥＳＤ電流を効率的に導出し、その結果、電気回路の保護される素子は損傷を受けない。

第２変形例では、ゲート制御されたフィン型抵抗素子は、直列安定抵抗として、保護される素子（例えばドライバトランジスタ）のフィン状部に形成されている。

この場合、安定抵抗は、トランジスタのドレイン領域またはソース領域に形成された空乏領域から生じ、空乏領域の広がりは、例えばフィン状部の２つ以上の面に形成されたゲートによって制御される。上記第１変形例とは異なり、安定抵抗は、わずかな電流が流れる通常（第１）動作状態の間、低インピーダンスである。

電流が（例えば、ＥＳＤ現象の結果として）上昇するに伴い、空乏領域の広がりは、制御ゲートによって拡大される。このことにより、同じく、電気抵抗が上昇する。つまり、フィン型抵抗素子は高インピーダンスになり、ゲート領域と第２端子領域との電気的な結合は、電気抵抗がよりいっそう増すように負のフィードバック結合を引き起こす。

本発明のさらに他の一形態のＥＳＤから保護するための保護装置では、保護されるトランジスタ（例えば、ドライバトランジスタ）の各フィン状部において、安定抵抗が直列に接続されている。通常動作状態の間は、直列接続されている安定抵抗は低インピーダンスであり、したがって、個々のフィン状部を通る電流フローにほとんど影響を及ぼさない。

ＥＳＤ現象の間は、安定抵抗は、高インピーダンスになり、電流上昇時に各フィン状部に生じる負のフィードバック結合により、全てのフィン状部に対し、ＥＳＤ電流が確実に均一にそれぞれ拡散される。その結果、ドライバトランジスタの（本質的な）ＥＳＤ耐性が高まる。

本発明の一形態の利点は、フィン型電界効果トランジスタまたはマルチゲート電界効果トランジスタをＥＳＤから効果的に保護することができると共に、従来の保護素子の欠点を少なくとも一部は克服し、または、低減する素子を提供できる点である。

図２Ａは、フィン接合形電界効果トランジスタ（ＦｉｎＪＦＥＴ）として形成された、本発明の一実施形態にかかる２つのゲート制御されたフィン型抵抗素子２０１を備えた、電気回路中にてＥＳＤから保護するための保護装置２００を示している。

ゲート制御されたフィン型抵抗素子２０１は、強くｎドープされた（ｎ⁺にドープされた）第１端子領域２０２と、強くｎドープされた（ｎ⁺にドープされた）第２端子領域２０３と、第１端子領域２０２と第２端子領域２０３との間に形成された弱くｎドープされた（ｎ^-にドープされた）チャネル領域２０４とをそれぞれ１つずつ有するフィン構造体を備えている。ここで、チャネル領域２０４は、その側面と上部被覆面との上に形成されたゲート領域またはゲート２０５によって覆われている（参照：図２Ｂ）。

ゲート制御されたフィン型抵抗素子２０１のフィン構造体の長さは、例えば、１０ｎｍ〜１０μｍであり、上記フィン構造体の幅は、５ｎｍ〜５０ｎｍであり、上記フィン構造体の高さは、５ｎｍ〜２００ｎｍである。

この保護装置２００の２つのＦｉｎＪＦＥＴであるフィン型抵抗素子２０１は、互いに並列に接続されており、ゲート領域またはゲート２０５は、共通のゲート領域または共通のゲート２０５として形成されている。ここで、各フィン型抵抗素子２０１のチャネル領域２０４の一部の上に、二酸化シリコンからなる薄いゲート絶縁層２０５ａが形成さている。つまり、ゲート絶縁層２０５ａが、チャネル領域２０４の側面および上部被覆面に形成されている。酸化物のゲート絶縁層２０５ａの厚さを、約２ｎｍにすることができる。

本発明の実施形態の代替例では、ゲート制御されたフィン型抵抗素子２０１において、ゲート絶縁層２０５ａを用いなくてもよい。

図２Ａでは、さらに、ポリシリコンからなるｐ型にドープされた導電性ゲート層２０５ｂが、各フィン型抵抗素子２０１における、ゲート絶縁層２０５ａと、シリコン基板２０６上に形成された二酸化シリコンといった電気的絶縁層２０７との上に形成されている（参照：図２Ｂ）。

共通のゲート領域２０５を用いて、ＦｉｎＪＦＥＴとして形成された２つのゲート制御されたフィン型抵抗素子２０１（および、選択的には、図示していない並列に接続されたさらに他のＦｉｎＪＦＥＴ）を、共に駆動することができる。各ＦｉｎＪＦＥＴでは、酸化物の薄いゲート絶縁層２０５ａは、フィン構造体であるフィン型抵抗素子２０１のチャネル領域２０４の２つの側面と上部被覆面との上に形成されている。これにより、チャネル領域２０４を、ゲート領域２０５を用いて、３つの側面から駆動できる。したがって、図２Ａに示したフィン型抵抗素子２０１は、トリプルゲート構造体である。

上記したように、ゲート制御されたフィン型抵抗素子２０１では、ゲート絶縁層２０５ａを用いなくてもよい。そして、導電性ゲート層２０５ｂは、チャネル領域２０４の上部の一部分上に接するように形成されている。この場合、ゲート制御されたフィン型抵抗素子２０１のメカニズムは、従来の接合形電界効果トランジスタ（ＪＦＥＴ）のメカニズムと同じである。

この保護装置２００を、ＦｉｎＪＦＥＴとして形成された２つのゲート制御されたフィン型抵抗素子２０１（および、場合によっては、図示していない他のＦｉｎＪＦＥＴ）が、ＥＳＤ現象から保護される（電気回路またはＩＣの１つまたは複数の）素子に対して並列に接続されているように、電気回路またはＩＣの中に形成することができる。

この保護される素子は、例えば、Ｆｉｎ技術に基づいた、複数のトランジスタ指状部またはフィン状部を備えた電界効果ドライバトランジスタである。ゲート制御されたフィン型抵抗素子２０１は、この場合、ドライバトランジスタのフィン状部に対して並列に接続されている。

したがって、ＥＳＤ現象の間、つまり、ＥＳＤの間、高いＥＳＤ電流が、低インピーダンスのＦｉｎＪＦＥＴを介して任意に外部へ導出され、理想的には、ドライバトランジスタのトランジスタ指状部、つまり個々のフィン状部は障害を受けない。

図２Ａに示したように、２つのフィン型抵抗素子２０１の第１端子領域２０２（ドレイン領域とも呼ぶ）（および、場合によっては他のＦｉｎＪＦＥＴであるフィン型抵抗素子）は、互いに接続されており、強くｎドープされた（ｎ⁺にドープされた）共通のドレイン領域を構成している。同様に、２つのフィン型抵抗素子２０１の第２端子領域２０３（ソース領域とも呼ぶ）も、互いに接続されており、強くｎドープされた（ｎ⁺にドープされた）共通のソース領域を構成している。

共通のドレイン領域は、さらに、個々のトランジスタ指状部またはドライバトランジスタのフィン状部のドレイン領域に接続されている（図示せず）。さらに、共通のソース領域は、個々のトランジスタ指状部またはドライバトランジスタのフィン状部のソース領域に接続されている（図示せず）。

図２Ｂは、図２Ａに示した２つのゲート制御されたフィン型抵抗素子を、一点鎖線Ａ−Ａ´に沿って（つまり、Ｆｉｎ構造体の長手方向に沿って）切断した断面図を示している。図２Ｂに示しているのは、強くｎドープされた（ｎ⁺にドープされた）第１端子領域２０２（ドレイン領域とも呼ぶ）、強くｎドープされた（ｎ⁺にドープされた）第２端子領域２０３（ソース領域とも呼ぶ）、および、上記第１端子領域２０２と上記第２端子領域２０３との間に形成された弱くｎドープされた（ｎ^-にドープされた）チャネル領域２０４である。

チャネル領域２０４の上には、ゲート領域２０５が形成されている（参照：図２Ａ）。このゲート領域２０５は、チャネル領域２０４の上に形成された薄いゲート絶縁層２０５ａと、その上に形成された導電性ゲート層２０５ｂとを備えている。

各端子領域２０２、２０３およびチャネル領域２０４は、電気的絶縁層２０７の上に形成されている。この電気的絶縁層２０７は、シリコン基板２０６上に形成されている。第１端子領域またはドレイン領域２０２は、電源電圧Ｖ_DDを印加する電気的な電源電圧源に対し電気的に結合されている。第２端子領域またはソース領域２０３は、接地電位に接続されている。

あるいは、第１端子領域またはドレイン領域２０２をＩ／Ｏピン（入出力端子）に接続し、第２端子領域またはソース領域２０３を接地電位に接続することができる。あるいは、ソース領域２０３がＩ／Ｏピンに接続されている間に、ドレイン領域２０２をＶ_DD電位に接続してもよい。

図２Ｂに、さらに、ゲート領域（正確には、導電性ゲート層２０５ｂ）に電気的に結合されている、ゲート制御部２０８を示す。このゲート制御部２０８は、電気端子を介して、電源電圧Ｖ_DDに電気的に接続されており、他の電気端子を介して、接地電位またはＶ_SS電位に接続されている。ゲート制御部２０８を、さらに、他のセンスピンに電気的に接続してもよい（図示せず）。ゲート制御部２０８を用いて、ゲート領域２０５に、所定の値を有する電位Ｖ_Gを印加できる。

この電位Ｖ_Gを、電気回路が第１動作状態である間は、ゲート制御されたフィン型抵抗素子２０１が高い電気抵抗を有するように制御し、電気回路が（ＥＳＤ現象の開始によって特徴付けられている）第２動作状態である間は、ゲート制御されたフィン型抵抗素子２０１が低インピーダンスの電気抵抗を有するように制御することができる。

以下では、図３Ａおよび図３Ｂに基づいて、ゲート制御部の機能について詳述する。図３Ａは、図２Ｂのゲート制御されたフィン型抵抗素子２０１の断面図を示している。ここで、図を簡略化するために、第１端子領域２０２と電源電圧Ｖ_DDとの接続、および、第２端子領域２０３と接地電位との接続については省略する。さらに、ゲート制御部２０８に電気的に結合されたゲート領域２０５を、チャネル領域２０４の上に記載した電極２０５によって単に記号化して示す。

図３Ａは、電気回路が第１（通常の）動作状態である間（言い換えると、電気回路が第１動作状態であるときに外部作動電圧を与える（「電力の与えられた」状態）通常動作において）、ゲート制御されたフィン型抵抗素子２０１の動作を示している。ゲート制御部２０８を用いて、チャネル領域２０４の上に形成されたゲート領域２０５に、電位Ｖ_Gを印加する。この電位Ｖ_Gの値は、ドレイン電位Ｖ_Dの値よりも著しく小さい（Ｖ_G＜＜Ｖ_Drain）。ゲート領域２０５は、また、ドレイン領域２０２に対して負のバイアスを有している。

これにより、非常に広い空間電荷領域２０９が、チャネル領域２０４に生じ、チャネル領域２０４を消滅させる（ピンチオフ）。したがって、ＦｉｎＪＦＥＴであるフィン型抵抗素子２０１の電気抵抗は高い。チャネル領域２０４には、ほぼ完全に自由な電荷キャリアが空乏化している（depletion）ので、第１動作状態では、非常にわずかな漏れ電流Ｉ_leakだけが、ＦｉｎＪＦＥＴであるフィン型抵抗素子２０１のチャネル領域２０４を通って流れる。具体的には、ＦｉｎＪＦＥＴであるフィン型抵抗素子２０１は遮断されており、図３Ａでは「"off"（オフ）」状態と記載されている。

図３Ｂは、電気回路が第２動作状態である（つまり、ＥＳＤまたはＥＳＤ現象が生じている）間の、ゲート制御されたフィン型抵抗素子２０１の動作を示している。ＥＳＤ現象が生じている間、ＦｉｎＪＦＥＴであるフィン型抵抗素子２０１に対する外部作動電圧、例えば電源電圧Ｖ_DDは存在しない状態である「電力の与えられていない」状態）。この状態の場合において、ゲート領域２０５に印加された電位Ｖ_Gは、ゲート電位の値Ｖ_Gがドレイン電位Ｖ_Drainとほぼ同一となるように（つまり、Ｖ_G〜Ｖ_Drain）、ゲート制御部によって制御される。

これにより、第２動作状態では、チャネル領域２０４における空間電荷領域２０９の広がりは、第１動作状態でのそれと比べて著しく少なく、それに応じて同様に、ＦｉｎＪＦＥＴであるフィン型抵抗素子２０１の電気抵抗も低くなる。つまり、チャネル領域２０４での自由な電荷キャリアの空乏化が低減される。ＦｉｎＪＦＥＴであるフィン型抵抗素子２０１は、低インピーダンスになり、大量の電流Ｉ_onがＦｉｎＪＦＥＴであるフィン型抵抗素子２０１のチャネル領域２０４を通って流れることが可能となる。

このＦｉｎＪＦＥＴであるフィン型抵抗素子２０１は、導電状態にある（図３Ｂでは「"on"（オン）」状態と記載されている）。それゆえに、この導電状態では、ＦｉｎＪＦＥＴとして形成された、ゲート制御されたフィン型抵抗素子２０１は、具体的には避雷器として機能する。

さらに、ＦｉｎＪＦＥＴとしてのフィン型抵抗素子２０１の電流電圧特性は非常に良好である。このことを、以下において図４Ａおよび図４Ｂに基づいて詳述する。

図４Ａは、ＦｉｎＪＦＥＴである、ゲート制御されたフィン型抵抗素子２０１の、ＥＳＤ保護素子としてのメカニズムを具体的に示すための電気回路４００を示している。この電気回路４００では、ＥＳＤ保護素子４０２が、薄いゲート酸化物層によって構成されたキャパシタ４０３に対して並列に接続されている。

ＥＳＤ保護素子４０２（例えば、ＦｉｎＪＦＥＴであるフィン型抵抗素子２０１）およびゲート酸化物層のキャパシタ４０３は、接触パッド４０１に電気的にそれぞれ結合されている。ＥＳＤ現象が生じている間、接触パッド４０１には強い電圧スパイクまたは電圧パルスが生じ（図４Ａにおいて稲妻で示している）、電気回路４００を通る高いＥＳＤ電流は外部へ導出される必要がある。

ＥＳＤ保護素子４０２（つまり、ＦｉｎＪＦＥＴ）の電流電圧特性がよい（図４Ｂに示している）ので、ＥＳＤ電流は、電気回路４００の左の経路を介して（つまり、ＥＳＤ保護素子４０２（ＦｉｎＪＦＥＴ）を介して）ほぼ完全に流れ出る。

図４Ｂに示した電流電圧特性（Ｉ-Ｖ特性）４５０から分かることは、ゲート酸化物のブレークダウン電圧よりも著しく低い電圧範囲において、接触パッド４０１に印加される電圧値の上昇に伴い、ＦｉｎＪＦＥＴを通る電流値が急に上昇する（図４Ｂの曲線４５１）。

これにより、図４Ｂに斜線で示した臨界領域（つまり、ゲート酸化物のブレークダウンが生じる（このことが、ゲート酸化物、およびそれに伴って抵抗素子を破壊してしまう）電圧領域）には、薄いゲート酸化物層によって構成されたキャパシタ４０３への電圧値が到達しないということである。

なぜなら、高いＥＳＤ電流が、ＥＳＤ保護素子４０２を通って（つまり、ＦｉｎＪＦＥＴ）流れ出すことができ、それに伴って、ＥＳＤ現象によって生じる、ゲート酸化物への電圧スパイクが弱くなるからである。

図５Ａは、本発明の他の実施形態にかかる、直列安定抵抗として形成された２つのゲート制御されたフィン型抵抗素子５０１を備えた、電気回路の内部をＥＳＤから保護するための保護装置５００を示している。ゲート制御されたフィン型抵抗素子５０１は、強くｎドープされた第１端子領域５０２と、強くｎドープされた第２端子領域５０３と、第１端子領域５０２と第２端子領域５０３との間に形成された弱くｎドープされたチャネル領域５０４とを有するフィン構造体を備えている。ここで、チャネル領域５０４は、その側面および上部被覆面の上に形成されたゲート領域またはゲート５０５によって覆われている（参照：図５Ｂ）。

ゲート制御されたフィン型抵抗素子５０１は、図２Ａに示した、ＦｉｎＪＦＥＴとして形成されたゲート制御されたフィン型抵抗素子２０１と同様のフィン構造体として構成されている。ＦｉｎＪＦＥＴのフィン型抵抗素子２０１と異なっているのは、ゲート制御されたフィン型抵抗素子５０１は、ここではしかし、フィン技術に基づいたトランジスタ（例えば、ドライバトランジスタ）の個々の指状部またはフィン状部５５１において直列安定抵抗として形成されている。正確には、ゲート制御されたフィン型抵抗素子５０１は、トランジスタのドレイン領域、または、個々のトランジスタ指状部のドレイン領域の中に形成されている。

本発明の本実施形態の一変形例では、安定抵抗として形成されたゲート制御されたフィン型抵抗素子５０１を、トランジスタのソース領域、または、個々のトランジスタ指状部（フィン状部）５５１のソース領域中に形成できる。つまり、図５Ａに示しているように、安定抵抗として形成されたゲート制御されたフィン型抵抗素子５０１が、例えばトランジスタ指状部５５１の一部である。

ゲート制御されたフィン型抵抗素子５０１がトランジスタまたはトランジスタ指状部のドレイン領域の中に形成されているので、ゲート制御されたフィン型抵抗素子５０１の第１端子領域５０２を、以下では第１ドレイン領域５０２とも呼び、ゲート制御されたフィン型抵抗素子５０１の第２端子領域５０３を、第２ドレイン領域５０３とも呼ぶ。

さらに、図５Ａに、第２トランジスタ指状部５５１の弱くｎドープされた（ｎ^-にドープされた）ソース領域５５３を示す。ゲート制御されたフィン型抵抗素子５０１の第２ドレイン領域５０３と、トランジスタ指状部５５１のソース領域５５３との間には、トランジスタ指状部５５１の弱くｐドープされた（ｐ^-にドープされた）チャネル領域５５４が形成されている。チャネル領域５５４は、しかし、その側面および上部被覆面の上に形成された、トランジスタ指状部５５１のゲート領域５５５またはゲート５５５によって覆われている（参照：図５Ｂ）。

直列安定抵抗として形成されたゲート制御されたフィン型抵抗素子５０１のフィン構造体の長さは、１０ｎｍ〜１０μｍであり、幅は、５ｎｍ〜５０ｎｍであり、高さは、５ｎｍ〜２００ｎｍであることが好ましい。

上記の実施形態と同様に、安定抵抗として形成された、保護装置５００の２つのゲート制御されたフィン型抵抗素子は、互いに並列に接続されており、ゲート領域またはゲート５０５は、共通のゲート領域またはゲート５０５として形成されている。ここで、各安定抵抗としての各フィン型抵抗素子５０１のチャネル領域５０４の一部に、二酸化シリコンからなるそれぞれ１つの薄いゲート絶縁層５０５ａが形成されている。

正確には、ゲート絶縁層５０５ａは、各フィン型抵抗素子５０１の側面および上部被覆面の上に形成されている。酸化物のゲート絶縁層の厚さを、約２ｎｍにすることができる。さらに、ｐドープされたポリシリコンからなる導電性ゲート層５０５ｂが、各フィン型抵抗素子５０１のゲート絶縁層５０５ａの上に、およびシリコン基板５０６の上に形成された電気的に絶縁性の二酸化シリコン層５０７（参照：図５Ｂ）の上に形成されている。

本発明の本実施形態の他の変形例では、ゲート絶縁層５０５ａを用いなくてもよく、導電性ゲート層５０５ｂを、チャネル領域５０４の上面の一部上に直接形成することもできる。

共通のゲート領域５０５を用いて、安定抵抗として形成された２つのゲート制御されたフィン型抵抗素子５０１（および、任意で、図示していない並列に接続されたさらに他の安定抵抗）を、共に駆動することができる。各ゲート制御されたフィン型抵抗素子５０１では、酸化物の薄いゲート絶縁層５０５ａは、フィン構造体であるフィン型抵抗素子５０１の各チャネル領域５０４の２つの側面および上部被覆面の上に形成されている。これにより、チャネル領域５０４を、ゲート領域５０５を用いて３面から駆動できる。したがって、図５Ａに示したフィン構造体であるフィン型抵抗素子５０１は、トリプルゲート構造体である。

他の実施形態では、チャネル領域５０４を、２面（例えば２つの側面）からのみ、または、４つの面から（参照：図７Ｃ）駆動することができる。

安定抵抗として形成された２つのゲート制御されたフィン型抵抗素子５０１（および任意で図示していない他の安定抵抗）が、ＥＳＤ現象から保護される（電気回路またはＩＣの）１つまたは複数の素子に対して直列に接続されているように、保護装置５００を電気回路またはＩＣ中に形成できる。

保護される素子は、例えばフィン技術に基づいた、複数のトランジスタ指状部５５１またはフィン状部５５１を備えた電界効果ドライバトランジスタである。ドライバトランジスタの各トランジスタ指状部５５１または各フィン状部５５１では、それぞれ１つのゲート制御されたフィン型抵抗素子５０１が直列に接続されている。

これにより、ＥＳＤ現象の間、つまり、ＥＳＤの間、高いＥＳＤ電流が各フィン状部５５１に形成された安定抵抗であるフィン型抵抗素子５０１を通って均等に全てのトランジスタ指状部５５１またはフィン状部５５１に分散され、それに伴って、均一の（理想的にはできる限り低い）電流密度が、全てのフィン状部５５１において同時に得られる。これにより、内在的に高いＥＳＤ耐性を有するドライバトランジスタ（一般的には、ＥＳＤ現象から保護される素子）が得られる。

図５Ａに示したように、安定抵抗として形成された２つのゲート制御されたフィン型抵抗素子５０１（および、場合によっては、他の安定抵抗）の第１端子領域５０２（第１ドレイン領域５０２とも呼ぶ）は、互いに接続されており、強くｎドープされた（ｎ⁺ドープされた）共通の第１ドレイン領域を構成している。同様に、２つのトランジスタ指状部５５１の端子領域５５３（ソース領域５５３とも呼ぶ）は、互いに接続されており、強くｎドープされた（ｎ⁺ドープされた）共通のソース領域を構成している。

図５Ｂは、直列安定抵抗として形成されたゲート制御されたフィン型抵抗素子５０１を備えた図５Ａに示した２つのトランジスタ指状部５５１のうちの１つを、一点鎖線Ａ−Ａ´に沿って（つまり、フィン構造体の縦軸に沿って）切断した断面図を示している。

示しているのは、ゲート制御されたフィン型抵抗素子（第１ドレイン領域とも呼ぶ）の強くｎドープされた（ｎ⁺ドープされた）第１端子領域５０２と、ゲート制御されたフィン型抵抗素子（第２ドレイン領域も呼ぶ）の強くｎドープされた（ｎ⁺ドープされた）第２端子領域５０３と、第１端子領域５０２と第２端子領域５０３との間に形成された弱くｎドープされた（ｎ^-ドープされた）、ゲート制御されたフィン型抵抗素子５０１のチャネル領域５０４とである。

ゲート制御されたフィン型抵抗素子のチャネル領域５０４の上には、ゲート制御されたフィン型抵抗素子５０１のゲート領域５０５が形成されている（参照：図５Ａ）。このゲート領域５０５は、ゲート制御されたフィン型抵抗素子５０１のチャネル領域５０４の上に形成された薄いゲート絶縁層５０５ａと、その上に形成された導電性ゲート層５０５ｂとを備えている。

図５Ｂは、さらに、トランジスタ指の強くｎドープされた（ｎ⁺ドープされた）ソース領域５５３と、第２ドレイン領域５０３とソース領域５５３との間に形成された、トランジスタ指状部の弱くｎドープされた（ｎ^-ドープされた）チャネル領域５５４とを示している。

トランジスタ指状部のチャネル領域５５４の上には、トランジスタ指状部のゲート領域５５５が形成されている（参照：図５Ａ）。このゲート領域５５５は、トランジスタ指状部のチャネル領域５５４の上に形成された薄いゲート絶縁層５５５ａと、その上に形成された導電性ゲート層５５５ｂとを備えている。

ゲート制御されたフィン型抵抗素子５０１のフィン構造体またはトランジスタ指状部、つまり、各端子領域５０２、５０３、５５３、および、各チャネル領域５０４、５５４は、絶縁性の二酸化シリコン層５０７の上に形成されている。この二酸化シリコン層５０７は、同様に、シリコン基板５０６上に形成されている。

ゲート制御されたフィン型抵抗素子の第１端子領域または第１ドレイン領域は、（例えば接触パッドを介して）電源電圧Ｖ_DDを印加する電源電圧源に電気的に結合されている。第２端子領域または第２ドレイン領域５０３は、ゲート領域５０５または導電性ゲート層５０５ｂに電気的に結合されている。

このような構成により、フィードバック効果によって、ゲート制御されたフィン型抵抗素子５０１のゲート領域５０５に電位ＶＧ₁が生じる。つまり、電位ＶＧ₁は、外部から不変的に与えられるのではなく、フィードバック効果によって自ずから発生させるものである。トランジスタ指状部５５１のゲート領域５５５または導電性ゲート層５５５ｂには、トランジスタを制御するための所定の電位ＶＧ₂が印加され、トランジスタ指状部５５１のソース領域５５３は接地電位に接続されている。

図５Ｃは、図５Ｂに示した構造体に加えて、ゲート制御部５０８が形成された、本発明の他の実施形態を示している。このゲート制御部５０８は、ゲート制御されたフィン型抵抗素子５０１のゲート領域５０５または導電性ゲート層５０５ｂに電気的に結合されている。

ゲート制御部５０８を用いて、ゲート領域５０５において電気回路が第１（通常の）動作状態であるとき、電気回路またはＩＣに電圧を印加する間、所定の低い電位ＶＧ₁を印加できる。これにより、第１（通常の）動作状態において、例えば、ゲート制御されたフィン型抵抗素子の抵抗をさらに低減できる。

以下では、図６Ａおよび図６Ｂに基づいて、安定抵抗として形成されたゲート制御されたフィン型抵抗素子５０１の機能について詳述する。

図６Ａは、電気回路が第１（通常の）動作状態である間の（つまり、通常動作中の）、トランジスタ指状部（フィン状部）５５１において直列安定抵抗として形成された、ゲート制御されたフィン型抵抗素子５０１を示している。第１動作状態では、電気回路に作動電圧を印加し（「電力の与えられた」状態）、電流の強さの弱い電流がトランジスタ指状部５５１と共に安定抵抗としてのフィン型抵抗素子５０１を通って流れる。

フィン型抵抗素子５０１のチャネル領域５０４の上に形成されたゲート領域５０５（図６Ａでは記号化して電極５０５と記載している）は、フィン型抵抗素子５０１の第２端子領域５０３（または、第２ドレイン領域５０３）に電気的に結合されている。

したがって、ゲート領域５０５には、第２端子領域５０３と同じ電位ＶＧ₁が印加される。電流の強さが弱いので、第１端子領域５０２（第１ドレイン領域）と第２端子領域５０３（第２ドレイン領域）との間の電圧降下はわずかになる。これにより、ゲート領域５０５の電位ＶＧ₁は、第１ドレイン領域５０２の電位とほぼ同じになる。

したがって、チャネル領域５０４には、比較的小さな空間電荷領域５０９のみが形成される。言い換えると、電気回路が第１（通常の）動作状態である間に、チャネル領域２０４において自由で電気的な電荷キャリアの空乏化が大量ではなく、安定抵抗として形成されたゲート制御されたフィン型抵抗素子の電気抵抗はわずかである。

トランジスタ指状部５５１を通る電流の流れは、通常動作中にも、フィン型抵抗素子５０１によってそれほど制限されず、したがって、上記トランジスタ指状部５５１のトランジスタとしての機能も制限されない。

しかし、電気回路が第２動作状態であるとき、電流レベル（電流の流れ）は、トランジスタ指状部５５１を通って上昇した直後に、例えばＥＳＤ現象のゆえに、第１ドレイン領域５０２と第２ドレイン領域５０３との間で著しい電位差が生じる。その結果、ゲート電位ＶＧ₁は、第１ドレイン領域５０２の電位に対して負のバイアスを示すことになる。つまり、ゲート領域５０５は、第１ドレイン領域５０２よりも、著しく低い電位ＶＧ₁を有している。

これにより、ゲート制御されたフィン型抵抗素子５０１のチャネル領域５０４において、自由な電気的な電荷キャリアが著しく空乏化する。チャネル領域５０４における空間電荷領域５０９の拡大が進むことにより、ゲート制御されたフィン型抵抗素子５０１の電気抵抗が、著しく上がる。言い換えると、ＥＳＤ現象の開始によって特徴付けられている第２動作状態における、安定抵抗として形成されたゲート制御されたフィン型抵抗素子５０１の電気抵抗は、第１動作状態時よりも著しく高い。

チャネル領域５０４に拡大された空乏領域５０９が形成された直後に、この空乏領域５０９は、第１ドレイン領域５０２と第２ドレイン領域５０３との間にさらに高い電圧降下を引き起こす。これにより、空乏領域５０９は、再びさらに拡大する。この負のフィードバックループは、電流の流れを安定させ、ＥＳＤ放電によって励起された電流を、個々のトランジスタ指状部５５１またはフィン状部（つまり、保護される各トランジスタ（例えばドライバトランジスタ）の個々のフィン構造体）に均一に確実に分散する。

図７Ａ〜図１０は、本発明の他の実施形態を示している。図７Ａ〜図７Ｄは、主に、ＦｉｎＪＦＥＴとして形成されたゲート制御されたフィン型抵抗素子のチャネル領域の上に位置するゲート領域（正確には、ゲート絶縁層）の形成の様々な可能性を具体的に示すために用いられる。

図８Ａ〜図９Ｂは、主に、安定抵抗として形成されたゲート制御されたフィン型抵抗素子の端子領域およびチャネル領域のドーピングの様々な可能性を具体的に示すために用いられる。図１０は、安定抵抗として形成された複数のゲート制御されたフィン型抵抗素子を備えた、ＥＳＤから保護するための保護装置を示している。この安定抵抗は、プレーナ型トランジスタに対して直列に接続されている。

図７Ａは、ＦｉｎＪＦＥＴとして形成されたゲート制御されたフィン型抵抗素子２０１のゲート領域２０５を、図２Ａに示した切断線である一点鎖線Ｂ−Ｂ´に沿って（つまり、ゲート領域２０５の長手方向に沿って、または、ＦｉｎＪＦＥＴであるフィン型抵抗素子２０１の短手方向に沿って）切断した要部断面図を示している。

図示した実施形態では、チャネル領域２０４の上に形成された（例えば二酸化シリコンからなる）ゲート絶縁層２０５ａは、チャネル領域２０４の上部被覆面２０４ｂの上に、チャネル領域２０４の２つの側面２０４ａよりも厚く形成されている。側面２０４ａ上のゲート絶縁層２０５ａの厚さは、例えば約２ｎｍである。

例えばポリシリコンからなる導電性ゲート層２０５ｂは、ゲート絶縁層２０５ａと、シリコン基板２０６上に形成された埋め込まれた酸化物層である電気的絶縁層２０７との上に形成されている。

チャネル領域の上部被覆面２０４ｂ上のゲート絶縁層２０５ａの厚さが、チャネル領域２０４の側面２０４ａ上のゲート絶縁層２０５ａよりも厚いことにより、チャネル領域２０４を、導電性ゲート層２０５ｂを用いて２つの面（つまり、２つの各側面２０４ｂ）から駆動することができる。したがって、図７Ａに示した構造体は、ダブルゲートＦｉｎＪＦＥＴ構造体、または、短いＦｉｎＪＦＥＴ構造体である。

チャネル領域２０４は、弱くｎドープされていてもよく、または、弱くｐドープされていてもよい。（ここで、図示していない各端子領域２０２、２０３は、それに応じて、強くｎドープされていてもよいし、または、強くｐドープされていてもよい）。例えば弱くｎドープされたチャネル領域２０４を備えた（図７Ａではｎ^-と示している）ＦｉｎＪＦＥＴ構造体は、ｎ−ＦｉｎＪＦＥＴ構造体である。これに対して、弱くｐドープされたチャネル領域２０４を備えた（図７Ａではｐ^-と示している）ＦｉｎＪＦＥＴ構造体は、ｐ−ＦｉｎＪＦＥＴ構造体である。

図７Ｂは、図７Ａと同じ、ゲート領域の要部断面図を示している。しかし、チャネル領域２０４の上に形成されたゲート絶縁層２０５ａの中の、チャネル領域の上部被覆面２０４ｂの上に形成された部分は、チャネル領域２０４の側面２０４ａの上に形成された、ゲート絶縁層２０５ａの部分と同じ厚さである。言い換えると、チャネル領域２０４の上に形成されたゲート絶縁層２０５ａは、それが形成された何れの各面上でも同じ厚さ（例えば２ｎｍ）である。

これにより、チャネル領域２０４を、ゲート絶縁層２０５ａの上に形成された導電性ゲート層２０５ｂを用いて、３面から駆動することができる。したがって、図７Ｂに示した構造体は、トリプルゲートＦｉｎＪＦＥＴ構造体またはＭｕＧＪＦＥＴ構造体である。

同様に、弱くｎドープされたチャネル領域２０４を備えたＭｕＧＪＦＥＴ構造体は、ｎ−ＭｕＧＪＦＥＴであり、弱くｐドープされたチャネル領域２０４を備えたＭｕＧＪＦＥＴ構造体は、ｐ−ＭｕＧＪＦＥＴである。

図７Ｃは、図７Ａおよび図７Ｂと同様にゲート領域２０５を切断した要部断面図を示している。しかし、ゲート絶縁層２０５ａは、チャネル領域２０４の全ての４面上に形成されている。言い換えると、ゲート絶縁層２０５ａは、チャネル領域２０４の２つの側面２０４ａと、チャネル領域２０４の上部被覆面２０４ｂと、チャネル領域２０４の下部被覆面２０４ｃとの上に形成されている。ゲート絶縁層２０５ａの厚さは、どこでも同じ薄さの、約２ｎｍである。

導電性ゲート層２０５ｂは、同様に、ゲート絶縁層２０５ａの上に形成されている。つまり、図示した実施形態の導電性ゲート層２０５ｂは、ゲート絶縁層２０５ａを完全に取り囲んでいる。したがって、チャネル領域２０４を、導電性ゲート層２０５ｂを用いて、全４面から駆動できる。この構造体は、ＭｕＧＪＦＥＴ構造体である。

図７Ｃに示したＭｕＧＪＦＥＴ構造体は、ＳＯＮ-ＪＦＥＴ構造体（Silicon-On-Nothing-JFET）とも呼ばれている。なぜなら、図７Ｄに示したように、ゲート絶縁層２０５ａを形成するために、初めに、フィン構造体を横方向にエッチングすることにより、架設されたブリッジまたは架設された架橋を形成するからである。

次に、第１端子領域２０２と、第２端子領域２０３と、チャネル領域２０４とを備えた架設されたブリッジ構造体のチャネル領域２０４の上に、ゲート絶縁層２０５ａを形成し、その上に、導電性ゲート層２０５ｂを形成する。図７Ｄは、ゲート絶縁層２０５ａと導電性ゲート層２０５ｂとを形成する前の、架橋されたブリッジ構造体を示している。図７Ｃは、ゲート絶縁層２０５ａと導電性ゲート層２０５ｂとを形成した後の、一点鎖線Ｂ−Ｂ´に沿って切断したときの断面図である。

架設されたブリッジまたは架設された架橋の形成を、選択エピタキシャル方法（選択エピタキシャル成長、ＳＥＧ）によってシリコン基板の上にモノＳｉＧｅ層を形成し、その上に同様に選択エピタキシャル方法によってシリコン層を形成することにより、行うことができる。次に、シリコン層の上に、フィン構造体を構成する。ＳｉＧｅ層を、（例えば、選択的な等方性エッチングによって）選択的に等方性に除去する。これにより、フィン構造体の下にトンネルができる。このトンネルを、他のプロセス工程において、誘電性の材料によって充填してもよい。

図８Ａは、トランジスタ指状部５５１において、直列安定抵抗として形成された、ゲート制御されたフィン型抵抗素子５０１を示す。フィン型抵抗素子５０１は、強くｎドープされた第１端子領域（ドレイン領域）５０２と、強くｎドープされた第２端子領域（ドレイン領域）５０３と、第１ドレイン領域５０２と第２ドレイン領域５０３との間に形成された弱くｎドープされたチャネル領域５０４とを備えている。

安定抵抗として直列に接続されたフィン型抵抗素子５０１は、弱くｐドープされたチャネル領域５５４と強くｎドープされたソース領域５５３とを備えたｎチャネル電界効果トランジスタ（ｎ-ＦＥＴ）、のトランジスタ指状部５５１またはフィン状部のドレイン領域の中に形成されている。

フィン型抵抗素子５０１のチャネル領域５０４の上に形成されたゲート領域５０５を、電位ＶＧ₁を有する電極５０５によって記号化して示している。同様に、ｐ型ＦＥＴのゲート５５５を、電位ＶＧ₂を有する電極５５５として示している。

図８Ｂは、図８Ａと類似の、トランジスタ指状部５５１であるｐチャネル電界効果トランジスタ（ｐ-ＦＥＴ）のドレイン領域の中に形成された、強くｐドープされた（ｐ⁺ドープされた）端子領域（ドレイン領域）５０２・５０３と、弱くｐドープされた（ｐ^-ドープされた）チャネル領域５０４とを備えたフィン型抵抗素子５０１の断面図を示している。

図９Ａは、トランジスタ指状部５５１としてのｎチャネル電界効果トランジスタ（ｎ−ＦＥＴ）のドレイン領域の中に形成された、強くｎドープされた（ｎ⁺ドープされた）端子領域（ドレイン領域）５０２・５０３と、複数の各第１サブ領域５０４ａ、および複数の各第２サブ領域５０４ｂを有するチャネル領域５０４とを備えた、安定抵抗としてのフィン型抵抗素子５０１の断面図を示している。

ここで、各第１サブ領域５０４ａは、真性の導電性を有しており、各第２サブ領域５０４ｂは、強くｎドープされている（ｎ⁺ドープされている）。各第１サブ領域５０４ａおよび各第２サブ領域５０４ｂは、基板５０６の表面方向に沿って、また、各端子領域５０２、５０３の間にて、一方から他方に向かう方向に沿って、交互に並んで形成されており、したがって、交互性のシーケンス（積層体）を構成している。

第１サブ領域５０４ａの数（図の例では４）は、第２サブ領域５０４ｂの数（図の例では３）よりも多く設定されており、したがって、チャネル領域５０４の２つの各外端部は、各第１サブ領域５０４ａによってそれぞれ規定され、限定されている。ゲート領域または導電性ゲート層５０５ｂは、チャネル領域５０４の各第１サブ領域５０４ａの上にそれぞれ形成されている。

図９Ｂは、図９Ａと類似の、トランジスタ指状部５５１としてのｎチャネル電界効果トランジスタ（ｎ−ＦＥＴ）のドレイン領域の中に形成された、強くｎドープされた端子領域（ドレイン領域）５０２・５０３と、各第１サブ領域５０４ａと各第２サブ領域５０４ｂとの交互性のシーケンスを有するチャネル領域５０４とを備えた安定抵抗であるフィン型抵抗素子５０１の図を示している。図９Ａと異なっているのは、第１サブ領域５０４ａが弱くｐドープされている（ｐ^-ドープされている）ことである。

安定抵抗としてのフィン型抵抗素子５０１がｐチャネル電界効果トランジスタ（ｐ-ＦＥＴ）に対して直列に形成されている他の（図示していない）実施形態は、図９Ａまたは図９Ｂにおいてｎドーピングとｐドーピングとを互いに取り替えることにより、簡便に形成できる。

図１０は、プレーナ型ＰＤトランジスタ（部分的に空乏化したトランジスタ）１００１のＥＳＤ保護に用いられる、ＥＳＤから保護するための保護装置の平面図を示している。この保護装置１０００は、安定抵抗として形成され、並列に接続された複数の、ゲート制御されたフィン型抵抗素子５０１を備えている。

これらの安定抵抗は、プレーナ型ＰＤトランジスタ１００１に対して直列に接続されている。ＰＤトランジスタは、ゲート１００５を介して制御され、安定抵抗としてのフィン型抵抗素子５０１のチャネル領域は、共通のゲート領域またはゲート５０５によって制御される。

フィン型抵抗素子５０１がフィン構造体であることにより、ゲート領域５０５によって任意に制御動作を行うことができ、それによって、個々のゲート制御されたフィン型抵抗素子５０１のチャネル領域において、自由な電荷キャリアが効果的に空乏化することができる。これにより、ＥＳＤまたはＥＳＤ現象の間に、プレーナ型ＰＤトランジスタ１００１を効果的に保護することができる。

本発明の典型的な実施形態およびそれらの利点について詳しく説明してきたが、これによって、特許請求の範囲によって規定したような本発明の本質および範囲から逸脱することなく、多様な変更、置き換え、および、改良を行うことができるということが、理解される必要がある。

例えば、本願明細書に記載した特徴、機能、プロセス、および、材料の多くを、本発明の範囲内でさらに変更できるということは、当業者には明白である。さらに、本発明の範囲は、本明細書に言及したプロセス、機械、方法、または工程を、特定の実施形態に限定することを意図していない。

本発明を開示することにより多くの当業者が簡単に理解できるように、本発明にしたがって、（現時点で存在している、または、今後発展する、および、ここに記載した実施形態とほぼ同じ目的を達成し、または、ほぼ同じ結果が得られる、）プロセス、機械、製造方法、材料の組み合わせ、手段、方法、または、工程を用いることができる。

それに応じて、特許請求の範囲は、その範囲内に、このようなプロセス、機械、製造方法、材料の組み合わせ、手段、方法、または工程を含めていることが、意図される。

本発明に係る、電気回路中にてＥＳＤ保護素子として用いるためのゲート制御されたフィン型抵抗素子、および、電気回路内部をＥＳＤから保護するための保護装置は、ＥＳＤ保護を確実化しながら、小型化できるので、ＩＣといった集積電気回路の電子部品の分野に好適に利用できる。

従来のフィン型電界効果トランジスタまたはマルチゲート電界効果トランジスタの構造体を示す斜視図である。 従来のプレーナ型のｎ導電性の完全空乏シリコンオンインシュレータ電界効果トランジスタの構造体を示す断面図である。 電気回路中にてＥＳＤから保護するための保護装置を示す斜視図である。この装置は、フィン接合形電界効果トランジスタ（ＦｉｎＪＦＥＴ）として形成された本発明の一実施形態に係る２つのゲート制御されたフィン型抵抗素子を備えている。 図２ＡのＡ−Ａ’の一点鎖線に沿って切断した、図２Ａの２つのゲート制御されたフィン型抵抗素子のうちの１つを示す断面図である。 電気回路が第１動作状態である間において、図２Ｂのゲート制御されたフィン型抵抗素子のチャネル領域における空間電荷領域を概略的に示す断面図である。 電気回路が第２動作状態である間において、図２Ｂのゲート制御されたフィン型抵抗素子のチャネル領域における空間電荷領域を概略的に示す断面図である。 ゲート制御されたフィン型抵抗素子のＥＳＤ保護作用を具体的に示すための電気的な回路図である。 本発明の他の実施形態にかかる、フィン接合形電界効果トランジスタとして形成されたゲート制御されたフィン型抵抗素子の電流電圧特性を示すグラフである。 直列安定抵抗として形成された本発明のさらに他の実施形態にかかる２つのゲート制御されたフィン型抵抗素子を備えた、電気回路中にてＥＳＤから保護するための保護装置を示す斜視図である。 図５Ａの２つのゲート制御されたフィン型抵抗素子のうちの１つを、図５ＡのＡ−Ａ’の一点鎖線に沿って切断した断面図である。 図５Ｂにおいて、本発明のさらに他の実施形態にかかる他のゲート制御部を備えたフィン型抵抗素子の断面図である。 電気回路が第１動作状態である間において、図５Ｂのゲート制御されたフィン型抵抗素子のチャネル領域中の空間電荷領域を概略的に示す断面図である。 電気回路が第２動作状態である間において、図５Ｂのゲート制御されたフィン型抵抗素子のチャネル領域における空間電荷領域を概略的に示す断面図である。 フィン接合形電界効果トランジスタとして形成された本発明のさらに他の実施形態にかかるゲート制御されたフィン型抵抗素子の、ゲート領域を貫いて切断した縦断面図である。 フィン接合形電界効果トランジスタとして形成された、本発明のさらに他の実施形態にかかるゲート制御されたフィン型抵抗素子の、ゲート領域を貫いて切断した縦断面図である。 フィン接合形電界効果トランジスタとして形成された、本発明のさらに他の実施形態にかかるゲート制御されたフィン型抵抗素子における、ゲート領域を形成した後の図７ＤのＢ−Ｂ’の一点鎖線に沿ってゲート領域を貫いて切断した縦断面図である。 図７Ｃに示すフィン型抵抗素子における、ゲート領域を形成する前の架設されたシリコン架橋を備えたシリコンオンナッシング構造体を示す斜視図である。 安定抵抗として形成された、本発明のさらに他の実施形態にかかるゲート制御されたフィン型抵抗素子を示す断面図である。 安定抵抗として形成された、本発明のさらに他の実施形態にかかるゲート制御されたフィン型抵抗素子を示す断面図である。 安定抵抗として形成された、本発明のさらに他の実施形態にかかるゲート制御されたフィン型抵抗素子を示す断面図である。 安定抵抗として形成された、本発明のさらに他の実施形態にかかるゲート制御されたフィン型抵抗素子を示す断面図である。 本発明のさらに他の実施形態にかかる部分的に空乏化した電界効果トランジスタのＥＳＤ保護装置としての、電気回路中にてＥＳＤから保護するための保護装置を示す平面図である。

符号の説明

１００ ＦｉｎＦＥＴ構造体
１０１ シリコン基板
１０２ シリコンフィン
１０３ ソース／ドレイン領域
１０４ ゲート
１０５ 埋め込まれた酸化物層
１５０ プレーナ型ＦＤＳＯＩ電界効果トランジスタ
１５１ シリコン基板
１５２ 埋め込まれた二酸化シリコン層
１５３ 絶縁領域
１５４ 拡散領域
１５５ ウェル領域
１５６ 隆起したソース／ドレイン領域
１５７ ゲート領域
２００ ＥＳＤから保護するための保護装置
２０１ ゲート制御されたフィン型抵抗素子
２０２ 第１端子領域
２０３ 第２端子領域
２０４ チャネル領域
２０４ａ 側面
２０４ｂ 上部被覆面
２０４ｃ 下部被覆面
２０５ ゲート領域
２０５ａ ゲート絶縁層
２０５ｂ 導電性ゲート層
２０６ 基板
２０７ 電気的絶縁層
２０８ ゲート制御部
２０９ 空間電荷領域
４００ 電気回路
４０１ 接触パッド
４０２ ＥＳＤ保護素子
４０３ ゲート酸化物キャパシタ
４５０ 電流電圧特性
４５１ 曲線
４５２ 臨界電圧領域
５００ ＥＳＤから保護するための保護装置
５０１ ゲート制御されたフィン型抵抗素子
５０２ 第１端子領域
５０３ 第２端子領域
５０４ チャネル領域
５０４ａ 第１サブ領域
５０４ｂ 第２サブ領域
５０５ ゲート領域
５０５ａ ゲート絶縁層
５０５ｂ 導電性ゲート層
５０６ 基板
５０７ 電気的絶縁層
５０８ ゲート制御部
５０９ 空間電荷領域
５５１ トランジスタ指状部
５５３ ソース領域
５５４ チャネル領域
５５５ ゲート
５５５ａ ゲート絶縁層
５５５ｂ 導電性ゲート層
１０００ ＥＳＤから保護するための保護装置
１００１ プレーナ型ＰＤトランジスタ
１００５ ゲート

Claims (21)

1. 電気回路において静電気放電保護素子として使用するためのゲート制御されたフィン型抵抗素子であって、
   第１端子領域、第２端子領域、および、上記第１端子領域と上記第２端子領域との間に形成されたチャネル領域を備えるフィン構造体と、
   上記チャネル領域の上面の一部上に少なくとも形成されたゲート領域とを備え、
   上記ゲート領域は、上記第２端子領域に電気的に結合されており、その結果、
   上記電気回路が第１動作状態である間、上記ゲート制御されたフィン型抵抗素子は、低い電気抵抗を有し、
   上記電気回路が静電気放電現象の開始によって特徴付けられている第２動作状態である間、上記ゲート制御されたフィン型抵抗素子は、上記第１動作状態のときより高い電気抵抗を有する、ゲート制御されたフィン型抵抗素子。
2. 上記ゲート領域に電気的に結合されたゲート制御部をさらに備え、
   上記ゲート制御部を用いて、
   上記電気回路が上記第１動作状態である間は、上記ゲート制御されたフィン型抵抗素子の上記電気抵抗をさらに低減し、および／または、
   上記電気回路が上記第２動作状態である間は、上記電気抵抗の上昇を増幅する、請求項１に記載のフィン型抵抗素子。
3. 上記各端子領域は、ｎドープされており、上記チャネル領域は、ｎドープされた領域として、または、実質的な導電性を有する領域として形成されている、請求項１または２に記載のフィン型抵抗素子。
4. 上記各端子領域は、ｐドープされており、上記チャネル領域は、ｐドープされた領域として、または、実質的な導電性を有する領域として形成されている、請求項１または２に記載のフィン型抵抗素子。
5. 上記各端子領域は、ｎドープされており、
   上記チャネル領域は、複数の各第１サブ領域と複数の各第２サブ領域とを備え、上記各第１サブ領域と上記各第２サブ領域とは交互に連続して形成されており、
   上記各第１サブ領域は、実質的な導電性を有しているか、またはｐドープされており、
   上記各第２サブ領域は、ｎドープされており、
   上記各第１サブ領域の数は、上記各第２サブ領域の数よりも多い、請求項１または２に記載のフィン型抵抗素子。
6. 上記各端子領域は、ｐドープされており、
   上記チャネル領域は、複数の各第１サブ領域と複数の各第２サブ領域とを備え、上記各第１サブ領域と上記各第２サブ領域とは交互に連続して形成されており、
   上記各第１サブ領域は、実質的な導電性を有しているか、またはｎドープされており、
   上記各第２サブ領域は、ｐドープされており、
   上記各第１サブ領域の数は、上記各第２サブ領域の数よりも多い、請求項１または２に記載のフィン型抵抗素子。
7. 上記ゲート領域は、上記チャネル領域の上記第１サブ領域上に少なくとも形成されている、請求項５または６に記載のフィン型抵抗素子。
8. 上記ゲート領域は、導電性ゲート層を備え、上記導電性ゲート層は、上記チャネル領域の上面の一部上に少なくとも形成されている、請求項１〜７のいずれか１項に記載のフィン型抵抗素子。
9. 上記ゲート領域が、
   上記チャネル領域の上面の一部上に少なくとも形成されているゲート絶縁層と、
   上記ゲート絶縁層上に少なくとも形成されている導電性ゲート層とを備えている、請求項１〜８のいずれか１項に記載のフィン型抵抗素子。
10. 上記導電性ゲート層が、窒化チタン、ケイ化物、炭素、ポリシリコン、および適切な仕事関数を有する金属化合物のグループから選択された、少なくとも１つを含む、請求項８または９に記載のフィン型抵抗素子。
11. 上記導電性ゲート層が、ｐドープされたポリシリコン材料を含む、請求項１０に記載のフィン型抵抗素子。
12. 上記ゲート絶縁層が、二酸化シリコン、または、高い誘電定数を有する材料を含む、請求項９〜１１のいずれか１項に記載のフィン型抵抗素子。
13. 上記ゲート絶縁層が、少なくとも２ｎｍの厚みを有している、請求項９〜１２のいずれか１項に記載のフィン型抵抗素子。
14. 上記第１端子領域、上記第２端子領域、および上記チャネル領域の少なくとも一つは、シリコン材料を含む、請求項１〜１３のいずれか１項に記載のフィン型抵抗素子。
15. 上記フィン構造体は、１０ｎｍ〜１０μｍの長さ、５ｎｍ〜５０ｎｍの幅、５ｎｍ〜２００ｎｍの高さを有する、請求項１〜１４のいずれか１項に記載のフィン型抵抗素子。
16. 上記第１端子領域は、電源電圧源に電気的に結合されている請求項１〜１５のいずれか１項に記載のフィン型抵抗素子。
17. 電気回路における静電気放電に対する保護のための保護装置であって、
    請求項１〜１６のいずれか１項に記載のゲート制御されたフィン型抵抗素子を少なくとも１つ備え、
    上記ゲート制御されたフィン型抵抗素子が、静電気放電現象から保護される、上記電気回路の少なくとも１つの素子に対して直列に接続されている保護装置。
18. ゲート制御された複数の各フィン型抵抗素子をさらに備え、
    上記各フィン型抵抗素子が、１つの共通のゲート領域を備えている、請求項１７に記載の保護装置。
19. 基板と、
    上記基板上に形成された電気的絶縁層とを備え、
    上記電気的絶縁層上に形成されている請求項１７〜１８のいずれか１項に記載の保護装置。
20. 上記基板が、シリコン基板として形成されている、請求項１９に記載の保護装置。
21. 上記電気的絶縁層は、酸化物層として形成されている、請求項１９または２０に記載の保護装置。
    

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