JP4639007B2

JP4639007B2 - Wireless communication device

Info

Publication number: JP4639007B2
Application number: JP2001226277A
Authority: JP
Inventors: 友春河田; 彰文長尾
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2001-07-26
Filing date: 2001-07-26
Publication date: 2011-02-23
Anticipated expiration: 2021-07-26
Also published as: JP2003037577A

Description

【０００１】
【発明の属する技術分野】
本発明は、直交周波数多重信号を受信する無線通信装置に関する。
【０００２】
【従来の技術】
近年、移動体向けディジタル音声放送や、地上ディジタルテレビ放送等において、直交周波数多重（Orthogonal Frequency Division Multiplexing、以下ではＯＦＤＭと称す）信号を用いた通信が注目されている。ＯＦＤＭ信号は、周波数の利用効率が良く、多量のデータの高速伝送が可能で、反射波による特性劣化が少ないという特徴を持っている。また、その信号波形がランダム雑音に近い形となるので、他のサービスに混信妨害を与えにくい。
【０００３】
図１５は、従来のＯＦＤＭ信号受信装置のブロック図である。このＯＦＤＭ信号受信装置は、受信動作時の消費電力の削減を図ったものである。図１５において、周波数変換手段１は、受信データを入力とし、周波数変換処理を行い周波数変換後の受信データをＡ／Ｄ変換器２に出力する。Ａ／Ｄ変換器２は、入力されたアナログ受信データをサンプリングし、Ａ／Ｄ変換してディジタル受信データ得て直交検波手段３に出力する。直交検波手段３は、ディジタル受信データをベースバンド帯域にダウンコンバートし、時間軸上の実数部（Ｉ受信データ）と虚数部（Ｑ受信データ）とに分離して、同期手段８４に出力する。
【０００４】
同期手段８４は、Ｉ受信データとＱ受信データとに基づき、タイミング再生を行い、Ｉ受信データ及びＱ受信データの位相補正を行う。同期手段８４は、再生タイミング信号ＴＳを受信制御手段９１に、位相補正後のＩ受信データＩＳ及びＱ受信データＱＳをフーリエ変換手段８５に出力する。フーリエ変換手段８５は、位相補正後のＩ受信データＩＳ及びＱ受信データＱＳに対してフーリエ変換を施し、それぞれを各搬送波ごとの周波数軸上のＩ受信データＩＦ及びＱ受信データＱＦに変換して、復調手段８６に出力する。
【０００５】
復調手段８６は、周波数軸上のＩ受信データＩＦ及びＱ受信データＱＦに基づき、各搬送波ごとの複素平面上での振幅と位相を判定して複素データに変換し、図８のような信号点配置図を参照して復調データを求め、ビタビ復号手段８７に出力する。ビタビ復号手段８７は、復調データに誤り訂正を施し、受信データのビットストリームを出力する。
【０００６】
受信制御手段９１は、再生タイミング信号ＴＳに基づき、受信動作制御信号ＲＣを生成してクロック制御手段９２に出力する。クロック制御手段９２は、受信動作制御信号ＲＣに基づいてクロック制御信号ＣＣを生成し、フーリエ変換手段８５、復調手段８６及びビタビ復号手段８７に出力する。
【０００７】
以上のように、ＯＦＤＭ信号を受信するための処理は演算量が膨大であり、多数の乗算器、及び加算器と、高速に動作するメモリが必要となる。このため、ＯＦＤＭ方式の無線通信装置においては、特に受信動作時の消費電力が非常に大きい。
【０００８】
このため、従来のＯＦＤＭ信号受信装置では、受信データを検出できない場合や、受信データを検出できた場合でも、データを所定の長さだけ受信する前に受信電力が一時的に所定値より小さくなってしまうような場合は、受信制御手段９１がこのような状態を検出してクロック制御手段９２にクロックを停止させ、消費電力の削減を図っていた。
【０００９】
【発明が解決しようとする課題】
このように、従来のＯＦＤＭ信号受信装置では、受信動作時の消費電力が非常に大きいという問題があったため、動作の必要がない場合にクロックを停止して消費電力の削減を図っていた。
【００１０】
しかし、受信動作中の消費電力の削減は図られていなかった。このため、ＯＦＤＭ方式の無線通信装置において、特に受信動作中の消費電力を削減することが望まれていた。
【００１１】
本発明は、受信性能を低下させることなく、受信動作中における消費電力を削減したＯＦＤＭ方式の無線通信装置を提供することを課題とする。
【００１２】
【課題を解決するための手段】
前記課題を解決するため、請求項１の発明が講じた手段は、複数のサブキャリアにより情報を伝送する直交周波数分割多重信号を受信する無線通信装置であって、直交検波後の受信データに位相補正を行って、得られた位相補正後の受信データを出力するとともに、前記直交検波後の受信データに基づいて伝送路歪の量を求めて出力する同期手段と、前記位相補正後の受信データをフーリエ変換し、得られた周波数軸上の受信データを出力するフーリエ変換手段と、前記周波数軸上の受信データを復調して、得られた復調後の受信データを出力するとともに、前記周波数軸上の受信データ及び前記復調後の受信データに基づいて伝送路歪の量を求めて出力する復調手段と、前記復調後の受信データを復号し、得られた復号ビットストリームを出力するとともに、前記復調後の受信データに基づいて伝送路歪の量を求めて出力する復号手段と、前記同期手段が出力する伝送路歪の量に基づいて、データ精度制御信号を生成し、出力する伝送路歪量検出手段と、前記データ精度制御信号に応じて受信データ処理のビット幅を変化させるように、前記同期手段、前記フーリエ変換手段、前記復調手段及び前記復号手段を制御するデータ精度制御手段とを有する。
【００１３】
請求項１の発明によると、受信データに対する処理精度を必要以上に高くしないようにすることができる。信号レベルが変化するビットの数を少なくすることができるので、復号ビットストリームを得るための処理において、消費電力を低減することができる。
【００１４】
また、請求項２の発明は、複数のサブキャリアにより情報を伝送する直交周波数分割多重信号を受信する無線通信装置であって、直交検波後の受信データに位相補正を行って、得られた位相補正後の受信データを出力するとともに、前記直交検波後の受信データに基づいて伝送路歪の量を求めて出力する同期手段と、前記位相補正後の受信データをフーリエ変換し、得られた周波数軸上の受信データを出力するフーリエ変換手段と、前記周波数軸上の受信データを復調して、得られた復調後の受信データを出力するとともに、前記周波数軸上の受信データ及び前記復調後の受信データに基づいて伝送路歪の量を求めて出力する復調手段と、前記復調後の受信データを、ビタビアルゴリズムを用いて復号し、得られた復号ビットストリームを出力するとともに、前記復調後の受信データに基づいて伝送路歪の量を求めて出力するビタビ復号手段と、前記同期手段、前記復調手段、及び前記ビタビ復号手段が出力する伝送路歪の量のうちの少なくともいずれかに基づいて、データ精度制御信号を生成し、出力する伝送路歪量検出手段と、前記データ精度制御信号に応じて受信データ処理のビット幅を変化させるように、前記同期手段、前記フーリエ変換手段、前記復調手段及び前記ビタビ復号手段を制御するデータ精度制御手段と、前記データ精度制御信号に応じて受信データ保持量を変化させるように、前記ビタビ復号手段を制御するデータ保持量制御手段とを備えたものである。
【００１５】
請求項２の発明によると、伝送路歪の量に応じて受信データ処理のビット幅を変化させ、ビタビ復号手段における受信データ保持量を変化させることができる。信号レベルが変化するビットの数を少なくすることができ、ビタビ復号の際の演算量を減らすことができるので、消費電力を低減することができる。
【００１６】
また、請求項３の発明では、請求項２に記載の無線通信装置において、前記同期手段は、前記直交検波後の受信データと所定の同期基準シンボルのパターンとの間の相関値を相関関数として求めるマッチドフィルタと、１シンボル期間に相当する期間における前記相関関数の２番目に大きい極大値と所定の値との差から前記伝送路歪の量を求めて出力するピーク値差分検出手段とを備える。
【００１７】
また、請求項４の発明では、請求項３記載の無線通信装置において、前記同期手段は、同期基準シンボルが入力されていない期間には、前記ピーク値差分検出手段のクロックを停止させる。
【００１８】
また、請求項５の発明では、請求項２に記載の無線通信装置において、前記同期手段は、前記直交検波後の受信データと所定の同期基準シンボルのパターンとの間の相関値を相関関数として求めるマッチドフィルタと、１シンボル期間に相当する期間における前記相関関数の積分値を、積分期間を移動させながら順次求め、前記積分値が所定の値以上となるような前記積分期間の移動範囲から前記伝送路歪の量を求めて出力する積分演算手段とを備える。
【００１９】
また、請求項６の発明では、請求項５に記載の無線通信装置において、前記同期手段は、同期基準シンボルが入力されていない期間には、前記積分演算手段のクロックを停止させる。
【００２０】
また、請求項７の発明では、請求項２に記載の無線通信装置において、前記復調手段は、各サブキャリアの位相及び振幅を表す信号点配置図上における実際の信号点と理想的な信号点との距離を前記伝送路歪の量として出力する。
【００２１】
また、請求項８の発明では、請求項２に記載の無線通信装置において、前記ビタビ復号手段は、最尤パスのブランチメトリックと、当該最尤パス以外のブランチメトリックとの差が、所定のしきい値以上になるような受信データ保持期間の長さを求め、前記伝送路歪の量として出力する。
【００２２】
また、請求項９の発明は、請求項２に記載の無線通信装置において、前記同期手段は、前記直交検波後の受信データが入力されると、当該データに基づいて伝送路歪の量を求め、これに応じて当該同期手段における受信データ処理のビット幅を変化させるものであり、前記復調手段は、前記フーリエ変換手段が出力する受信データが入力されると、当該データに基づいて伝送路歪の量を求め、これと前記同期手段が求めた伝送路歪の量とに応じて、当該復調手段における受信データ処理のビット幅を変化させるものであり、前記ビタビ復号手段は、前記復調手段が出力する受信データが入力されると、当該データに基づいて伝送路歪の量を求め、これと前記同期手段及び前記復調手段が求めた伝送路歪みの量とに応じて、当該ビタビ復号手段における受信データ処理のビット幅と、受信データ保持量とを変化させるものである。
【００２３】
また、請求項１０の発明では、請求項２に記載の無線通信装置において、前記伝送路歪量検出手段は、複数のレジスタを備え、当該複数のレジスタのうち、前記同期手段、前記復調手段、及び前記ビタビ復号手段が求める各伝送路歪の量の組み合わせに対応するもののそれぞれに、前記データ精度制御信号の値を格納させる。
【００２４】
また、請求項１１の発明は、複数のサブキャリアにより情報を伝送する直交周波数分割多重信号を受信する無線通信装置であって、直交検波後の受信データに位相補正を行って、得られた位相補正後の受信データを出力する同期手段と、前記位相補正後の受信データをフーリエ変換し、得られた周波数軸上の受信データを出力するフーリエ変換手段と、前記周波数軸上の受信データを復調して、得られた復調後の受信データを出力する復調手段と、前記復調後の受信データを、ビタビアルゴリズムを用いて復号し、得られた復号ビットストリームを出力するとともに、前記サブキャリアの変調方式を検出して出力するビタビ復号手段と、前記サブキャリアの変調方式に応じて受信データ処理のビット幅を変化させるように、前記同期手段、前記フーリエ変換手段、前記復調手段及び前記ビタビ復号手段を制御するデータ精度制御手段と、前記サブキャリアの変調方式に応じて受信データ保持量を変化させるように、前記ビタビ復号手段を制御するデータ保持量制御手段とを備えたものである。
【００２５】
請求項１１の発明によると、サブキャリアの変調方式に応じて受信データ処理のビット幅を変化させ、ビタビ復号手段における受信データ保持量を変化させることができる。信号レベルが変化するビットの数を少なくすることができ、ビタビ復号の際の演算量を減らすことができるので、消費電力を低減することができる。
【００２６】
また、請求項１２の発明では、請求項１１に記載の無線通信装置において、前記ビタビ復号手段は、前記サブキャリアの変調方式に応じて、動作周波数を変化させる。
【００２７】
また、請求項１３の発明は、請求項２又は１１に記載の無線通信装置において、受信データの所定のビットの値を零に固定することにより、受信データ処理のビット幅を変化させることを特徴とする。
【００２８】
また、請求項１４の発明は、請求項２又は１１に記載の無線通信装置において、データの一部のビットを処理するための回路へのクロックを停止することにより、受信データ処理のビット幅を変化させることを特徴とする。
【００２９】
本明細書において、処理精度は、受信データ処理のビット幅、又は復号のために用いる受信データ保持量を示すものとする。
【００３０】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００３１】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る無線通信装置のブロック図である。図１の無線通信装置は、周波数変換手段１と、Ａ／Ｄコンバータ２と、直交検波手段３と、同期手段４と、フーリエ変換手段５と、復調手段６と、ビタビ（Viterbi）復号手段７と、受信制御手段１１と、クロック制御手段１２と、伝送路歪量検出手段１３と、データ精度制御手段１４と、データ保持量制御手段１５とを備えている。これらの構成要素のそれぞれにはクロックが入力されている。
【００３２】
図１において、周波数変換手段１は、伝送路を介して受信した受信信号に周波数変換を行って周波数をシフトさせ、得られた信号をＡ／Ｄコンバータ２に出力する。このとき、受信信号は、中間周波数の受信信号に変換される。Ａ／Ｄコンバータ２は、周波数が変換された受信信号に対してサンプリング及びＡ／Ｄ変換をして、得られたディジタル化された受信データを直交検波手段３に出力する。以下では例として、Ａ／Ｄコンバータ２は１シンボル当たり１６点でサンプリングを行うものとする。直交検波手段３は、ディジタル化された受信データに直交検波を行い、ベースバンド帯域にダウンコンバートされた時間軸上の実数部（Ｉ受信データＩＲ）と虚数部（Ｑ受信データＱＲ）とに分離し、同期手段４に出力する。
【００３３】
同期手段４は、送信側の装置と受信側の装置とが同期するように、受信データに付加されている同期基準シンボルを検出してタイミングの再生を行う。同期手段４は、Ｉ受信データＩＲとＱ受信データＱＲとに分離された直交検波後の受信データから、同期基準シンボルのタイミングを再生して、得られた再生タイミング信号ＴＳを受信制御手段１１に出力する。また、同期手段４は、Ｉ受信データＩＲ及びＱ受信データＱＲに位相補正を行い、位相補正後のＩ受信データＩＳ及びＱ受信データＱＳとしてフーリエ変換手段５に出力する。更に、同期手段４は、伝送路歪の量として、第１及び第２の同期伝送路歪量検出信号Ｄ１及びＤ２を求めて伝送路歪量検出手段１３に出力する。
【００３４】
フーリエ変換手段５は、同期基準シンボルに同期した位相補正後のＩ受信データＩＳ及びＱ受信データＱＳ（時間軸上のＯＦＤＭシンボル）をフーリエ変換し、周波数軸上のデータに変換する。これにより、ＯＦＤＭシンボルが各サブキャリア毎に分離され、各サブキャリアの位相及び振幅情報を得ることができる。以下では例として、各サブキャリアは１６ＱＡＭ方式で変調されているものとして説明する。フーリエ変換手段５は、得られた周波数軸上のＩ受信データＩＦ及びＱ受信データＱＦを復調手段６に出力する。
【００３５】
伝送路歪みがある場合、ＯＦＤＭ信号の各サブキャリアは、位相回転を生じるので位相が送信時の位相からずれる。各サブキャリアの位相は情報の伝送を担っているので、位相がずれると送信データが誤って再生されてしまう。送受信装置間で周波数ずれや時間ずれがある場合も、各サブキャリアの位相誤差を補正し、ＯＦＤＭシンボルの復調を行う必要がある。
【００３６】
復調手段６は、ＯＦＤＭシンボル内の位相回転誤差を推定し、各サブキャリアの位相誤差を補償して、各サブキャリアの位相と振幅を求める。すなわち、同期手段４が同期基準シンボルに基づいてある程度同期をとった後、復調手段６は、同期手段４が除去できなかった位相のずれがなくなるように位相補償を行い、更に復調の精度を向上させている。
【００３７】
復調手段６は、周波数軸上のＩ受信データＩＦ及びＱ受信データＱＦを復調する。すなわち、Ｉ受信データＩＦ及びＱ受信データＱＦを、各サブキャリアごとに振幅と位相とに対応する複素データ（復調後のＩ受信データＩＤ及びＱ受信データＱＤ）に変換してビタビ復号手段７に出力する。また、復調手段６は、Ｉ受信データＩＦ及びＱ受信データＱＦ、並びに復調後のＩ受信データＩＤ及びＱ受信データＱＤに基づいて、伝送路歪の量として、復調伝送路歪量検出信号ＤＤを求めて伝送路歪量検出手段１３に出力する。
【００３８】
ビタビ復号手段７は、復調後のＩ受信データＩＤ及びＱ受信データＱＤに対して、ビタビアルゴリズムを用いて誤り訂正を施しながら復号し、復号ビットストリームを求めて出力する。また、伝送路歪の量として、ビタビ復号伝送路歪量検出信号ＶＤを求め、伝送路歪量検出手段１３に出力する。
【００３９】
受信制御手段１１は、再生タイミング信号ＴＳに基づいて、同期手段４、フーリエ変換手段５、復調手段６、ビタビ復号手段７等の機能ブロックのうちのいずれがデータの処理を行っているかを把握している。再生タイミング信号ＴＳが入力されてからのクロックのサイクル数によって、受信データがどこまで達しているかを知ることができるからである。受信制御手段１１は、データの処理を行っておらず、クロックを停止すべき機能ブロックを示す受信動作制御信号ＲＣを生成して、クロック制御手段１２に出力する。
【００４０】
クロック制御手段１２は、受信動作制御信号ＲＣによって示された機能ブロックのクロックを停止するように指示するクロック制御信号ＣＣを生成して、同期手段４、フーリエ変換手段５、復調手段６及びビタビ復号手段７に出力する。
【００４１】
伝送路歪量検出手段１３は、第１及び第２の同期伝送路歪量検出信号Ｄ１，Ｄ２、復調伝送路歪量検出信号ＤＤ、及びビタビ復号伝送路歪量検出信号ＶＤに基づいて、受信データ処理のビット幅及び受信データ保持量を制御するためのデータ精度制御信号ＰＣを生成し、データ精度制御手段１４及びデータ保持量制御手段１５に出力する。
【００４２】
伝送路歪量検出手段１３は、第１の同期伝送路歪量検出信号Ｄ１、第２の同期伝送路歪量検出信号Ｄ２、復調伝送路歪量検出信号ＤＤ、及びビタビ復号伝送路歪量検出信号ＶＤの値の組み合わせに対するデータ精度制御信号ＰＣの値をテーブルとして有している。例えば、伝送路歪量検出手段１３は、レジスタを複数備え、そのうち、これらの信号の値の組み合わせに対応するもののそれぞれに、データ精度制御信号ＰＣの値を格納させるようにする。伝送路歪量検出手段１３は、入力された検出信号が示す伝送路歪の量が大きい程、受信データ処理のビット幅及び受信データ保持量を大きくするように指示するデータ精度制御信号ＰＣを出力する。
【００４３】
データ精度制御手段１４は、データ精度制御信号ＰＣに基づいて、同期用データ精度制御信号ＳＰ、フーリエ変換用データ精度制御信号ＦＰ、復調用データ精度制御信号ＤＰ、及びビタビ復号用データ精度制御信号ＶＰを求め、同期手段４、フーリエ変換手段５、復調手段６、及びビタビ復号手段７のそれぞれに出力する。
【００４４】
データ精度制御手段１４は、データ精度制御信号ＰＣの値に対する同期用データ精度制御信号ＳＰ、フーリエ変換用データ精度制御信号ＦＰ、復調用データ精度制御信号ＤＰ、及びビタビ復号用データ精度制御信号ＶＰの値をテーブルとして有している。例えば、データ精度制御手段１４は、レジスタを複数備え、データ精度制御信号ＰＣの各値に対応する各４個のレジスタに、同期用データ精度制御信号ＳＰ、フーリエ変換用データ精度制御信号ＦＰ、復調用データ精度制御信号ＤＰ、及びビタビ復号用データ精度制御信号ＶＰの値を格納させるようにする。
【００４５】
データ保持量制御手段１５は、データ精度制御信号ＰＣに基づいて、データ保持量制御信号ＤＡを生成してビタビ復号手段７に出力する。データ保持量制御手段１５は、データ精度制御信号ＰＣの値に対するデータ保持量制御信号ＤＡの値をテーブルとして有している。例えば、データ保持量制御手段１５は、レジスタを複数備え、データ精度制御信号ＰＣの各値に対応する各レジスタに、データ保持量制御信号ＤＡの値を格納させるようにする。
【００４６】
伝送路歪量検出手段１３、データ精度制御手段１４、及びデータ保持量制御手段１５は、テーブルを有しているので、テーブルを変更すれば、受信データ処理のビット幅及び受信データ保持量に対して異なった制御を行うことができる。伝送路歪量検出手段１３、データ精度制御手段１４、及びデータ保持量制御手段１５は、レジスタではなく、メモリ等にテーブルを格納するようにしてもよいし、テーブルを用いず、入力された信号の値に所定の演算を行って、出力する信号を求めるようにしてもよい。
【００４７】
同期手段４は、同期用データ精度制御信号ＳＰに従って、受信データ処理のビット幅、すなわち、入力された受信データに対して以上のような演算処理をする際のビット幅を制御する。同様に、フーリエ変換手段５、復調手段６、及びビタビ復号手段７も、それぞれに入力されるフーリエ変換用データ精度制御信号ＦＰ、復調用データ精度制御信号ＤＰ、及びビタビ復号用データ精度制御信号ＶＰに従って、受信データ処理のビット幅を変化させる。また、ビタビ復号手段７は、データ保持量制御信号ＤＡに従って、受信データ保持量を制御する。受信データ保持量は、最尤パスを求める際に用いる受信データの数である。
【００４８】
受信データ処理のビット幅の制御をするには、例えば、データの一部のビットを“０”に固定する。これによると、高速にビット幅を制御することができる。また、データの一部のビットを処理するための回路へのクロックを停止してもよい。これによると、更に低消費電力化を図ることができる。
【００４９】
図２は、図１の同期手段４の構成を示すブロック図である。図２において、同期手段４は、マッチドフィルタ４１と、ピーク値差分検出手段４２と、積分演算手段４３と、タイミング再生手段４４と、位相補正量演算手段４５と、受信データ位相補正手段４６とを備えている。
【００５０】
同期手段４の各構成要素は、同期用データ精度制御信号ＳＰに従って、受信データ処理のビット幅を変化させるようになっている。また、同期手段４の各構成要素は、同期基準シンボルが入力されていない期間には、クロック制御信号ＣＣに従って、それぞれにおけるクロックを停止させるようになっている。
【００５１】
マッチドフィルタ４１は、Ｉ受信データＩＲと、Ｑ受信データＱＲとを入力とし、同期基準シンボルを検出するために、相関信号を求めてピーク値差分検出手段４２、積分演算手段４３、タイミング再生手段４４、及び位相補正量演算手段４５に出力する。
【００５２】
図３は、図２のマッチドフィルタ４１の構成図である。図３のマッチドフィルタ４１は、１６ビットのシフトレジスタ４１１と、シフトレジスタ４１１の各ビットをそれぞれ入力とする１６個の乗算器４１２と、加算器４１３とを備えている。
【００５３】
同期基準シンボルのサンプリングデータ数を１６データと仮定し、１シンボル期間を１周期とする。図３のシフトレジスタ４１１に左側から入力された受信データは、順次右にシフトされ、１周期分の信号が入力されると、フィルタの中間タップとしてのシフトレジスタ４１１の各ビットから１周期分の信号を同時に取り出せるようになる。シフトレジスタ４１１の各ビットは、対応する１６個の乗算器４１２に出力される。１６個の乗算器４１２のそれぞれには係数が設定されており、各乗算器４１２は、その係数と入力されたビットとの積を加算器４１３に出力する。
【００５４】
例えば、受信データから検出したい同期基準シンボルのパターンが“1011 0101 0110 0101”であるとすると、１６個の乗算器４１２には、右から順にこのパターンの各ビットの値を設定する。加算器４１３は、各乗算器４１２の出力を加算して、この検出したいパターンとシフトレジスタ４１１に格納された１６ビットのデータとの間の相関値を相関信号として出力する。このように、受信された信号と検出したいパターンとの相関値がリアルタイムで得られることになる。相関信号を観察すると、必ず相関値の鋭いピークが現れ、同期基準シンボルを検出することができる。このピークが現れるタイミングを利用して、タイミングの再生を行い、受信データに位相補正を行う。
【００５５】
図４は、図２のマッチドフィルタ４１が出力する相関信号の波形を示す説明図である。相関信号には、１シンボルに相当する期間毎に相関値の鋭いピークが必ず１箇所現れる。図４（ａ）は、伝送路歪がないとし、理想的な同期基準シンボルが受信された場合について示す図である。この場合は、きれいなピーク波形が得られる。図４（ｂ）は、伝送路歪が付加された同期基準シンボルが受信された場合について示す図である。この場合は、ピーク値以外のところにも伝送路歪に起因して生じる波形の山ができる。
【００５６】
図４に示すように、所定のスレッショルドと相関関数のピーク値以外の山の最大値（すなわち、２番目に大きい極大値）との差（伝送路歪余裕と称する）が小さいほど伝送路歪の量が大きく、この差が大きいほど伝送路歪の量が小さいことがわかる。ピーク値差分検出手段４２は、相関信号から図４のような伝送路歪余裕を検出し、第１の同期伝送路歪量検出信号Ｄ１として伝送路歪量検出手段１３に出力する。
【００５７】
図５は、図２の積分演算手段４３が有する積分回路の構成を示すブロック図である。図５の積分回路は、フリップフロップ４３１及び加算器４３２を各１６個有している。この積分回路は、相関信号のある時点までの１６サンプルの合計を積分値として出力することができる。各フリップフロップ４３１には、１サンプリングが行われる毎にクロック（図示せず）が入力され、右隣のフリップフロップ４３１に値が移動して行くようになっている。したがって、図５の積分回路は、相関信号についての１６サンプルの期間の積分値を、積分する期間を移動させながら出力することができる。
【００５８】
図６は、相関信号と図５の積分回路の出力との関係を示す説明図である。図６（ａ）は、伝送路歪がないとし、理想的な同期基準シンボルが受信された場合について示す図である。この場合、相関信号は１サンプル点のみで大きな値となるので、図５の積分回路は、一定の値を１６サンプルに相当する期間出力する。図６（ｂ）は、伝送路歪が付加した同期基準シンボルが受信された場合について示す図である。この場合、図５の積分回路が比較的大きな値を出力する期間は、１６サンプルに相当する期間よりも長い。
【００５９】
図６に示すように、図５の積分回路が比較的大きな値を出力する期間が長いほど伝送路歪の量が大きく、この期間が短いほど伝送路歪の量が小さいことがわかる。そこで、積分演算手段４３は、図５の積分回路の出力が所定のしきい値を越える期間の長さを求め、第２の同期伝送路歪量検出信号Ｄ２として伝送路歪量検出手段１３に出力する。
【００６０】
図２において、タイミング再生手段４４は、相関信号のピーク値を同期基準シンボルのタイミングとし、これに同期した再生タイミング信号ＴＳを受信制御手段１１に出力する。位相補正量演算手段４５は、相関信号のピーク値から位相誤差量を示す位相補正制御信号を求め、受信データ位相補正手段４６に出力する。受信データ位相補正手段４６は、位相補正制御信号に基づいてＩ受信データＩＲ及びＱ受信データＱＲの位相を補正し、位相補正後のＩ受信データＩＳ及びＱ受信データＱＳとしてフーリエ変換手段５に出力する。
【００６１】
図７は、図１の復調手段６の構成を示すブロック図である。図７において、復調手段６は、位相補正手段６１と、信号点座標判定手段６２と、信号点座標差分検出手段６３とを備えている。位相補正手段６１は、周波数軸上のＩ受信データＩＦ及びＱ受信データＱＦに位相補正を行い、得られた補正後のＩ受信データ及びＱ受信データを信号点座標判定手段６２に出力する。
【００６２】
図８は、信号点配置図（constellation diagram）上における１６ＱＡＭ方式の信号点配置及びエラーベクターを示す説明図である。図８において、記号●は理想的な信号点の座標を示し、記号○は補正後のＩ受信データ及びＱ受信データの信号点の座標の例を示す。図８の理想的な信号点（記号●）どうしの間には境界が設定されており、信号点座標判定手段６２は、理想的な信号点のうち、補正後のＩ受信データ及びＱ受信データの信号点（記号○）に最も近いものを判定し、その座標を復調後のＩ受信データＩＤ及びＱ受信データＱＤとしてビタビ復号手段７に出力する。
【００６３】
信号点座標差分検出手段６３は、図８のような複素平面において、位相補正手段６１が出力する補正後のＩ受信データ及びＱ受信データが示す座標と、信号点座標判定手段６２が出力する復調後のＩ受信データＩＤ及びＱ受信データＱＤが示す座標との差（エラーベクター）の大きさを、復調伝送路歪量検出信号ＤＤとして伝送路歪量検出手段１３に出力する。
【００６４】
ビタビ復号手段７は、復調後のＩ受信データＩＤ及びＱ受信データＱＤを所定の時間分だけ蓄積し、ビタビアルゴリズムを用いて最も送信された可能性の高い符号系列を推定し、復号ビットストリームを得る。これにより、伝送路において受信信号に伝送路歪が付加され、受信信号が劣化したために発生する誤りを訂正することができる。
【００６５】
ビタビアルゴリズムは、符号系列を効率的に推定するためのアルゴリズムとして知られている。ビタビアルゴリズムは、ある時刻に、各状態へ至るパス（状態の遷移を表す）の尤度（送信系列と似ている度合いを示す尺度）を計算し、その状態に至る最も確からしいパス（最尤パス）のみを次の時刻から考慮するようにし、送信符号系列を推定するアルゴリズムである。全てのパスについて尤度を計算することは行わないので、演算量を大幅に削減することができる。
【００６６】
図９は、ビタビアルゴリズムの説明図である。受信データを２ビットの並列データに変換した後、ビタビアルゴリズムを使用して復号処理を行う例について説明する。２ビットの符号を（０，０），（０，１），（１，０），（１，１）の４つの状態に対応させると、送信データを所定期間観察したとき、状態はこの４状態の間を遷移していく。１シンボル時間までの遅延波の影響を考慮することとし（ビタビアルゴリズムの伝搬路メモリ長Ｌが“１”の場合）、図９を参照して説明する。
【００６７】
時刻ｉにおける状態（０，０）のパスメトリック（この状態に至る確からしさ）を求める。まず、時刻（ｉ−１）における状態（０，０）のパスメトリックに、時刻（ｉ−１）における状態（０，０）から時刻ｉにおける状態（０，０）へのパスのブランチメトリックを加算し、この値をＡ１とする。次に、時刻（ｉ−１）における状態（０，１）のパスメトリックに、時刻（ｉ−１）における状態（０，１）から時刻ｉにおける状態（０，０）へのパスのブランチメトリックを加算し、この値をＡ２とする。
【００６８】
次に、時刻（ｉ−１）における状態（１，０）のパスメトリックに、時刻（ｉ−１）における状態（１，０）から時刻ｉにおける状態（０，０）へのパスのブランチメトリックを加算し、この値をＡ３とする。次に、時刻（ｉ−１）における状態（１，１）のパスメトリックに、時刻（ｉ−１）における状態（１，１）から時刻ｉにおける状態（０，０）へのパスのブランチメトリックを加算し、この値をＡ４とする。
【００６９】
以上で求めた、Ａ１，Ａ２，Ａ３及びＡ４を比較し、最も小さいものを選択して時刻ｉにおける状態（０，０）のパスメトリックとする。Ａ１，Ａ２，Ａ３及びＡ４のうち選択したものに対応したパスのみを残し、時刻（ｉ＋１）以降は、そのパスのみを考慮すれば良い。この残されたパスを「生き残りパス」と称し、これを生き残りパス情報として、記憶手段に格納しておく。このような処理を、時刻ｉにおける他の状態（０，１），（１，０），（１，１）について同様に行う。
【００７０】
受信データ保持量を、遅延波の影響が及ぶシンボル長と等しくすることとすると（これをＬとする）、時刻ｉから受信データ保持量Ｌに相当する時間だけ遡って、受信データ系列を用いて、時刻ｉにおける最尤パス（時刻ｉにおける生き残りパスのうち、時刻ｉにおけるパスメトリックが最小のパス）を決定する。最尤パスは、ブランチメトリック（受信データと、パスとの間の近似度）の値によって決定されていく。最終的には、誤り訂正された受信データを最尤パスから求めることができる。
【００７１】
ビタビ復号手段７は、時間を遡りながら、ブランチメトリックの値が最も小さいパス（最尤パス）と、ブランチメトリックの値が最尤パスの次に小さいパス（生き残りパス）との間でブランチメトリックの差を求め、その差が所定のしきい値よりも大きくなったとき、遡った時間を伝送路歪の量として検出することとする。遡った時間が少なければ少ないほど伝送路歪の量は少ないと判断する。ビタビ復号手段７は、遡った時間をビタビ復号伝送路歪量検出信号ＶＤとして出力する。
【００７２】
図１０は、図１の無線通信装置の動作を示すフローチャートである。図１０において、ステップＳ１１では、周波数変換手段１、Ａ／Ｄ変換手段２、直交検波手段３、同期手段４にはクロックを供給しておく。クロック制御手段１２は、フーリエ変換手段５、復調手段６、ビタビ復号手段７にクロックを停止するように指示するクロック制御信号ＣＣを出力する。
【００７３】
ステップＳ１２では、伝送路歪量検出手段１３は、最も高精度に受信データが処理できるように、受信データ処理のビット幅等を設定する。すなわち、伝送路歪量検出手段１３は、同期手段４、フーリエ変換手段５、復調手段６、及びビタビ復号手段７における受信データ処理のビット幅、並びにビタビ復号手段７における受信データ保持量を最大にするように指示するデータ精度制御信号ＰＣを出力する。
【００７４】
ステップＳ１３では、受信制御手段１１は、同期手段４が出力する再生タイミング信号ＴＳに基づいて、受信データを検出したか否か、すなわち、同期手段４に受信データが到達したか否かを判断する。検出した場合はステップＳ１４に進み、検出しない場合はこのステップを再び実行する。
【００７５】
ステップＳ１４では、同期手段４は、伝送路歪の量として、第１及び第２の同期伝送路歪量検出信号Ｄ１及びＤ２を求める。
【００７６】
ステップＳ１５では、処理精度を変更するルーチンを実行する。ここでは、伝送路歪量検出手段１３は、第１及び第２の同期伝送路歪量検出信号Ｄ１及びＤ２に基づいて、同期手段４における受信データ処理のビット幅を変更するように指示するデータ精度制御信号ＰＣを求めて出力する。
【００７７】
ステップＳ２１では、受信制御手段１１は、再生タイミング信号ＴＳに基づいて、フーリエ変換手段５に受信データが到達したか否かを判断し、クロック制御手段１２に通知する。到達している場合はステップＳ２２に進み、到達していない場合はこのステップを再び実行する。
【００７８】
ステップＳ２２では、クロック制御手段１２は、同期基準シンボルが入力されていない期間であるので、同期手段４におけるピーク値差分検出手段４２、積分演算手段４３、位相補正量演算手段４５のクロックは停止するように指示し、フーリエ変換手段５にはクロックを供給するように指示するクロック制御信号ＣＣを出力する。
【００７９】
ステップＳ２３では、受信制御手段１１は、再生タイミング信号ＴＳに基づいて、復調手段６に受信データが到達したか否かを判断し、クロック制御手段１２に通知する。到達している場合はステップＳ２４に進み、到達していない場合はこのステップを再び実行する。
【００８０】
ステップＳ２４では、クロック制御手段１２は、復調手段６にはクロックを供給するように指示するクロック制御信号ＣＣを出力する。
【００８１】
ステップＳ２５では、復調手段６は伝送路歪の量、すなわち、復調伝送路歪量検出信号ＤＤを求める。
【００８２】
ステップＳ２６では、処理精度を変更するルーチンを実行する。ここでは、伝送路歪量検出手段１３は、第１及び第２の同期伝送路歪量検出信号Ｄ１及びＤ２、並びに復調伝送路歪量検出信号ＤＤに基づいて、復調手段６における受信データ処理のビット幅を変更するように指示するデータ精度制御信号ＰＣを求めて出力する。
【００８３】
ステップＳ３１では、受信制御手段１１は、再生タイミング信号ＴＳに基づいて、ビタビ復号手段７に受信データが到達したか否かを判断し、クロック制御手段１２に通知する。到達している場合はステップＳ３２に進み、到達していない場合はこのステップを再び実行する。
【００８４】
ステップＳ３２では、クロック制御手段１２は、ビタビ復号手段７にクロックを供給するように指示するクロック制御信号ＣＣを出力する。
【００８５】
ステップＳ３３では、ビタビ復号手段７は伝送路歪の量、すなわち、ビタビ復号伝送路歪量検出信号ＶＤを求める。
【００８６】
ステップＳ３４では、処理精度を変更するルーチンを実行する。ここでは、伝送路歪量検出手段１３は、第１及び第２の同期伝送路歪量検出信号Ｄ１及びＤ２、復調伝送路歪量検出信号ＤＤ、並びにビタビ復号伝送路歪量検出信号ＶＤに基づいて、ビタビ復号手段７における受信データ処理のビット幅を変更するように、かつ、ビタビ復号手段７における受信データ保持量を変更するように指示するデータ精度制御信号ＰＣを求めて出力する。
【００８７】
ステップＳ４１では、受信制御手段１１は、パケットが終了したか否かを判断し、クロック制御手段１２に通知する。パケットが終了した場合はステップＳ４２に進み、パケットが終了していない場合はこのステップを再び実行する。
【００８８】
ステップＳ４２では、クロック制御手段１２は、同期手段４の全体にクロックを供給し、フーリエ変換手段５、復調手段６、及びビタビ復号手段７のクロックを停止するように指示するクロック制御信号ＣＣを出力する。そして、ステップＳ１２に戻る。
【００８９】
図１１は、処理精度を変更するルーチンのフローチャートである。図１１において、ステップＳ５１では、伝送路歪量検出手段１３は、テーブルを参照して、同期手段４、復調手段６、及びビタビ復号手段７が求めた伝送路歪の量の組み合わせに対するデータ精度制御信号ＰＣの値を求める。
【００９０】
ステップＳ５２では、処理精度、すなわち、受信データ処理のビット幅、及びビタビ復号手段７における受信データ保持量を変更するか否かを判断する。変更する場合はステップＳ５３に進み、変更しない場合はこのルーチンを終了する。
【００９１】
ステップＳ５３では、処理精度を変更する。すなわち、同期手段４、復調手段６、及びビタビ復号手段７は、データ精度制御信号ＰＣに応じて受信データ処理のビット幅を変更し、ビタビ復号手段７は、データ精度制御信号ＰＣに応じて受信データ保持量を変更する。そして、このルーチンを終了する。
【００９２】
このように、図１の無線通信装置は、伝送路歪の量に応じて、受信データ処理のビット幅と、ビタビ復号手段７における受信データ保持量とを制御することができる。また、同期手段４及び復調手段６は、伝送路歪の量を求めるとすぐに受信データ処理の際のビット幅が制御されるので、受信データ処理のビット幅を高速に適切なものに変更することができる。更に、受信データ処理を行っていない部分を停止させ、必要な部分のみを動作させるようにクロック制御を行うことができる。したがって、受信動作中においても消費電力の削減を図ることができる。
【００９３】
（第２の実施形態）
図１２は、変調方式毎に伝送路歪と誤り率との関係を示す特性図である。図１２のように、変調方式の違いによって許容できる伝送路歪の範囲に違いがある。例えば、ＢＰＳＫ、ＱＰＳＫ、１６ＱＡＭ、６４ＱＡＭの変調方式を比較すると、ＢＰＳＫ、ＱＰＳＫ、１６ＱＡＭ、６４ＱＡＭの順に伝送路歪に対する許容範囲が広い。第１の実施形態では、伝送路歪の量によって受信データ処理のビット幅等を制御する無線通信装置について説明したが、第２の実施形態では、変調方式によって受信データ処理のビット幅等を制御する無線通信装置について説明する。
【００９４】
図１３は、本発明の第２の実施形態に係る無線通信装置のブロック図である。
図１３の無線通信装置は、図１の無線通信装置において、伝送路歪量検出手段１３を変調方式検出手段１６で置き換え、ビタビ復号手段７及びクロック制御手段１２をビタビ復号手段２７及びクロック制御手段３２でそれぞれ置き換えたものである。その他の構成要素については、図１を参照して説明したものと同様なので、同一の参照番号を付してその説明を省略する。
【００９５】
ビタビ復号手段２７は、受信データのヘッダからサブキャリアの変調方式を検出し、変調方式情報信号ＭＴとして変調方式検出手段１６に出力する。変調方式検出手段１６は、変調方式情報信号ＭＴを入力とし、データ精度制御信号ＰＣを生成してデータ精度制御手段１４及びデータ保持量制御手段１５に出力する。また、変調方式検出手段１６は、変調方式をクロック制御手段３２に通知する。
【００９６】
変調方式検出手段１６の動作シーケンスについて説明する。変調方式検出手段１６は、受信動作開始時において、最も高精度に受信データが処理できるように、受信データ処理のビット幅等を設定する。すなわち、変調方式検出手段１６は、同期手段４、フーリエ変換手段５、復調手段６、及びビタビ復号手段２７における受信データ処理のビット幅、並びにビタビ復号手段２７における受信データ保持量を最大にするように指示するデータ精度制御信号ＰＣを出力する。
【００９７】
受信データ入力後、受信データがビタビ復号手段２７に達すると、変調方式検出手段１６は、ビタビ復号手段２７が出力する変調方式情報信号ＭＴに応じて、受信データ処理のビット幅と、ビタビ復号手段における受信データ保持量を逐次変更するように、データ精度制御信号ＰＣを出力する。これにより、各変調方式の許容できる伝送路歪に応じて受信データ処理のビット幅等の制御を行い、受信動作中の消費電力を削減することができる。
【００９８】
図１４は、図１３のビタビ復号手段２７における復調データ保持タイミングを示すタイミング図である。例えばＢＰＳＫと１６ＱＡＭとを比べると、１シンボル内のデータ量はＢＰＳＫの方が少ない。同一のクロックを用いた場合は、過去の受信データを保持するための、ビタビ復号手段２７が有する受信データ保持用メモリへの書き込み期間ＷＲは、ＢＰＳＫの場合の方が短い。
【００９９】
受信データ保持用メモリへの書き込みは、１シンボル期間内に終了すれば動作上問題ないので、サブキャリアの変調方式がＢＰＳＫの場合の受信データ保持用メモリへの書き込みクロックは、変調方式が１６ＱＡＭの場合の受信データ保持用メモリへの書き込みクロックに比べて周波数が低くてもよい。そこで、クロック制御手段３２は、変調方式に応じて、ビタビ復号手段２７のクロック周波数を変化させるように指示するクロック制御信号ＣＣを出力し、ビタビ復号手段２７の動作周波数を変化させる。変調方式がＢＰＳＫの場合に、変調方式が１６ＱＡＭの場合よりもビタビ復号手段２７の動作周波数が小さくなるようにすれば、受信動作中の消費電力を削減することができる。
【０１００】
このように、図１３の無線通信装置は、変調方式に応じて、受信データ処理のビット幅と、ビタビ復号手段２７における受信データ保持量とを制御することができる。また、サブキャリアの変調方式に応じて、クロック周波数を変化させるようにクロック制御を行うことができる。したがって、受信動作中においても消費電力の削減を図ることができる。
【０１０１】
【発明の効果】
以上のように、本発明の無線通信装置によると、伝送路歪の量やサブキャリアの変調方式に応じて、データを処理する際のビット幅の制御を行い、ビタビ復号手段における受信データ保持量を変化させる。このため、受信動作中においても受信性能を低下させることなく、消費電力の削減を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る無線通信装置のブロック図である。
【図２】図１の同期手段の構成を示すブロック図である。
【図３】図２のマッチドフィルタの構成図である。
【図４】図２のマッチドフィルタが出力する相関信号の波形を示す説明図である。
【図５】図２の積分演算手段が有する積分回路の構成を示すブロック図である。
【図６】相関信号と図５の積分回路の出力との関係を示す説明図である。
【図７】図１の復調手段の構成を示すブロック図である。
【図８】信号点配置図上における１６ＱＡＭ方式の信号点配置及びエラーベクターを示す説明図である。
【図９】ビタビアルゴリズムの説明図である。
【図１０】図１の無線通信装置の動作を示すフローチャートである。
【図１１】処理精度を変更するルーチンのフローチャートである。
【図１２】変調方式毎に伝送路歪と誤り率との関係を示す特性図である。
【図１３】本発明の第２の実施形態に係る無線通信装置のブロック図である。
【図１４】図１３のビタビ復号手段における復調データ保持タイミングを示すタイミング図である。
【図１５】従来のＯＦＤＭ信号受信装置のブロック図である。
【符号の説明】
１周波数変換手段
２Ａ／Ｄコンバータ
３直交検波手段
４同期手段
５フーリエ変換手段
６復調手段
７，２７ビタビ復号手段
１１受信制御手段
１２，３２クロック制御手段
１３伝送路歪量検出手段
１４データ精度制御手段
１５データ保持量制御手段
１６変調方式検出手段
４１マッチドフィルタ
４２ピーク値差分検出手段
４３積分演算手段[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a wireless communication apparatus that receives an orthogonal frequency multiplex signal.
[0002]
[Prior art]
In recent years, communication using orthogonal frequency division multiplexing (hereinafter referred to as OFDM) signals has attracted attention in digital audio broadcasting for mobile units, terrestrial digital television broadcasting, and the like. An OFDM signal is characterized by high frequency utilization efficiency, high-speed transmission of a large amount of data, and low characteristic deterioration due to reflected waves. In addition, since the signal waveform has a shape close to random noise, it is difficult to interfere with other services.
[0003]
FIG. 15 is a block diagram of a conventional OFDM signal receiving apparatus. This OFDM signal receiving apparatus is intended to reduce power consumption during a receiving operation. In FIG. 15, frequency conversion means 1 receives received data, performs frequency conversion processing, and outputs the received data after frequency conversion to A / D converter 2. The A / D converter 2 samples the input analog reception data, performs A / D conversion to obtain digital reception data, and outputs the digital reception data to the quadrature detection means 3. The quadrature detection unit 3 down-converts the digital reception data into the baseband band, separates the real part (I reception data) and the imaginary part (Q reception data) on the time axis, and outputs the result to the synchronization unit 84.
[0004]
The synchronization unit 84 performs timing recovery based on the I received data and the Q received data, and corrects the phase of the I received data and the Q received data. The synchronization unit 84 outputs the reproduction timing signal TS to the reception control unit 91 and the phase-corrected I reception data IS and Q reception data QS to the Fourier transform unit 85. The Fourier transform means 85 performs a Fourier transform on the phase-corrected I received data IS and Q received data QS, and converts each into I received data IF and Q received data QF on the frequency axis for each carrier wave. And output to the demodulating means 86.
[0005]
Based on the I reception data IF and Q reception data QF on the frequency axis, the demodulation means 86 determines the amplitude and phase on the complex plane for each carrier wave and converts them into complex data. The demodulated data is obtained with reference to the layout diagram and output to the Viterbi decoding means 87. Viterbi decoding means 87 performs error correction on the demodulated data and outputs a bit stream of received data.
[0006]
The reception control unit 91 generates a reception operation control signal RC based on the reproduction timing signal TS and outputs it to the clock control unit 92. The clock control unit 92 generates a clock control signal CC based on the reception operation control signal RC, and outputs the clock control signal CC to the Fourier transform unit 85, the demodulation unit 86, and the Viterbi decoding unit 87.
[0007]
As described above, the processing for receiving an OFDM signal requires a large amount of computation, and requires a large number of multipliers and adders and a memory that operates at high speed. For this reason, in an OFDM wireless communication apparatus, power consumption is particularly large during a reception operation.
[0008]
For this reason, even if the conventional OFDM signal receiving apparatus cannot detect the received data or can detect the received data, the reception power temporarily becomes smaller than the predetermined value before receiving the data for a predetermined length. In such a case, the reception control unit 91 detects such a state and causes the clock control unit 92 to stop the clock, thereby reducing power consumption.
[0009]
[Problems to be solved by the invention]
As described above, the conventional OFDM signal receiving apparatus has a problem that the power consumption during the reception operation is very large. Therefore, when the operation is not necessary, the clock is stopped to reduce the power consumption.
[0010]
However, the power consumption during the receiving operation has not been reduced. For this reason, in an OFDM wireless communication apparatus, it has been desired to reduce power consumption particularly during reception operation.
[0011]
An object of the present invention is to provide an OFDM wireless communication apparatus that reduces power consumption during reception without reducing reception performance.
[0012]
[Means for Solving the Problems]
In order to solve the above problems, the means of the invention of claim 1 is a radio communication apparatus that receives an orthogonal frequency division multiplex signal for transmitting information by a plurality of subcarriers,Synchronizing means for performing phase correction on the received data after quadrature detection, outputting the received data after phase correction obtained, and obtaining and outputting the amount of transmission line distortion based on the received data after quadrature detection; , Fourier transform means for Fourier-transforming the received data after phase correction and outputting the received data on the frequency axis, and demodulated received data obtained by demodulating the received data on the frequency axis And a demodulating means for obtaining and outputting a transmission path distortion amount based on the received data on the frequency axis and the demodulated received data, and decoding the demodulated received data Decoding means for outputting a bit stream and obtaining and outputting the amount of transmission path distortion based on the demodulated received data; and data accuracy based on the amount of transmission path distortion output by the synchronization means A transmission path distortion amount detection means for generating and outputting a control signal; and the synchronization means, the Fourier transform means, the demodulation means, and the so as to change the bit width of received data processing in accordance with the data accuracy control signal Data accuracy control means for controlling the decoding means.
[0013]
According to the first aspect of the present invention, it is possible to prevent the processing accuracy for received data from becoming higher than necessary. Since the number of bits whose signal level changes can be reduced, power consumption can be reduced in the process for obtaining a decoded bit stream.
[0014]
According to a second aspect of the present invention, there is provided a wireless communication apparatus for receiving an orthogonal frequency division multiplexed signal for transmitting information using a plurality of subcarriers, wherein the phase obtained by performing phase correction on received data after orthogonal detection Synchronizing means for outputting the reception data after correction and obtaining and outputting the amount of transmission path distortion based on the reception data after the quadrature detection, and the frequency obtained by Fourier transforming the reception data after the phase correction Fourier transform means for outputting the reception data on the axis, and demodulating the reception data on the frequency axis, outputting the demodulated reception data obtained, and receiving data on the frequency axis and the demodulated Demodulating means for obtaining and outputting the amount of transmission path distortion based on the received data, and decoding the received data after demodulation using a Viterbi algorithm and outputting the obtained decoded bit stream And Viterbi decoding means for obtaining and outputting a transmission path distortion amount based on the demodulated received data, and among the transmission path distortion amounts output by the synchronization means, the demodulation means, and the Viterbi decoding means Based on at least one of the above, a transmission line distortion amount detection unit that generates and outputs a data accuracy control signal, and the synchronization unit so as to change the bit width of received data processing according to the data accuracy control signal, Data accuracy control means for controlling the Fourier transform means, the demodulation means and the Viterbi decoding means, and a data holding amount for controlling the Viterbi decoding means so as to change the received data holding amount in accordance with the data accuracy control signal And a control means.
[0015]
According to the invention of claim 2, the bit width of the received data processing can be changed according to the amount of transmission path distortion, and the received data holding amount in the Viterbi decoding means can be changed. Since the number of bits whose signal level changes can be reduced and the amount of calculation in Viterbi decoding can be reduced, power consumption can be reduced.
[0016]
According to a third aspect of the present invention, in the wireless communication apparatus according to the second aspect, the synchronization means uses a correlation value between the reception data after the quadrature detection and a pattern of a predetermined synchronization reference symbol as a correlation function. A matched filter to be obtained; and a peak value difference detecting means for obtaining and outputting the amount of the transmission path distortion from a difference between a second largest maximum value of the correlation function and a predetermined value in a period corresponding to one symbol period. .
[0017]
According to a fourth aspect of the present invention, in the wireless communication apparatus according to the third aspect, the synchronization unit stops the clock of the peak value difference detection unit during a period when the synchronization reference symbol is not input.
[0018]
According to a fifth aspect of the present invention, in the wireless communication apparatus according to the second aspect, the synchronization means uses a correlation value between the received data after the quadrature detection and a pattern of a predetermined synchronization reference symbol as a correlation function. The matched filter to be obtained and the integral value of the correlation function in a period corresponding to one symbol period are sequentially obtained while moving the integral period, and the integral period is moved from the moving range of the integral period so as to be equal to or greater than a predetermined value. Integrating calculation means for obtaining and outputting the amount of transmission path distortion.
[0019]
According to a sixth aspect of the present invention, in the wireless communication apparatus according to the fifth aspect, the synchronization unit stops the clock of the integration calculation unit during a period in which the synchronization reference symbol is not input.
[0020]
According to a seventh aspect of the present invention, in the radio communication apparatus according to the second aspect, the demodulating means includes an actual signal point and an ideal signal point on a signal point arrangement diagram representing the phase and amplitude of each subcarrier. Is output as the transmission path distortion amount.
[0021]
Also, in the invention according to claim 8, in the wireless communication device according to claim 2, the Viterbi decoding means determines that a difference between a branch metric of the maximum likelihood path and a branch metric other than the maximum likelihood path is a predetermined value. The length of the received data holding period that is equal to or greater than the threshold value is obtained and output as the amount of transmission path distortion.
[0022]
The invention according to claim 9 is the wireless communication apparatus according to claim 2, wherein when the reception data after the quadrature detection is input, the synchronization means obtains the amount of transmission path distortion based on the data. In response to this, the demodulating means changes the bit width of the received data processing in the synchronizing means, and the demodulating means, when the received data output from the Fourier transform means is input, the transmission path distortion based on the data. And the bit width of received data processing in the demodulating means is changed in accordance with the amount of transmission path distortion obtained by the synchronizing means, and the Viterbi decoding means includes the demodulating means When received data to be output is input, the amount of transmission path distortion is obtained based on the data, and the Viterbi decoding means is determined according to the amount of transmission path distortion obtained by the synchronization means and the demodulation means And the bit width of the definitive reception data processing, thereby changing the reception data holding amount.
[0023]
Further, in the invention according to claim 10, in the wireless communication device according to claim 2, the transmission path distortion amount detection means includes a plurality of registers, and the synchronization means, the demodulation means, And the value of the data accuracy control signal is stored in each of the ones corresponding to the combinations of transmission path distortion amounts obtained by the Viterbi decoding means.
[0024]
The invention of claim 11 is a wireless communication apparatus for receiving an orthogonal frequency division multiplexed signal for transmitting information by a plurality of subcarriers, and performing phase correction on received data after orthogonal detection, and obtaining the phase Synchronizing means for outputting the received data after correction, Fourier transform means for outputting the received data on the frequency axis obtained by Fourier transforming the received data after phase correction, and demodulating the received data on the frequency axis And demodulating means for outputting the received data after demodulation, decoding the received data after demodulation using a Viterbi algorithm, outputting the obtained decoded bit stream, and modulating the subcarrier Viterbi decoding means for detecting and outputting a scheme, and the synchronizing means, the former so as to change the bit width of received data processing in accordance with the modulation scheme of the subcarrier. Data accuracy control means for controlling Fourier transform means, demodulation means and Viterbi decoding means, and data holding amount for controlling Viterbi decoding means so as to change the received data holding amount in accordance with the modulation scheme of the subcarrier And a control means.
[0025]
According to the eleventh aspect of the present invention, it is possible to change the reception data processing amount in the Viterbi decoding unit by changing the bit width of the reception data processing according to the subcarrier modulation method. Since the number of bits whose signal level changes can be reduced and the amount of calculation in Viterbi decoding can be reduced, power consumption can be reduced.
[0026]
According to a twelfth aspect of the present invention, in the radio communication apparatus according to the eleventh aspect, the Viterbi decoding means changes an operating frequency according to a modulation scheme of the subcarrier.
[0027]
The invention according to claim 13 is the wireless communication apparatus according to claim 2 or 11, wherein the bit width of the received data processing is changed by fixing a value of a predetermined bit of the received data to zero. And
[0028]
The invention according to claim 14 is the wireless communication device according to claim 2 or 11, wherein the bit width of the received data processing is increased by stopping the clock to the circuit for processing a part of the bits of the data. It is characterized by changing.
[0029]
In this specification, the processing accuracy indicates the bit width of received data processing or the received data holding amount used for decoding.
[0030]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0031]
(First embodiment)
FIG. 1 is a block diagram of a wireless communication apparatus according to the first embodiment of the present invention. 1 includes a frequency conversion means 1, an A / D converter 2, an orthogonal detection means 3, a synchronization means 4, a Fourier transform means 5, a demodulation means 6, and a Viterbi decoding means 7. A reception control unit 11, a clock control unit 12, a transmission path distortion amount detection unit 13, a data accuracy control unit 14, and a data retention amount control unit 15. A clock is input to each of these components.
[0032]
In FIG. 1, frequency conversion means 1 performs frequency conversion on a received signal received via a transmission path, shifts the frequency, and outputs the obtained signal to A / D converter 2. At this time, the received signal is converted into an intermediate frequency received signal. The A / D converter 2 performs sampling and A / D conversion on the reception signal whose frequency has been converted, and outputs the obtained digitized reception data to the quadrature detection means 3. Hereinafter, as an example, it is assumed that the A / D converter 2 performs sampling at 16 points per symbol. The quadrature detection means 3 performs quadrature detection on the digitized reception data and separates it into a real part (I reception data IR) and an imaginary part (Q reception data QR) on the time axis down-converted to the baseband band. And output to the synchronization means 4.
[0033]
The synchronization unit 4 detects the synchronization reference symbol added to the received data and reproduces the timing so that the transmission side device and the reception side device are synchronized. The synchronization means 4 reproduces the timing of the synchronization reference symbol from the reception data after quadrature detection separated into the I reception data IR and the Q reception data QR, and sends the obtained reproduction timing signal TS to the reception control means 11. Output. Further, the synchronization unit 4 performs phase correction on the I reception data IR and the Q reception data QR, and outputs them to the Fourier transform unit 5 as the I reception data IS and the Q reception data QS after the phase correction. Further, the synchronization unit 4 obtains the first and second synchronous transmission line distortion detection signals D1 and D2 as the transmission line distortion amount, and outputs them to the transmission line distortion detection unit 13.
[0034]
The Fourier transform means 5 Fourier-transforms the I-received data IS and Q-received data QS (OFDM symbols on the time axis) after phase correction synchronized with the synchronization reference symbol, and converts them into data on the frequency axis. Thereby, the OFDM symbol is separated for each subcarrier, and the phase and amplitude information of each subcarrier can be obtained. Hereinafter, as an example, each subcarrier will be described as being modulated by 16QAM. The Fourier transform means 5 outputs the obtained I reception data IF and Q reception data QF on the frequency axis to the demodulation means 6.
[0035]
When there is transmission path distortion, each subcarrier of the OFDM signal undergoes phase rotation, so that the phase deviates from the phase at the time of transmission. Since the phase of each subcarrier is responsible for information transmission, transmission data is erroneously reproduced if the phase is shifted. Even when there is a frequency shift or a time shift between the transmitting and receiving apparatuses, it is necessary to correct the phase error of each subcarrier and demodulate the OFDM symbol.
[0036]
The demodulating means 6 estimates the phase rotation error in the OFDM symbol, compensates for the phase error of each subcarrier, and obtains the phase and amplitude of each subcarrier. That is, after the synchronization unit 4 achieves some synchronization based on the synchronization reference symbol, the demodulation unit 6 performs phase compensation so as to eliminate the phase shift that the synchronization unit 4 could not remove, and further improves the demodulation accuracy. I am letting.
[0037]
The demodulator 6 demodulates the I reception data IF and the Q reception data QF on the frequency axis. That is, the I reception data IF and the Q reception data QF are converted into complex data (demodulated I reception data ID and Q reception data QD) corresponding to the amplitude and phase for each subcarrier, and the Viterbi decoding means 7 Output. Further, the demodulating means 6 generates a demodulated transmission path distortion amount detection signal DD as a transmission path distortion amount based on the I reception data IF and Q reception data QF and the demodulated I reception data ID and Q reception data QD. Obtained and output to the transmission path distortion amount detection means 13.
[0038]
The Viterbi decoding means 7 decodes the demodulated I received data ID and Q received data QD while performing error correction using the Viterbi algorithm, and obtains and outputs a decoded bit stream. Further, a Viterbi decoded transmission line distortion amount detection signal VD is obtained as the transmission line distortion amount, and is output to the transmission line distortion amount detection means 13.
[0039]
Based on the reproduction timing signal TS, the reception control means 11 grasps which of the functional blocks such as the synchronization means 4, the Fourier transform means 5, the demodulation means 6, the Viterbi decoding means 7 is processing data. ing. This is because it is possible to know how far the received data has reached by the number of clock cycles after the reproduction timing signal TS is input. The reception control means 11 does not process data, generates a reception operation control signal RC indicating a functional block whose clock should be stopped, and outputs it to the clock control means 12.
[0040]
The clock control means 12 generates a clock control signal CC instructing to stop the clock of the functional block indicated by the reception operation control signal RC, and synchronizes means 4, Fourier transform means 5, demodulation means 6 and Viterbi decoding. Output to means 7.
[0041]
The transmission path distortion amount detecting means 13 receives the first and second synchronous transmission path distortion detection signals D1, D2, the demodulated transmission path distortion detection signal DD, and the Viterbi decoded transmission path distortion detection signal VD. A data accuracy control signal PC for controlling the bit width of data processing and the received data holding amount is generated and output to the data accuracy control means 14 and the data holding amount control means 15.
[0042]
The transmission path distortion amount detection means 13 includes a first synchronous transmission path distortion detection signal D1, a second synchronous transmission path distortion detection signal D2, a demodulated transmission path distortion detection signal DD, and a Viterbi decoding transmission path distortion detection. The table includes values of the data accuracy control signal PC for combinations of the signal VD values. For example, the transmission path distortion amount detection means 13 includes a plurality of registers, and stores the value of the data accuracy control signal PC in each of those corresponding to the combination of these signal values. The transmission path distortion amount detection means 13 outputs a data accuracy control signal PC instructing to increase the bit width of received data processing and the received data holding amount as the transmission path distortion amount indicated by the input detection signal increases. To do.
[0043]
The data accuracy control means 14 is based on the data accuracy control signal PC, the synchronization data accuracy control signal SP, the Fourier transform data accuracy control signal FP, the demodulation data accuracy control signal DP, and the Viterbi decoding data accuracy control signal VP. Is output to each of the synchronizing means 4, the Fourier transform means 5, the demodulating means 6, and the Viterbi decoding means 7.
[0044]
The data accuracy control means 14 includes a synchronization data accuracy control signal SP, a Fourier transform data accuracy control signal FP, a demodulation data accuracy control signal DP, and a Viterbi decoding data accuracy control signal VP for the value of the data accuracy control signal PC. It has values as a table. For example, the data accuracy control means 14 includes a plurality of registers, and each of the four registers corresponding to each value of the data accuracy control signal PC includes a synchronization data accuracy control signal SP, a Fourier transform data accuracy control signal FP, and a demodulation. The data precision control signal DP and the Viterbi decoding data precision control signal VP are stored.
[0045]
The data holding amount control means 15 generates a data holding amount control signal DA based on the data accuracy control signal PC and outputs it to the Viterbi decoding means 7. The data retention amount control means 15 has a value of the data retention amount control signal DA with respect to the value of the data accuracy control signal PC as a table. For example, the data holding amount control means 15 includes a plurality of registers, and stores the value of the data holding amount control signal DA in each register corresponding to each value of the data accuracy control signal PC.
[0046]
Since the transmission path distortion amount detection means 13, the data accuracy control means 14, and the data retention amount control means 15 have a table, if the table is changed, the bit width of the reception data processing and the reception data retention amount will be reduced. Different controls. The transmission path distortion amount detection means 13, the data accuracy control means 14, and the data retention amount control means 15 may store a table in a memory or the like instead of a register, or input signals without using a table. A predetermined calculation may be performed on the value to obtain a signal to be output.
[0047]
The synchronization means 4 controls the bit width of the received data processing, that is, the bit width when performing the above arithmetic processing on the input received data in accordance with the synchronization data accuracy control signal SP. Similarly, the Fourier transform unit 5, the demodulator unit 6, and the Viterbi decoding unit 7 are also input to the Fourier transform data accuracy control signal FP, the demodulation data accuracy control signal DP, and the Viterbi decoding data accuracy control signal VP, respectively. Accordingly, the bit width of the received data processing is changed. The Viterbi decoding unit 7 controls the received data holding amount according to the data holding amount control signal DA. The received data holding amount is the number of received data used when obtaining the maximum likelihood path.
[0048]
In order to control the bit width of the received data processing, for example, some bits of the data are fixed to “0”. According to this, the bit width can be controlled at high speed. Further, the clock to the circuit for processing some bits of data may be stopped. According to this, it is possible to further reduce power consumption.
[0049]
FIG. 2 is a block diagram showing the configuration of the synchronization means 4 of FIG. In FIG. 2, the synchronization means 4 includes a matched filter 41, a peak value difference detection means 42, an integration calculation means 43, a timing reproduction means 44, a phase correction amount calculation means 45, and a received data phase correction means 46. I have.
[0050]
Each component of the synchronization means 4 changes the bit width of the received data processing in accordance with the synchronization data accuracy control signal SP. Each component of the synchronization means 4 is configured to stop the clock in accordance with the clock control signal CC during a period when the synchronization reference symbol is not input.
[0051]
The matched filter 41 receives the I reception data IR and the Q reception data QR, and obtains a correlation signal to detect a synchronization reference symbol and obtains a peak value difference detection means 42, an integration calculation means 43, and a timing reproduction means 44. And the phase correction amount calculation means 45.
[0052]
FIG. 3 is a configuration diagram of the matched filter 41 of FIG. The matched filter 41 in FIG. 3 includes a 16-bit shift register 411, 16 multipliers 412 that receive each bit of the shift register 411, and an adder 413.
[0053]
Assume that the number of sampling data of the synchronization reference symbol is 16 data, and one symbol period is one cycle. The received data input from the left side to the shift register 411 in FIG. 3 is sequentially shifted to the right, and when a signal for one period is input, one period from each bit of the shift register 411 as an intermediate tap of the filter. Signals can be extracted simultaneously. Each bit of the shift register 411 is output to the corresponding 16 multipliers 412. A coefficient is set for each of the 16 multipliers 412, and each multiplier 412 outputs the product of the coefficient and the input bit to the adder 413.
[0054]
For example, if the synchronization reference symbol pattern to be detected from the received data is “1011 0101 0110 0101”, the 16 multipliers 412 are set with the value of each bit of this pattern in order from the right. The adder 413 adds the outputs of the multipliers 412 and outputs a correlation value between the pattern to be detected and 16-bit data stored in the shift register 411 as a correlation signal. Thus, the correlation value between the received signal and the pattern to be detected is obtained in real time. When the correlation signal is observed, a sharp peak of the correlation value always appears, and the synchronization reference symbol can be detected. The timing is reproduced using the timing at which this peak appears, and the phase of the received data is corrected.
[0055]
FIG. 4 is an explanatory diagram showing the waveform of the correlation signal output from the matched filter 41 of FIG. In the correlation signal, one sharp peak of the correlation value always appears every period corresponding to one symbol. FIG. 4A is a diagram illustrating a case where an ideal synchronization reference symbol is received assuming that there is no transmission path distortion. In this case, a clean peak waveform can be obtained. FIG. 4B is a diagram illustrating a case where a synchronization reference symbol to which transmission path distortion is added is received. In this case, a peak of a waveform caused by transmission path distortion is generated in places other than the peak value.
[0056]
As shown in FIG. 4, the smaller the difference (referred to as transmission line distortion margin) between the predetermined threshold and the maximum value of the peak other than the peak value of the correlation function (that is, the second largest local maximum value), the smaller the transmission line distortion. It can be seen that the amount of transmission line distortion is smaller as the amount is larger and the difference is larger. The peak value difference detection means 42 detects a transmission path distortion margin as shown in FIG. 4 from the correlation signal and outputs it to the transmission path distortion amount detection means 13 as a first synchronous transmission path distortion detection signal D1.
[0057]
FIG. 5 is a block diagram showing a configuration of an integration circuit included in the integration calculation means 43 of FIG. The integrating circuit in FIG. 5 has 16 flip-flops 431 and 16 adders 432 each. This integration circuit can output a total of 16 samples up to a certain point of the correlation signal as an integration value. Each flip-flop 431 receives a clock (not shown) every time one sampling is performed, and the value moves to the flip-flop 431 adjacent to the right. Therefore, the integration circuit of FIG. 5 can output the integration value of the 16-sample period for the correlation signal while moving the integration period.
[0058]
FIG. 6 is an explanatory diagram showing the relationship between the correlation signal and the output of the integrating circuit of FIG. FIG. 6A is a diagram illustrating a case where an ideal synchronization reference symbol is received assuming that there is no transmission path distortion. In this case, since the correlation signal has a large value only at one sample point, the integration circuit in FIG. 5 outputs a constant value for a period corresponding to 16 samples. FIG. 6B is a diagram illustrating a case where a synchronization reference symbol to which transmission path distortion is added is received. In this case, the period during which the integrating circuit of FIG. 5 outputs a relatively large value is longer than the period corresponding to 16 samples.
[0059]
As shown in FIG. 6, it can be seen that the longer the period in which the integrating circuit of FIG. 5 outputs a relatively large value, the larger the amount of transmission line distortion, and the shorter the period, the smaller the amount of transmission line distortion. Therefore, the integration calculation means 43 obtains the length of the period during which the output of the integration circuit in FIG. 5 exceeds a predetermined threshold value, and sends it to the transmission path distortion amount detection means 13 as the second synchronous transmission path distortion detection signal D2. Output.
[0060]
In FIG. 2, the timing reproduction means 44 uses the peak value of the correlation signal as the timing of the synchronization reference symbol, and outputs a reproduction timing signal TS synchronized with this to the reception control means 11. The phase correction amount calculation unit 45 obtains a phase correction control signal indicating the phase error amount from the peak value of the correlation signal and outputs it to the reception data phase correction unit 46. The reception data phase correction means 46 corrects the phases of the I reception data IR and the Q reception data QR based on the phase correction control signal, and outputs them to the Fourier transform means 5 as the I reception data IS and the Q reception data QS after the phase correction. To do.
[0061]
FIG. 7 is a block diagram showing a configuration of the demodulating means 6 of FIG. In FIG. 7, the demodulating unit 6 includes a phase correcting unit 61, a signal point coordinate determining unit 62, and a signal point coordinate difference detecting unit 63. The phase correction unit 61 performs phase correction on the I reception data IF and the Q reception data QF on the frequency axis, and outputs the obtained corrected I reception data and Q reception data to the signal point coordinate determination unit 62.
[0062]
FIG. 8 is an explanatory diagram showing a 16QAM signal point arrangement and an error vector on a signal point arrangement diagram (constellation diagram). In FIG. 8, symbol ● indicates the coordinates of ideal signal points, and symbol O indicates an example of the coordinates of signal points of the corrected I reception data and Q reception data. A boundary is set between the ideal signal points (symbols ●) in FIG. 8, and the signal point coordinate determination means 62 has corrected I reception data and Q reception data among the ideal signal points. Is determined to be the closest to the signal point (symbol ◯), and the coordinates are output to the Viterbi decoding means 7 as the I received data ID and Q received data QD after demodulation.
[0063]
The signal point coordinate difference detection means 63 is a demodulator output from the signal point coordinate determination means 62 and the coordinates indicated by the corrected I reception data and Q reception data output from the phase correction means 61 in the complex plane as shown in FIG. The magnitude of the difference (error vector) from the coordinates indicated by the subsequent I received data ID and Q received data QD is output to the transmission path distortion detection means 13 as a demodulated transmission path distortion detection signal DD.
[0064]
Viterbi decoding means 7 accumulates the demodulated I received data ID and Q received data QD for a predetermined time, estimates the most likely transmitted code sequence using the Viterbi algorithm, obtain. As a result, transmission path distortion is added to the received signal in the transmission path, and an error caused by the deterioration of the received signal can be corrected.
[0065]
The Viterbi algorithm is known as an algorithm for efficiently estimating a code sequence. The Viterbi algorithm calculates the likelihood (a measure indicating the degree of similarity to the transmission sequence) of a path (representing state transition) to each state at a certain time, and the most probable path (maximum likelihood) to that state. This is an algorithm for estimating a transmission code sequence by considering only (path) from the next time. Since the likelihood is not calculated for all the paths, the amount of calculation can be greatly reduced.
[0066]
FIG. 9 is an explanatory diagram of the Viterbi algorithm. An example will be described in which received data is converted into 2-bit parallel data, and then decoding processing is performed using a Viterbi algorithm. When the 2-bit code is associated with four states (0, 0), (0, 1), (1, 0), (1, 1), the state is 4 when the transmission data is observed for a predetermined period. Transition between states. The influence of a delayed wave up to one symbol time is considered (when the propagation path memory length L of the Viterbi algorithm is “1”), and will be described with reference to FIG.
[0067]
The path metric of the state (0, 0) at time i (the probability of reaching this state) is obtained. First, the branch metric of the path from the state (0, 0) at the time (i-1) to the state (0, 0) at the time i is added to the path metric of the state (0, 0) at the time (i-1). Add this value to A1. Next, the path metric of the state (0, 1) at time (i-1) is changed to the branch metric of the path from the state (0, 1) at time (i-1) to the state (0, 0) at time i. And add this value to A2.
[0068]
Next, the path metric of the state (1, 0) at the time (i-1) is changed to the branch metric of the path from the state (1, 0) at the time (i-1) to the state (0, 0) at the time i. And add this value to A3. Next, the path metric of the state (1, 1) at time (i-1) is changed to the branch metric of the path from the state (1, 1) at time (i-1) to the state (0, 0) at time i. And this value is set to A4.
[0069]
A1, A2, A3, and A4 obtained above are compared, and the smallest one is selected as the path metric of the state (0, 0) at time i. Only the path corresponding to the selected one of A1, A2, A3, and A4 is left, and only the path after time (i + 1) should be considered. This remaining path is referred to as a “surviving path” and is stored in the storage means as surviving path information. Such processing is similarly performed for the other states (0, 1), (1, 0), and (1, 1) at time i.
[0070]
If the received data retention amount is made equal to the symbol length affected by the delayed wave (L is assumed to be this), the received data sequence is traced back from the time i by a time corresponding to the received data retention amount L. The maximum likelihood path at time i (the path with the smallest path metric at time i among the surviving paths at time i) is determined. The maximum likelihood path is determined by the value of the branch metric (the degree of approximation between the received data and the path). Finally, the error-corrected received data can be obtained from the maximum likelihood path.
[0071]
The Viterbi decoding means 7 traces the branch metric between the path having the smallest branch metric value (maximum likelihood path) and the path having the branch metric value next to the maximum likelihood path (survival path) while going back in time. The difference is obtained, and when the difference becomes larger than a predetermined threshold, the retroactive time is detected as the amount of transmission path distortion. It is determined that the amount of transmission path distortion is smaller as the retroactive time is smaller. The Viterbi decoding means 7 outputs the retroactive time as the Viterbi decoding transmission path distortion amount detection signal VD.
[0072]
FIG. 10 is a flowchart showing the operation of the wireless communication apparatus of FIG. In FIG. 10, in step S11, a clock is supplied to the frequency conversion means 1, the A / D conversion means 2, the quadrature detection means 3, and the synchronization means 4. The clock control means 12 outputs a clock control signal CC that instructs the Fourier transform means 5, the demodulation means 6, and the Viterbi decoding means 7 to stop the clock.
[0073]
In step S12, the transmission path distortion amount detection means 13 sets the bit width and the like of the received data processing so that the received data can be processed with the highest accuracy. That is, the transmission path distortion amount detection means 13 maximizes the received data processing bit width in the synchronization means 4, the Fourier transform means 5, the demodulation means 6, and the Viterbi decoding means 7, and the received data holding amount in the Viterbi decoding means 7. A data accuracy control signal PC instructing to do so is output.
[0074]
In step S13, the reception control means 11 determines whether or not the received data has been detected based on the reproduction timing signal TS output from the synchronization means 4, that is, whether or not the reception data has reached the synchronization means 4. . When it detects, it progresses to step S14, and when not detecting, this step is performed again.
[0075]
In step S14, the synchronization means 4 obtains first and second synchronous transmission line distortion amount detection signals D1 and D2 as transmission line distortion amounts.
[0076]
In step S15, a routine for changing the processing accuracy is executed. Here, the transmission path distortion amount detection means 13 instructs to change the bit width of the reception data processing in the synchronization means 4 based on the first and second synchronous transmission path distortion detection signals D1 and D2. An accuracy control signal PC is obtained and output.
[0077]
In step S21, the reception control means 11 determines whether or not the received data has reached the Fourier transform means 5 based on the reproduction timing signal TS, and notifies the clock control means 12 of it. If it has reached, the process proceeds to step S22, and if not, this step is executed again.
[0078]
In step S22, since the clock control means 12 is a period during which no synchronization reference symbol is input, the clocks of the peak value difference detection means 42, the integration calculation means 43, and the phase correction amount calculation means 45 in the synchronization means 4 are stopped. And outputs a clock control signal CC that instructs the Fourier transform means 5 to supply a clock.
[0079]
In step S23, the reception control means 11 determines whether or not the received data has arrived at the demodulation means 6 based on the reproduction timing signal TS, and notifies the clock control means 12 of it. If it has reached, the process proceeds to step S24, and if not, this step is executed again.
[0080]
In step S24, the clock control means 12 outputs a clock control signal CC that instructs the demodulation means 6 to supply a clock.
[0081]
In step S25, the demodulator 6 obtains the amount of transmission path distortion, that is, the demodulation transmission path distortion detection signal DD.
[0082]
In step S26, a routine for changing the processing accuracy is executed. Here, the transmission path distortion amount detection means 13 performs reception data processing in the demodulation means 6 based on the first and second synchronous transmission path distortion detection signals D1 and D2 and the demodulation transmission path distortion detection signal DD. A data accuracy control signal PC instructing to change the bit width is obtained and output.
[0083]
In step S31, the reception control means 11 determines whether or not the received data has reached the Viterbi decoding means 7 based on the reproduction timing signal TS, and notifies the clock control means 12 of it. If it has reached, the process proceeds to step S32. If it has not reached, this step is executed again.
[0084]
In step S32, the clock control means 12 outputs a clock control signal CC that instructs the Viterbi decoding means 7 to supply a clock.
[0085]
In step S33, the Viterbi decoding means 7 obtains the amount of transmission path distortion, that is, the Viterbi decoding transmission path distortion detection signal VD.
[0086]
In step S34, a routine for changing the processing accuracy is executed. Here, the transmission path distortion amount detection means 13 is based on the first and second synchronous transmission path distortion detection signals D1 and D2, the demodulated transmission path distortion detection signal DD, and the Viterbi decoding transmission path distortion detection signal VD. Thus, the data accuracy control signal PC instructing to change the bit width of the reception data processing in the Viterbi decoding unit 7 and to change the reception data holding amount in the Viterbi decoding unit 7 is obtained and output.
[0087]
In step S41, the reception control unit 11 determines whether or not the packet has ended, and notifies the clock control unit 12 of it. If the packet ends, the process proceeds to step S42, and if the packet does not end, this step is executed again.
[0088]
In step S42, the clock control means 12 supplies a clock to the entire synchronization means 4, and outputs a clock control signal CC instructing to stop the clocks of the Fourier transform means 5, the demodulation means 6, and the Viterbi decoding means 7. To do. Then, the process returns to step S12.
[0089]
FIG. 11 is a flowchart of a routine for changing the processing accuracy. In FIG. 11, in step S51, the transmission path distortion amount detection means 13 refers to the table and controls data accuracy for the combination of transmission path distortion amounts obtained by the synchronization means 4, the demodulation means 6, and the Viterbi decoding means 7. The value of the signal PC is obtained.
[0090]
In step S52, it is determined whether or not to change the processing accuracy, that is, the bit width of the received data processing and the received data holding amount in the Viterbi decoding means 7. If it is to be changed, the process proceeds to step S53. If not to be changed, this routine is ended.
[0091]
In step S53, the processing accuracy is changed. That is, the synchronization unit 4, the demodulation unit 6, and the Viterbi decoding unit 7 change the bit width of the received data processing according to the data accuracy control signal PC, and the Viterbi decoding unit 7 receives the data accuracy control signal PC. Change the data retention amount. Then, this routine ends.
[0092]
1 can control the bit width of the received data processing and the received data holding amount in the Viterbi decoding means 7 according to the amount of transmission path distortion. In addition, since the synchronization unit 4 and the demodulation unit 6 control the bit width at the time of reception data processing as soon as the amount of transmission path distortion is obtained, the bit width of reception data processing is changed to an appropriate one at high speed. be able to. Furthermore, it is possible to perform clock control so as to stop a portion where reception data processing is not performed and operate only a necessary portion. Therefore, power consumption can be reduced even during the reception operation.
[0093]
(Second Embodiment)
FIG. 12 is a characteristic diagram showing the relationship between transmission path distortion and error rate for each modulation method. As shown in FIG. 12, there is a difference in the allowable range of transmission line distortion depending on the modulation method. For example, when BPSK, QPSK, 16QAM, and 64QAM modulation schemes are compared, the allowable range for transmission path distortion is wide in the order of BPSK, QPSK, 16QAM, and 64QAM. In the first embodiment, the wireless communication apparatus that controls the bit width of received data processing or the like according to the amount of transmission path distortion has been described. In the second embodiment, the bit width or the like of received data processing is controlled by the modulation method. A wireless communication apparatus that performs this will be described.
[0094]
FIG. 13 is a block diagram of a wireless communication apparatus according to the second embodiment of the present invention.
The wireless communication apparatus of FIG. 13 is the same as the wireless communication apparatus of FIG. 1, except that the transmission path distortion detection means 13 is replaced with a modulation method detection means 16, and the Viterbi decoding means 7 and the clock control means 12 are replaced with a Viterbi decoding means 27 and a clock control means. 32 respectively replaced. The other components are the same as those described with reference to FIG. 1, and thus the same reference numerals are given and description thereof is omitted.
[0095]
Viterbi decoding means 27 detects the modulation scheme of the subcarrier from the header of the received data, and outputs it to modulation scheme detection means 16 as modulation scheme information signal MT. The modulation scheme detection unit 16 receives the modulation scheme information signal MT, generates a data accuracy control signal PC, and outputs it to the data accuracy control unit 14 and the data holding amount control unit 15. Further, the modulation method detection unit 16 notifies the clock control unit 32 of the modulation method.
[0096]
The operation sequence of the modulation scheme detection means 16 will be described. The modulation scheme detection means 16 sets the bit width of the reception data processing so that the reception data can be processed with the highest accuracy at the start of the reception operation. That is, the modulation scheme detection means 16 maximizes the received data processing bit width in the synchronization means 4, Fourier transform means 5, demodulation means 6, and Viterbi decoding means 27, and the received data holding amount in the Viterbi decoding means 27. The data accuracy control signal PC instructing to is output.
[0097]
When the received data reaches the Viterbi decoding unit 27 after the reception data is input, the modulation method detecting unit 16 determines the bit width of the received data processing and the Viterbi decoding unit according to the modulation method information signal MT output from the Viterbi decoding unit 27. The data accuracy control signal PC is output so as to sequentially change the received data holding amount at. As a result, the bit width of received data processing can be controlled in accordance with the allowable transmission path distortion of each modulation method, and the power consumption during the receiving operation can be reduced.
[0098]
FIG. 14 is a timing chart showing the demodulated data holding timing in the Viterbi decoding means 27 of FIG. For example, comparing BPSK and 16QAM, the amount of data in one symbol is smaller in BPSK. When the same clock is used, the writing period WR to the received data holding memory of the Viterbi decoding means 27 for holding past received data is shorter in the case of BPSK.
[0099]
If the writing to the reception data holding memory is completed within one symbol period, there is no problem in operation. Therefore, when the subcarrier modulation method is BPSK, the writing clock to the reception data holding memory is 16QAM. In this case, the frequency may be lower than the write clock to the received data holding memory. Therefore, the clock control means 32 outputs a clock control signal CC instructing to change the clock frequency of the Viterbi decoding means 27 in accordance with the modulation method, and changes the operating frequency of the Viterbi decoding means 27. If the operating frequency of the Viterbi decoding means 27 is smaller when the modulation method is BPSK than when the modulation method is 16QAM, the power consumption during the receiving operation can be reduced.
[0100]
As described above, the wireless communication apparatus in FIG. 13 can control the bit width of the received data processing and the received data holding amount in the Viterbi decoding unit 27 according to the modulation method. Also, clock control can be performed so as to change the clock frequency in accordance with the modulation scheme of the subcarrier. Therefore, power consumption can be reduced even during the reception operation.
[0101]
【The invention's effect】
As described above, according to the wireless communication apparatus of the present invention, the bit width when data is processed is controlled according to the amount of transmission path distortion and the subcarrier modulation method, and the received data holding amount in the Viterbi decoding means To change. For this reason, it is possible to reduce the power consumption without reducing the reception performance even during the reception operation.
[Brief description of the drawings]
FIG. 1 is a block diagram of a wireless communication apparatus according to a first embodiment of the present invention.
FIG. 2 is a block diagram showing a configuration of synchronization means of FIG.
FIG. 3 is a configuration diagram of the matched filter in FIG. 2;
4 is an explanatory diagram showing a waveform of a correlation signal output from the matched filter in FIG. 2. FIG.
5 is a block diagram illustrating a configuration of an integration circuit included in the integration calculation unit of FIG. 2;
6 is an explanatory diagram showing a relationship between a correlation signal and an output of the integrating circuit of FIG.
7 is a block diagram showing the configuration of the demodulating means in FIG. 1. FIG.
FIG. 8 is an explanatory diagram showing 16QAM system signal point arrangement and error vectors on the signal point arrangement diagram;
FIG. 9 is an explanatory diagram of a Viterbi algorithm.
10 is a flowchart showing the operation of the wireless communication apparatus of FIG.
FIG. 11 is a flowchart of a routine for changing processing accuracy.
FIG. 12 is a characteristic diagram showing a relationship between transmission path distortion and error rate for each modulation method.
FIG. 13 is a block diagram of a wireless communication apparatus according to a second embodiment of the present invention.
14 is a timing chart showing demodulated data holding timing in the Viterbi decoding unit of FIG. 13; FIG.
FIG. 15 is a block diagram of a conventional OFDM signal receiving apparatus.
[Explanation of symbols]
1 Frequency conversion means
2 A / D converter
3 Quadrature detection means
4 Synchronization means
5 Fourier transform means
6 Demodulation means
7,27 Viterbi decoding means
11 Reception control means
12, 32 clock control means
13 Transmission path distortion amount detection means
14 Data accuracy control means
15 Data holding amount control means
16 Modulation method detection means
41 matched filters
42 Peak value difference detection means
43 Integral calculation means

Claims

A wireless communication apparatus for receiving an orthogonal frequency division multiplexed signal for transmitting information by a plurality of subcarriers,
Synchronizing means for performing phase correction on the received data after quadrature detection, outputting the received data after phase correction obtained, and obtaining and outputting the amount of transmission line distortion based on the received data after quadrature detection; ,
Fourier transform means for Fourier-transforming the received data after phase correction and outputting the received data on the obtained frequency axis;
Demodulate the received data on the frequency axis and output the obtained demodulated received data, and determine the amount of transmission path distortion based on the received data on the frequency axis and the demodulated received data Demodulation means for outputting;
Decoding means for decoding the received data after demodulation, outputting the obtained decoded bitstream, and obtaining and outputting the amount of transmission path distortion based on the received data after demodulation;
Based on the amount of transmission path distortion output by the synchronization means, a data accuracy control signal is generated and output, and transmission path distortion amount detection means;
Data synchronization control means for controlling the synchronization means, the Fourier transform means, the demodulation means, and the decoding means so as to change the bit width of received data processing in accordance with the data precision control signal. > Wireless communication device.

A wireless communication apparatus for receiving an orthogonal frequency division multiplexed signal for transmitting information by a plurality of subcarriers,
Synchronizing means for performing phase correction on the received data after quadrature detection, outputting the received data after phase correction obtained, and obtaining and outputting the amount of transmission line distortion based on the received data after quadrature detection; ,
Fourier transform means for Fourier-transforming the received data after phase correction and outputting the received data on the obtained frequency axis;
Demodulate the received data on the frequency axis and output the obtained demodulated received data, and determine the amount of transmission path distortion based on the received data on the frequency axis and the demodulated received data Demodulation means for outputting;
Viterbi decoding means for decoding the demodulated received data using a Viterbi algorithm, outputting the obtained decoded bitstream, and obtaining and outputting the amount of transmission path distortion based on the demodulated received data; ,
A transmission line distortion amount detection unit that generates and outputs a data accuracy control signal based on at least one of the transmission line distortion amounts output by the synchronization unit, the demodulation unit, and the Viterbi decoding unit;
Data accuracy control means for controlling the synchronization means, the Fourier transform means, the demodulation means, and the Viterbi decoding means so as to change the bit width of received data processing in accordance with the data accuracy control signal;
A wireless communication apparatus comprising: a data holding amount control unit that controls the Viterbi decoding unit so as to change a received data holding amount in accordance with the data accuracy control signal.

The wireless communication device according to claim 2,
The synchronization means includes
A matched filter for obtaining a correlation value between a reception data after the quadrature detection and a pattern of a predetermined synchronization reference symbol as a correlation function;
And a peak value difference detecting means for obtaining and outputting the amount of the transmission path distortion from a difference between a second largest local maximum value of the correlation function and a predetermined value in a period corresponding to one symbol period. Wireless communication device.

The wireless communication device according to claim 3, wherein
The synchronization means includes
A wireless communication apparatus, wherein a clock of the peak value difference detecting means is stopped during a period when no synchronization reference symbol is input.

The wireless communication device according to claim 2,
The synchronization means includes
A matched filter for obtaining a correlation value between a reception data after the quadrature detection and a pattern of a predetermined synchronization reference symbol as a correlation function;
An integral value of the correlation function in a period corresponding to one symbol period is sequentially obtained while moving the integration period, and the amount of the transmission path distortion from the moving range of the integration period in which the integral value is equal to or greater than a predetermined value. An wireless communication device comprising: an integral calculation means for obtaining and outputting

The wireless communication device according to claim 5, wherein
The synchronization means includes
The wireless communication apparatus, wherein the clock of the integration calculation means is stopped during a period when no synchronization reference symbol is input.

The wireless communication device according to claim 2,
The demodulating means includes
A radio communication apparatus characterized in that a distance between an actual signal point and an ideal signal point on a signal point arrangement diagram representing the phase and amplitude of each subcarrier is output as the amount of transmission path distortion.

The wireless communication device according to claim 2,
The Viterbi decoding means includes
The length of the received data holding period is determined such that the difference between the branch metric of the maximum likelihood path and the branch metric other than the maximum likelihood path is equal to or greater than a predetermined threshold, and is output as the amount of the transmission path distortion. A wireless communication apparatus.

The wireless communication device according to claim 2,
The synchronization means includes
When the reception data after the quadrature detection is input, the amount of transmission path distortion is obtained based on the data, and the bit width of the reception data processing in the synchronization unit is changed accordingly.
The demodulating means includes
When the reception data output by the Fourier transform means is input, the amount of transmission line distortion is obtained based on the data, and in accordance with this and the amount of transmission line distortion obtained by the synchronization means, the demodulation means It changes the bit width of received data processing,
The Viterbi decoding means includes
When the reception data output by the demodulation means is input, the amount of transmission path distortion is determined based on the data, and according to the amount of transmission path distortion determined by the synchronization means and the demodulation means, A radio communication apparatus characterized in that the bit width of received data processing in the Viterbi decoding means and the received data holding amount are changed.

The wireless communication device according to claim 2,
The transmission path distortion amount detecting means includes
A value of the data accuracy control signal for each of the plurality of registers corresponding to a combination of transmission path distortion amounts obtained by the synchronization means, the demodulation means, and the Viterbi decoding means. A wireless communication device characterized by storing the wireless communication device.

A wireless communication apparatus for receiving an orthogonal frequency division multiplexed signal for transmitting information by a plurality of subcarriers,
Synchronizing means for performing phase correction on the reception data after quadrature detection and outputting the obtained reception data after phase correction;
Fourier transform means for Fourier-transforming the received data after phase correction and outputting the received data on the obtained frequency axis;
Demodulation means for demodulating the reception data on the frequency axis and outputting the obtained reception data after demodulation;
Viterbi decoding means that decodes the demodulated received data using a Viterbi algorithm, outputs the resulting decoded bitstream, and detects and outputs the modulation scheme of the subcarriers;
Data accuracy control means for controlling the synchronization means, the Fourier transform means, the demodulation means, and the Viterbi decoding means so as to change the bit width of received data processing in accordance with the modulation scheme of the subcarrier;
A wireless communication apparatus comprising: a data holding amount control unit that controls the Viterbi decoding unit so as to change a received data holding amount according to a modulation scheme of the subcarrier.

The wireless communication device according to claim 11, wherein
The Viterbi decoding means includes
A radio communication apparatus, wherein an operating frequency is changed according to a modulation scheme of the subcarrier.

The wireless communication apparatus according to claim 2 or 11,
A radio communication apparatus characterized by changing a bit width of received data processing by fixing a predetermined bit value of received data to zero.

The wireless communication apparatus according to claim 2 or 11,
A radio communication apparatus characterized by changing a bit width of received data processing by stopping a clock to a circuit for processing a part of bits of data.