JP4647124B2

JP4647124B2 - A / D converter

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Publication number: JP4647124B2
Application number: JP2001082516A
Authority: JP
Inventors: 晴樹岡野
Original assignee: 株式会社東京測器研究所
Priority date: 2001-03-22
Filing date: 2001-03-22
Publication date: 2011-03-09
Anticipated expiration: 2021-03-22
Also published as: JP2002280906A

Description

【０００１】
【発明の属する技術分野】
本発明は、ひずみ測定用のブリッジ回路（ホイートストンブリッジ回路）等の検出回路の出力電圧をデジタルデータに変換する積分型のＡ／Ｄ変換装置に関する。
【０００２】
【従来の技術】
ひずみ測定用のブリッジ回路（ホイートストンブリッジ回路）等の検出回路がそれに電源電力を供給した状態で生成する出力電圧（アナログ信号）には、一般に、該検出回路により検出する物理量に応じた成分だけでなく、該検出回路の熱起電力に起因した成分や該検出回路の電源としての商用電源に起因したノイズ成分、該検出回路のゼロ点移動に伴う成分等の不要成分が含まれている。このため、この種の検出回路の出力電圧を、マイコン等によるデータ処理のために通常的なＡ／Ｄ変換装置によりＡ／Ｄ変換しても、得られるデジタルデータには上記不要成分も含まれてしまい、該デジタルデータは、検出しようとする物理量に精度よく対応するものとはならない。
【０００３】
このような不都合を解消することができるＡ／Ｄ変換装置としては、従来、例えば特公平１−２６５６６号公報に本願出願人が提案した積分型のＡ／Ｄ変換装置が知られている。
【０００４】
このＡ／Ｄ変換装置を図５を参照して説明する。このＡ／Ｄ変換装置では、まず、検出回路（図示省略）に電源電力を供給した状態での該検出回路の出力電圧（Ｅi＋Ｅ0）（Ｅi：検出する物理量に応じた成分、Ｅ0：前記不要成分）があらかじめ定めた所定時間Taの期間、積分器（図示省略）に入力されて積分される。尚、上記出力電圧（Ei＋E0）はより詳しくは、検出回路の出力信号を増幅器で増幅してなる電圧である。
【０００５】
続いて、検出回路への電源電力を遮断した状態での該検出回路の出力電圧（これは前記不要成分Ｅ0に相当する）の極性を反転させたもの（−Ｅ0）と、あらかじめ定めた所定レベルの基準電圧Ｅrの負極性（より正確には検出回路の出力電圧（Ei＋E0）と逆極性）の電圧（−Ｅr）とが前記積分器に入力され、それらの電圧を合わせた電圧（−Ｅ0−Ｅr）が積分される（図４の時間Tbの期間）。この積分は、積分器の出力電圧（積分値）が「０」になるまで行われる。また、この時間Tbの期間において、所定周期のクロック信号をカウントするカウンタ（図示省略）のアップカウント動作が行われ、これにより、時間Tbの計数値を表すデジタルデータが得られる。
【０００６】
次いで、上記時間Tbを前記所定時間Taから差し引いた時間Tc＝Ta−Tbの期間において、前記反転電圧（−E0）が引き続き前記積分器に入力されて積分される。従って、該反転電圧（−E0）の積分器への入力は、前記所定時間Taと等しい時間の期間行われる。
【０００７】
次いで、正極性（より正確には検出回路の出力電圧（Ei＋E0）と同極性）の前記基準電圧Ｅrが前記積分器に入力され、該積分器の出力電圧が「０」になるまで積分される（図４の時間Tdの期間）と共に、この時間Tdの期間において、前記カウンタのダウンカウント動作が行われる。これにより、該カウンタのカウント値は、最終的に、時間（Tb−Td）の計数値を表すデジタルデータとなる。
【０００８】
このとき、前記特公平１−２６５６６号公報にて説明されているように、上記時間（Tb−Td）と、検出回路の出力電圧（Ei＋E0）の物理量に応じた成分Eiとの間には、Ei＝｛（Tb−Td）／Ta｝・Erという関係が成立し、該成分Eiは、前記不要成分E0によらずに、時間（Tb−Td）に比例する。従って、この時間（Tb−Td）のカウント値としてカウンタにより最終的に得られるデジタルデータは、検出回路の出力電圧（Ei＋E0）から前記不要成分E0を除去した成分Ei、すなわち、物理量に応じた成分Eiを表すデジタルデータとなる。
【０００９】
このようなＡ／Ｄ変換装置によれば、検出回路の出力電圧（Ei＋E0）中の不要成分E0を除去した成分Eiに相当するデジタルデータを得ることができるため、そのデジタルデータは、検出しようとする物理量に精度よく対応するものとなる。
【００１０】
ところで、この種のＡ／Ｄ変換装置では、検出回路の出力信号を増幅する増幅器の最大出力電圧等に起因して、適正にＡ／Ｄ変換し得る電圧の範囲には限界が生じるが、それを広げることが望まれる。この場合、例えば検出回路の出力信号のレベルを事前に大まかに確認しておき、そのレベルに応じて検出回路の出力信号から適当なレベルの電圧を差し引いて増幅し、それを積分器に入力するようにすることが考えられる。
【００１１】
しかし、このようなやり方では、検出回路の出力信号のレベルをＡ／Ｄ変換処理の開始前に把握する処理が必要になるため、その把握処理を含めてＡ／Ｄ変換処理の処理速度を損なう虞れがある。
【００１２】
そこで、検出回路の出力電圧（Ei＋E0）のＡ／Ｄ変換処理の開始直後の初期段階で該Ａ／Ｄ変換処理を進行させながら（出力電圧（Ei＋E0）を積分しながら）、検出回路の出力信号のレベルを把握し、その把握後に該信号レベルの把握値に応じて適当なレベルの電圧を検出回路の出力信号からから差し引いて積分するようにすることが考えられる。
【００１３】
しかるに、このようにした場合、出力電圧（Ei＋E0）の積分途中で積分器に入力される電圧のレベルが変更されることとなるため、単純に、従来のものと同様にＡ／Ｄ変換処理を行っただけでは、カウンタにより最終的に得られるカウント値と電圧Eiとの対応関係が複雑になり、該カウント値から電圧Eiを認識するために煩雑な処理が必要になるという不都合がある。
【００１４】
【発明が解決しようとする課題】
本発明はかかる背景に鑑みてなされたものであり、Ａ／Ｄ変化処理の処理速度を損なうことなく適正にＡ／Ｄ変換し得る電圧の範囲を広げることができると共に、Ａ／Ｄ変換処理により得られるデジタルデータから検出回路の出力電圧の物理量に応じた成分の認識を容易に行うことができるＡ／Ｄ変換装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明のＡ／Ｄ変換装置は、物理量に応じた信号成分を含む出力電圧を発生する検出回路から該出力電圧からその極性を反転させてなる反転電圧を生成する極性反転器と、正負の極性の所定レベルの基準電圧（Er，−Er）を生成する基準電圧生成器と、複数の電圧信号を入力可能であり、入力された電圧信号を重畳して積分する積分器と、所定周期のクロック信号をカウントすることにより時間を計数し、その時間の計数値を表すデジタルデータを生成するカウンタとを備え、少なくとも前記検出回路に電源電力を供給した状態での該検出回路の出力電圧（Ei）をあらかじめ定めた所定の基本積分実行時間（T1）の期間、前記積分器に入力して積分する基本積分処理と、該基本積分処理の終了後、前記基本積分実行時間（T1）と等しい時間（T2）の期間、前記検出回路への電源電力を遮断した状態での該検出回路の出力電圧（E0）を前記極性反転器により反転してなる反転電圧（−E0）を前記積分器に入力して積分する補助積分処理と、前記基本積分処理の終了時から前記補助積分処理の終了時までの期間内において、前記基準電圧生成器の負極性の基準電圧（−Er）を、前記積分器の出力電圧のレベルが前記基本積分処理の終了時のレベルから零レベルに低下するまで該積分器に入力して積分する第１基準電圧積分処理と、前記補助積分処理の終了後、前記基準電圧生成器の正極性の基準電圧（Er）を、前記積分器の出力電圧のレベルが前記補助積分処理の終了時のレベルから零レベルに低下するまで該積分器に入力して積分する第２基準電圧積分処理とを実行すると共に、前記第１基準電圧積分処理の実行時間（Δt1）から前記第２基準電圧積分処理の実行時間（Δt4）を差し引いた時間の計数値を表すデジタルデータを、前記検出回路の出力電圧（Ex）中の前記物理量に応じた信号成分に対応するデジタルデータとして前記カウンタにより生成するＡ／Ｄ変換装置に関するものである。
【００１６】
ここで、本明細書においては、電圧の極性に関し、電源電力を供給した状態での検出回路の出力電圧（Ex）と同極性を正側の極性とし、また、該出力電圧（Ex）と逆極性を負側の極性とする。
【００１７】
そして、本発明は、前記の目的を達成するために、前記基本積分処理の実行期間内での該基本積分処理の開始直後の所定時間（Δt0）の期間において前記検出回路の出力電圧（Ex）のレベルを把握する手段と、該検出回路の出力電圧（Ex）からあらかじめ定めた所定レベルのレベル変換用基準電圧（Efl）を減算してなる電圧（Ex−Efl）を生成する手段と、該レベル変換用基準電圧（Efl）と逆極性の反転電圧（−Efl）を生成する手段とを具備し、前記所定時間（Δt0）の期間における前記検出回路の出力電圧（Ei）のレベルの把握値があらかじめ定めた所定レベルを超えているとき、該所定時間（Δt0）の経過時から前記基本積分処理の終了時までの時間（T1−Δt0）の期間において、前記検出回路の出力電圧（E0）の代わりに該出力電圧（E0）から前記レベル変換用基準電圧（Efl）を減算してなる電圧（Ex−Efl）を前記積分器に入力して積分し、また、前記基本積分処理の実行期間内の前記所定時間（Δt0）の経過時から前記第２基準電圧積分処理の終了時までの期間内において、該所定時間（Δt0）と等しい時間（Δt0’）の期間、前記レベル変換用基準電圧（Efl）の反転電圧（−Efl）を前記積分器に入力するようにしたことを特徴とするものである。
【００１８】
かかる本発明のＡ／Ｄ変換装置によれば、前記基本積分処理を開始した直後の所定時間（Δt0）の期間において前記検出回路に電源電力を供給した状態での該検出回路の出力電圧（Ex）のレベルが把握され、その把握値が所定レベルを超えているとき（該把握値が比較的大きいとき）には、該出力電圧（Ex）から前記レベル変換用基準電圧（Efl）を減算してなる電圧（Ex−Efl）が積分器に入力されて積分される。つまり、あたかも検出回路の出力電圧が本来の電圧（Ex）よりも低レベルの電圧（Ex−Efl）であるかのようにして、基本積分処理が実行される。そして、該基本積分処理の終了後、前記補助積分処理や、第１基準電圧積分処理、第２基準電圧積分処理が実行されることは前述の従来のものと同様であるが、本発明では、前記基本積分処理の実行期間内の前記所定時間（Δt0）の経過時から前記第２基準電圧積分処理の終了時までの期間内において、該所定時間（Δt0）と等しい時間（Δt0’）の期間、すなわち、前記基本積分処理で検出回路の出力電圧（Ex）を積分器に入力して積分した時間と等しい時間の期間、前記レベル変換用基準電圧（Efl）の反転電圧（−Efl）が前記積分器に入力されて積分される。
【００１９】
そして、詳細は後述するが、この反転電圧（−Efl）の積分器への入力及び積分を行うことにより、前記第２基準電圧積分処理の終了時までに前記カウンタにより計数される時間、すなわち、前記第１基準電圧積分処理の実行時間（Δt1）から前記第２基準電圧積分処理の実行時間（Δt4）を差し引いた時間（Δt1−Δt4）が、前記検出回路の出力電圧（Ex）中の物理量に応じた成分（以下、ここでは物理量成分Eiという）から前記レベル変換用基準電圧（Efl）を差し引いたもの（Ei−Efl）に比例するものとなる。このため、上記物理量成分Eiは、前記カウンタにより最終的に得られるデジタルデータから認識される電圧値に単に前記レベル変換用基準電圧（Efl）を加算した値として得られることとなる。
【００２０】
従って、本発明のＡ／Ｄ変換装置によれば、検出回路の出力電圧（Ex）が比較的大きなものとなっても適正にＡ／Ｄ変換処理を行うことができ、Ａ／Ｄ変換し得る電圧の範囲を広げることができる。また、カウンタにより最終的に得られるデジタルデータが表す時間（Δt1−Δt4）が、前記物理量成分Eiから前記レベル変換用基準電圧（Efl）を差し引いたもの（Ei−Efl）に比例するため、該デジタルデータから前記物理量成分Eiの認識を容易に行うことができる。さらに、検出回路の出力電圧（Ex）のレベルの把握は、前記基本積分処理の実行期間内で行われるため、処理速度を損なうことなく適正なＡ／Ｄ変換処理を行うことができる。
【００２１】
尚、本発明においては、前記検出回路の出力電圧（Ex）のレベルの把握値が所定レベルよりも小さい場合には、前述した従来のＡ／Ｄ変換装置と同様に、前記基本積分処理、補助積分処理、第１基準電圧積分処理、第２基準電圧積分処理を行うようにすればよい。
【００２２】
かかる本発明では、前記所定時間（Δt0）の期間における前記検出回路の出力電圧（Ex）のレベルの把握は、前記積分器の出力電圧に基づき行うことが好適である。
【００２３】
これによれば、検出回路の出力電圧（Ex）のレベルを、前記積分器による該出力電圧（Ex）の積分値に基づき把握するため、該出力電圧（Ex）に一時的なノイズが含まれるような場合であっても、その影響をフィルタとしての積分器により排除することができ、該出力電圧（Er）のレベルの把握を比較的正確に行うことが可能となる。
【００２４】
【発明の実施の形態】
本発明の第１実施形態を図１及び図２を参照して説明する。図１は本実施形態におけるＡ／Ｄ変換装置の回路構成を示すブロック図、図２はその作動を説明するためのタイミングチャートである。
【００２５】
図１において、１はひずみゲージ（図示省略）を含むひずみ測定用の検出回路としてのブリッジ回路（ホイートストンブリッジ回路）である。このブリッジ回路１は、その電源電力を供給するブリッジ電源２にスイッチ３を介して継断自在に接続されると共に、該ブリッジ回路１の出力信号（アナログ信号）を増幅する増幅器４に接続されている。
【００２６】
尚、以下の説明においては、ブリッジ電源２からブリッジ回路１に電源電力を供給した状態（スイッチ３の閉成状態）での該ブリッジ回路１の出力信号に参照符号ｅxを付し、この出力信号ｅxを増幅器４により増幅してなる電圧に参照符号Exを付する。さらに、ブリッジ電源２への電源電力を遮断した状態（スイッチ３の開成状態）での該ブリッジ回路１の出力信号に参照符号ｅ0を付し、この出力信号ｅ0を増幅器４により増幅してなる電圧に参照符号E0を付する。この場合、増幅器４のゲイン（増幅率）をＧとしたとき、Ex＝Ｇ・ｅx、E0＝Ｇ・ｅ0である。また、本発明でいうところの検出回路の出力電圧（Ａ／Ｄ変換の対象とする電圧）は、ブリッジ回路１の出力信号ｅxを増幅器４により増幅してなる電圧Exであり、以下の説明では、電圧Exをブリッジ出力電圧Exと称する。
【００２７】
本実施形態のＡ／Ｄ変換装置では、増幅器４の入力側に接続されたレベル変換器５と、増幅器４の出力側に接続された極性反転器６及び切換スイッチ回路７と、入力された電圧を積分する積分器８とを具備しており、増幅器４の出力電圧と、該出力電圧の極性を極性反転器６により反転してなる反転電圧とをそれぞれ増幅器４、極性反転器６から切換スイッチ回路７に入力するようにしている。
【００２８】
前記レベル変換器５は、増幅器４に入力するブリッジ回路１の出力信号ｅxのレベルを必要に応じて変換するものであり、後述するＣＰＵ１８の指令によりあらかじめ定めた所定レベルの負極性（より正確にはブリッジ回路１の出力信号ｅxと逆極性）の電圧−ｅflを出力してブリッジ回路１の出力信号ｅxに重畳することにより、ブリッジ回路１の出力信号ｅxを、電圧−ｅfl（以下、レベル変換用基準電圧−ｅflという）のレベルだけ低いレベルの電圧信号（ｅx−ｅfl）に変換するようにしている。この場合、上記レベル変換用基準電圧−ｅflのレベル｜ｅfl｜は、増幅器４の増幅度が一定に保たれるような該増幅器４の入力電圧の上限値以下のレベルに設定され、例えば該上限値よりも若干小さなレベルに設定されている。
【００２９】
尚、レベル変換器５によるブリッジ回路１の出力信号ｅxのレベル変換を行ったとき、増幅器４の出力電圧は、Ｇ・（ｅx−ｅfl）＝Ｅx−Ｇ・ｅflとなる。従って、Ｅfl＝Ｇ・ｅflと定義したとき、増幅器４の出力電圧は、前記ブリッジ出力電圧Exから所定レベル（レベル変換用基準電圧−ｅflのレベル｜ｅfl｜のＧ倍のレベル）の電圧Eflを減じた電圧（Ex−Efl）となる。以下の説明では、電圧Ｅflをレベル変換増幅基準電圧Eflという。
【００３０】
前記切換スイッチ回路７は、増幅器４の出力電圧が入力される接点７ａと、極性反転器６による増幅器４の出力電圧の反転電圧が入力される接点７ｂと、これらの接点７ａ，７ｂに選択的に導通可能な出力点７ｃとを有し、該出力点７ｃが前記積分器８の入力側に接続されている。
【００３１】
また、本実施形態のＡ／Ｄ変換装置は、正負二極性のあらかじめ定めた所定レベルの基準電圧Er，−Erを生成する基準電圧生成器９と、その基準電圧Er，−Erを入力する切換スイッチ回路１０と、負極性（より正確にはブリッジ出力電圧Exと逆極性）のレベル変換増幅基準電圧−Efl（＝−Ｇ・ｅfl）を生成する基準電圧生成器１１とを具備している。
【００３２】
この場合、基準電圧生成器１１は、スイッチ１２を介して積分器８の入力側に接続されており、生成したレベル変換増幅基準電圧−Eflをスイッチ１２を介して積分器８に入力可能としている。
【００３３】
また、切換スイッチ回路１０は、前記基準電圧Er，−Erがそれぞれ基準電圧生成器９から入力される接点１０ａ，１０ｂと、これらの接点１０ａ，１０ｂに選択的に導通可能な出力点１０ｃとを有し、該出力点１０ｃは前記積分器８の入力側に接続されている。
【００３４】
従って、積分器８には、前記切換スイッチ回路７の出力点７ｃ、切換スイッチ回路１０の出力点１０ｃ、スイッチ１２の出力側に発生する電圧が入力されるようになっている。この場合、切換スイッチ回路７，１０のそれぞれの出力点７ｃ，１０ｃに発生する電圧並びにスイッチ１２の出力側に発生する電圧は重畳（加算）されて積分器８に入力されるようになっている。
【００３５】
そして、積分器８の出力側には、該積分器８への入力電圧の積分値としての該積分器８の出力電圧が「０」レベルであるか否かを監視するゼロ用コンパレータ１３と、該積分器８の出力電圧を、比較用基準電圧生成器１４で生成される所定レベルの比較用電圧Eaと比較するコンパレータ１５とが接続されている。
【００３６】
尚、前記基準電圧生成器９が生成する基準電圧Er，−Erのレベル｜Er｜は、例えば増幅器４の最大出力電圧（フルスケール値）と略同一のレベルで、前記基準電圧生成器１１のレベル変換増幅基準電圧−Eflのレベルよりも若干大きなレベルに設定されている。
【００３７】
また、本実施形態のＡ／Ｄ変換装置は、所定周期のクロック信号（パルス信号）を生成するクロック発振器１６と、このクロック発振器１６のクロック信号をカウントするカウンタ１７と、該カウンタ１７や前記切換スイッチ回路７，１０、スイッチ３，１２、レベル変換器５の動作制御等を担うＣＰＵ１８とを具備している。この場合、本実施形態のＡ／Ｄ変換装置では、ブリッジ電源２を含む回路全体の元電源として交流の商用電源を使用するようにしており、前記クロック発振器１６は、該商用電源に同期したクロック信号（但し、その周期は、商用電源の周期よりも十分に小さい）を生成する。そして、このクロック信号は、ＣＰＵ１８の制御処理のために該ＣＰＵ１８にも入力される。さらに前記カウンタ１７には、その動作制御のために、前記ゼロ用コンパレータ１３の出力が入力されるようになっている。
【００３８】
次に本実施形態のＡ／Ｄ変換装置の作動を説明する。
【００３９】
図１及び図２を参照して、本実施形態のＡ／Ｄ変換装置では、ＣＰＵ１８の制御処理によって、以下のようにＡ／Ｄ変換処理が行われる。
【００４０】
まず、ＣＰＵ１８は、前記クロック信号に同期したタイミングで前記スイッチ３を閉成せしめると共に、切換スイッチ回路７の出力点７ｃを接点７ａに導通させる。尚、このとき、切換スイッチ回路１０の出力点１０ｃは、接点１０ａ，１０ｂのいずれにも非導通となる状態に制御され、スイッチ１２は開成状態に制御される。さらに、レベル変換器５は、前記レベル変換用基準電圧ｅflを出力しないように制御される。
【００４１】
これにより基本積分処理（図２参照）が開始される。このとき、ブリッジ電源２からブリッジ回路１にスイッチ３を介して電源電力が供給され、該ブリッジ回路１はひずみ量（物理量）の検出信号としての出力信号ｅxを生成して出力する。そして、それを増幅器４により増幅してなるブリッジ出力電圧Exが切換スイッチ回路７を介して積分器８に入力され（図２の上段のタイミングチャートを参照）、該積分器８により積分されていく。このため、積分器８の出力電圧は、基本積分処理の開始直後に例えば図２の中段のタイミングチャートに実線で示すような形態で上昇していく。尚、ＣＰＵ１８は、基本積分処理の開始時から前記クロック信号をカウントすることにより、該基本積分処理の開始時からの経過時間を逐次把握する。
【００４２】
ここで、上記基本積分処理において積分器８に入力されるブリッジ出力電圧Exは、図２の上段のタイミングチャートに示すように、ひずみ量に応じた成分Eiと、ブリッジ回路１の熱起電力、ゼロ点移動、増幅器４のオフセット電圧、商用電源等に起因した不要成分E0とを合わせてなる電圧（Ei＋E0）である。但し、不要成分E0のレベルは一般にひずみ量に応じた成分Eiのレベルに比して十分に小さい（図２では、説明の便宜上、不要成分E0を比較的大きなレベルで記載している）。
【００４３】
ＣＰＵ１８は、上述のように基本積分処理を開始せしめた後、該基本積分処理の開始時点からブリッジ出力電圧Exのレベルを把握するためのタイミングを規定するものとしてあらかじめ定めた所定時間Δt0が経過した時に、前記コンパレータ１５の出力をチェックする。
【００４４】
ここで、コンパレータ１５により積分器８の出力電圧と比較される前記比較用電圧Eaは、例えば前記ブリッジ出力電圧Exが前記レベル変換増幅電圧−Eflのレベル｜Efl｜とほぼ等しいレベルの電圧であるときに（ｅx＝ｅflのとき）、上記所定時間Δt0の経過時に積分器８の出力電圧が到達する電圧レベルとして設定されている。換言すれば、比較用電圧Eaは、Ex＞Efl（ｅx＞ｅfl）であるとき（増幅器４の出力電圧がフルスケール値に近い状態のとき）には、積分器８の出力電圧が所定時間t0の経過時までに該比較用電圧Eaを超え、Ex＜Efl（ｅx＜ｅfl）であるときには所定時間t0の経過前には積分器８の出力電圧が比較用電圧Eaまで到達しないような電圧に設定されている。また、上記所定時間Δt0は、商用電源の１周期の時間（これは本実施形態では後述するように基本積分処理の実行時間T1に等しい）に比して十分に短い時間に設定されている。
【００４５】
ＣＰＵ１８は、基本積分処理を開始してから前記所定時間Δt0が経過した時に、積分器８の出力電圧（＝ブリッジ出力電圧Exの積分値）が前記比較用電圧Eaを超え、それを示す信号がコンパレータ１５から出力されている場合には、それに応じて、前記レベル変換回路５からレベル変換用基準電圧−ｅflを出力させる。
【００４６】
これにより、増幅器４には、ブリッジ回路１の本来の出力信号ｅxよりも、レベル変換用基準電圧−ｅflのレベルだけ低いレベルの信号（ｅx−ｅfl）が入力される。従って、前記所定時間t0の経過時以後、増幅器４の出力電圧は、（Ex−Efl）となり、この電圧（Ex−Efl）が積分器８に入力されて積分されていく（図２の上段及び中段のタイミングチャートを参照）。このとき、増幅器４に入力される信号（ｅx−ｅfl）は該増幅器４の出力が飽和しないような電圧であり、該増幅器４の出力電圧（Ex−Efl）は、上記信号（ｅx−ｅfl）のレベルに比例し、（Ex−Efl）＝Ｇ・（ｅx−ｅfl）となる。
【００４７】
尚、基本積分処理の開始時から前記所定時間Δt0が経過するまでに積分器８の出力電圧が前記比較用電圧Eaまで上昇しなかった場合（ｅx≦ｅflの場合）については後述する。
【００４８】
次に、ＣＰＵ１８は、基本積分処理の開始時からの経過時間が、本実施形態における基本積分実行時間（基本積分処理の実行時間）としての商用電源の１周期の時間T1から、前記所定時間Δt0と等しい時間Δt0’（図２参照）を差し引いた時間（T1−Δt0’）に達すると、前記スイッチ１２の閉成し、前記レベル変換増幅基準電圧−Eflを基準電圧生成器１１から積分器８に入力せしめる。尚、このとき、スイッチ３の閉成状態、レベル変換器５からのレベル変換用基準電圧−ｅflの出力、並びに、切換スイッチ回路７の出力点７ｃの接点７ａへの導通は継続される。
【００４９】
これにより、図２の時間Δt0’（＝Δt0）の期間は、積分器８には、切換スイッチ回路７側の電圧（Ex−Efl）と基準電圧生成器１１のレベル変換増幅基準電圧−Eflとが入力され、それらの電圧を重畳してなる電圧（Ex−Efl−Efl）＝（Ex−２・Efl）が積分器８により積分される。この場合、基本的には（Ex−２・Efl）＜０であり、時間Δt0’の期間では積分器８の出力電圧は低下していく。
【００５０】
ＣＰＵ１８は、上述のような処理が実行される基本積分処理の開始時からの経過時間が前記基本積分実行時間T1に達すると、基本積分処理を終了し、補助積分処理及び第１基準電圧積分処理とを並行して開始する。すなわち、前記スイッチ３を開成してブリッジ回路１への電源電力を遮断すると共に、切換スイッチ回路７の出力点７ｃを接点７ｂに導通させ、また、前記レベル変換器５からの前記レベル変換用基準電圧−ｅflの出力を停止させる。さらに、ＣＰＵ１８は、切換スイッチ回路１０の出力点１０ｃを接点１０ｂに導通させると共に、スイッチ１２を開成する。
【００５１】
これにより、積分器８には、ブリッジ回路１への電源電力を遮断した状態での該ブリッジ回路１の出力信号ｅ0を増幅器４により増幅してなる電圧Ｇ・ｅ0（これは前記ブリッジ出力電圧Ex中の前記不要成分E0に相当する）の極性反転電圧−E0が極性反転器６から切換スイッチ回路７を介して入力され（図２の上段のタイミングチャートを参照）、補助積分処理が開始される。同時に、基準電圧生成器９の負極性（ブリッジ出力電圧Exと逆極性）の基準電圧−Erが該基準電圧生成回路９から切換スイッチ回路１０を介して積分器８に入力され（図２の上段のタイミングチャートを参照）、第１基準電圧積分処理が補助積分処理と並行して開始される。そして、積分器８へのこれらの入力電圧−E0，−Erを合わせた電圧（−Er−E0）が積分器８により積分されていく。このとき、積分器８の出力電圧は、図２の中段のタイミングチャートに実線で示すように基本積分処理の終了時における電圧から減少していく。
【００５２】
また、ＣＰＵ１８は、上述のように補助積分処理及び第１基準電圧積分処理を開始せしめると同時にカウンタ１７のカウントアップ動作を開始させる。（図２の下段のタイミングチャートを参照）。
【００５３】
上述のようにして補助積分処理及び第１基準電圧積分処理を開始した後、ＣＰＵ１８は、ゼロ用コンパレータ１３の出力を逐次監視する。そして、ＣＰＵ１８は、積分器８の出力電圧が「０」まで低下したことを示す信号が該ゼロ用コンパレータ１３から出力されると、それに応じて切換スイッチ回路１０の出力点１０ｃを両接点１０ａ，１０ｂから切り離す。これにより、負極性の基準電圧−Erの積分器８への入力が終了し（図２の上段のタイミングチャートを参照）、第１基準電圧積分処理が終了される。また、このとき、ゼロ用コンパレータ１３の上記の出力信号に応じてカウンタ１７は、カウントアップ動作を中止する（図２の下段のタイミングチャートを参照）。
【００５４】
尚、第１基準電圧積分処理を終了した時点において、補助積分処理及び第１基準電圧積分処理の開始時からの経過時間が前記基本積分実行時間T1に満たない場合には、ＣＰＵ１８は、切換スイッチ回路７の出力点７ｃの接点７ｂへの導通を維持する。従って、この場合には、第１基準電圧積分処理の終了後も、前記不要成分E0の反転電圧−E0の積分器８への入力が継続し、補助積分処理が続行される。
【００５５】
次に、ＣＰＵ１８は、補助積分処理及び第１基準電圧積分処理の開始時からの経過時間が前記基本積分実行時間T1に等しい時間T2（図２参照）に達すると、切換スイッチ回路７の出力点７ｃを両接点７ａ，７ｂから切り離す。これにより、前記不要成分E0の反転電圧−E0の積分器８への入力が終了し、補助積分処理が終了される。
【００５６】
同時に、ＣＰＵ１８は、切換スイッチ回路１０の出力点１０ｃを接点１０ａに導通させる。これにより、正極性の基準電圧Erが基準電圧生成器９から積分器８に入力され（図２の上段のタイミングチャートを参照）、該基準電圧Erを積分する第２基準電圧積分処理が開始される。さらに、同時に、ＣＰＵ１８は、カウンタ１７のダウンカウント動作を開始させる（図２の下段のタイミングチャートを参照）。
【００５７】
この第２基準電圧積分処理は、前記補助積分処理で負極性の電圧に低下した積分器８の出力電圧が「０」になって、それを示す信号がゼロ用コンパレータ１３から出力されるまで行われる。すなわち、ＣＰＵ１８は、積分器８の出力電圧が「０」になると、それを示すゼロ用コンパレータ１３の出力に応じて切換スイッチ回路１０の出力点１０ｃを両接点１０ａ，１０ｂから切り離し、積分器８への基準電圧Erの入力を遮断する。また、カウンタ１７は、ゼロ用コンパレータ１３の上記の出力に応じてダウンカウント動作を停止する。
【００５８】
以上説明した作動が、基本積分処理の開始直後に所定時間Δt 0が経過するまでに、積分器８の出力電圧が前記比較用電圧Eaを超えた場合（ｅx＞ｅflの場合）における本実施形態のＡ／Ｄ変換装置の作動である。
【００５９】
一方、前記基本積分処理において、前記所定時間Δt0が経過するまでに、積分器８の出力電圧が前記比較用電圧Eaまで上昇しなかった場合（ｅx≦ｅflの場合）には、ＣＰＵ１８は、基本積分実行時間T1の全期間にわたって、前記レベル変換器５にレベル変換用基準電圧−ｅflを出力させないと共に、スイッチ１２を開成状態に維持する。従って、この場合には、基本積分処理の全期間において、ブリッジ出力電圧Exのみが積分器８に入力されて積分される（図２の中段のタイミングチャートの一点鎖線を参照）。
【００６０】
そして、基本積分処理の終了後には、前述の場合（ｅx＞ｅflの場合）と全く同様に、補助積分処理、第１基準電圧積分処理、第２基準電圧積分処理、並びに、カウンタ１７のカウント動作が行われる（図２の中段、下段のタイミングチャートの一点鎖線を参照）。
【００６１】
以上のようにしてＡ／Ｄ変換処理が実行されると、第２基準電圧積分処理の終了時におけるカウンタ１７のカウント値は、負極性の基準電圧−Erを積分器８に入力する第１基準電圧積分処理の実行時間Δt2（図２参照）から、正極性の基準電圧Erを積分器８に入力する第２基準電圧積分処理の実行時間Δt4（図２参照）を差し引いた時間（Δt2−Δt4）に比例したものとなる。尚、この比例関係は、基本積分処理における前記所定時間Δt0内に積分器８の出力電圧が前記比較用電圧Eaを超えた場合（ｅx＞ｅflの場合）と、そうでない場合（ｅx≦ｅfl）の場合）のいずれの場合でも成立する。
【００６２】
そして、この時間（Δt2−Δt4）は、以下に示すように、ブリッジ出力電圧Exの不要成分E0を除いた成分Ei、すなわち、ひずみ量に応じた成分Eiから、基本積分処理でブリッジ回路１の出力信号ｅxに重畳するレベル変換用基準電圧ｅflに対応する前記レベル変換増幅基準電圧Efl（＝Ｇ・ｅfl）を差し引いた電圧（Ei−Efl）に比例するものとなる。
【００６３】
すなわち、例えばｅx＞ｅflの場合において、前述のＡ／Ｄ変換処理おける積分器８の積分は、それを式で表すと、次式（１）により表される（参照符号は図２を参照）。
【００６４】
【数１】

【００６５】
ここで、式（１）において「Ｋ」は積分器７の積分定数である。尚、ｅx≦ｅflの場合（基本積分処理でブリッジ回路１の出力信号ｅxのレベル変換を行わない場合）には、式（１）でＥfl＝０とすれば、やはり式（１）が成立する。
【００６６】
そして、この式（１）から次式（２）が得られる。
【００６７】
【数２】

【００６８】
さらに、この式（２）と、T1＝Δt0＋Δt1＋Δt0’＝Δt2＋Δt3＝T2、並びにΔt0＝Δt0’という関係とから、次式（３）が得られる。
【００６９】
【数３】

【００７０】
従って、時間（Δt2−Δt4）は、不要成分E0によらずに、ブリッジ出力電圧Exのひずみ量に応じた成分Eiと前記レベル変換増幅基準電圧Eflとの差分（Ei−Efl）に比例するものとなり、また、レベル変換増幅基準電圧Eflは、前記レベル変換用基準電圧ｅflと増幅器４のゲインＧとから定まる一定値である。尚、このため、ｅx≦ｅflの場合には、Efl＝０である。
【００７１】
このため、カウンタ１４の最終的なカウント値（これは前記時間（Δt2−Δt4）に比例する）を表すデジタルデータとレベル変換増幅基準電圧Eflとから、上記式（３）の関係に基づいてひずみ量に応じた成分Eiを認識できることとなる。すなわち、該成分Eiは、カウンタ１４のデジタルデータが表す電圧値に、レベル変換増幅基準電圧Eflを加えた値として与えられる。
【００７２】
かかる本実施形態のＡ／Ｄ変換装置では、カウンタ１４により最終的に得られるデジタルデータに対応する時間（Δt2−Δt4）が、ブリッジ出力電圧Exのひずみ量に応じた成分Eiと前記レベル変換増幅基準電圧Eflとの差分（Ei−Efl）に比例するため、上記デジタルデータとレベル変換増幅基準電圧Eflとから煩雑な処理を必要とせずに、極めて容易にひずみ量に応じた成分Eiを認識することができ、ひいては、ひずみ量を容易に認識することができる。
【００７３】
また、ブリッジ回路１の出力信号ｅx（ひずみ量の検出信号）が比較的大きなレベルのものである場合には、該出力信号ｅxを、レベル変換用基準電圧−ｅflにより小さいレベルの信号（ｅx−ｅfl）に変換して増幅器４に入力するため、増幅器４の出力電圧を飽和させずに、Ａ／Ｄ変換処理を行い得るブリッジ回路１の出力信号ｅxのレベル範囲が従来のものよりも大きくなる。従って、適正にＡ／Ｄ変化し得る電圧の範囲を大きくすることができる。
【００７４】
さらに、ブリッジ出力電圧Exのレベルの把握を基本積分処理の実行中に行うため、Ａ／Ｄ変換処理の速度を従来のものに対して損なわれることがない。従って、その処理速度を十分に高速なものに確保することができる。また、ブリッジ出力電圧Exのレベルの把握は、積分器８の出力電圧に基づいて行われるため、該ブリッジ出力電圧Exに一時的に外乱ノイズが混入するような場合であっても、その影響を極力抑えて、該ブリッジ出力電圧Exのレベルの大小判断を比較的精度よく行うことができる。このため、基準積分処理でブリッジ回路１の出力信号ｅxのレベル変換を行うか否かの選択を適正に行うことができる。
【００７５】
次に本発明のＡ／Ｄ変換装置の第２、第３実施形態をそれぞれ図３及び図４を参照して説明する。図３及び図４はそれぞれ第２、第３実施形態のＡ／Ｄ変換装置の作動を説明するためのタイミングチャートである。
【００７６】
ここで、以下に説明する第２、第３実施形態のＡ／Ｄ変換装置は、その回路構成は前記第１実施形態のものと同一であり、Ａ／Ｄ変換処理の一部の処理のみが第１実施形態のものと相違するものである。具体的には、第２、第３実施形態のＡ／Ｄ変換装置は、それぞれ前記図１に示した基準電圧生成器１１のレベル変換増幅基準電圧−Eflを積分器８に入力するタイミングのみが第１実施形態のものと相違するものである。従って、第１実施形態と同一構成部分については、第１実施形態と同一の参照符号を用いて説明を省略する。
【００７７】
まず、図３を参照して第２実施形態のＡ／Ｄ変換装置を説明する。本実施形態のＡ／Ｄ変換装置では、ｅx＞ｅflである場合において、基本積分処理ではレベル変換増幅基準電圧−Eflを積分器８に入力せず、例えば補助積分処理及び第１基準電圧積積分処理を実行する時間T2の期間内の所定のタイミングで、前記ＣＰＵ１８の制御により前記スイッチ１２を閉成して、レベル変換増幅基準電圧−Eflを基準電圧生成器１１から積分器８に入力せしめる。そして、このレベル変換増幅基準電圧−Eflの積分器８への入力（スイッチ１２の閉成）を、ブリッジ出力電圧Exのレベルの把握のための前記所定時間Δt0と等しい時間Δt0’の期間だけ行わしめる。図３示の例では、例えば補助積分処理及び第１基準電圧積積分処理を開始時から時間Δt0’（＝Δt0）の期間、レベル変換増幅基準電圧−Eflの積分器８に入力している。この場合には、時間Δt0’（＝Δt0）の期間において、積分器８には、前記不要成分E0の反転電圧−E0と基準電圧生成器９の負極性の基準電圧−Erとレベル変換増幅基準電圧−Eflとが入力され、それらを重畳してなる電圧（−Er−E0−Efl）が積分される。尚、レベル変換増幅基準電圧−Eflの積分器８への入力は、例えば、補助積分処理の終了直前に行うようにしてもよい。
【００７８】
上述した以外の処理は、ｅx≦ｅflの場合と含めて前記第１実施形態と同一である。詳細な式説明は省略するが、かかる本実施形態においても、前記式（３）が成立し、前記第１実施形態と同様の作用効果を奏することができる。
【００７９】
次に、図４を参照して第３実施形態のＡ／Ｄ変換装置を説明する。本実施形態のＡ／Ｄ変換装置では、ｅx＞ｅflである場合において、基本積分処理ではレベル変換増幅基準電圧−Eflを積分器８に入力せず、例えば第２基準積分処理と並行して、前記ＣＰＵ１８の制御により前記スイッチ１２を閉成して、レベル変換増幅基準電圧−Eflを基準電圧生成器１１から積分器８に入力せしめる。そして、このレベル変換増幅基準電圧−Eflの積分器８への入力（スイッチ１２の閉成）を、ブリッジ出力電圧Exのレベルの把握のための前記所定時間Δt0と等しい時間Δt0’の期間だけ行わしめる。図４示の例では、例えば第２基準電圧積分処理の開始時から時間Δt0’（＝Δt0）の期間、レベル変換増幅基準電圧−Eflの積分器８に入力している。この場合には、時間Δt0’（＝Δt0）の期間において、積分器８には、前記基準電圧生成器９の正極性の基準電圧Erとレベル変換増幅基準電圧−Eflとが入力され、それらを重畳してなる電圧（Er−Efl）が積分される。
【００８０】
上述した以外の処理は、ｅx≦ｅflの場合と含めて前記第１実施形態と同一である。詳細な式説明は省略するが、かかる本実施形態においても、前記式（３）が成立し、前記第１実施形態と同様の作用効果を奏することができる。
【００８１】
尚、レベル変換増幅基準電圧−Eflの積分器８への入力のタイミングは、前記図２〜図４のものに限られるものではなく、本発明のＡ／Ｄ変換装置では、基本的には、基本積分処理で、ブリッジ回路１の出力信号ｅxのレベル変換を開始してから、第２基準電圧積分処理の終了時までの期間内であれば、任意のタイミングでレベル変換増幅基準電圧−Eflの積分器８への入力を行ってよい。
【００８２】
また、前記各実施形態では、ｅx＞ｅflである場合に、基本積分処理の開始時から固定的な所定時間Δt0が経過した時からブリッジ回路１の出力信号ｅxのレベル変換を行うようにしたが、例えば積分器８の出力電圧が前記比較用電圧Ｅaに到達した時点からブリッジ回路１の出力信号ｅxのレベル変換を行うようにしてもよい。
【００８３】
また、前記各実施形態では、ブリッジ回路１の出力信号ｅxのレベル変換を行うか否かを規定する閾値（出力信号ｅxに係わる閾値）をレベル変換用基準電圧−ｅflと同一にしたが、該レベル変換用基準電圧−ｅflよりも若干大きな閾値を設定しておくようにしてもよい。
【００８４】
また、レベル変換用基準電圧−ｅflを複数種類用意しておき、基本積分処理の実行中に把握されるブリッジ出力電圧Exのレベルに応じて選択的にレベル変換用基準電圧−ｅflを変更するようにすることも可能である。
【００８５】
また、ブリッジ出力電圧Exのレベルの把握は、例えば汎用的なＡ／Ｄ変換器を用いて行うようにすることも可能である。
【００８６】
また、前記各実施形態は、検出回路としてひずみ量を検出するブリッジ回路１を使用したものを示したが、温度等の他の物理量を検出する検出回路に対しても本発明のＡ／Ｄ変換装置を適用することができる。
【００８７】
さらに、本明細書では詳細な説明は省略するが、基本積分処理の実行中に把握されるブリッジ出力電圧Exのレベルに応じて、第１基準電圧積分処理で積分器８に入力する基準電圧−E rのレベルやその入力のタイミングを調整するようにすることも可能である。
【図面の簡単な説明】
【図１】本発明のＡ／Ｄ変換装置の実施形態の回路構成を示すブロック図。
【図２】本発明の第１実施形態のＡ／Ｄ変換装置の作動を説明するためのタイミングチャート。
【図３】本発明の第２実施形態のＡ／Ｄ変換装置の作動を説明するためのタイミングチャート。
【図４】本発明の第３実施形態のＡ／Ｄ変換装置の作動を説明するためのタイミングチャート。
【図５】従来のＡ／Ｄ変換装置を説明するためのタイミングチャート。
【符号の説明】
１…ブリッジ回路（検出回路）、５…レベル変換器、６…極性反転器、８…積分器、９，１１…基準電圧生成器。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an integrating A / D converter that converts output voltage of a detection circuit such as a bridge circuit (Wheatstone bridge circuit) for strain measurement into digital data.
[0002]
[Prior art]
In general, the output voltage (analog signal) generated by a detection circuit such as a strain measurement bridge circuit (Wheatstone bridge circuit) with power supplied to it is only a component corresponding to the physical quantity detected by the detection circuit. However, it includes unnecessary components such as a component due to the thermoelectromotive force of the detection circuit, a noise component due to a commercial power supply as a power source of the detection circuit, and a component accompanying the zero point movement of the detection circuit. For this reason, even if the output voltage of this type of detection circuit is A / D converted by a typical A / D converter for data processing by a microcomputer or the like, the above-mentioned unnecessary components are included in the obtained digital data. Therefore, the digital data does not accurately correspond to the physical quantity to be detected.
[0003]
As an A / D converter capable of eliminating such inconvenience, an integration type A / D converter proposed by the applicant of the present application in Japanese Patent Publication No. 1-26566 has been known.
[0004]
This A / D converter will be described with reference to FIG. In this A / D converter, first, the output voltage (Ei + E0) of the detection circuit (Ei: a component corresponding to the physical quantity to be detected, E0: the unnecessary component) in a state where power is supplied to the detection circuit (not shown). ) Is input to an integrator (not shown) and integrated for a predetermined time Ta. More specifically, the output voltage (Ei + E0) is a voltage obtained by amplifying the output signal of the detection circuit with an amplifier.
[0005]
Subsequently, the output voltage of the detection circuit in a state where the power supply to the detection circuit is cut off (this corresponds to the unnecessary component E0) (−E0) and a predetermined level determined in advance Voltage (-Er) of the negative polarity of the reference voltage Er (more precisely, the polarity opposite to the output voltage (Ei + E0) of the detection circuit) is input to the integrator, and the voltage (-E0- Er) is integrated (period Tb in FIG. 4). This integration is performed until the output voltage (integrated value) of the integrator becomes “0”. In addition, in this period of time Tb, an up-counting operation of a counter (not shown) that counts a clock signal of a predetermined period is performed, thereby obtaining digital data representing the count value of time Tb.
[0006]
Next, in the period of time Tc = Ta−Tb obtained by subtracting the time Tb from the predetermined time Ta, the inverted voltage (−E0) is continuously input to the integrator and integrated. Accordingly, the inversion voltage (−E0) is input to the integrator for a period of time equal to the predetermined time Ta.
[0007]
Next, the reference voltage Er having a positive polarity (more precisely, the same polarity as the output voltage (Ei + E0) of the detection circuit) is input to the integrator and integrated until the output voltage of the integrator becomes “0”. (The period of time Td in FIG. 4) and the down-counting operation of the counter are performed during this period of time Td. Thereby, the count value of the counter finally becomes digital data representing the count value of time (Tb−Td).
[0008]
At this time, as described in Japanese Patent Publication No. 1-26566, between the time (Tb−Td) and the component Ei corresponding to the physical quantity of the output voltage (Ei + E0) of the detection circuit, The relationship Ei = {(Tb−Td) / Ta} · Er is established, and the component Ei is proportional to time (Tb−Td) regardless of the unnecessary component E0. Therefore, the digital data finally obtained by the counter as the count value of this time (Tb−Td) is a component Ei obtained by removing the unnecessary component E0 from the output voltage (Ei + E0) of the detection circuit, that is, a component corresponding to the physical quantity. Digital data representing Ei.
[0009]
According to such an A / D converter, digital data corresponding to the component Ei from which the unnecessary component E0 in the output voltage (Ei + E0) of the detection circuit is removed can be obtained. It corresponds to the physical quantity to be accurately performed.
[0010]
By the way, in this type of A / D converter, the range of voltage that can be properly A / D converted is limited due to the maximum output voltage of the amplifier that amplifies the output signal of the detection circuit. It is hoped that In this case, for example, the level of the output signal of the detection circuit is roughly confirmed in advance, and an appropriate level voltage is subtracted from the output signal of the detection circuit according to the level and amplified, and then input to the integrator. It is possible to do so.
[0011]
However, in such a method, since it is necessary to grasp the level of the output signal of the detection circuit before the start of the A / D conversion process, the processing speed of the A / D conversion process including the grasping process is impaired. There is a fear.
[0012]
Therefore, while the A / D conversion process proceeds at the initial stage immediately after the start of the A / D conversion process of the output voltage (Ei + E0) of the detection circuit (the output voltage (Ei + E0) is integrated), the output signal of the detection circuit It is conceivable to integrate the subtracted voltage from the output signal of the detection circuit according to the grasped value of the signal level.
[0013]
However, in this case, since the level of the voltage input to the integrator is changed during the integration of the output voltage (Ei + E0), the A / D conversion process is simply performed as in the conventional case. Only by performing it, the correspondence between the count value finally obtained by the counter and the voltage Ei becomes complicated, and there is a disadvantage that complicated processing is required to recognize the voltage Ei from the count value.
[0014]
[Problems to be solved by the invention]
The present invention has been made in view of such a background, and can broaden the range of voltages that can be appropriately A / D converted without impairing the processing speed of the A / D change processing. An object of the present invention is to provide an A / D converter capable of easily recognizing a component corresponding to a physical quantity of an output voltage of a detection circuit from obtained digital data.
[0015]
[Means for Solving the Problems]
An A / D converter according to the present invention includes a polarity inverter that generates an inverted voltage obtained by inverting the polarity from the output voltage from a detection circuit that generates an output voltage including a signal component corresponding to a physical quantity, and a positive / negative polarity A reference voltage generator that generates a reference voltage (Er, -Er) at a predetermined level, an integrator that can input a plurality of voltage signals, integrates the input voltage signals by superimposing, and a clock having a predetermined period A counter that counts a time by counting a signal and generates digital data representing a count value of the time, and at least an output voltage (Ei) of the detection circuit in a state where power is supplied to the detection circuit For a predetermined basic integration execution time (T1) determined in advance, and a basic integration process for integration by inputting to the integrator, and a time equal to the basic integration execution time (T1) after completion of the basic integration process ( T2) During the period, the inverted voltage (-E0) obtained by inverting the output voltage (E0) of the detection circuit in a state where the power supply to the detection circuit is cut off by the polarity inverter is input to the integrator and integrated. In the period from the end of the auxiliary integration process and the end of the basic integration process to the end of the auxiliary integration process, the negative reference voltage (−Er) of the reference voltage generator is set to the output voltage of the integrator. A first reference voltage integration process in which the level is reduced from a level at the end of the basic integration process to a zero level and integrated to the integrator; and after the auxiliary integration process is completed, a positive electrode of the reference voltage generator A second reference voltage integration process that integrates the reference voltage (Er) into the integrator until the level of the output voltage of the integrator decreases from the level at the end of the auxiliary integration process to a zero level; And the first criterion Digital data representing a count value obtained by subtracting the execution time (Δt4) of the second reference voltage integration process from the execution time (Δt1) of the voltage integration process is used as the physical quantity in the output voltage (Ex) of the detection circuit. The present invention relates to an A / D converter that generates the digital data corresponding to the corresponding signal component by the counter.
[0016]
Here, in this specification, regarding the polarity of the voltage, the same polarity as the output voltage (Ex) of the detection circuit in a state where the power supply is supplied is set as the positive polarity, and the opposite polarity to the output voltage (Ex). The polarity is the negative polarity.
[0017]
In order to achieve the above object, the present invention provides an output voltage (Ex) of the detection circuit during a predetermined time (Δt0) immediately after the start of the basic integration process within the execution period of the basic integration process. Means for grasping the level of the detection circuit, means for generating a voltage (Ex−Efl) obtained by subtracting a predetermined level conversion reference voltage (Efl) from a predetermined level from the output voltage (Ex) of the detection circuit, A means for generating a reference voltage for level conversion (Efl) and an inverted voltage (−Efl) of reverse polarity, and a grasp value of the level of the output voltage (Ei) of the detection circuit during the predetermined time (Δt0) Output voltage (E0) of the detection circuit during a period (T1−Δt0) from the elapse of the predetermined time (Δt0) to the end of the basic integration processing when the predetermined level exceeds a predetermined level Instead of the output voltage (E0) A voltage (Ex−Efl) obtained by subtracting the bell conversion reference voltage (Efl) is input to the integrator for integration, and when the predetermined time (Δt0) within the execution period of the basic integration process has elapsed In the period from the end of the second reference voltage integration process to the end of the second reference voltage integration process, the inverted voltage (−Efl) of the level conversion reference voltage (Efl) is set for a period (Δt0 ′) equal to the predetermined time (Δt0). It is characterized by being input to the integrator.
[0018]
According to the A / D conversion device of the present invention, the output voltage (Ex of the detection circuit in a state in which power is supplied to the detection circuit during a predetermined time (Δt0) immediately after the start of the basic integration process (Ex ) And the grasped value exceeds a predetermined level (when the grasped value is relatively large), the level conversion reference voltage (Efl) is subtracted from the output voltage (Ex). The voltage (Ex−Efl) is input to the integrator and integrated. That is, the basic integration process is executed as if the output voltage of the detection circuit is a voltage (Ex−Efl) at a level lower than the original voltage (Ex). Then, after the basic integration process is completed, the auxiliary integration process, the first reference voltage integration process, and the second reference voltage integration process are performed in the same manner as the above-described conventional one. A period of time (Δt0 ′) equal to the predetermined time (Δt0) within a period from the elapse of the predetermined time (Δt0) within the execution period of the basic integration process to the end of the second reference voltage integration process That is, the inverted voltage (−Efl) of the reference voltage for level conversion (Efl) is equal to the time when the output voltage (Ex) of the detection circuit is input to the integrator and integrated in the basic integration process. It is input to the integrator and integrated.
[0019]
As will be described in detail later, by inputting and integrating the inverted voltage (−Efl) into the integrator, the time counted by the counter until the end of the second reference voltage integration process, that is, A time (Δt1−Δt4) obtained by subtracting the execution time (Δt4) of the second reference voltage integration process from the execution time (Δt1) of the first reference voltage integration process is a physical quantity in the output voltage (Ex) of the detection circuit. Is proportional to (Ei−Efl) obtained by subtracting the level conversion reference voltage (Efl) from the component (hereinafter referred to as physical quantity component Ei). Therefore, the physical quantity component Ei is obtained as a value obtained by simply adding the level conversion reference voltage (Efl) to the voltage value recognized from the digital data finally obtained by the counter.
[0020]
Therefore, according to the A / D conversion device of the present invention, even when the output voltage (Ex) of the detection circuit becomes relatively large, A / D conversion processing can be performed properly, and A / D conversion can be performed. The voltage range can be expanded. Further, the time (Δt1−Δt4) represented by the digital data finally obtained by the counter is proportional to the physical quantity component Ei minus the level conversion reference voltage (Efl) (Ei−Efl). The physical quantity component Ei can be easily recognized from digital data. In addition, since the level of the output voltage (Ex) of the detection circuit is grasped within the execution period of the basic integration process, an appropriate A / D conversion process can be performed without impairing the processing speed.
[0021]
In the present invention, when the grasp value of the level of the output voltage (Ex) of the detection circuit is smaller than a predetermined level, the basic integration process, the auxiliary, as in the conventional A / D converter described above. An integration process, a first reference voltage integration process, and a second reference voltage integration process may be performed.
[0022]
In the present invention, it is preferable that the level of the output voltage (Ex) of the detection circuit during the predetermined time (Δt0) is grasped based on the output voltage of the integrator.
[0023]
According to this, since the level of the output voltage (Ex) of the detection circuit is grasped based on the integration value of the output voltage (Ex) by the integrator, the output voltage (Ex) includes temporary noise. Even in such a case, the influence can be eliminated by an integrator as a filter, and the level of the output voltage (Er) can be grasped relatively accurately.
[0024]
DETAILED DESCRIPTION OF THE INVENTION
A first embodiment of the present invention will be described with reference to FIGS. FIG. 1 is a block diagram showing a circuit configuration of an A / D converter according to this embodiment, and FIG. 2 is a timing chart for explaining the operation thereof.
[0025]
In FIG. 1, reference numeral 1 denotes a bridge circuit (Wheatstone bridge circuit) as a strain measurement detection circuit including a strain gauge (not shown). The bridge circuit 1 is connected to a bridge power source 2 for supplying power to the power source via a switch 3 and connected to an amplifier 4 that amplifies an output signal (analog signal) of the bridge circuit 1. Yes.
[0026]
In the following description, the output signal of the bridge circuit 1 in a state where the power source power is supplied from the bridge power source 2 to the bridge circuit 1 (switch 3 is closed) is given a reference symbol ex, and this output signal Reference voltage Ex is given to the voltage obtained by amplifying ex by amplifier 4. Further, the reference signal e0 is attached to the output signal of the bridge circuit 1 in a state where the power supply to the bridge power supply 2 is cut off (the switch 3 is opened), and the output signal e0 is amplified by the amplifier 4 Is given a reference E0. In this case, when the gain (amplification factor) of the amplifier 4 is G, Ex = G · ex and E0 = G · e0. Further, the output voltage (voltage to be A / D converted) of the detection circuit referred to in the present invention is a voltage Ex obtained by amplifying the output signal ex of the bridge circuit 1 by the amplifier 4, and in the following description. The voltage Ex is referred to as the bridge output voltage Ex.
[0027]
In the A / D conversion device of this embodiment, the level converter 5 connected to the input side of the amplifier 4, the polarity inverter 6 and the changeover switch circuit 7 connected to the output side of the amplifier 4, and the input voltage And an integrator 8 for integrating the output voltage of the amplifier 4 and an inverted voltage obtained by inverting the polarity of the output voltage by the polarity inverter 6 from the amplifier 4 and the polarity inverter 6 respectively. The signal is input to the circuit 7.
[0028]
The level converter 5 converts the level of the output signal ex of the bridge circuit 1 that is input to the amplifier 4 as necessary. The level converter 5 has a negative polarity (more accurately) determined in advance by a command from a CPU 18 to be described later. Outputs a voltage -efl having a polarity opposite to that of the output signal ex of the bridge circuit 1 and superimposes it on the output signal ex of the bridge circuit 1, thereby converting the output signal ex of the bridge circuit 1 to a voltage -efl (hereinafter referred to as level conversion). The voltage signal is converted to a voltage signal (ex-efl) having a level lower by the level of the reference voltage -efl). In this case, the level | efl | of the reference voltage for level conversion −efl is set to a level equal to or lower than the upper limit value of the input voltage of the amplifier 4 so that the amplification degree of the amplifier 4 is kept constant. The level is set slightly smaller than the value.
[0029]
When level conversion of the output signal ex of the bridge circuit 1 is performed by the level converter 5, the output voltage of the amplifier 4 is G · (ex−efl) = Ex−G · efl. Therefore, when Efl = G · efl is defined, the output voltage of the amplifier 4 is a voltage Efl having a predetermined level (level conversion reference voltage −efl level | efl | G level) from the bridge output voltage Ex. Reduced voltage (Ex-Efl). In the following description, the voltage Efl is referred to as a level conversion amplification reference voltage Efl.
[0030]
The changeover switch circuit 7 is selectively connected to a contact 7a to which the output voltage of the amplifier 4 is input, a contact 7b to which an inverted voltage of the output voltage of the amplifier 4 is input by the polarity inverter 6, and the contacts 7a and 7b. Are connected to the input side of the integrator 8.
[0031]
Further, the A / D converter of the present embodiment includes a reference voltage generator 9 that generates reference voltages Er and -Er having predetermined levels of positive and negative polarities, and switching for inputting the reference voltages Er and -Er. The switch circuit 10 includes a reference voltage generator 11 that generates a level conversion amplification reference voltage −Efl (= −G · efl) having a negative polarity (more precisely, opposite to the bridge output voltage Ex).
[0032]
In this case, the reference voltage generator 11 is connected to the input side of the integrator 8 via the switch 12, and the generated level conversion amplification reference voltage −Efl can be input to the integrator 8 via the switch 12. .
[0033]
The changeover switch circuit 10 has contacts 10a and 10b to which the reference voltages Er and -Er are input from the reference voltage generator 9, respectively, and an output point 10c that can be selectively conducted to the contacts 10a and 10b. The output point 10 c is connected to the input side of the integrator 8.
[0034]
Therefore, the integrator 8 is supplied with the voltage generated at the output point 7c of the changeover switch circuit 7, the output point 10c of the changeover switch circuit 10, and the output side of the switch 12. In this case, the voltage generated at the output points 7c and 10c of the

changeover switch circuits

7 and 10 and the voltage generated at the output side of the switch 12 are superimposed (added) and input to the integrator 8. .
[0035]
On the output side of the integrator 8, a zero comparator 13 that monitors whether or not the output voltage of the integrator 8 as an integral value of the input voltage to the integrator 8 is at the “0” level; A comparator 15 is connected for comparing the output voltage of the integrator 8 with a predetermined level of comparison voltage Ea generated by the comparison reference voltage generator 14.
[0036]
The level | Er | of the reference voltages Er and −Er generated by the reference voltage generator 9 is substantially the same as the maximum output voltage (full scale value) of the amplifier 4, for example. The level conversion amplification reference voltage −Efl is set to a level slightly higher than the level.
[0037]
The A / D converter according to the present embodiment includes a clock oscillator 16 that generates a clock signal (pulse signal) with a predetermined period, a counter 17 that counts the clock signal of the clock oscillator 16, and the counter 17 and the switching unit. The

switch circuits

7 and 10, the switches 3 and 12, and the CPU 18 that controls the operation of the level converter 5 are provided. In this case, in the A / D conversion device of the present embodiment, an AC commercial power supply is used as the original power supply for the entire circuit including the bridge power supply 2, and the clock oscillator 16 is a clock synchronized with the commercial power supply. A signal (however, the period is sufficiently smaller than the period of the commercial power source) is generated. The clock signal is also input to the CPU 18 for control processing by the CPU 18. Furthermore, the output of the zero comparator 13 is input to the counter 17 for operation control.
[0038]
Next, the operation of the A / D conversion device of this embodiment will be described.
[0039]
With reference to FIG. 1 and FIG. 2, in the A / D conversion device of the present embodiment, the A / D conversion process is performed as follows by the control process of the CPU 18.
[0040]
First, the CPU 18 closes the switch 3 at a timing synchronized with the clock signal, and makes the output point 7c of the changeover switch circuit 7 conductive to the contact 7a. At this time, the output point 10c of the changeover switch circuit 10 is controlled to be in a non-conductive state with respect to both the contacts 10a and 10b, and the switch 12 is controlled to be in an open state. Further, the level converter 5 is controlled not to output the level conversion reference voltage efl.
[0041]
Thereby, the basic integration process (see FIG. 2) is started. At this time, the power source power is supplied from the bridge power source 2 to the bridge circuit 1 via the switch 3, and the bridge circuit 1 generates and outputs an output signal ex as a distortion amount (physical amount) detection signal. Then, the bridge output voltage Ex obtained by amplifying it by the amplifier 4 is input to the integrator 8 via the changeover switch circuit 7 (see the timing chart in the upper part of FIG. 2) and integrated by the integrator 8. . Therefore, immediately after the start of the basic integration process, the output voltage of the integrator 8 rises, for example, in the form shown by the solid line in the middle timing chart of FIG. The CPU 18 sequentially counts the elapsed time from the start of the basic integration process by counting the clock signal from the start of the basic integration process.
[0042]
Here, the bridge output voltage Ex input to the integrator 8 in the above basic integration process includes the component Ei corresponding to the amount of distortion, the thermoelectromotive force of the bridge circuit 1, as shown in the upper timing chart of FIG. This is a voltage (Ei + E0) that is a combination of the zero point shift, the offset voltage of the amplifier 4, the unnecessary component E0 caused by the commercial power source and the like. However, the level of the unnecessary component E0 is generally sufficiently smaller than the level of the component Ei corresponding to the strain amount (in FIG. 2, the unnecessary component E0 is shown at a relatively large level for convenience of explanation).
[0043]
After starting the basic integration process as described above, the CPU 18 has passed a predetermined time Δt0 determined in advance to define the timing for grasping the level of the bridge output voltage Ex from the start of the basic integration process. Sometimes the output of the comparator 15 is checked.
[0044]
Here, the comparison voltage Ea compared with the output voltage of the integrator 8 by the comparator 15 is, for example, a voltage at which the bridge output voltage Ex is substantially equal to the level | Efl | of the level conversion amplification voltage −Efl. Sometimes (when ex = efl), the voltage level is set so that the output voltage of the integrator 8 reaches when the predetermined time Δt0 has elapsed. In other words, when the comparison voltage Ea is Ex> Efl (ex> efl) (when the output voltage of the amplifier 4 is close to the full scale value), the output voltage of the integrator 8 is equal to the predetermined time t0. When Ex <Efl (ex <efl), the output voltage of the integrator 8 does not reach the comparison voltage Ea before the predetermined time t0 when Ex <Efl (ex <efl). Is set. Further, the predetermined time Δt0 is set to a time sufficiently shorter than the time of one cycle of the commercial power supply (this is equal to the execution time T1 of the basic integration process as will be described later in the present embodiment).
[0045]
When the predetermined time Δt0 has elapsed since the start of the basic integration process, the CPU 18 exceeds the comparison voltage Ea when the output voltage of the integrator 8 (= integral value of the bridge output voltage Ex), and a signal indicating this. If it is output from the comparator 15, the level conversion reference voltage −efl is output from the level conversion circuit 5 accordingly.
[0046]
As a result, a signal (ex-efl) having a level lower than the original output signal ex of the bridge circuit 1 by the level of the level conversion reference voltage -efl is input to the amplifier 4. Accordingly, after the elapse of the predetermined time t0, the output voltage of the amplifier 4 becomes (Ex−Efl), and this voltage (Ex−Efl) is input to the integrator 8 and integrated (see the upper stage and FIG. 2). (See the middle timing chart). At this time, the signal (ex−efl) input to the amplifier 4 is a voltage that does not saturate the output of the amplifier 4, and the output voltage (Ex−Efl) of the amplifier 4 is the signal (ex−efl). (Ex−Efl) = G · (ex−efl).
[0047]
Note that the case where the output voltage of the integrator 8 has not increased to the comparison voltage Ea from the start of the basic integration process until the predetermined time Δt0 has elapsed (when ex ≦ efl) will be described later.
[0048]
Next, the CPU 18 determines that the elapsed time from the start of the basic integration process is the predetermined time Δt0 from the time T1 of one cycle of the commercial power supply as the basic integration execution time (execution time of the basic integration process) in the present embodiment. When the time (T1−Δt0 ′) obtained by subtracting the time Δt0 ′ equal to (see FIG. 2) is reached, the switch 12 is closed, and the level conversion amplification reference voltage −Efl is supplied from the reference voltage generator 11 to the integrator 8. Let's enter it. At this time, the closed state of the switch 3, the output of the level conversion reference voltage -efl from the level converter 5, and the conduction to the contact 7a of the output point 7c of the changeover switch circuit 7 are continued.
[0049]
Thus, during the period of time Δt0 ′ (= Δt0) in FIG. 2, the integrator 8 has the voltage (Ex−Efl) on the side of the changeover switch circuit 7 and the level conversion amplification reference voltage −Efl of the reference voltage generator 11. , And a voltage (Ex−Efl−Efl) = (Ex−2 · Efl) obtained by superimposing these voltages is integrated by the integrator 8. In this case, basically (Ex−2 · Efl) <0, and the output voltage of the integrator 8 decreases during the period of time Δt0 ′.
[0050]
When the elapsed time from the start of the basic integration process in which the above process is executed reaches the basic integration execution time T1, the CPU 18 ends the basic integration process, and performs the auxiliary integration process and the first reference voltage integration process. And start in parallel. That is, the switch 3 is opened to cut off the power supply to the bridge circuit 1, the output point 7 c of the changeover switch circuit 7 is brought into conduction with the contact 7 b, and the level conversion reference from the level converter 5. The output of voltage -efl is stopped. Further, the CPU 18 causes the output point 10c of the changeover switch circuit 10 to conduct to the contact 10b and opens the switch 12.
[0051]
As a result, the integrator 8 supplies the voltage G · e0 obtained by amplifying the output signal e0 of the bridge circuit 1 with the amplifier 4 in a state where the power supply to the bridge circuit 1 is cut off (this is the bridge output voltage Ex). The polarity inversion voltage -E0 (corresponding to the unnecessary component E0 in the inside) is input from the polarity inverter 6 through the changeover switch circuit 7 (see the timing chart in the upper part of FIG. 2), and the auxiliary integration process is started. . At the same time, the reference voltage -Er having a negative polarity (opposite polarity with respect to the bridge output voltage Ex) of the reference voltage generator 9 is input from the reference voltage generation circuit 9 to the integrator 8 via the changeover switch circuit 10 (the upper stage of FIG. 2). The first reference voltage integration process is started in parallel with the auxiliary integration process. Then, a voltage (-Er-E0) obtained by adding these input voltages -E0 and -Er to the integrator 8 is integrated by the integrator 8. At this time, the output voltage of the integrator 8 decreases from the voltage at the end of the basic integration process as shown by the solid line in the middle timing chart of FIG.
[0052]
Further, the CPU 18 starts the auxiliary integration process and the first reference voltage integration process as described above, and simultaneously starts the count-up operation of the counter 17. (Refer to the lower timing chart of FIG. 2).
[0053]
After starting the auxiliary integration process and the first reference voltage integration process as described above, the CPU 18 sequentially monitors the output of the zero comparator 13. When the signal indicating that the output voltage of the integrator 8 has decreased to “0” is output from the zero comparator 13, the CPU 18 sets the output point 10 c of the changeover switch circuit 10 in accordance with both the

contacts

10 a, 10 a, Disconnect from 10b. As a result, the input of the negative reference voltage −Er to the integrator 8 is completed (see the upper timing chart in FIG. 2), and the first reference voltage integration process is completed. At this time, the counter 17 stops the count-up operation in accordance with the output signal of the zero comparator 13 (see the lower timing chart in FIG. 2).
[0054]
If the elapsed time from the start of the auxiliary integration process and the first reference voltage integration process is less than the basic integration execution time T1 when the first reference voltage integration process is completed, the CPU 18 The conduction of the output point 7c of the circuit 7 to the contact 7b is maintained. Therefore, in this case, even after the first reference voltage integration process is completed, the input of the inverted voltage −E0 of the unnecessary component E0 to the integrator 8 is continued, and the auxiliary integration process is continued.
[0055]
Next, when the elapsed time from the start of the auxiliary integration process and the first reference voltage integration process reaches a time T2 (see FIG. 2) equal to the basic integration execution time T1, the CPU 18 outputs the output point of the changeover switch circuit 7. 7c is disconnected from both contacts 7a and 7b. As a result, the input of the inverted voltage −E0 of the unnecessary component E0 to the integrator 8 is finished, and the auxiliary integration process is finished.
[0056]
At the same time, the CPU 18 makes the output point 10c of the changeover switch circuit 10 conductive to the contact 10a. As a result, the positive reference voltage Er is input from the reference voltage generator 9 to the integrator 8 (see the upper timing chart in FIG. 2), and the second reference voltage integration process for integrating the reference voltage Er is started. The Further, at the same time, the CPU 18 starts the down-counting operation of the counter 17 (see the lower timing chart in FIG. 2).
[0057]
The second reference voltage integration process is performed until the output voltage of the integrator 8 that has been reduced to the negative voltage in the auxiliary integration process becomes “0” and a signal indicating that is output from the zero comparator 13. Is called. That is, when the output voltage of the integrator 8 becomes “0”, the CPU 18 disconnects the output point 10c of the changeover switch circuit 10 from both the contacts 10a and 10b in accordance with the output of the zero comparator 13 indicating that, and the integrator 8 The input of the reference voltage Er to is cut off. Further, the counter 17 stops the down-counting operation according to the above output of the zero comparator 13.
[0058]
In the present embodiment, the operation described above is performed when the output voltage of the integrator 8 exceeds the comparison voltage Ea (when ex> efl) until the predetermined time Δt 0 elapses immediately after the start of the basic integration process. This is the operation of the A / D converter.
[0059]
On the other hand, in the basic integration process, if the output voltage of the integrator 8 does not rise to the comparison voltage Ea before the predetermined time Δt0 has passed (when ex ≦ efl), the CPU 18 Over the entire period of integration execution time T1, the level converter 5 is not allowed to output the level conversion reference voltage -efl, and the switch 12 is maintained in the open state. Therefore, in this case, only the bridge output voltage Ex is input to the integrator 8 and integrated during the entire period of the basic integration process (see the one-dot chain line in the middle stage of FIG. 2).
[0060]
After the basic integration process is completed, the auxiliary integration process, the first reference voltage integration process, the second reference voltage integration process, and the counting operation of the counter 17 are performed in the same manner as in the case described above (when ex> efl). (See the one-dot chain lines in the middle and lower timing charts of FIG. 2).
[0061]
When the A / D conversion process is executed as described above, the count value of the counter 17 at the end of the second reference voltage integration process is the first reference that inputs the negative reference voltage −Er to the integrator 8. The time (Δt2−Δt4) obtained by subtracting the execution time Δt4 (see FIG. 2) of the second reference voltage integration process for inputting the positive reference voltage Er to the integrator 8 from the execution time Δt2 (see FIG. 2) of the voltage integration process. ). This proportional relationship is obtained when the output voltage of the integrator 8 exceeds the comparison voltage Ea within the predetermined time Δt0 in the basic integration process (when ex> efl) and when not (ex ≦ efl). In any case).
[0062]
Then, this time (Δt2−Δt4) is obtained from the component Ei excluding the unnecessary component E0 of the bridge output voltage Ex, that is, the component Ei corresponding to the amount of distortion, by the basic integration process, as shown below. This is proportional to the voltage (Ei−Efl) obtained by subtracting the level conversion amplification reference voltage Efl (= G · efl) corresponding to the level conversion reference voltage efl superimposed on the output signal ex.
[0063]
That is, for example, in the case of ex> efl, the integration of the integrator 8 in the A / D conversion process described above is expressed by the following expression (1) (reference numerals refer to FIG. 2). .
[0064]
[Expression 1]

[0065]
Here, “K” in equation (1) is an integration constant of the integrator 7. When ex ≦ efl (when the level conversion of the output signal ex of the bridge circuit 1 is not performed in the basic integration process), if Efl = 0 in equation (1), equation (1) is also established. .
[0066]
Then, the following equation (2) is obtained from the equation (1).
[0067]
[Expression 2]

[0068]
Furthermore, the following equation (3) is obtained from this equation (2) and the relationship of T1 = Δt0 + Δt1 + Δt0 ′ = Δt2 + Δt3 = T2 and Δt0 = Δt0 ′.
[0069]
[Equation 3]

[0070]
Therefore, the time (Δt2−Δt4) is proportional to the difference (Ei−Efl) between the component Ei corresponding to the distortion amount of the bridge output voltage Ex and the level conversion amplification reference voltage Efl, regardless of the unnecessary component E0. The level conversion amplification reference voltage Efl is a constant value determined from the level conversion reference voltage efl and the gain G of the amplifier 4. For this reason, Efl = 0 when ex ≦ efl.
[0071]
For this reason, distortion is calculated from the digital data representing the final count value of the counter 14 (which is proportional to the time (Δt2−Δt4)) and the level conversion amplification reference voltage Efl based on the relationship of the above equation (3). The component Ei corresponding to the amount can be recognized. That is, the component Ei is given as a value obtained by adding the level conversion amplification reference voltage Efl to the voltage value represented by the digital data of the counter 14.
[0072]
In the A / D conversion device of this embodiment, the time (Δt2−Δt4) corresponding to the digital data finally obtained by the counter 14 is the component Ei corresponding to the distortion amount of the bridge output voltage Ex and the level conversion amplification. Since it is proportional to the difference (Ei−Efl) from the reference voltage Efl, it is very easy to recognize the component Ei corresponding to the amount of distortion from the digital data and the level conversion amplification reference voltage Efl without requiring complicated processing. As a result, the amount of strain can be easily recognized.
[0073]
When the output signal ex (distortion amount detection signal) of the bridge circuit 1 has a relatively large level, the output signal ex is converted to a signal (ex−) having a level lower than the level conversion reference voltage −efl. efl) and input to the amplifier 4, the level range of the output signal ex of the bridge circuit 1 that can perform the A / D conversion process without saturating the output voltage of the amplifier 4 is larger than the conventional one. . Therefore, it is possible to increase the voltage range in which A / D can be appropriately changed.
[0074]
Further, since the level of the bridge output voltage Ex is grasped during the execution of the basic integration process, the speed of the A / D conversion process is not impaired compared to the conventional one. Therefore, the processing speed can be ensured to be sufficiently high. In addition, since the level of the bridge output voltage Ex is determined based on the output voltage of the integrator 8, even if disturbance noise is temporarily mixed in the bridge output voltage Ex, the influence is affected. It is possible to make the determination of the level of the bridge output voltage Ex with relatively high accuracy while suppressing it as much as possible. Therefore, it is possible to appropriately select whether or not to perform level conversion of the output signal ex of the bridge circuit 1 in the reference integration process.
[0075]
Next, second and third embodiments of the A / D converter according to the present invention will be described with reference to FIGS. 3 and 4, respectively. 3 and 4 are timing charts for explaining the operation of the A / D converters of the second and third embodiments, respectively.
[0076]
Here, the A / D converters of the second and third embodiments described below have the same circuit configuration as that of the first embodiment, and only a part of the A / D conversion process is performed. This is different from the first embodiment. Specifically, the A / D converters of the second and third embodiments only have a timing at which the level conversion amplification reference voltage -Efl of the reference voltage generator 11 shown in FIG. This is different from the first embodiment. Therefore, the same components as those in the first embodiment are denoted by the same reference numerals as those in the first embodiment, and the description thereof is omitted.
[0077]
First, an A / D conversion apparatus according to the second embodiment will be described with reference to FIG. In the A / D conversion device of the present embodiment, when ex> efl, the level conversion amplification reference voltage −Efl is not input to the integrator 8 in the basic integration process. For example, the auxiliary integration process and the first reference voltage product integration are performed. The switch 12 is closed under the control of the CPU 18 at a predetermined timing within the period of time T2 for executing the processing, and the level conversion amplification reference voltage -Efl is input from the reference voltage generator 11 to the integrator 8. Then, the level conversion amplification reference voltage -Efl is input to the integrator 8 (switch 12 is closed) for a period of time Δt0 ′ equal to the predetermined time Δt0 for grasping the level of the bridge output voltage Ex. Close. In the example shown in FIG. 3, for example, the auxiliary integration process and the first reference voltage product integration process are input to the integrator 8 of the level conversion amplification reference voltage −Efl for a period of time Δt0 ′ (= Δt0) from the start. In this case, in the period of time Δt0 ′ (= Δt0), the integrator 8 includes the inverted voltage −E0 of the unnecessary component E0, the negative reference voltage −Er of the reference voltage generator 9, and the level conversion amplification reference. The voltage -Efl is input, and a voltage (-Er-E0-Efl) formed by superimposing them is integrated. Note that the level conversion amplification reference voltage -Efl may be input to the integrator 8, for example, immediately before the auxiliary integration process ends.
[0078]
Processes other than those described above are the same as those in the first embodiment, including the case of ex ≦ efl. Although detailed description of the formula is omitted, the formula (3) is also established in the present embodiment, and the same effects as those of the first embodiment can be achieved.
[0079]
Next, an A / D conversion device according to a third embodiment will be described with reference to FIG. In the A / D conversion device of the present embodiment, when ex> efl, the level integration amplification reference voltage −Efl is not input to the integrator 8 in the basic integration process, for example, in parallel with the second reference integration process, The switch 12 is closed under the control of the CPU 18, and the level conversion amplification reference voltage −Efl is input from the reference voltage generator 11 to the integrator 8. The level conversion amplification reference voltage -Efl is input to the integrator 8 (switch 12 is closed) for a period of time Δt0 ′ equal to the predetermined time Δt0 for grasping the level of the bridge output voltage Ex. Close. In the example shown in FIG. 4, for example, during the period of time Δt0 ′ (= Δt0) from the start of the second reference voltage integration process, the level conversion amplification reference voltage −Efl is input to the integrator 8. In this case, in the period of time Δt0 ′ (= Δt0), the positive reference voltage Er and the level conversion amplification reference voltage −Efl of the reference voltage generator 9 are input to the integrator 8, The superposed voltage (Er-Efl) is integrated.
[0080]
Processes other than those described above are the same as those in the first embodiment, including the case of ex ≦ efl. Although detailed description of the formula is omitted, the formula (3) is also established in the present embodiment, and the same effects as those of the first embodiment can be achieved.
[0081]
The input timing of the level conversion amplification reference voltage −Efl to the integrator 8 is not limited to that shown in FIGS. 2 to 4. In the A / D conversion device of the present invention, basically, As long as it is within the period from the start of level conversion of the output signal ex of the bridge circuit 1 in the basic integration process to the end of the second reference voltage integration process, the level conversion amplification reference voltage -Efl can be changed at any timing. Input to the integrator 8 may be made.
[0082]
In each of the above embodiments, when ex> efl, the level conversion of the output signal ex of the bridge circuit 1 is performed after a fixed predetermined time Δt0 has elapsed from the start of the basic integration process. For example, the level conversion of the output signal ex of the bridge circuit 1 may be performed from the time when the output voltage of the integrator 8 reaches the comparison voltage Ea.
[0083]
In each of the above embodiments, the threshold value (threshold value related to the output signal ex) for specifying whether or not the level conversion of the output signal ex of the bridge circuit 1 is performed is the same as the level conversion reference voltage -efl. A threshold value slightly larger than the level conversion reference voltage -efl may be set.
[0084]
Further, a plurality of types of level conversion reference voltages -efl are prepared, and the level conversion reference voltage -efl is selectively changed according to the level of the bridge output voltage Ex that is grasped during the execution of the basic integration process. It is also possible to make it.
[0085]
The level of the bridge output voltage Ex can be grasped using, for example, a general-purpose A / D converter.
[0086]
Moreover, although each said embodiment showed what used the bridge circuit 1 which detects distortion amount as a detection circuit, A / D conversion of this invention is applied also to the detection circuit which detects other physical quantities, such as temperature. The device can be applied.
[0087]
Further, although detailed description is omitted in this specification, the reference voltage − input to the integrator 8 in the first reference voltage integration process according to the level of the bridge output voltage Ex grasped during the execution of the basic integration process − It is also possible to adjust the level of Er and the timing of its input.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a circuit configuration of an embodiment of an A / D conversion device of the present invention.
FIG. 2 is a timing chart for explaining the operation of the A / D converter according to the first embodiment of the present invention.
FIG. 3 is a timing chart for explaining the operation of the A / D converter according to the second embodiment of the present invention.
FIG. 4 is a timing chart for explaining the operation of the A / D converter according to the third embodiment of the present invention.
FIG. 5 is a timing chart for explaining a conventional A / D converter.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Bridge circuit (detection circuit), 5 ... Level converter, 6 ... Polarity inverter, 8 ... Integrator, 9, 11 ... Reference voltage generator

Claims

A polarity inverter that generates an inversion voltage obtained by inverting the polarity from the output voltage from a detection circuit that generates an output voltage including a signal component corresponding to a physical quantity, and a reference voltage (Er, − Er), a reference voltage generator that can input multiple voltage signals, an integrator that superimposes and integrates the input voltage signals, and a clock signal with a predetermined period. A counter for generating digital data representing the count value of the time,
A basic integration process in which the output voltage (Ei) of the detection circuit is input to the integrator and integrated at least for a predetermined basic integration execution time (T1) in a state where power is supplied to the detection circuit. And the output voltage (E0) of the detection circuit in a state in which the power supply to the detection circuit is cut off for a period (T2) equal to the basic integration execution time (T1) after the basic integration process is completed. An auxiliary integration process in which an inverted voltage (-E0) inverted by the polarity inverter is input to the integrator and integrated, and within a period from the end of the basic integration process to the end of the auxiliary integration process The negative reference voltage (−Er) of the reference voltage generator is input to the integrator until the level of the output voltage of the integrator decreases from the level at the end of the basic integration process to the zero level. First reference voltage integration process to integrate After the completion of the auxiliary integration process, the positive reference voltage (Er) of the reference voltage generator is changed until the level of the output voltage of the integrator decreases from the level at the end of the auxiliary integration process to the zero level. The second reference voltage integration process that is input to the integrator and integrated is executed, and the execution time (Δt4) of the second reference voltage integration process is subtracted from the execution time (Δt1) of the first reference voltage integration process. In the A / D converter for generating digital data representing the counted value of the time by the counter as digital data corresponding to the signal component corresponding to the physical quantity in the output voltage (Ex) of the detection circuit,
Means for grasping the level of the output voltage (Ex) of the detection circuit during a predetermined time (Δt0) immediately after the start of the basic integration process within the execution period of the basic integration process; Ex) a means for generating a voltage (Ex−Efl) obtained by subtracting a predetermined level conversion reference voltage (Efl) from a predetermined level, and an inverted voltage having a polarity opposite to that of the level conversion reference voltage (Efl) ( -Efl) generating means,
When the grasp value of the level of the output voltage (Ei) of the detection circuit in the period of the predetermined time (Δt0) exceeds a predetermined level, the basic integration process is started from the elapse of the predetermined time (Δt0). A voltage (Ex) obtained by subtracting the level conversion reference voltage (Efl) from the output voltage (E0) instead of the output voltage (E0) of the detection circuit in a period of time (T1−Δt0) until the end −Efl) is input to the integrator and integrated,
A period of time (Δt0 ′) equal to the predetermined time (Δt0 ′) within a period from the elapse of the predetermined time Δt0 within the execution period of the basic integration process to the end of the second reference voltage integration process, An A / D converter characterized in that an inverted voltage (-Efl) of a level conversion reference voltage (Efl) is input to the integrator.

2. The A / D converter according to claim 1, wherein the level of the output voltage (Ex) of the detection circuit during the predetermined time (Δt0) is determined based on the output voltage of the integrator.