JP4648170B2 - 固体撮像モジュール - Google Patents

Description

本発明は、固体撮像モジュールに関し、特に、電荷結合素子型固体撮像素子の有する光電変換素子を電子シャッタによりリセットするための固体撮像モジュールに関する。

固体撮像素子として、電荷結合素子（ＣＣＤ）エリアセンサが用いられている。ＣＣＤエリアセンサは、例えば、ｎ型の半導体基板にｐ型のウェル領域（ｐウェル）を形成し、ｐウェル中にｎ型の光電変換素子（フォトダイオード）やｎ型の電荷転送路を形成することにより作製される。光電変換素子が、入射光量に応じた量の電荷を蓄積する。

光電変換素子に蓄積され得る最大電荷量は、基板に印加するオーバーフロードレイン（ＯＦＤ）電圧により制御される。ＯＦＤ電圧が低いほど蓄積最大電荷量が多くなり、ＯＦＤ電圧が高いほど蓄積最大電荷量が少なくなる。ＯＦＤ電圧は、例えば１０Ｖ程度に設定される。

基板の電位を極端に高くすることにより（例えば３０〜４０Ｖとすることにより）、光電変換素子に蓄積された電荷すべてを基板に排出することができる（電子シャッタ）。露光の開始時に、電子シャッタにより光電変換素子がリセットされる。電子シャッタ動作時には、ＯＦＤ電圧に電圧パルスを重畳した高い電圧（これをシャッタ電圧と呼ぶこととする）が基板に印加される。重畳される電圧パルスの振幅は、例えば２０Ｖ程度に設定される。

図７は、ＣＣＤエリアセンサにＯＦＤ電圧及びシャッタ電圧を印加する固体撮像モジュールの回路の例を示す。図７に示す回路は、直流（ＤＣ）バイアス発生用の抵抗ブリーダＢと、ダイオードＤ１と、交流（ＡＣ）結合用の容量Ｃ１と、クロックドライバ回路ＣＤとを含んで構成される。抵抗ブリーダＢと基板ＮＳＵＢとの間に、抵抗ブリーダＢ側にアノードが配置され、基板ＮＳＵＢ側にカソードが配置されるように、ダイオードＤ１が挿入されている。

露光中は、クロックドライバＣＤの出力電圧が低レベルとなっており、抵抗ブリーダＢの有する抵抗Ｒ１及びＲ２で定まるＯＦＤ電圧が、基板ＮＳＵＢに印加される。

光電変換素子から電荷の読み出しが行われた後、次の露光が開始される直前に、クロックドライバＣＤの出力電圧が高レベルとなる。容量結合により、クロックドライバＣＤの出力電圧がＯＦＤ電圧に重畳されて、シャッタ電圧が生成される。

電子シャッタ動作時には、ダイオードＤ１に逆バイアス電圧が印加され、ダイオードＤ１がオフになり、抵抗ブリーダＢと基板ＮＳＵＢとが電気的に分離される仕組みになっている。

抵抗ブリーダから基板ＮＳＵＢに印加されるＯＦＤ電圧のレベルが、光電変換素子の飽和出力電荷量を定める。ＯＦＤ電圧レベルと飽和出力電荷量との関係は、製造工程におけるばらつきにより変化するので、ＣＣＤエリアセンサの製造において、抵抗ブリーダ及びヒューズをエリアセンサと同一チップに内蔵し、出荷検査時に、個体ごとに固有のＯＦＤ電圧となるよう調整する場合が多い。

特開２００２−２６２１８６号公報

上述の固体撮像モジュールでは、ダイオードＤ１の電圧降下（Ｖｆ）を見込んでＤＣ電圧を設定する必要がある。しかし、ダイオードＤ１の電圧降下は個体ごとのばらつきがあり、さらに温度によっても変化する。これに起因して、ＯＦＤ電圧レベルの精度を高めることが難しい。ブリーダ抵抗の精度を高めても、出力電圧の精度は必ずしも高まらない。

電子シャッタ動作時に、３０〜４０Ｖに達する高い電圧が用いられる。固体撮像モジュールを、ＭＯＳトランジスタを用いて構成したい場合がある。

本発明の一目的は、ダイオードを用いずとも作製が可能な固体撮像モジュールを提供することである。

本発明の他の目的は、耐圧を特に高めたＭＯＳトランジスタを用いることなく作製が可能な固体撮像モジュールを提供することである。

本発明のさらに他の目的は、新規な構成を有する固体撮像モジュールを提供することである。

本発明の第１の観点によれば、入力電圧に応じた電圧値に維持されたオーバーフロードレイン電圧を供給する、固体撮像素子のオーバーフロードレイン電圧制御回路と、前記オーバーフロードレイン電圧に重畳される電圧パルスを発生させるパルス発生回路と
を有し、前記オーバーフロードレイン電圧制御回路は、前記オーバーフロードレイン電圧を前記入力電圧に応じた電圧値に維持する演算増幅器を含み、該演算増幅器は、プルアップ側に第１のＰＭＯＳトランジスタを含み、該第１のＰＭＯＳトランジスタのドレインが前記オーバーフロードレイン電圧を供給し、前記オーバーフロードレイン電圧制御回路は、さらに、シャッタ動作時制御回路を含み、該シャッタ動作時制御回路は、前記オーバーフロードレイン電圧に前記電圧パルスが重畳されない通常動作時に、前記第１のＰＭＯＳトランジスタのゲートに、該第１のＰＭＯＳトランジスタをオンにする電圧を印加し、前記オーバーフロードレイン電圧に前記電圧パルスが重畳されるシャッタ動作時に、前記第１のＰＭＯＳトランジスタのゲートに、前記オーバーフロードレイン電圧に前記電圧パルスが重畳されたシャッタ電圧を印加して該第１のＰＭＯＳトランジスタをオフにする固体撮像モジュールが提供される。

本発明の第２の観点によれば、第１の観点の固体撮像モジュールにおいて、前記シャッタ動作時に、前記第１のＰＭＯＳトランジスタのバルクの電位が、前記シャッタ電圧に向かって上昇する固体撮像モジュールが提供される。

本発明の第３の観点によれば、入力電圧に応じた電圧値に維持されたオーバーフロードレイン電圧を供給する、固体撮像素子のオーバーフロードレイン電圧制御回路と、前記オーバーフロードレイン電圧に重畳される電圧パルスを発生させるパルス発生回路とを有し、前記オーバーフロードレイン電圧制御回路は、前記オーバーフロードレイン電圧を前記入力電圧に応じた電圧値に維持する演算増幅器を含み、該演算増幅器は、プルアップ側に第１のＮＭＯＳトランジスタを含み、該第１のＮＭＯＳトランジスタのソースが前記オーバーフロードレイン電圧を供給し、前記オーバーフロードレイン電圧に前記電圧パルスが重畳されない通常動作時に、前記第１のＮＭＯＳトランジスタのゲートに、該第１のＮＭＯＳトランジスタをオンにする電圧が印加され、前記オーバーフロードレイン電圧に前記電圧パルスが重畳されるシャッタ動作時に、前記第１のＮＭＯＳトランジスタのゲートに、前記オーバーフロードレイン電圧に前記電圧パルスが重畳されたシャッタ電圧との電圧差を耐圧以下とするような値の電圧であって、かつ、前記オーバーフロードレイン電圧に前記電圧パルスが重畳されたことに伴い前記第１のＮＭＯＳトランジスタの前記ソースの電圧が上昇したとき当該ソースが動作上ドレインに転じて該第１のＮＭＯＳトランジスタがオンとなる値以下の電圧が印加される固体撮像モジュールが提供される。

本発明の第４の観点によれば、第３の観点の固体撮像モジュールにおいて、前記オーバーフロードレイン電圧制御回路が、前記シャッタ動作時に前記第１のＮＭＯＳトランジスタのバルクに前記第１の電源電圧を印加するシャッタ動作時制御回路を含む固体撮像モジュールが提供される。

第１の観点による固体撮像モジュールは、シャッタ動作時に、第１のＰＭＯＳトランジスタのゲートにシャッタ電圧を印加して、第１のＰＭＯＳトランジスタをオフにする。これにより、シャッタ動作時に、演算増幅器に電流が逆流することが抑制される。

シャッタ動作時に、オーバーフロードレイン電圧を供給する第１のＰＭＯＳトランジスタのドレインに、シャッタ電圧が印加される。シャッタ動作時に、第１のＰＭＯＳトランジスタのゲートにシャッタ電圧を印加することにより、第１のＰＭＯＳトランジスタのドレイン・ゲート間の電圧差がほぼなくなり、ドレイン・ゲート間の電圧差に起因して第１のＰＭＯＳトランジスタが破壊されることが抑制される。

第２の観点による固体撮像モジュールは、シャッタ動作時に、第１のＰＭＯＳトランジスタのバルクの電位がシャッタ電圧に向かって上昇する。これにより、シャッタ動作時に、第１のＰＭＯＳトランジスタのゲート・バルク間の電圧差が小さくなり、ゲート・バルク間の電圧差に起因して第１のＰＭＯＳトランジスタが破壊されることが抑制される。

第３の観点による固体撮像モジュールは、シャッタ動作時に、第１のＮＭＯＳトランジスタをオフにする。これにより、シャッタ動作時に、演算増幅器に電流が逆流することが抑制される。

シャッタ動作時に、オーバーフロードレイン電圧を供給する第１のＮＭＯＳトランジスタのソースにシャッタ電圧が印加され、ゲートにシャッタ電圧との電圧差を耐圧以下にするゲート電圧が印加される。このようなゲート電圧の印加により、例えばゲート電圧を接地電位とする場合に比べて、第１のＮＭＯＳトランジスタのソース・ゲート間の電圧差が小さくなり、ソース・ゲート間の電圧差に起因して第１のＮＭＯＳトランジスタが破壊されることが抑制される。

第４の観点による固体撮像モジュールは、シャッタ動作時に、第１のＮＭＯＳトランジスタのバルクに第１の電源電圧を印加する。これにより、シャッタ動作時に、例えばバルクを接地電位とする場合に比べて、第１のＮＭＯＳトランジスタのソース・バルク間の電圧差が小さくなり、ソース・バルク間の電圧差に起因して第１のＮＭＯＳトランジスタが破壊されることが抑制される。

図１は、本発明の実施例による固体撮像モジュール１０１と、固体撮像モジュール１０１で駆動される固体撮像素子（ＣＣＤエリアセンサ）１０２とを含んで構成される固体撮像装置を示すブロック図である。固体撮像モジュール１０１は、ＯＦＤ制御回路１０３及びパルス発生回路１０４を含んで構成される。

ＯＦＤ制御回路１０３は、電流出力型の演算増幅器で構成される。ＯＦＤ制御回路１０３に、ＣＣＤエリアセンサ１０２からのアナログ出力信号ＯＦＤＩが入力され、ＯＦＤ制御回路１０３からＯＦＤ電圧ＯＦＤＯが出力される。ＯＦＤＩの電位（これをＶｏｆｄｉとする）は、通常１０〜１２Ｖ程度に設定される。ＯＦＤ制御回路１０３は、ＯＦＤＯをＯＦＤＩと等電位となるように制御する。

パルス発生回路１０４が電圧パルスＳＵＢＯを出力する。ＯＦＤ制御回路１０３の出力ＯＦＤＯとパルス発生回路１０４の出力との間に容量１０６が挿入されており、容量結合により電圧パルスＳＵＢＯをＯＦＤＯに重畳することができる。電圧パルスＳＵＢＯがＯＦＤＯに重畳されることにより、シャッタ電圧が生成される。ＯＦＤＯの電位Ｖｏｆｄｉに電圧パルスＳＵＢＯの振幅を足した値をＶＨＨとする。

パルス発生回路１０４はインバータ１０５を含む。インバータ１０５の電源電圧は、高電源電圧ＶＨと低電源電圧ＶＬである。高電源電圧ＶＨは例えば１５Ｖ程度に設定され、低電源電圧ＶＬは例えば−１０Ｖ〜−６Ｖ程度に設定される。

通常動作時に（電子シャッタ動作時以外の状態で）、インバータ１０５の入力Ａが高レベルにされ、出力が低電源電圧ＶＬとなる。電子シャッタ動作時に、インバータ１０５の入力Ａが低レベルにされ、出力が高電源電圧ＶＨとなる。

電子シャッタ動作時にパルス発生回路１０４から出力される電圧パルスＳＵＢＯの振幅は、高電源電圧ＶＨと低電源電圧ＶＬとの差となる。高電源電圧ＶＨが例えば１５Ｖであり、低電源電圧ＶＬが例えば−１０Ｖであるとき、電圧パルスＳＵＢＯの振幅は２５Ｖとなる。電圧パルスＳＵＢＯの振幅が２０Ｖ以上となるように、高電源電圧ＶＨ及び低電源電圧ＶＬの値が選択される。

シャッタ電圧ＶＨＨは、例えば３０〜４０Ｖの範囲に設定される。シャッタ電圧ＶＨＨは、ＶＨＨ＝Ｖｏｆｄｉ＋（ＶＨ−ＶＬ）と表されるので、例えばＶｏｆｄｉが１２Ｖであり、電圧パルスＳＵＢＯの振幅が２５Ｖであるとき、シャッタ電圧ＶＨＨは３７Ｖとなる。

次に、ＯＦＤ制御回路１０３の具体的な構成及び動作について説明する。まず、図２を参照し、第１の実施例のＯＦＤ制御回路１０３Ａについて説明する。

ＰＭＯＳトランジスタＰ５、Ｐ６、Ｐ１０〜Ｐ１２、ＮＭＯＳトランジスタＮ１０、Ｎ１１、Ｎ１６〜Ｎ１９、及びＰＭＯＳトランジスタＰ１が、演算増幅器を構成する。ＰＭＯＳトランジスタＰ２〜Ｐ４、及びＮＭＯＳトランジスタＮ１０〜Ｎ１５が、シャッタ動作時制御回路を構成する。

演算増幅器の正入力に相当するＮＭＯＳトランジスタＮ１８のゲートに、ＯＦＤＩが入力される。ＰＭＯＳトランジスタＰ１のドレイン及びＮＭＯＳトランジスタＮ１０のドレインの相互接続点が、出力ＯＦＤＯを供給する。演算増幅器の負入力に相当するＮＭＯＳトランジスタＮ１７のゲートに、出力ＯＦＤＯが入力され、フィードバックループが構成されている。

ＰＭＯＳトランジスタＰ６及びＰ５が、ＰＭＯＳトランジスタＰ６のソースを高電源電圧ＶＨ側として、高電源電圧ＶＨにカスコード接続される。ＰＭＯＳトランジスタＰ５のゲートに、飽和領域で動作させるための一定のバイアス電圧ＶＣＰが印加される。ＰＭＯＳトランジスタＰ５のドレインに接続されるノード２０が、ＰＭＯＳトランジスタＰ１のソースに接続される。

ＰＭＯＳトランジスタＰ１のゲートがノード２１を介してＮＭＯＳトランジスタＮ１２のドレインに接続される。ＰＭＯＳトランジスタＰ１のバルクとなるｎウェルが、バルクノードｎｗに接続される。

ＮＭＯＳトランジスタＮ１２のゲートが高電源電圧ＶＨに接続され、ＮＭＯＳトランジスタＮ１２のソース及びバルクがノード２４に接続される。ノード２４は、ＮＭＯＳトランジスタＮ１３のドレインに接続される。ＮＭＯＳトランジスタＮ１３のゲートにスイッチ信号ＲＳＴが入力され、ＮＭＯＳトランジスタＮ１３のソースが接地される。

ＰＭＯＳトランジスタＰ２のソースが高電源電圧ＶＨに接続される。ＰＭＯＳトランジスタＰ１のバルクが接続するバルクノードｎｗに、ＰＭＯＳトランジスタＰ２のドレイン及びバルクが接続される。ＰＭＯＳトランジスタＰ２のゲートがノード２２に接続される。ノード２２は、ＮＭＯＳトランジスタＮ１４のドレインに接続される。

ＮＭＯＳトランジスタＮ１４のゲートが高電源電圧ＶＨに接続され、ＮＭＯＳトランジスタＮ１４のソース及びバルクがノード２５に接続される。ノード２５は、ＮＭＯＳトランジスタＮ１５のドレインに接続される。ＮＭＯＳトランジスタＮ１５のゲートにスイッチ信号ＲＳＴが入力され、ＮＭＯＳトランジスタＮ１５のソースが接地される。

出力ＯＦＤＯとノード２１との間にＰＭＯＳトランジスタＰ３が配置され、出力ＯＦＤＯとノード２２との間にＰＭＯＳトランジスタＰ４が配置される。ＰＭＯＳトランジスタＰ３及びＰ４のゲートが高電源電圧ＶＨに接続され、ＰＭＯＳトランジスタＰ３及びＰ４のバルクが、ＰＭＯＳトランジスタＰ１のバルクが接続するバルクノードｎｗに接続される。

ＮＭＯＳトランジスタＮ１０とＮＭＯＳトランジスタＮ１１とが、ＮＭＯＳトランジスタＮ１１のソースを接地電位側として、接地電位にカスコード接続される。ＮＭＯＳトランジスタＮ１１のドレインにノード２３が接続され、ノード２３にＮＭＯＳトランジスタＮ１０のソース及びバルクが接続される。ＮＭＯＳトランジスタＮ１０のゲートがスイッチＳ２に接続され、スイッチＳ２が、ＮＭＯＳトランジスタＮ１０のゲートに印加される電圧を、一定のバイアス電圧ＶＣＮ２と高電源電圧ＶＨとの間で切り換える。バイアス電圧ＶＣＮ２は、ＮＭＯＳトランジスタＮ１０を飽和領域で動作させる。

ＮＭＯＳトランジスタＮ１７とＮ１８とが差動対を構成し、ＮＭＯＳトランジスタＮ１６が差動対に電流を供給する。ＮＭＯＳトランジスタＮ１６のゲートがスイッチＳ１に接続され、スイッチＳ１が、ＮＭＯＳトランジスタＮ１６のゲートに印加される電圧を、一定バイアス電圧ＶＣＮ１と接地電位との間で切り換える。バイアス電圧ＶＣＮ１は、ＮＭＯＳトランジスタＮ１６を飽和領域で動作させ、接地電位は、ＮＭＯＳトランジスタＮ１６をオフにする。

制御装置１５０Ａが、スイッチＳ１、Ｓ２を制御する。制御装置１５０Ａは、また、スイッチ信号ＲＳＴを制御する。

通常動作時に関し、さらにＯＦＤ制御回路１０３Ａについての説明を続ける。通常動作時には、ＮＭＯＳトランジスタＮ１３及びＮ１５のゲートに入力されるスイッチ信号ＲＳＴが高レベルにされ、ＮＭＯＳトランジスタＮ１３及びＮ１５がオンとなる。これによりノード２１及び２２が接地電位となり、ＰＭＯＳトランジスタＰ１及びＰ２がオンとなって、出力ＯＦＤＯとノード２０とが導通するとともに、バルクノードｎｗが高電源電圧ＶＨとなる。

ＰＭＯＳトランジスタＰ３は、ソース／ドレインが接地電位とＯＦＤＯ電位となり、ゲートがＯＦＤＯより高電位のＶＨとなり、オフする。ＰＭＯＳトランジスタＰ４も同様に、ソース／ドレインが接地電位とＯＦＤＯ電位となり、ゲートがＯＦＤＯより高電位のＶＨとなり、オフする。

スイッチＳ２により、ＮＭＯＳトランジスタＮ１０のゲートにバイアス電圧ＶＣＮ２が印加され、スイッチＳ１により、ＮＭＯＳトランジスタＮ１６のゲートにバイアスＶＣＮ１が印加される。ＮＭＯＳトランジスタＮ１６は飽和領域でオンとなり、一定電流を流す。この電流は、ＮＭＯＳトランジスタＮ１７及びＮ１８について、それぞれに印加されるゲート電圧に応じて分配される。

出力をプルアップするＰＭＯＳトランジスタＰ６は、ＰＭＯＳトランジスタＰ１１とカレントミラーを構成する。ＰＭＯＳトランジスタＰ１１に、ＮＭＯＳトランジスタＮ１８と共通の電流が流れる。従って、ＰＭＯＳトランジスタＰ６を流れる電流が、ＮＭＯＳトランジスタＮ１８を流れる電流に比例する。

出力をプルダウンするＮＭＯＳトランジスタＮ１１が、ＮＭＯＳトランジスタＮ１９とカレントミラーを構成する。ＮＭＯＳトランジスタＮ１９とＰＭＯＳトランジスタＰ１２とに共通の電流が流れる。ＰＭＯＳトランジスタＰ１２は、ＰＭＯＳトランジスタＰ１０とカレントミラーを構成する。ＰＭＯＳトランジスタＰ１０に、ＮＭＯＳトランジスタＮ１７と共通の電流が流れる。従って、ＮＭＯＳトランジスタＮ１１を流れる電流が、ＮＭＯＳトランジスタＮ１７を流れる電流に比例する。

このような構成により、ＮＭＯＳトランジスタＮ１７にフィードバックされる出力ＯＦＤＯの電位がＮＭＯＳトランジスタＮ１８に入力されるＯＦＤＩの電位より低ければ、ＮＭＯＳトランジスタＮ１８にはＮＭＯＳトランジスタＮ１７よりも多くの電流が流れるので、出力のプルアップ側に多くの電流が流れ、プルダウン側には少ない電流が流れることとなり、ＯＦＤＯの電位が引き上げられる。

ＯＦＤＯとＯＦＤＩの大小関係が逆の場合には、逆の動作となり、ＯＦＤＯの電位が引き下げられる。このようなプッシュプルの動作により、出力ＯＦＤＯが入力ＯＦＤＩと等電位に維持される。

ＰＭＯＳトランジスタＰ１のソースに接続するノード２０の電位は、出力ＯＦＤＯの電位Ｖｏｆｄｉに近いが、それより高い値となる。ＮＭＯＳトランジスタＮ１０のソースに接続するノード２３の電位は、ＮＭＯＳトランジスタＮ１０のゲートバイアス電圧ＶＣＮ２よりも、トランジスタの閾値Ｖｔｈと飽和電圧分程度低い値となる。

次に、電子シャッタ動作時に関し、さらにＯＦＤ制御回路１０３Ａについての説明を続ける。電子シャッタ動作時には、入力スイッチ信号ＲＳＴを低レベルとし、スイッチＳ１を接地電位側とし、スイッチＳ２を高電源電圧ＶＨ側とする。

スイッチＳ１を接地電位側とすることにより、ＮＭＯＳトランジスタＮ１６がオフとなって電流が流れないため、ＰＭＯＳトランジスタＰ６及びＮＭＯＳトランジスタＮ１１がオフとなり、それぞれのゲート電圧はほぼ高電源電圧ＶＨ及びほぼ接地電位となる。

入力スイッチ信号ＲＳＴを低レベルとすることにより、ＮＭＯＳトランジスタＮ１３及びＮ１５はオフとなる。電圧パルスＳＵＢＯの立ち上がりとともにシャッタ電圧がほぼ高電源電圧ＶＨを超えると（正確には高電源電圧ＶＨをＰＭＯＳトランジスタの閾値分超えると）、ＰＭＯＳトランジスタＰ３及びＰ４がオンとなり、ノード２１及び２２の電位がシャッタ電圧と等しくなる。これにより、ＰＭＯＳトランジスタＰ１及びＰ２がオフとなる。

バルクノードｎｗは、高電源電圧ＶＨと遮断される一方、ＰＭＯＳトランジスタＰ１、Ｐ３、及びＰ４においてＯＦＤＯの接続するドレインとバルクとの間で順方向の電圧が印加されるため、シャッタ電圧にほぼ等しい電位まで上昇する。また、ノード２０は高電源電圧ＶＨにほぼ等しい電位を維持したまま高インピーダンス状態となる。

このようにして、ＰＭＯＳトランジスタＰ１のドレインに高い電圧であるシャッタ電圧が印加されても、ＰＭＯＳトランジスタＰ１のドレインから順方向の電流が流れる（電流が逆流する）ことが防止される。シャッタ電圧を所望の高い電圧ＶＨＨまで上昇させることができる。

なお、ＰＭＯＳトランジスタＰ１のドレインにシャッタ電圧が印加されているとき、ドレイン側よりもソース側（ノード２０側）の方が低い電位となり、トランジスタ動作の観点からは、ドレインとソースとが逆転する。本明細書では、ＯＦＤＯを出力する側を、ＰＭＯＳトランジスタＰ１のドレインと呼んでいる。

なお、演算増幅器の出力ＯＦＤＯが、外部の結合容量１０６に直接接続されるので、位相補償のための容量を内部に別途設ける必要がない。

ドレインにシャッタ電圧ＶＨＨが印加されるＮＭＯＳトランジスタＮ１０、Ｎ１２及びＮ１４は電流が流れず、ゲート電圧がすべて高電源電圧ＶＨとなるため、ノード２３、２４、及び２５の電位はＶＨより閾値Ｖｔｈだけ低い値となる。

また、出力ＯＦＤＯが入力されるＮＭＯＳトランジスタＮ１７で構成される差動対では電流が流れないため、ＰＭＯＳトランジスタＰ１０は、相互に接続されているゲート及びドレインの電位が高電源電圧ＶＨとほぼ等しくなってオフとなる。同様に、ＰＭＯＳトランジスタＰ１１も、相互に接続されているゲート及びドレインの電位が高電源電圧ＶＨとほぼ等しくなってオフとなる。ＮＭＯＳトランジスタＮ１７は、ゲートにシャッタ電圧が印加されることにより低抵抗でオンとなり、ソース側のノード２６も、ドレイン側と同様に高電源電圧ＶＨとほぼ等しい電位となる。

電子シャッタ動作に伴ってシャッタ電圧が印加されるトランジスタは、ＰＭＯＳトランジスタＰ１〜Ｐ４、及びＮＭＯＳトランジスタＮ１０、Ｎ１２、Ｎ１４、Ｎ１７となる。

ＰＭＯＳトランジスタＰ１、Ｐ２において、ソース・ゲート間、ソース・ドレイン間、ソース・バルク間にＶＨＨ−ＶＨ程度の電圧差が生じる。ＰＭＯＳトランジスタＰ３、Ｐ４において、ゲート・ソース間、ゲート・ドレイン間、ゲート・バルク間にＶＨＨ−ＶＨ程度の電圧差が生じる。

ＮＭＯＳトランジスタＮ１０、Ｎ１２、Ｎ１４において、ドレイン・ソース間、ドレイン・バルク間にＶＨＨ−（ＶＨ−Ｖｔｈ）程度の電圧差が生じる。また、ＮＭＯＳトランジスタＮ１７のゲート・ソース間、ゲート・ドレイン間にＶＨＨ−ＶＨ程度の電圧差が生じる。

つまり、端子間に生じる最大電圧差がＶＨＨ−ＶＨ程度となるのが、ＰＭＯＳトランジスタＰ１〜Ｐ４、及びＮＭＯＳトランジスタＮ１７である。また、端子間に生じる最大電圧差がＶＨＨ−（ＶＨ−Ｖｔｈ）程度となるのが、ＮＭＯＳトランジスタＮ１０、Ｎ１２、Ｎ１４である。

なお、ＮＭＯＳトランジスタＮ１０のゲート電圧を通常動作時のＶＣＮ２よりも高いＶＨに切り換えることにより、ＮＭＯＳトランジスタＮ１０のドレイン・ゲート間（及び、ドレイン・ソース間、ドレイン・バルク間）の電圧差が低減される。

例えば、ＯＦＤＯの電位Ｖｏｆｄｉが１２Ｖであり、高電位電源ＶＨが１５Ｖであり、ＶＨＨが３７Ｖであり、閾値Ｖｔｈが１Ｖであるとき、ＰＭＯＳトランジスタＰ１〜Ｐ４、及びＮＭＯＳトランジスタＮ１７の端子間に印加される最大電圧差が２２Ｖ（ＶＨＨ３７Ｖ−ＶＨ１５Ｖ）となり、ＮＭＯＳトランジスタＮ１０、Ｎ１２、Ｎ１４の端子間に印加される最大電圧差が２３Ｖ（ＶＨＨ３７Ｖ−（ＶＨ１５Ｖ―Ｖｔｈ１Ｖ））となる。各トランジスタの耐圧が、例えば３０Ｖ以上であれば、シャッタ電圧の印加に起因するトランジスタの破壊が生じない。

なお、電子シャッタ動作時に、ＰＭＯＳトランジスタＰ１のドレイン、ゲートにシャッタ電圧が印加され、ＰＭＯＳトランジスタＰ１のバルクの電位がほぼシャッタ電圧まで上昇するので、これらの端子間の電圧差は非常に小さい。

次に、図３を参照して、出力ＯＦＤＯを供給するＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１０をｐ型基板上に形成した場合を例に、端子間に生じる電圧差について説明する。

ｐ型基板１Ａに、相互に離れて２つのｎ型のウェル２Ａ及び３Ａが形成されている。ｎウェル２Ａの表面に、ＰＭＯＳトランジスタＰ１のソースとなるｐ^＋型領域４Ａ及びＰＭＯＳトランジスタＰ１のドレインとなるｐ^＋型領域５Ａが形成されている。ｎウェル２Ａの上に、絶縁膜を介して、ＰＭＯＳトランジスタＰ１のゲート電極６Ａが形成されている。

ｎウェル３Ａ内に、ｐ型のウェル７Ａが形成され、ｐウェル７Ａの表面に、ＮＭＯＳトランジスタＮ１０のソースとなるｎ^＋型領域８Ａ及びＮＭＯＳトランジスタＮ１０のドレインとなるｎ^＋型領域９Ａが形成されている。ｐウェル７Ａの上に、絶縁膜を介して、ＮＭＯＳトランジスタＮ１０のゲート電極１０Ａが形成されている。

ｎウェル２Ａがｎ^＋型領域１１Ａを介してバルクノードｎｗに接続され、ｐ^＋型領域４Ａがノード２０に接続され、ゲート電極６Ａがノード２１に接続される。ｐウェル７Ａがｐ^＋型領域１２Ａを介してノード２３に接続され、ｎ^＋型領域８Ａがノード２３に接続され、ゲート電極１０ＡがスイッチＳ２に接続される。ｐ^＋型領域５Ａとｎ^＋型領域９Ａとが、出力ＯＦＤＯを供給する。ｎウェル３Ａがｎ^＋型領域１３Ａを介して高電源電圧ＶＨに接続され、ｐ型基板１Ａが接地電位に接続される。

電子シャッタ動作時に、ｎウェル２Ａ、ゲート電極６Ａ、ｐ^＋型領域５Ａ、ｎ^＋型領域９Ａにシャッタ電圧ＶＨＨが印加され、ｐ^＋型領域４Ａ、ゲート電極１０Ａに高電源電圧ＶＨが印加され、ｎ^＋型領域８Ａ及びｐウェル７Ａに高電源電圧と閾値との差ＶＨ−Ｖｔｈが印加される。

ＶＨＨが３７Ｖであり、ＶＨが１５Ｖであり、Ｖｔｈが１Ｖである場合、電子シャッタ動作時に、ＰＭＯＳトランジスタＰ１のソース・ゲート間、ソース・ドレイン間、及びソース・バルク間の電圧差がＶＨＨ−ＶＨ＝２２Ｖとなる。

また、ＮＭＯＳトランジスタＮ１０のドレイン・ソース間、及びドレイン・バルク間の電圧差がＶＨＨ−（ＶＨ−Ｖｔｈ）＝２３Ｖとなる。なお、ＮＭＯＳトランジスタＮ１０のドレイン・ゲート間の電圧差はＶＨＨ−ＶＨ＝２２Ｖとなり、ドレイン・ソース間、ドレイン・バルク間の電圧差より小さくなる。ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１０は、共に耐圧３０Ｖ以下とすることができる。

ただし、このような構成では、電子シャッタ動作時に、ｎウェル２Ａとｐ型基板１Ａとの間に最大ＶＨＨ（＝３７Ｖ）の電圧が印加されるので、ｎウェル２Ａとｐ型基板１Ａとの間の耐圧はＶＨＨ以上とする必要がある。

次に、図４を参照して、第２の実施例によるＯＦＤ制御回路１０３Ｂについて説明する。図１に示した固体撮像モジュール１０１において、第１の実施例のＯＦＤ制御回路１０３Ａの代わりに、第２の実施例のＯＦＤ制御回路１０３Ｂを使うことができる。

第２の実施例のＯＦＤ制御回路１０３Ｂは、第１の実施例のＯＦＤ制御回路１０３ＡからＰＭＯＳトランジスタＰ１〜Ｐ４、及びＮＭＯＳトランジスタＮ１０〜Ｎ１５を取り除き、ＮＭＯＳトランジスタＮ１〜Ｎ４を追加した構成を有する。

ＰＭＯＳトランジスタＰ５、Ｐ６、Ｐ１０〜Ｐ１２、ＮＭＯＳトランジスタＮ１０、Ｎ１１、Ｎ１６〜Ｎ１９、及びＮＭＯＳトランジスタＮ１、Ｎ４が、演算増幅器を構成する。ＮＭＯＳトランジスタＮ２、Ｎ３が、シャッタ動作時制御回路を構成する。なお、制御装置１５０Ｂが、スイッチＳ１を制御する。

出力ＯＦＤＯのプルアップ側ノードにＮＭＯＳトランジスタＮ１を設け、このトランジスタのバルクとなるｐウェルに接続するバルクノードｐｗの電位を、通常動作時と電子シャッタ動作時とで切り換える構成とした。また、プルダウン側ノードには、カスコードを構成するＮＭＯＳトランジスタＮ１０と出力ＯＦＤＯとの間に、ゲートが高電源電圧ＶＨに接続されるＮＭＯＳトランジスタＮ４を設け、ＮＭＯＳトランジスタＮ１０のゲートにかかるバイアス電圧を、通常動作時と電子シャッタ動作時とで切り換える必要のない構成とした。

以下詳しく説明する。ＮＭＯＳトランジスタＮ１のドレインが、ＰＭＯＳトランジスタＰ５のドレインに接続するプルアップ側のノード２０に接続される。ＮＭＯＳトランジスタＮ１のゲートに一定のバイアス電圧ＶＨＡが入力され、ＮＭＯＳトランジスタＮ１のソースが出力ＯＦＤＯを供給し、ソースフォロアの構成となっている。

ＮＭＯＳトランジスタＮ１の、ｐウェルからなるバルクが接続するバルクノードｐｗに、ＮＭＯＳトランジスタＮ２及びＮ３のソース及びバルクが接続される。ＮＭＯＳトランジスタＮ２のドレインが出力ＯＦＤＯに接続され、ＮＭＯＳトランジスタＮ２のゲートに一定のバイアス電圧ＶＨＡが印加される。ＮＭＯＳトランジスタＮ３のドレインが高電源電圧ＶＨに接続され、ＮＭＯＳトランジスタＮ３のゲートに出力ＯＦＤＯが印加される。

ＮＭＯＳトランジスタＮ１のソースが供給する出力ＯＦＤＯの最大電圧は、バイアス電圧ＶＨＡにより制限され、バイアス電圧ＶＨＡから閾値Ｖｔｈ分降下した値となる。出力ＯＦＤＯの最大電圧をなるべく高くするために、バイアス電圧ＶＨＡは高電源電圧ＶＨ程度か、またはそれ以上とする。なお、ＶＨＡがＶＨ＋Ｖｔｈ以上である場合のＯＦＤＯの最大電圧は、高電源電圧ＶＨで制限される。

また、出力ＯＦＤＯが高電源電圧ＶＨより高くなった場合にＮＭＯＳトランジスタＮ２及びＮ３の双方がオンとなることを避けるため、バイアス電圧ＶＨＡはＶＨ＋Ｖｔｈ以下とする必要がある。

ＮＭＯＳトランジスタＮ１１とともに接地電位に対しカスコード接続されるＮＭＯＳトランジスタＮ１０のドレインが、ノード３０に接続される。ノード３０に、ＮＭＯＳトランジスタＮ４のソース及びバルクが接続される。ＮＭＯＳトランジスタＮ４のゲートが高電源電圧ＶＨに接続され、ＮＭＯＳトランジスタＮ４のドレインが出力ＯＦＤＯを供給する。

通常動作時に関し、さらにＯＦＤ制御回路１０３Ｂについての説明を続ける。通常動作時では、ＮＭＯＳトランジスタＮ１６のゲートに、スイッチＳ１によりバイアス電圧ＶＣＮ１を印加する。出力ＯＦＤＯの電位がＮＭＯＳトランジスタＮ１の最大出力電圧に達しない限り、ＮＭＯＳトランジスタＮ１はオンとなる。このとき、ＰＭＯＳトランジスタＰ６とＮＭＯＳトランジスタＮ１１には、第１の実施例のＯＦＤ制御回路１０３Ａについて説明したように所定の電流が流れ、出力ＯＦＤＯは入力ＯＦＤＩと等しい電位となる。

また、ＮＭＯＳトランジスタＮ２もオンとなり、バルクノードｐｗは出力ＯＦＤＯと等電位になり、ＮＭＯＳトランジスタＮ１には、出力ＯＦＤＯの変動に起因する閾値の変動である基板バイアス効果が生じない。

ＮＭＯＳトランジスタＮ１のドレインに接続するノード２０の電位は、出力ＯＦＤＯの電位Ｖｏｆｄｉに近いがそれより高い値となる。ＮＭＯＳトランジスタＮ４は、ゲートに高電源電圧ＶＨが印加されてオンとなっているため、ノード３０の電位は、出力ＯＦＤＯの電位Ｖｏｆｄｉに近いがそれより低い値となる。

電子シャッタ動作時に関し、さらにＯＦＤ制御回路１０３Ｂについての説明を続ける。電子シャッタ動作時には、スイッチＳ１を接地電位側とする。これにより、ＮＭＯＳトランジスタＮ１６はオフとなって電流が流れなくなる。ＰＭＯＳトランジスタＰ６及びＮＭＯＳトランジスタＮ１１もオフとなり、それぞれのゲート電圧はほぼ高電源電圧ＶＨ及びほぼ接地電位となる。

電圧パルスＳＵＢＯの立ち上がりとともにシャッタ電圧がＮＭＯＳトランジスタＮ１の最大出力電圧ＶＨＡ−Ｖｔｈを超えると、ＮＭＯＳトランジスタＮ１及びＮ２はオフとなり、ノード２０とバルクノードｐｗとは出力ＯＦＤＯから遮断される。シャッタ電圧がＶＨ＋Ｖｔｈを超えると、ＮＭＯＳトランジスタＮ３がオンとなり、バルクノードｐｗは高電源電圧ＶＨと等電位となる。ＮＭＯＳトランジスタＮ１のバルクノードｐｗとドレイン間のＰＮ接合に順方向の電圧が印加されるため、ノード２０に高電源電圧ＶＨにほぼ等しい電圧が印加されることになる。

このようにして、電流が逆流することなく、シャッタ電圧を所望の高い電圧ＶＨＨまで上昇させることができる。

なお、ＮＭＯＳトランジスタＮ１のソースにシャッタ電圧が印加されているとき、ソース側よりもドレイン側（ノード２０側）の方が低い電位となり、トランジスタ動作の観点からは、ソースとドレインとが逆転する。本明細書では、ＯＦＤＯを出力する側を、ＮＭＯＳトランジスタＮ１のソースと呼んでいる。

なお、ＮＭＯＳトランジスタＮ１のゲート電圧ＶＨＡが高すぎれば、シャッタ電圧印加に伴ってＮＭＯＳトランジスタＮ１のソース電圧が上昇したとき、ソースが動作上ドレインに転じてＮＭＯＳトランジスタＮ１がオンとなる。ゲート電圧ＶＨＡは、電子シャッタ動作時にＮＭＯＳトランジスタＮ１がオンとなる値以下にする必要がある。

ドレインにシャッタ電圧ＶＨＨが印加されるＮＭＯＳトランジスタＮ４は、ＮＭＯＳトランジスタＮ１１がオフとなるために電流が流れず、ノード３０の電位は高電源電圧ＶＨより閾値Ｖｔｈだけ低い値となる。

また、出力ＯＦＤＯが入力されるＮＭＯＳトランジスタＮ１７では、第１の実施例のＯＦＤ制御回路１０３Ａについて説明したのと同様に、ソース側のノード２６及びドレインの双方とも高電源電圧ＶＨとほぼ等しい電位となる。

なお、電子シャッタ動作時であっても、ノード３０には高電源電圧ＶＨを超える電圧が印加されることがないため、ＮＭＯＳトランジスタＮ１０のゲートを常時一定のバイアス電圧ＶＣＮ２とし、バルクを接地電位とすることができる。

本実施例で、端子間に高い電圧差が生じるトランジスタは、ＮＭＯＳトランジスタＮ１〜Ｎ４、及びＮ１７となる。ＮＭＯＳトランジスタＮ１において、ソース・ドレイン間、ソース・バルク間にＶＨＨ−ＶＨ程度の電圧差が生じる。ＮＭＯＳトランジスタＮ２において、ドレイン・ソース間、ドレイン・バルク間にＶＨＨ−ＶＨ程度の電圧差が生じる。ＮＭＯＳトランジスタＮ３において、ゲート・ソース間、ゲート・ドレイン間、ゲート・バルク間にＶＨＨ−ＶＨ程度の電圧差が生じる。ＮＭＯＳトランジスタＮ４において、ドレイン・ソース間、ドレイン・バルク間にＶＨＨ−（ＶＨ−Ｖｔｈ）程度の電圧差が生じる。また、ＮＭＯＳトランジスタＮ１７のゲート・ソース間、ゲート・ドレイン間にＶＨＨ−ＶＨ程度の電圧差が生じる。

つまり、端子間に生じる最大電圧差がＶＨＨ−ＶＨ程度となるのが、ＮＭＯＳトランジスタＮ１〜Ｎ３、Ｎ１７である。また、端子間に生じる最大電圧差がＶＨＨ−（ＶＨ−Ｖｔｈ）程度となるのが、ＮＭＯＳトランジスタＮ４である。例えばＶＨＨが３７Ｖであり、ＶＨが１５Ｖであり、Ｖｔｈが１Ｖである場合、ＶＨＨ−ＶＨは２２Ｖとなり、ＶＨＨ−（ＶＨ−Ｖｔｈ）は２３Ｖとなる。各トランジスタの耐圧が、例えば３０Ｖ以上であれば、シャッタ電圧の印加に起因するトランジスタの破壊が生じない。

次に、図５を参照して、出力ＯＦＤＯを供給するＮＭＯＳトランジスタＮ１及びＮ４をｎ型基板上に構成した場合を例に、端子間に生じる電圧差について説明する。ｎ型基板１Ｂに、相互に離れて２つのｐ型のウェル２Ｂ及び３Ｂが形成されている。ｐウェル２Ｂの表面に、ＮＭＯＳトランジスタＮ１のソースとなるｎ^＋型領域４Ｂ及びＮＭＯＳトランジスタＮ１のドレインとなるｎ^＋型領域５Ｂが形成されている。ｐウェル２Ｂの上に、絶縁膜を介して、ＮＭＯＳトランジスタＮ１のゲート電極６Ｂが形成されている。

ｐウェル３Ｂ内に、ＮＭＯＳトランジスタＮ４のソースとなるｎ^＋型領域７Ｂ及びＮＭＯＳトランジスタＮ４のドレインとなるｎ^＋型領域８Ｂが形成されている。ｐウェル３Ｂの上に、絶縁膜を介して、ＮＭＯＳトランジスタＮ４のゲート電極９Ｂが形成されている。

ｐウェル２Ｂがｐ^＋型領域１０Ｂを介してバルクノードｐｗに接続され、ｎ^＋型領域５Ｂがノード２０に接続され、ゲート電極６Ｂがバイアス電圧ＶＨＡに接続される。ｐウェル３Ｂがｐ^＋型領域１１Ｂを介してノード３０に接続され、ｎ^＋型領域７Ｂがノード３０に接続され、ゲート電極９Ｂが高電源電圧ＶＨに接続される。ｎ^＋型領域４Ｂとｎ^＋型領域８Ｂとが、出力ＯＦＤＯを供給する。ｎ型基板１Ｂがｎ^＋型領域１２Ｂを介して高電源電圧ＶＨに接続される。

電子シャッタ動作時に、ｎ^＋型領域４Ｂ、ｎ^＋型領域８Ｂにシャッタ電圧ＶＨＨが印加され、ゲート電極６Ｂにバイアス電圧ＶＨＡが印加され、ｐウェル２Ｂ、ｎ^＋型領域４Ｂ、ゲート電極９Ｂに高電源電圧ＶＨが印加され、ｎ^＋型領域７Ｂ及びｐウェル３Ｂに高電源電圧と閾値との差ＶＨ−Ｖｔｈが印加される。

ＶＨＨが３７Ｖであり、ＶＨが１５Ｖであり、Ｖｔｈが１Ｖであり、ＶＨＡが１５Ｖである場合、電子シャッタ動作時に、ＮＭＯＳトランジスタＮ１のソース・ドレイン間、ソース・バルク間、及びソース・ゲート間の電圧差がＶＨＨ−ＶＨ＝ＶＨＨ−ＶＨＡ＝２２Ｖとなる。

また、ＮＭＯＳトランジスタＮ４のドレイン・ソース間、及びドレイン・バルク間の電圧差がＶＨＨ−（ＶＨ−Ｖｔｈ）＝２３Ｖとなる。なお、ＮＭＯＳトランジスタＮ４のドレイン・ゲート間の電圧差はＶＨＨ−ＶＨ＝２２Ｖとなり、ドレイン・ソース間、ドレイン・バルク間の電圧差より小さくなる。ＮＭＯＳトランジスタＮ１及びＮＭＯＳトランジスタＮ４は、共に耐圧３０Ｖ以下とすることができる。

なお、ｐウェル２Ｂ及び３Ｂの電位が最大でも高電源電圧ＶＨ程度以下となるので、電子シャッタ動作時のｐウェルとｎ型基板１Ｂとの間の電圧差を、例えば３０Ｖ以下とすることができる。従って、ｐウェルとｎ型基板１Ｂとの間の耐圧を、例えば３０Ｖ以下とすることができる。

なお、第２の実施例のＯＦＤ制御回路の変形例として、通常動作時と電子シャッタ動作時とでバイアス電圧ＶＨＡの値を切り換えることもできる。図６に、バイアス電圧ＶＨＡを切り換えるスイッチＳ３を示す。

通常動作時には、バイアス電圧ＶＨＡが、ＶＨ０に設定される。ＶＨ０は、高電源電圧と閾値との和ＶＨ＋Ｖｔｈより高く、かつトランジスタの耐圧を超えない値であればよい。例えば、ＶＨを１５Ｖとし、Ｖｔｈを１Ｖとしたとき、ＶＨ０は１８Ｖ程度とすることができる。バイアス電圧ＶＨ０の印加により、ＮＭＯＳトランジスタＮ１による最大出力電圧の制限がなくなり、出力ＯＦＤＯを高電源電圧ＶＨまで高めることができる。また、ＮＭＯＳトランジスタＮ２も、この出力電圧の範囲である限り常時オンとなり、バルクノードｐｗが出力ＯＦＤＯと等電位に保たれる。

電子シャッタ動作時には、バイアス電圧ＶＨＡを高電源電圧ＶＨとする。ＯＦＤＯの電位がＶＨ−Ｖｔｈを超えると、ＮＭＯＳトランジスタＮ１及びＮ２がオフとなる。ＶＨＡを一定とする第２の実施例では、バイアス電圧ＶＨＡをＶＨ〜ＶＨ＋Ｖｔｈまでの値に精度良く調整する必要があるが、本変形例ではそのようなＶＨＡの微調整が必要ない。通常動作時と電子シャッタ動作時とでＶＨＡの値を切り換えることにより、ＮＭＯＳトランジスタＮ２及びＮ３の双方がオンとなることによる貫通電流が容易に防止される。

なお、電子シャッタ動作時の、ＮＭＯＳトランジスタＮ１のゲートに印加するバイアス電圧ＶＨＡを、高電源電圧ＶＨより低くすることも可能である。シャッタ電圧が印加されるＮＭＯＳトランジスタＮ１のソースと、ゲートとの電圧差が、耐圧を超えないように、バイアス電圧ＶＨＡが印加されればよい。

以上説明したように、実施例による固体撮像モジュールは、シャッタ電圧に起因してＯＦＤ制御回路に電流が逆流するのを抑制するために、ダイオードを用いる必要がない。

電子シャッタ動作時に、シャッタ電圧ＶＨＨを印加されるＭＯＳトランジスタが、接地電位に接続される端子を有していれば、ＭＯＳトランジスタの耐圧をＶＨＨ以上（例えば耐圧を４０Ｖ以上）とする必要がある。実施例による固体撮像モジュールでは、電子シャッタ動作時に、シャッタ電圧ＶＨＨを印加されるＭＯＳトランジスタの各端子に、高電源電圧ＶＨ−閾値Ｖｔｈ程度以上の電圧が印加される。これにより、耐圧が特に高くない（例えば、耐圧が３０Ｖ程度の）ＭＯＳトランジスタを用いて、固体撮像モジュールを作製することが容易となる。

以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。

本発明の実施例による固体撮像モジュール、及び実施例の固体撮像モジュールで駆動される固体撮像素子の構成を示すブロック図である。 第１の実施例によるＯＦＤ制御回路を概略的に示す回路図である。 第１の実施例によるＯＦＤ制御回路が有するＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１０の概略断面図である。 第２の実施例によるＯＦＤ制御回路を概略的に示す回路図である。 第２の実施例によるＯＦＤ制御回路が有するＮＭＯＳトランジスタＮ１及びＮ４の概略断面図である。 第２の実施例の変形例によるＯＦＤ制御回路でＶＨＡを切り換えるスイッチを示す。 従来の固体撮像モジュールを概略的に示す回路図である。

符号の説明

１０１ 固体撮像モジュール
１０２ ＣＣＤエリアセンサ
１０３ ＯＦＤ制御回路
１０４ パルス発生回路
１０５ インバータ
１０６ 容量
ＯＦＤＯ オーバーフロードレイン電圧
ＳＵＢＯ 電圧パルス

Claims (10)

1. 入力電圧に応じた電圧値に維持されたオーバーフロードレイン電圧を供給する、固体撮像素子のオーバーフロードレイン電圧制御回路と、
   前記オーバーフロードレイン電圧に重畳される電圧パルスを発生させるパルス発生回路と
   を有し、
   前記オーバーフロードレイン電圧制御回路は、前記オーバーフロードレイン電圧を前記入力電圧に応じた電圧値に維持する演算増幅器を含み、該演算増幅器は、プルアップ側に第１のＰＭＯＳトランジスタを含み、該第１のＰＭＯＳトランジスタのドレインが前記オーバーフロードレイン電圧を供給し、
   前記オーバーフロードレイン電圧制御回路は、さらに、シャッタ動作時制御回路を含み、該シャッタ動作時制御回路は、前記オーバーフロードレイン電圧に前記電圧パルスが重畳されない通常動作時に、前記第１のＰＭＯＳトランジスタのゲートに、該第１のＰＭＯＳトランジスタをオンにする電圧を印加し、前記オーバーフロードレイン電圧に前記電圧パルスが重畳されるシャッタ動作時に、前記第１のＰＭＯＳトランジスタのゲートに、前記オーバーフロードレイン電圧に前記電圧パルスが重畳されたシャッタ電圧を印加して該第１のＰＭＯＳトランジスタをオフにする固体撮像モジュール。
2. 前記シャッタ動作時制御回路は、第２のＰＭＯＳトランジスタを含み、該第２のＰＭＯＳトランジスタのソース／ドレインの一方が、前記第１のＰＭＯＳトランジスタのゲートに接続され、該第２のＰＭＯＳトランジスタのソース／ドレインの他方が、前記第１のＰＭＯＳトランジスタのドレインに接続され、前記シャッタ動作時に、該第２のＰＭＯＳトランジスタがオンとなる請求項１に記載の固体撮像モジュール。
3. 前記シャッタ動作時に、前記第１のＰＭＯＳトランジスタのバルクの電位が、前記シャッタ電圧に向かって上昇する請求項１または２に記載の固体撮像モジュール。
4. 前記演算増幅器は、差動対と、該差動対に電流を供給する電流源となる電流源用ＭＯＳトランジスタとを含み、
   さらに、前記通常動作時に、前記電流源用ＭＯＳトランジスタをオンとし、前記シャッタ動作時に、前記電流源用ＭＯＳトランジスタをオフとする電流源制御装置を有する請求項１〜３のいずれか１項に記載の固体撮像モジュール。
5. 前記演算増幅器は、プルダウン側に第１のＮＭＯＳトランジスタを含み、さらに、
   前記シャッタ動作時に、前記第１のＮＭＯＳトランジスタのゲートに、前記通常動作時よりも高い電圧を印加する制御装置を有する請求項１〜４のいずれか１項に記載の固体撮像モジュール。
6. 入力電圧に応じた電圧値に維持されたオーバーフロードレイン電圧を供給する、固体撮像素子のオーバーフロードレイン電圧制御回路と、
   前記オーバーフロードレイン電圧に重畳される電圧パルスを発生させるパルス発生回路と
   を有し、
   前記オーバーフロードレイン電圧制御回路は、前記オーバーフロードレイン電圧を前記入力電圧に応じた電圧値に維持する演算増幅器を含み、該演算増幅器は、プルアップ側に第１のＮＭＯＳトランジスタを含み、該第１のＮＭＯＳトランジスタのソースが前記オーバーフロードレイン電圧を供給し、
   前記オーバーフロードレイン電圧に前記電圧パルスが重畳されない通常動作時に、前記第１のＮＭＯＳトランジスタのゲートに、該第１のＮＭＯＳトランジスタをオンにする電圧が印加され、
   前記オーバーフロードレイン電圧に前記電圧パルスが重畳されるシャッタ動作時に、前記第１のＮＭＯＳトランジスタのゲートに、前記オーバーフロードレイン電圧に前記電圧パルスが重畳されたシャッタ電圧との電圧差を耐圧以下とするような値の電圧であって、かつ、前記オーバーフロードレイン電圧に前記電圧パルスが重畳されたことに伴い前記第１のＮＭＯＳトランジスタの前記ソースの電圧が上昇したとき当該ソースが動作上ドレインに転じて該第１のＮＭＯＳトランジスタがオンとなる値以下の電圧が印加される固体撮像モジュール。
7. 前記入力電圧は接地電位以上で第１の電源電圧以下であり、前記通常動作時に、前記第１のＮＭＯＳトランジスタのゲートに、前記第１の電源電圧以上の電圧が印加される請求項６に記載の固体撮像モジュール。
8. 前記シャッタ動作時に、前記第１のＮＭＯＳトランジスタのゲートに、前記第１の電源電圧以上の電圧が印加される請求項６または７に記載の固体撮像モジュール。
9. 前記オーバーフロードレイン電圧制御回路は、前記シャッタ動作時に前記第１のＮＭＯＳトランジスタのバルクに前記第１の電源電圧を印加するシャッタ動作時制御回路を含む請求項６〜８のいずれか１項に記載の固体撮像モジュール。
10. 前記演算増幅器は、差動対と、該差動対に電流を供給する電流源となる電流源用ＭＯＳトランジスタとを含み、
    さらに、前記通常動作時に、前記電流源用ＭＯＳトランジスタをオンとし、前記シャッタ動作時に、前記電流源用ＭＯＳトランジスタをオフとする電流源制御装置を有する請求項６〜９のいずれか１項に記載の固体撮像モジュール。

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