JP4667963B2

JP4667963B2 - Ｐｌｌ回路

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Publication number: JP4667963B2
Application number: JP2005157133A
Authority: JP
Inventors: 竜也小林; 仁之田上; 克宏清水
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2005-05-30
Filing date: 2005-05-30
Publication date: 2011-04-13
Anticipated expiration: 2025-05-30
Also published as: JP2006333323A

Description

この発明は、出力クロックの位相変動を抑圧するＰＬＬ（Phase Locked Loop）回路に関するものである。

光通信システムの光受信機における識別回路において、データ信号は０あるいは１の２値のデジタル信号に変換される。係るデジタル信号への変換の際には、受信したデータ信号から抽出することで得られるクロックが必要である。近年、光受信機の小型化および省電力化を実現するため、クロック抽出手段として、ＰＬＬ回路が適用されている。ＰＬＬ回路を構成するＶＣＯ（Voltage Controlled Oscillator）の一方式として、リング型ＶＣＯが知られている。リング型ＶＣＯの発振周波数は、複数の差動対から構成される回路の遅延時間で決定される。前記差動対の遅延時間は環境温度に依存するため、リング型ＶＣＯの発振周波数は環境温度と共に変化してしまう。このため、式（１）で表されるＰＬＬ回路の定常位相誤差ΔΦも環境温度と共に変化する。
ΔΦ＝Δω／Ｋ・・・・・（１）
なお、Δωは環境温度変化に伴うＶＣＯ単体の発振周波数の偏差、
ＫはＰＬＬループのＤＣ利得を表す。

環境温度変化に伴うＶＣＯ単体の発振周波数の偏差Δωの生じるＰＬＬ回路が適用された光受信機では、定常位相誤差ΔΦと共にＰＬＬ回路の出力クロックの位相が環境温度で変化するため、識別回路における識別位相が最適位相からずれてしまうという問題があった。この問題を解決するためには、ＰＬＬループのＤＣ利得Ｋを大きくすれば良いが、不用意にＫを大きくすると、ＶＣＯ発振周波数の制御信号におけるＳＮ比の劣化などが生じ、ＶＣＯ出力クロック波形に含まれるジッタが増加するという別の問題もあった。以上より、ＰＬＬ回路の出力クロックの位相変動を抑圧するためには、Ｋを大きくするだけではなく、環境温度変化に伴うΔωを抑圧する必要がある。

そこで、環境温度変動に係わらず、環境温度変化に伴うＶＣＯ単体の発振周波数の偏差Δωを安定化させるためのシンセサイザ装置がある（例えば、特許文献１参照）。この従来例のシンセサイザ装置は、ＰＬＬ回路内のループフィルタからのＶＣＯ電圧をデジタル変換するＡ−Ｄ変換器と、このＡ−Ｄ変換器からの定常位相誤差に対するデジタル信号と、予め書き込まれた常温時の定常位相誤差に対するデジタル信号とを比較することによりＶＣＯの発振周波数偏位を検出し、ＰＬＬ回路内のＶＣＯ発振周波数を制御するＣＰＵと、ＣＰＵからの周波数制御信号をＤ−Ａ変換してＰＬＬ回路の発振周波数制御素子に出力するＤ−Ａ変換器とを備えたものである。

特開平６−５３８２３号公報（図１）

従来のシンセサイザ装置では、上述したように、Ａ−Ｄ変換器、ＣＰＵ、Ｄ−Ａ変換器が用いられるため、制御回路が大規模になるという問題があった。

この発明は上記の問題点を解消するためになされたもので、小規模な制御回路により、出力クロックの位相変動を抑圧するＰＬＬ回路を得ることを目的とする。

この発明に係るＰＬＬ回路は、出力クロックの位相変動を抑圧するＰＬＬ回路において、入力信号と第一のＶＣＯの出力クロックとの位相差を検出する位相比較手段と、前記位相比較手段の出力を入力とし低周波数成分のみを通過させるＬＰＦと、発振周波数が環境温度の変化に対し安定である基準クロック源と、ＤＣ信号源と、前記ＤＣ信号源の出力を入力とするＶＣＯ発振周波数制御端子を有する第二のＶＣＯと、前記基準クロック源の出力クロックと前記第二のＶＣＯの出力クロックとの周波数差を検出する周波数比較手段と、前記周波数比較手段の出力を入力としＶＣＯ発振周波数オフセット制御電圧を生成するＶＣＯ発振周波数オフセット制御手段と、前記ＬＰＦの出力を入力とするＶＣＯ発振周波数制御端子および前記ＶＣＯ発振周波数オフセット制御手段の出力を入力とするＶＣＯ発振周波数オフセット制御端子を有する第一のＶＣＯとを備えることを特徴とする。
また、この発明に係るＰＬＬ回路は、出力クロックの位相変動を抑圧するＰＬＬ回路において、第一のＶＣＯの出力クロックを入力としクロックを２分岐する分岐手段と、入力信号と前記分岐手段の出力クロックとの位相差を検出する位相比較手段と、前記位相比較手段の出力を入力とし低周波数成分のみを通過させるＬＰＦと、ＤＣ信号源と、前記ＤＣ信号源の出力を入力とするＶＣＯ発振周波数制御端子を有する第二のＶＣＯと、前記第二のＶＣＯの出力クロックと前記分岐手段の出力クロックとの周波数差を検出する周波数比較手段と、前記周波数比較手段の出力を入力としＶＣＯ発振周波数オフセット制御電圧を生成するＶＣＯ発振周波数オフセット制御手段と、前記ＬＰＦの出力を入力とするＶＣＯ発振周波数制御端子および前記ＶＣＯ発振周波数オフセット制御手段の出力を入力とするＶＣＯ発振周波数オフセット制御端子を有する第一のＶＣＯとを備えることを特徴とする。
また、この発明に係るＰＬＬ回路は、出力クロックの位相変動を抑圧するＰＬＬ回路において、入力信号を２分岐する分岐手段と、前記分岐手段の出力信号と第一のＶＣＯの出力クロックとの位相差を検出する位相比較手段と、前記位相比較手段の出力を入力とし低周波数成分のみを通過させるＬＰＦと、ＤＣ信号源と、前記ＤＣ信号源の出力を入力とするＶＣＯ発振周波数制御端子を有する第二のＶＣＯと、前記分岐手段の出力信号と前記第二のＶＣＯの出力クロックとの周波数差を検出する周波数比較手段と、前記周波数比較手段の出力を入力としＶＣＯ発振周波数オフセット制御電圧を生成するＶＣＯ発振周波数オフセット制御手段と、前記ＬＰＦの出力を入力とするＶＣＯ発振周波数制御端子および前記ＶＣＯ発振周波数オフセット制御手段の出力を入力とするＶＣＯ発振周波数オフセット制御端子を有する第一のＶＣＯとを備えることを特徴とする。
さらに、この発明に係るＰＬＬ回路は、出力クロックの位相変動を抑圧するＰＬＬ回路において、入力信号と第一のＶＣＯの出力クロックとの位相差を検出する位相比較手段と、前記位相比較手段の出力を入力とし低周波数成分のみを通過させるＬＰＦと、ＤＣ信号源と、前記ＤＣ信号源の出力を入力とするＶＣＯ発振周波数制御端子を有する第二のＶＣＯと、前記第二のＶＣＯの発振周波数を検出する電気スペクトルモニタ手段と、前記電気スペクトルモニタ手段の出力を入力としＶＣＯ発振周波数オフセット制御電圧を生成するＶＣＯ発振周波数オフセット制御手段と、前記ＬＰＦの出力を入力とするＶＣＯ発振周波数制御端子および前記ＶＣＯ発振周波数オフセット制御手段の出力を入力とするＶＣＯ発振周波数オフセット制御端子を有する第一のＶＣＯとを備えることを特徴とする。

この発明によれば、定常位相誤差を簡単なアナログ回路で検出し、その検出信号に従いＶＣＯ発振周波数をオフセット制御することで、ＰＬＬ回路の出力クロックの位相変動抑圧を可能とする。

以下、この発明の実施の形態を説明する。
実施の形態１．
この発明の実施の形態１に係るＰＬＬ回路は、定常位相誤差を簡単なアナログ回路で検出し、その検出信号に従いＶＣＯの発振周波数をオフセット制御することで、ＰＬＬ回路の出力クロックの位相変動を抑圧するものである。

図１は、この発明の実施の形態１に係るＰＬＬ回路の構成を示すブロック図であり、差動回路から構成されている。
図１に示すＰＬＬ回路は、入力信号とＶＣＯ４の出力クロックの位相差を検出する位相比較手段２と、位相比較手段２の出力に含まれる低周波数成分のみを通過させるＬＰＦ（Low Pass Filter）３と、ＶＣＯ発振周波数制御端子７およびＶＣＯ発振周波数オフセット制御端子８を有するＶＣＯ４と、ＬＰＦ３の出力をモニタすることでＰＬＬ回路の定常位相誤差を検出する定常位相誤差検出手段５と、定常位相誤差検出手段５の出力にオフセット電圧を加算・減算するＶＣＯ発振周波数オフセット制御手段６とを備えている。なお、図１において、１は入力信号端子を示す。

次に、動作について説明する。入力信号端子１からの入力信号は位相比較手段２に入力される。位相比較手段２は、入力信号とＶＣＯ４の出力クロックの位相比較を行い、位相の進み或いは遅れに相当する信号をＬＰＦ３に出力する。ＬＰＦ３は、位相比較手段２の出力に含まれる低周波数成分のみ通過させる。ＬＰＦ３の正相出力とＬＰＦ３の逆相出力との差は、ＰＬＬ回路の定常位相誤差である。定常位相誤差は、定常位相誤差検出手段５と、ＶＣＯ発振周波数制御端子７とに入力される。

定常位相誤差検出手段５は定常位相誤差を検出する。ＶＣＯ発振周波数オフセット制御手段６は、定常位相誤差検出手段５の出力にＤＣを加算・減算し、ＶＣＯ４のＶＣＯ発振周波数オフセット制御端子８に出力する。ＶＣＯ４は、ＬＰＦ３の出力およびＶＣＯ発振周波数オフセット制御手段６の出力を入力とし、それらの入力に相当する位相および周波数で発振する。ＶＣＯ４の出力クロックは位相比較手段２に入力される。

次に、ＶＣＯ発振周波数偏差検出手段５およびＶＣＯ発振周波数オフセット制御手段６の動作について詳細に説明する。
図２は、環境温度およびＶＣＯ発振周波数オフセット制御端子８の電圧が一定時におけるＶＣＯ単体特性を示すものであり、ＰＬＬ回路の定常位相誤差ΔΦとＶＣＯ発振周波数の関係を表し、ＶＣＯ発振周波数はＰＬＬ回路の定常位相誤差ΔΦとともに上昇する。

また、図３は、ＰＬＬ回路の定常位相誤差ΔΦの温度変動を抑圧する制御がない場合と、ある場合とにおけるＰＬＬ回路の定常位相誤差ΔΦと環境温度の関係を表す。図３では、前記制御の有無に係わらず、ＰＬＬ回路はロック状態である。

制御なしの場合、１）図３よりＰＬＬ回路の定常位相誤差ΔΦは環境温度の上昇に伴い増加すること、２）図２よりＰＬＬ回路の定常位相誤差ΔΦの増加はＶＣＯ発振周波数を上昇させることより、３）ＶＣＯ単体の発振周波数が環境温度の上昇に伴い低下すること、４）ＰＬＬ回路がＶＣＯ発振周波数を上昇させるためにＰＬＬ回路の定常位相誤差ΔΦを増加させることがわかる。

一方、制御ありの場合、ＰＬＬ回路の定常位相誤差ΔΦが環境温度の変化に係わらず一定となるように、ＶＣＯ発振周波数オフセット制御端子８の電圧は制御される。
以上より、ＰＬＬ回路の定常位相誤差ΔΦを検出し、ＶＣＯ発振周波数オフセット制御端子８の電圧を制御することで、ＰＬＬ回路の出力クロックの位相変動は抑圧可能となる。

図４は、定常位相誤差検出手段５およびＶＣＯ発振周波数オフセット制御手段６の構成を示すブロック図である。定常位相誤差検出手段５は、ＰＬＬ回路の定常位相誤差ΔΦを所定の利得分だけ増幅する差動増幅器１１である。また、ＶＣＯ発振周波数オフセット制御手段６は加算器１２により、前記差動増幅器１１の出力信号にＤＣ信号源１３からのＤＣ信号を加算・減算する。

このように、この発明の実施の形態１に係るＰＬＬ回路は、定常位相誤差を簡単なアナログ回路で検出し、その検出信号に従いＶＣＯ発振周波数をオフセット制御することで、ＰＬＬ回路の出力クロックの位相変動抑圧を可能とする。

実施の形態２．
この発明の実施の形態２に係るＰＬＬ回路は、定常位相誤差を、ＶＣＯ発振周波数制御端子のみを有する第二のＶＣＯと、発振周波数が周囲温度の変化に対し安定である基準クロック源との周波数比較により検出し、その検出信号に従いＶＣＯ発振周波数をオフセット制御することで、ＰＬＬ回路の出力クロックの位相変動抑圧を小規模な制御回路で行うものである。

図５は、この発明の実施の形態２に係るＰＬＬ回路の構成を示すブロック図であり、差動回路から構成されている。
図５に示すＰＬＬ回路は、入力信号と第一のＶＣＯ出力クロックの位相差を検出する位相比較手段２と、位相比較手段２の出力に含まれる低周波数成分のみを通過させるＬＰＦ３と、ＶＣＯ発振周波数制御端子７およびＶＣＯ発振周波数オフセット制御端子８を有する第一のＶＣＯ４と、ＶＣＯ発振周波数制御端子７のみを有する第二のＶＣＯ１５と、第二のＶＣＯ１５のＶＣＯ発振周波数制御端子７に固定電圧を与えるＤＣ信号源２０と、発振周波数が周囲温度の変化に対し安定である基準クロック源１６と、ＶＣＯ１５の出力クロックと基準クロック源１６の出力クロックとの周波数比較を行う周波数比較手段１８と、周波数比較手段１８の出力に従い発振周波数オフセット制御電圧を生成するＶＣＯ発振周波数オフセット制御手段６とを備えている。尚、ＶＣＯ４の回路とＶＣＯ１５の回路との差はＶＣＯ発振周波数オフセット制御端子８の有無のみである。また、図５において、１は入力信号端子を示す。

次に、動作について説明する。入力信号端子１からの入力信号は位相比較手段２に入力される。位相比較手段２は、入力信号とＶＣＯ４の出力クロックの位相比較を行い、位相の進み或いは遅れに相当する信号をＬＰＦ３に出力する。ＬＰＦ３は、位相比較手段２の出力信号に含まれる低周波数成分のみ通過させる。ＬＰＦ３の出力はＰＬＬ回路の定常位相誤差ΔΦであり、ＰＬＬ回路の定常位相誤差ΔΦは第一のＶＣＯ４のＶＣＯ発振周波数制御端子７に入力される。

一方、ＶＣＯ１５のＶＣＯ発振周波数制御端子７にはＤＣ信号源２０より固定電圧が与えられるため、ＶＣＯ１５の発振周波数は環境温度に従い変化する。そのため、ＶＣＯ１５は温度計として用いられる。周波数比較手段１８は、ＶＣＯ１５の周波数と、基準クロック源１６の周波数とを比較することにより、ＰＬＬ回路の定常位相誤差ΔΦを推定する。ＶＣＯ発振周波数オフセット制御手段６は、周波数比較手段１８の出力にＤＣ信号を加算・減算し、ＶＣＯ４のＶＣＯ発振周波数オフセット制御端子８に出力する。ＶＣＯ４は、ＬＰＦ３の出力およびＶＣＯ発振周波数オフセット制御手段６の出力を入力とし、それらの入力に相当する位相および周波数で発振する。ＶＣＯ４の出力クロックは位相比較手段２に入力される。

なお、周波数比較手段１８は周波数比較を行うもので、例えば、周波数カウンター或いは周波数比較器などでも良い。

このように、この発明の実施の形態２に係るＰＬＬ回路は、定常位相誤差を、ＶＣＯ発振周波数制御端子７のみを有する第二のＶＣＯ１５と、発振周波数が周囲温度の変化に対し安定である基準クロック源１６との周波数比較により推定し、前記推定信号に従いＶＣＯ発振周波数をオフセット制御することで、ＰＬＬ回路の出力クロックの位相変動抑圧を小規模な制御回路で可能とする。

実施の形態３．
この発明の実施の形態３に係るＰＬＬ回路は、定常位相誤差を、ＶＣＯ発振周波数制御端子およびＶＣＯ発振周波数オフセット制御端子を有する第一のＶＣＯと、ＶＣＯ発振周波数制御端子のみを有する第二のＶＣＯとの周波数比較により推定し、前記検出信号に従いＶＣＯ発振周波数をオフセット制御することで、ＰＬＬ回路の出力クロックの位相変動抑圧を小規模な制御回路で行うものである。

図６は、この発明の実施の形態３に係るＰＬＬ回路の構成を示すブロック図であり、差動回路から構成されている。
図６に示すＰＬＬ回路は、入力信号と分岐手段１７の出力クロックの位相差を検出する位相比較手段２と、位相比較手段２の出力に含まれる低周波数成分のみを通過させるＬＰＦ３と、ＶＣＯ発振周波数制御端子７およびＶＣＯ発振周波数オフセット制御端子８を有する第一のＶＣＯ４と、ＶＣＯ４の出力を２分岐する分岐手段１７と、ＶＣＯ発振周波数制御端子７のみを有する第二のＶＣＯ１５と、第二のＶＣＯ１５のＶＣＯ発振周波数制御端子７に固定電圧を与えるＤＣ信号源２０と、ＶＣＯ１５の出力クロックと分岐手段１７の出力クロックとの発振周波数の比較を行う周波数比較手段１８と、周波数比較手段１８の出力に従い発振周波数オフセット制御電圧を生成するＶＣＯ発振周波数オフセット制御手段６とを備えている。尚、ＶＣＯ４の回路とＶＣＯ１５の回路との差はＶＣＯ発振周波数オフセット制御端子８の有無のみである。また、図６において、１は入力信号端子を示す。

次に、動作について説明する。入力信号端子１からの入力信号は位相比較手段２に入力される。ＶＣＯ４の出力クロックは分岐手段１７で２分岐された後、位相比較手段２と周波数比較手段１８に入力される。位相比較手段２は、入力信号と分岐手段１７の出力との位相比較を行い、位相の進み或いは遅れに相当する信号をＬＰＦ３に出力する。ＬＰＦ３は、位相比較手段の出力に含まれる低周波数成分のみ通過させる。ＬＰＦ３の出力はＰＬＬ回路の定常位相誤差ΔΦであり、ΔΦは第一のＶＣＯ４のＶＣＯ発振周波数制御端子７に入力される。

一方、ＶＣＯ１５のＶＣＯ発振周波数制御端子７にはＤＣ信号源２０より固定電圧が与えられるため、ＶＣＯ１５の発振周波数は環境温度に従い変化する。そのため、ＶＣＯ１５は温度計として用いられる。周波数比較手段１８はＶＣＯ１５の周波数と、分岐手段１７の周波数とを比較することにより、ΔΦを推定する。ＶＣＯ発振周波数オフセット制御手段６は周波数比較手段１８の出力にＤＣ信号を加算・減算し、ＶＣＯ４のＶＣＯ発振周波数オフセット制御端子８に出力する。ＶＣＯ４はＬＰＦ３の出力信号およびＶＣＯ発振周波数オフセット制御手段６の出力を入力とし、それらの入力に相当する位相および周波数で発振する。

このように、この発明の実施の形態３に係るＰＬＬ回路は、定常位相誤差を、ＶＣＯ発振周波数制御端子７およびＶＣＯ発振周波数オフセット制御端子８を有する第一のＶＣＯと、ＶＣＯ発振周波数制御端子７のみを有する第二のＶＣＯ１５との周波数比較により推定し、前記推定信号に従いＶＣＯ発振周波数をオフセット制御することで、ＰＬＬ回路の出力クロックの位相変動抑圧を小規模な制御回路で可能とする。

実施の形態４．
この発明の実施の形態４に係るＰＬＬ回路は、定常位相誤差を、分岐手段の出力である入力信号と、ＶＣＯ発振周波数制御端子のみを有する第二のＶＣＯとの周波数比較により推定し、前記検出信号に従いＶＣＯ発振周波数をオフセット制御することで、ＰＬＬ回路の出力クロックの位相変動抑圧を小規模な制御回路で行うものである。

図７はこの発明の実施の形態４に係るＰＬＬ回路の構成を示すブロック図であり、差動回路から構成されている。
図７に示すＰＬＬ回路は、入力信号を２分岐する分岐手段１７と、ＶＣＯ発振周波数制御端子７およびＶＣＯ発振周波数オフセット制御端子８を有する第一のＶＣＯ４と、分岐手段１７の出力信号と第一のＶＣＯ出力クロックの位相差を検出する位相比較手段２と、位相比較手段２の出力に含まれる低周波数成分のみを通過させるＬＰＦ３と、ＶＣＯ発振周波数制御端子７のみを有する第二のＶＣＯ１５と、第二のＶＣＯ１５のＶＣＯ発振周波数制御端子７に固定電圧を与えるＤＣ信号源２０と、ＶＣＯ１５の出力クロックと、分岐手段１７の出力である入力信号との周波数比較により定常位相誤差を推定する周波数比較手段１８と、周波数比較手段１８の出力に従い発振周波数オフセット制御電圧を生成するＶＣＯ発振周波数オフセット制御手段６とを備えている。尚、ＶＣＯ４の回路とＶＣＯ１５の回路との差はＶＣＯ発振周波数オフセット制御端子８の有無のみである。また、図７において、１は入力信号端子を示す。

次に、動作について説明する。入力信号端子１からの入力信号は分岐手段１７で２分岐され、位相比較手段２と周波数比較手段１８に入力される。位相比較手段２はＶＣＯ４と分岐手段１７の出力との位相比較を行い、位相の進み或いは遅れに相当する信号をＬＰＦ３に出力する。ＬＰＦ３は位相比較手段の出力信号に含まれる低周波数成分のみ通過させる。ＬＰＦ３の出力はＰＬＬ回路の定常位相誤差ΔΦであり、ΔΦは第一のＶＣＯ４のＶＣＯ発振周波数制御端子７に入力される。

一方、ＶＣＯ１５のＶＣＯ発振周波数制御端子７にはＤＣ信号源２０より固定電圧が与えられるため、ＶＣＯ１５の発振周波数は環境温度に従い変化する。そのため、ＶＣＯ１５は温度計として用いられる。周波数比較手段１８はＶＣＯ１５の出力クロックと、分岐手段１７の出力である入力信号との周波数比較により、ΔΦを推定する。ＶＣＯ発振周波数オフセット制御手段６は周波数比較手段１８の出力信号にＤＣ信号を加算・減算し、ＶＣＯ４のＶＣＯ発振周波数オフセット制御端子８に出力する。ＶＣＯ４はＬＰＦ３の出力およびＶＣＯ発振周波数オフセット制御手段６の出力を入力とし、それらの入力に相当する位相および周波数で発振する。ＶＣＯ４の出力クロックは位相比較手段２に入力される。

なお、ＶＣＯ発振周波数偏差検出手段５は周波数比較を行うもので、例えば、周波数比較器などでも良い。

このように、この発明の実施の形態４に係るＰＬＬ回路は、定常位相誤差を、分岐手段１７の出力である入力信号と、ＶＣＯ発振周波数制御端子７のみを有する第二のＶＣＯ１５と、を周波数比較により推定し、前記推定信号に従いＶＣＯ発振周波数をオフセット制御することで、ＰＬＬ回路の出力クロックの位相変動抑圧を小規模な制御回路で可能とする。

実施の形態５．
この発明の実施の形態５に係るＰＬＬ回路は、定常位相誤差を、ＶＣＯ発振周波数制御端子のみを有する第二のＶＣＯと、電気スペクトルモニタ手段と、により推定し、前記推定信号に従いＶＣＯ発振周波数をオフセット制御することで、ＰＬＬ回路の出力クロックの位相変動抑圧を小規模な制御回路で行うものである。

図８はこの発明の実施の形態５に係るＰＬＬ回路の構成を示すブロック図であり、差動回路から構成されている。
図８に示すＰＬＬ回路は、ＶＣＯ発振周波数制御端子７およびＶＣＯ発振周波数オフセット制御端子８を有する第一のＶＣＯ４と、入力信号と第一のＶＣＯ出力クロックの位相差を検出する位相比較手段２と、位相比較手段２の出力に含まれる低周波数成分のみを通過させるＬＰＦ３と、ＶＣＯ発振周波数制御端子７のみを有する第二のＶＣＯ１５と、第二のＶＣＯ１５のＶＣＯ発振周波数制御端子７に固定電圧を与えるＤＣ信号源２０と、ＶＣＯ１５の出力スペクトルをモニタすることで定常位相誤差を推定する電気スペクトルモニタ手段１９と、電気スペクトルモニタ手段１９の出力に従い発振周波数オフセット制御電圧を生成するＶＣＯ発振周波数オフセット制御手段６とを備えている。尚、ＶＣＯ４の回路とＶＣＯ１５の回路との差はＶＣＯ発振周波数オフセット制御端子８の有無のみである。また、図８において、１は入力信号端子を示す。

次に、動作について説明する。入力信号端子１からの入力信号は位相比較手段２に入力される。位相比較手段２は入力信号とＶＣＯ４の出力クロックの位相比較を行い、位相の進み或いは遅れに相当する信号をＬＰＦ３に出力する。ＬＰＦ３は位相比較手段の出力信号に含まれる低周波数成分のみ通過させる。ＬＰＦ３の出力はＰＬＬ回路の定常位相誤差ΔΦであり、ΔΦは第一のＶＣＯ４のＶＣＯ発振周波数制御端子７に入力される。

一方、ＶＣＯ１５のＶＣＯ発振周波数制御端子７にはＤＣ信号源２０より固定電圧が与えられるため、ＶＣＯ１５の発振周波数は環境温度に従い変化する。そのため、ＶＣＯ１５は温度計として用いられる。電気スペクトルモニタ手段１９はＶＣＯ１５の出力スペクトルをモニタすることにより、ΔΦを推定する。ＶＣＯ発振周波数オフセット制御手段６は電気スペクトルモニタ手段１９の出力信号にＤＣ信号を演算し、ＶＣＯ４のＶＣＯ発振周波数オフセット制御端子８に出力する。ＶＣＯ４はＬＰＦ３の出力およびＶＣＯ発振周波数オフセット制御手段６の出力を入力とし、それらの入力に相当する位相および周波数で発振する。ＶＣＯ４の出力クロックは位相比較手段２に入力される。

このように、この発明の実施の形態５に係るＰＬＬ回路は、定常位相誤差を、ＶＣＯ発振周波数制御端子７のみを有する第二のＶＣＯ１５と、電気スペクトルモニタ手段１９により推定し、前記推定信号に従いＶＣＯ発振周波数をオフセット制御することで、ＰＬＬ回路の出力クロックの位相変動抑圧を小規模な制御回路で可能とする。

この発明の実施の形態１に係るＰＬＬ回路の構成を示すブロック図である。ＶＣＯ単体特性（ＶＣＯ発振周波数とＰＬＬ回路の定常位相誤差ΔΦ）の関係）を示す図である。ＰＬＬ回路の定常位相誤差ΔΦと環境温度の関係を示す図である。定常位相誤差検出手段およびＶＣＯ発振周波数オフセット制御手段の構成を示すブロック図である。この発明の実施の形態２に係るＰＬＬ回路の構成を示すブロック図である。この発明の実施の形態３に係るＰＬＬ回路の構成を示すブロック図である。この発明の実施の形態４に係るＰＬＬ回路の構成を示すブロック図である。この発明の実施の形態５に係るＰＬＬ回路の構成を示すブロック図である。

符号の説明

１入力信号端子、２位相比較手段、３ＬＰＦ（low Pass Filter）、４ＶＣＯ（Voltage Controlled Oscillator）、５定常位相誤差検出手段、６ＶＣＯ発振周波数オフセット制御手段、７ＶＣＯ発振周波数制御端子、８ＶＣＯ発振周波数オフセット制御端子、１１差動増幅器、１２加算器、１３ＤＣ信号源、１５ＶＣＯ、１６基準クロック源、１７分岐手段、１８周波数比較手段、１９電気スペクトルモニタ手段、２０ＤＣ信号源。

Claims

出力クロックの位相変動を抑圧するＰＬＬ回路において、
入力信号と第一のＶＣＯの出力クロックとの位相差を検出する位相比較手段と、
前記位相比較手段の出力を入力とし低周波数成分のみを通過させるＬＰＦと、
発振周波数が環境温度の変化に対し安定である基準クロック源と、
ＤＣ信号源と、
前記ＤＣ信号源の出力を入力とするＶＣＯ発振周波数制御端子を有する第二のＶＣＯと、
前記基準クロック源の出力クロックと前記第二のＶＣＯの出力クロックとの周波数差を検出する周波数比較手段と、
前記周波数比較手段の出力を入力としＶＣＯ発振周波数オフセット制御電圧を生成するＶＣＯ発振周波数オフセット制御手段と、
前記ＬＰＦの出力を入力とするＶＣＯ発振周波数制御端子および前記ＶＣＯ発振周波数オフセット制御手段の出力を入力とするＶＣＯ発振周波数オフセット制御端子を有する第一のＶＣＯと
を備えることを特徴とするＰＬＬ回路。
出力クロックの位相変動を抑圧するＰＬＬ回路において、
第一のＶＣＯの出力クロックを入力としクロックを２分岐する分岐手段と、
入力信号と前記分岐手段の出力クロックとの位相差を検出する位相比較手段と、
前記位相比較手段の出力を入力とし低周波数成分のみを通過させるＬＰＦと、
ＤＣ信号源と、
前記ＤＣ信号源の出力を入力とするＶＣＯ発振周波数制御端子を有する第二のＶＣＯと、
前記第二のＶＣＯの出力クロックと前記分岐手段の出力クロックとの周波数差を検出する周波数比較手段と、
前記周波数比較手段の出力を入力としＶＣＯ発振周波数オフセット制御電圧を生成するＶＣＯ発振周波数オフセット制御手段と、
前記ＬＰＦの出力を入力とするＶＣＯ発振周波数制御端子および前記ＶＣＯ発振周波数オフセット制御手段の出力を入力とするＶＣＯ発振周波数オフセット制御端子を有する第一のＶＣＯと
を備えることを特徴とするＰＬＬ回路。
請求項１または２に記載のＰＬＬ回路において、
前記周波数比較手段は周波数カウンター或いは周波数比較器で構成される
ことを特徴とするＰＬＬ回路。
出力クロックの位相変動を抑圧するＰＬＬ回路において、
入力信号を２分岐する分岐手段と、
前記分岐手段の出力信号と第一のＶＣＯの出力クロックとの位相差を検出する位相比較手段と、
前記位相比較手段の出力を入力とし低周波数成分のみを通過させるＬＰＦと、
ＤＣ信号源と、
前記ＤＣ信号源の出力を入力とするＶＣＯ発振周波数制御端子を有する第二のＶＣＯと、
前記分岐手段の出力信号と前記第二のＶＣＯの出力クロックとの周波数差を検出する周波数比較手段と、
前記周波数比較手段の出力を入力としＶＣＯ発振周波数オフセット制御電圧を生成するＶＣＯ発振周波数オフセット制御手段と、
前記ＬＰＦの出力を入力とするＶＣＯ発振周波数制御端子および前記ＶＣＯ発振周波数オフセット制御手段の出力を入力とするＶＣＯ発振周波数オフセット制御端子を有する第一のＶＣＯと
を備えることを特徴とするＰＬＬ回路。
出力クロックの位相変動を抑圧するＰＬＬ回路において、
入力信号と第一のＶＣＯの出力クロックとの位相差を検出する位相比較手段と、
前記位相比較手段の出力を入力とし低周波数成分のみを通過させるＬＰＦと、
ＤＣ信号源と、
前記ＤＣ信号源の出力を入力とするＶＣＯ発振周波数制御端子を有する第二のＶＣＯと、
前記第二のＶＣＯの発振周波数を検出する電気スペクトルモニタ手段と、
前記電気スペクトルモニタ手段の出力を入力としＶＣＯ発振周波数オフセット制御電圧を生成するＶＣＯ発振周波数オフセット制御手段と、
前記ＬＰＦの出力を入力とするＶＣＯ発振周波数制御端子および前記ＶＣＯ発振周波数オフセット制御手段の出力を入力とするＶＣＯ発振周波数オフセット制御端子を有する第一のＶＣＯと
を備えることを特徴とするＰＬＬ回路。