JP4680865B2 - レベルシフタ回路 - Google Patents

Description

本発明は、入力信号のハイレベル電位を変換するレベルシフタ回路に関する。

一般に、入力信号のハイレベル電位を変換するレベルシフタ回路を備えた半導体装置が知られている。このレベルシフタ回路としては、例えば、図６に示されるものがある。

このレベルシフタ回路１００では、受信側電源ＶＤＤ２０に次いで送信側電源ＶＤＤ１０の順に電源投入を行った場合、受信側電源ＶＤＤ２０のみの電源電圧が供給されている間、インバータ回路ＩＮＶ３０に貫通電流が発生する。

貫通電流の発生により消費電力が増大するため、レベルシフタ回路において発生する貫通電流を低減することが望まれている。

そこで、レベルシフタ回路において発生する貫通電流を低減するために、入力端子に入力信号が入力されなくても出力端子の信号レベル状態を保持するＮＭＯＳトランジスタ等の複数個のトランジスタを付加することにより、電源供給状態に起因する貫通電流の発生を防止する技術が知られている（例えば、特許文献１参照。）。
特開２００３−１９８３５８号公報

しかしながら、上記従来の技術においても、電位をＬ（Ｌｏｗ）レベルからＨ（Ｈｉｇｈ）レベルに変化する信号が入力端子に入力されてから、出力端子に出力信号が出力されるまでに遅延が生じるため、この遅延の間、出力端子に貫通電流が発生してしまう、という問題点があった。

本発明は、上記問題点を解消するためになされたもので、貫通電流を低減することができるレベルシフタ回路を提供することを目的とする。

上記目的を達成するために、請求項１に記載のレベルシフタ回路は、第１の電源電位が供給される第１の電源ノードと、前記第１の電源電位と異なる第２の電源電位が供給される第２の電源ノードと、前記第１の電源電位若しくは接地電位の入力信号が入力される回路入力端子と、前記第２の電源電位若しくは前記接地電位の出力信号が出力される回路出力端子と、前記回路入力端子に入力端子が接続された第１のインバータ回路と、前記第１のインバータ回路の出力信号が入力される第２のインバータ回路と、前記回路出力端子に出力端子が接続された第３のインバータ回路と、前記第１のインバータ回路の出力端子にゲートが接続され、且つ接地ノードにソースが接続された第１のＮチャネル型トランジスタと、前記第２のインバータ回路の出力端子にゲートが接続され、且つ接地ノードにソースが接続された第２のＮチャネル型トランジスタと、前記第２のＮチャネル型トランジスタのドレインにゲートが接続され、前記第２の電源ノードにソースが接続され、且つ前記第１のＮチャネル型トランジスタのドレインにドレインが接続された第１のＰチャネル型トランジスタと、前記第１のＮチャネル型トランジスタのドレインにゲートが接続され、前記第２の電源ノードにソースが接続され、且つ前記第２のＮチャネル型トランジスタのドレイン及び前記第３のインバータ回路の入力端子にドレインが接続された第２のＰチャネル型トランジスタと、前記第１のＮチャネル型トランジスタのドレインにゲートが接続され、且つ前記第２の電源ノードにソースが接続された第３のＰチャネル型トランジスタと、前記第２の電源ノードにゲートが接続され、前記第３のＰチャネル型トランジスタのドレインにソースが接続され、且つ前記第２のＮチャネル型トランジスタのゲートにドレインが接続された第３のＮチャネル型トランジスタと、が含まれている。

請求項１に記載のレベルシフタ回路では、第２の電源ノードのみに電源電圧が供給された場合、供給直後は第１のＮチャネル型トランジスタ及び第２のＮチャネル型トランジスタはオフしているが、上記電源電圧の供給に応じて第１のＰチャネル型トランジスタ、第２のＰチャネル型トランジスタ、及び第３のＰチャネル型トランジスタが動作する。このため、第２のＮチャネル型トランジスタのゲートに入力される電位が上昇し、第２のＮチャネル型トランジスタがオンする。これにより、第３のインバータ回路に入力される電位が下降し、当該電位が第３のインバータ回路の動作閾値よりも低い電位になると第３のインバータ回路が動作するため、第３のインバータ回路の出力電位が上昇し、回路出力端子の電位はＨレベルになる。

このように本発明のレベルシフタ回路では、第２の電源ノードのみに電源電圧が供給されている間では、第２のＮチャネル型トランジスタがオンするため、第３のインバータ回路に入力される電位の下降に応じて、第３のインバータ回路が動作し、出力される電位が上昇するため、回路出力端子の電位がＨレベルで安定する結果、第３のインバータ回路における貫通電流が発生しなくなり、回路全体としての貫通電流を低減することができる。

なお、本発明は、請求項２に記載の発明のように、前記第３のＮチャネル型トランジスタのゲートを、前記第２の電源ノードに代えて、前記出力端子に接続するものとすることもできる。

これにより、第３のインバータ回路の出力を第３のＮチャネル型トランジスタのゲートにフィードバックすることができるので、第３のインバータ回路の出力に応じて第３のＮチャネル型トランジスタが動作する。これにより、第３のインバータ回路の出力電位がＬレベルの場合、第３のＮチャネル型トランジスタがオフするので、回路出力端子の信号もＬレベル（電位０Ｖ）となる結果、回路全体としての貫通電流を低減することができる。

以上説明したように、請求項１に記載の本発明によれば、第２のＮチャネル型トランジスタのプルアップ用の第３のＮチャネル型トランジスタ及び第３のＰチャネル型トランジスタを備えたため、出力端子の電位レベルを安定させることができ、この結果として、貫通電流を低減することができる、という効果が得られる。

また、請求項２に記載の本発明によれば、第３のインバータ回路の出力を第３のＮチャネル型トランジスタのゲートにフィードバックさせることができるため、さらに貫通電流を低減することができる、という効果が得られる。

[第１の実施の形態]
図１は、本実施の形態に係るレベルシフタ回路１０の概略構成を示す回路図である。図１に示すように、レベルシフタ回路１０は、インバータ回路ＩＮＶ１、ＩＮＶ２、ＩＮＶ３と、ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３と、ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３とを備えている。

インバータ回路ＩＮＶ１（第１のインバータ回路）の入力端子は、レベルシフタ回路１０の入力端子１２に接続されている。また、インバータ回路ＩＮＶ２（第２のインバータ回路）の入力端子には、インバータ回路ＩＮＶ１からの出力信号が入力される。さらに、インバータ回路ＩＮＶ３（第３のインバータ回路）の出力端子は、レベルシフタ回路１０の出力端子１４に接続されている。

ＮＭＯＳトランジスタＮ１（第１のＮチャネル型トランジスタ）は、ゲートがインバータ回路ＩＮＶ１の出力端子に接続されており、ソースがグランドラインＧＮＤに接続されている。また、ＮＭＯＳトランジスタＮ２（第２のＮチャネル型トランジスタ）は、ゲートが第２のインバータ回路ＩＮＶ１の出力端子に接続されており、ソースがグランドラインＧＮＤに接続されている。さらに、ＮＭＯＳトランジスタＮ３（第３のＮチャネル型トランジスタ）は、ゲートが電源ノードＶＤＤ２に接続されており、ソースがＰＭＯＳトランジスタＰ３のドレインに接続されており、且つドレインがＮＭＯＳトランジスタＮ２のゲートに接続されている。

ＰＭＯＳトランジスタＰ１（第１のＰチャネル型トランジスタ）は、ゲートがＮＭＯＳトランジスタＮ２のドレインに接続されており、ソースが電源ノードＶＤＤ２に接続されており、且つドレインがＮＭＯＳトランジスタＮ１のドレインに接続されている。また、ＰＭＯＳトランジスタＰ２（第２のＰチャネル型トランジスタ）は、ゲートがＮＭＯＳトランジスタＮ１のドレインに接続されており、ソースが電源ノードＶＤＤ２に接続されており、且つドレインがＮＭＯＳトランジスタＮ２のドレイン及びインバータ回路ＩＮＶ３の入力端子に接続されている。さらに、ＰＭＯＳトランジスタＰ３（第３のＰチャネル型トランジスタ）は、ゲートがＮＭＯＳトランジスタＮ１のドレインに接続されており、ソースが電源ノードＶＤＤ２に接続されている。

次に、本実施の形態のレベルシフタ回路１０の動作について説明する。

まず、電源ノードＶＤＤ２及び電源ノードＶＤＤ１に電源電圧が供給されている状態下で、入力端子１２に入力される信号がＨレベルからＬレベルへ移行したときのレベルシフタ回路１０の動作を説明する。なお、ＮＭＯＳトランジスタＮ３はゲートが電源ノードＶＤＤ２に接続されているため、この場合はオン状態となっている。

入力端子１２からインバータ回路ＩＮＶ１に入力された信号は、反転されてＨレベルとなるため、ＮＭＯＳトランジスタＮ１がオンする。これにより、ＰＭＯＳトランジスタＰ２及びＰＭＯＳトランジスタＰ３がオンする。一方、インバータ回路ＩＮＶ２にインバータ回路ＩＮＶ１から入力されたＨレベル信号は、反転されてＬレベルとなるため、ＮＭＯＳトランジスタＮ２がオフする。従って、ＰＭＯＳトランジスタＰ１はオフし、また、インバータ回路ＩＮＶ３の入力端子はＨレベルとなり、これが反転されて出力されるので、出力端子１４からはＬレベルの信号が出力される。

次に、電源ノードＶＤＤ２及び電源ノードＶＤＤ１に電源電圧が供給されている状態下で入力端子１２に入力される信号がＬレベルからＨレベルへ移行した場合を説明する。なお、この場合においても、ＮＭＯＳトランジスタＮ３はゲートが電源ノードＶＤＤ２に接続されているため、オン状態となっている。

入力端子１２からインバータ回路ＩＮＶ１に入力された信号は、反転されてＬレベルとなるため、ＮＭＯＳトランジスタＮ１がオフする。これにより、ＰＭＯＳトランジスタＰ２及びＰＭＯＳトランジスタＰ３がオフする。一方、インバータ回路ＩＮＶ２にインバータ回路ＩＮＶ１から入力されたＬレベル信号は、反転されてＨレベルとなるため、ＮＭＯＳトランジスタＮ２がオンする。従って、ＰＭＯＳトランジスタＰ１はオンし、また、インバータ回路ＩＮＶ３の入力端子はＬレベルとなり、これが反転されて出力されるので、出力端子１４からはＨレベルの信号が出力される。

次に、図１及び図２を参照して本実施の形態のレベルシフタ回路１０において、初めに電源ノードＶＤＤ２、次いで電源ノードＶＤＤ１の順に電源を供給した場合の動作を説明する。なお、図２は、レベルシフタ回路１０の動作シミュレーションの結果の一例を示すグラフである。また、ここでは一例として、電源ノードＶＤＤ１を２Ｖ系のものとし、電源ノードＶＤＤ２を３Ｖ系のものとしてシミュレーションを行っているが、電源電圧はこれに限らない。

電源ノードＶＤＤ２のみから電源電圧が与えられている区間Ａにおいて、電源ノードＶＤＤ２に電源電圧を与えた直後は、図１に示されるノードｎ０及びノードｎ１が、ほぼＬレベルであるため、ＮＭＯＳトランジスタＮ１及びＮＭＯＳトランジスタＮ２はオフしている。

しかしながら、電源ノードＶＤＤ２に電源電圧が投入されると、ＰＭＯＳトランジスタＰ１、ＰＭＯＳトランジスタＰ２、及びＰＭＯＳトランジスタＰ３がオンするため、ノードｎ１、ノードｎ２及びノードｎ３の電位が上昇を開始する。このように、ノードｎ１の電位が上昇するため、ＮＭＯＳトランジスタＮ２がオンする。

ＮＭＯＳトランジスタＮ２がオンすると、ノードｎ３の電位が下がり、インバータ回路ＩＮＶ３に含まれるＰＭＯＳトランジスタの動作閾値よりも低くなると、インバータ回路ＩＮＶ３がオンする。これにより、出力端子１４の電位がＨレベルとなるまで上昇し安定する。

ここで比較のため、図６に示した従来のレベルシフタ回路１００において、初めに電源ノードＶＤＤ２０、次いで電源ノードＶＤＤ１０の順番で電源を投入した場合の動作シミュレーションの結果の一例を示すグラフを図７に示す。なお、ここでは、本実施の形態に係るレベルシフタ回路１０における動作シミュレーションと同様に、電源ノードＶＤＤ１０を２Ｖ系のものとし、電源ノードＶＤＤ２０を３Ｖ系のものとしてシミュレーションを行っている。

電源ノードＶＤＤ２０のみから電源電圧が与えられている区間Ａ’において、電源ノードＶＤＤ２０に電源電圧を与えた直後は、図６に示されるノードｎ００及びノードｎ１０が、ほぼＬレベルであるため、ＮＭＯＳトランジスタＮ１０及びＮＭＯＳトランジスタＮ２０はオフしている。

電源ノードＶＤＤ２０に電源電圧が投入されると、ＰＭＯＳトランジスタＰ１０及びＰＭＯＳトランジスタＰ２０がオンするため、ノードｎ２０は、電位が上昇を開始する。しかしながら、ノードｎ１０は電位が殆ど上昇しないため、ＮＭＯＳトランジスタＮ２０はオフ状態を維持し、ノードｎ３０の電位が中間電位となる。ここで中間電位とは、インバータ回路ＩＮＶ３０の動作閾値以外の値であり、該動作を確定できない電位のことを言う。このため、ノードｎ３０が中間電位である間、貫通電流が発生する。一方、本実施の形態のレベルシフタ回路１０では、図２に示したように、ノードｎ３の電位が下がっているので、出力端子１４の電位がＨレベルに安定するため、貫通電流が発生しない。

また、本実施の形態のレベルシフタ回路１０及び従来のレベルシフタ回路１００では、電源ノードＶＤＤ２からＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３に供給される電流及び電源ノードＶＤＤ２０からＰＭＯＳトランジスタＰ１０、Ｐ２０に供給される電流等により、図２（ｂ）に示すように、電源ノードＶＤＤ２から電流がレベルシフタ回路１０外に及び図７（ｂ）に示すように、電源ノードＶＤＤ２０から電流がレベルシフタ回路１０外に、流出する。しかしながら、本実施の形態では、従来に比較して、流出する電流が減少するため、従来に比較してレベルシフタ回路１０の消費電力を減少させることもできる。

以上説明したように、本実施の形態のレベルシフタ回路１０では、ＮＭＯＳトランジスタＮ２のプルアップ用のＮＭＯＳトランジスタＮ３及びＰＭＯＳトランジスタＰ３を備えたため、出力端子１４の電位レベルをＨレベルに安定させることができ、この結果として、インバータ回路ＩＮＶ３には貫通電流は発生しない。

また、本実施の形態のレベルシフタ回路１０では、電源ノードＶＤＤ２から流出する電流を減少させることができるので、消費電力を減少させることができる。
[第２の実施の形態]
本第２の実施の形態では、ＮＭＯＳトランジスタＮ３のゲートが電源ノードＶＤＤ２に代えて、出力端子１４に接続されている場合の形態例について説明する。

図３は、本第２の実施の形態に係るレベルシフタ回路２０の概略構成を示す回路図である。なお、図３の図１と同一部分には、図１と同一符号を付して詳細な説明は省略する。

図３に示すように、本第２の実施の形態に係るレベルシフタ回路２０は、上記第１の実施の形態に係るレベルシフタ回路１０と同様に、インバータ回路ＩＮＶ１、ＩＮＶ２、ＩＮＶ３と、ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３と、ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３とを備えているが、ＮＭＯＳトランジスタＮ３（第３のＮ型トランジスタ）が、ゲートが電源ノードＶＤＤ２に代えて出力端子１４に接続されている点のみがレベルシフタ回路１０と異なっている。

次に、本第２の実施の形態のレベルシフタ回路２０の動作について説明する。

まず、入力端子１２に入力される信号がＨレベルからＬレベルへ移行したときのレベルシフタ回路２０の動作を説明する。本第２の実施の形態では、ＮＭＯＳトランジスタＮ３はゲートが出力端子１４に接続されているため、インバータ回路ＩＮＶ３から出力されたＬレベル信号がゲートに入力するたま、オフする。

次に、入力端子１２に入力される信号がＬレベルからＨレベルへ移行した場合のレベルシフタ回路２０の動作を説明する。ＮＭＯＳトランジスタＮ３は、インバータ回路ＩＮＶ３から出力されたＨレベル信号がゲートに入力するため、オンする。

なお、本第２の実施の形態のレベルシフタ回路２０において初めに電源ノードＶＤＤ２、次いで電源ノードＶＤＤ１の順に電源を供給した場合の動作は上記第１の実施の形態のレベルシフタ回路１０における動作と略同様である。

入力端子１２に入力される信号がＨレベルからＬレベルに移行したときの本第２の実施の形態のレベルシフタ回路２０の動作（図５）について、上記第１の実施の形態のレベルシフタ回路１０における動作（図４）と比較して説明する。

なお、図４は、上記第１の実施の形態のレベルシフタ回路１０における入力端子１２に入力される信号がＨレベルからＬレベルに移行した後、Ｈレベルに移行する場合の動作シミュレーションの結果の一例を示すグラフである。また、図５は、第２の実施の形態のレベルシフタ回路２０における入力端子１２に入力される信号がＨレベルからＬレベルに移行した後、Ｈレベルに移行する場合の動作シミュレーションの結果の一例を示すグラフである。

上記第１の実施の形態のレベルシフタ回路１０では、入力端子１２に入力される信号がＨレベルからＬレベルに移行を開始すると、これに遅れて、出力端子１４から出力される信号がＨレベルからＬレベルへ移行を開始する。ＮＭＯＳトランジスタＮ３のゲートは電源ノードＶＤＤ２に接続されているため、オンしており、ＰＭＯＳトランジスタＰ３もオンしているため、入力端子１２に入力される信号がＬレベル（電位０Ｖ）になっても、出力端子１４はＬレベル（電位０Ｖ）まで移行しきらない。従って、図４（ｂ）に示すように、電源ノードＶＤＤ２に貫通電流が発生する。

一方、本第２の実施の形態のレベルシフタ回路２０では、入力端子１２に入力される信号がＨレベルからＬレベルに移行を開始すると、これに遅れて、出力端子１４から出力される信号がＨレベルからＬレベルへ同様に移行を開始する。しかしながら、ＮＭＯＳトランジスタＮ３のゲートは出力端子１４に接続されているため、Ｌレベルの出力信号によりオフする。従って、入力端子１２に入力される信号がＬレベル（電位０Ｖ）になると、出力端子１４の出力信号もＬレベル（電位０Ｖ）になる。従って、図５（ｂ）に示すように、電源ノードＶＤＤ２に貫通電流は発生しない。また、電源ノードＶＤＤ２に発生する貫通電流を防止することができるため、さらに消費電力を低減することができる。

以上説明したように、本実施の形態のレベルシフタ回路２０では、インバータ回路ＩＮＶ３の出力をＮＭＯＳトランジスタＮ３のゲートにフィードバックさせることができるため、さらに貫通電流を減少することができる。

本発明の第１の実施の形態に係るレベルシフタ回路の構成を示す回路図である。 本発明の第１の実施の形態に係るレベルシフタ回路の動作シミュレーション結果の一例を示すグラフである。 本発明の第２の実施の形態に係るレベルシフタ回路の構成を示す回路図である。 本発明の第１の実施の形態に係るレベルシフタ回路の動作シミュレーション結果の一例を示すグラフである。 本発明の第２の実施の形態に係るレベルシフタ回路の動作シミュレーション結果の一例を示すグラフである。 従来のレベルシフタ回路の構成を示す回路図である。 従来のレベルシフタ回路の動作シミュレーション結果の一例を示すグラフである。

符号の説明

１０、２０ レベルシフタ回路
１２ 入力端子
１４ 出力端子
ＶＤＤ１、ＶＤＤ２ 電源ノード
ＩＮＶ１、ＩＮＶ２、ＩＮＶ３ インバータ回路
Ｎ１、Ｎ２、Ｎ３ ＮＭＯＳトランジスタ
Ｐ１、Ｐ２、Ｐ３ ＰＭＯＳトランジスタ

Claims (2)

1. 第１の電源電位が供給される第１の電源ノードと、
   前記第１の電源電位と異なる第２の電源電位が供給される第２の電源ノードと、
   前記第１の電源電位若しくは接地電位の入力信号が入力される回路入力端子と、
   前記第２の電源電位若しくは前記接地電位の出力信号が出力される回路出力端子と、
   前記回路入力端子に入力端子が接続された第１のインバータ回路と、
   前記第１のインバータ回路の出力信号が入力される第２のインバータ回路と、
   前記回路出力端子に出力端子が接続された第３のインバータ回路と、
   前記第１のインバータ回路の出力端子にゲートが接続され、且つ接地ノードにソースが接続された第１のＮチャネル型トランジスタと、
   前記第２のインバータ回路の出力端子にゲートが接続され、且つ接地ノードにソースが接続された第２のＮチャネル型トランジスタと、
   前記第２のＮチャネル型トランジスタのドレインにゲートが接続され、前記第２の電源ノードにソースが接続され、且つ前記第１のＮチャネル型トランジスタのドレインにドレインが接続された第１のＰチャネル型トランジスタと、
   前記第１のＮチャネル型トランジスタのドレインにゲートが接続され、前記第２の電源ノードにソースが接続され、且つ前記第２のＮチャネル型トランジスタのドレイン及び前記第３のインバータ回路の入力端子にドレインが接続された第２のＰチャネル型トランジスタと、
   前記第１のＮチャネル型トランジスタのドレインにゲートが接続され、且つ前記第２の電源ノードにソースが接続された第３のＰチャネル型トランジスタと、
   前記第２の電源ノードにゲートが接続され、前記第３のＰチャネル型トランジスタのドレインにソースが接続され、且つ前記第２のＮチャネル型トランジスタのゲートにドレインが接続された第３のＮチャネル型トランジスタと、
   を含むレベルシフタ回路。
2. 前記第３のＮチャネル型トランジスタのゲートは、前記第２の電源ノードに代えて前記出力端子に接続されている請求項１に記載のレベルシフタ回路。

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