JP4829034B2 - 半導体集積回路 - Google Patents

Description

本発明は、半導体集積回路に係り、特に複数の電源ドメインを有する半導体集積回路に関する。

システムＬＳＩ（Large-Scale Integrated Circuit）などの半導体集積回路では、半導体プロセスの微細化に起因するトランジスタ等の素子の微細化により、動作電源電圧が低電圧化される傾向にある。

また、半導体集積回路の消費電力を低減するために、半導体集積回路を構成する複数の回路ブロックの機能に応じて、複数の回路ブロックを異なる動作電源電圧で動作させる場合がある。このような異なる動作電源電圧に対応して複数の回路ブロックを形成する手法として、ＣＶＳ（Clustered Voltage Scaling）方式やボルテージ・アイランド（voltage-island）方式と呼ばれるものが知られている。

しかし、これらの手法では、回路ブロック間での貫通電流を防止するために、回路ブロックの接続が制約されたり、回路ブロック間を流れる信号のインタフェース回路としてラッチ回路、フリップフロップ、或いはレベルコンバータ等が必要となる。また、回路ブロック間に配置されるラッチ回路、フリップフロップ、或いはレベルコンバータ等は、想定される動作電源電圧で貫通電流が生じないように対策を講じる必要がある。このような対策が必要であるため、回路ブロックを構成する際に制約を受けてしまう。

また、回路ブロック間に配置されるインタフェース回路のオーバヘッドのために、粒度を細かくして回路ブロックを分割することが困難となる。さらに、回路ブロック間にフリップフロップを配置する場合、それらに適切なクロック信号を供給する必要がある。このクロック信号は、他の回路のクロック信号と同じものを用いることもできるが、その場合にはパイプラインを１段増やさなければならない。これにより、半導体集積回路の面積が増大してしまう。

この種の関連技術として、インタフェース回路における貫通電流を抑制することが可能な半導体集積回路が開示されている（特許文献１参照）。
特開２００４−１６５９９３号公報

本発明は、回路面積の増大を抑制しつつ、貫通電流を防ぐことが可能な半導体集積回路を提供する。

本発明の一視点に係る半導体集積回路は、第１の回路ブロックと、前記第１の回路ブロックの後段に接続され、かつ前記第１の回路ブロックから信号が供給される第２の回路ブロックと、第１の電源電圧及び第１の制御信号を用いて前記第１の回路ブロックに第１の内部電圧を供給する第１の電圧制御回路と、第２の電源電圧及び第２の制御信号を用いて前記第２の回路ブロックに第２の内部電圧を供給し、かつ前記第２の制御信号及び前記第１の内部電圧に基づいて前記第２の内部電圧が前記第１の内部電圧を超えないように制御する第２の電圧制御回路とを具備する。前記第１の電圧制御回路は、前記第１の電源電圧を受ける第１のソースと、前記第１の内部電圧を出力する第１のドレインとを有する第１のＭＯＳトランジスタと、前記第１のドレインに接続された正側入力端子と、前記第１の制御信号を受ける負側入力端子と、前記第１のＭＯＳトランジスタのゲートに接続された出力端子とを有する第１のコンパレータとを具備する。前記第２の電圧制御回路は、前記第２の電源電圧を受ける第２のソースと、前記第２の内部電圧を出力する第２のドレインとを有する第２のＭＯＳトランジスタと、前記第２のドレインに接続された正側入力端子と、前記第２の制御信号を受ける負側入力端子とを有する第２のコンパレータと、前記第２のドレインに接続された正側入力端子と、前記第１の内部電圧を受ける負側入力端子とを有する第３のコンパレータと、前記第２のコンパレータの出力端子に接続された第１の入力端子と、前記第３のコンパレータの出力端子に接続された第２の入力端子と、前記第２のＭＯＳトランジスタのゲートに接続された出力端子とを有するＯＲ回路とを具備する。

本発明によれば、回路面積の増大を抑制しつつ、貫通電流を防ぐことが可能な半導体集積回路を提供することができる。

以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体集積回路を説明するブロック図である。半導体集積回路は、第１の回路ブロック１１、第２の回路ブロック１２、第１の電圧制御回路１３、及び第２の電圧制御回路１４を備えている。

第１の回路ブロック１１及び第２の回路ブロック１２はそれぞれ、複数のＰチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタ、複数のＮチャネルＭＯＳトランジスタ、及び複数のＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタを含んで構成される。

第１の回路ブロック１１と第２の回路ブロック１２とは、異なる動作電源電圧で動作するように分割されている。なお、異なる動作電源電圧とは、電圧レベルが異なる場合と、電圧レベルが同じで、電圧レベルが変化するタイミングが異なる場合とを含む。

また、第２の回路ブロック１２は、第１の回路ブロックの後段に接続されている。そして、第１の回路ブロック１１及び第２の回路ブロック１２は、信号が第１の回路ブロック１１から第２の回路ブロック１２へ流れるように、内部回路が構成されている。

第１の回路ブロック１１（具体的には、第１の回路ブロック１１に含まれる高位側電源端子）には、第１の電圧制御回路１３が接続されている。第１の電圧制御回路１３には、高位側電源電圧ＶＤＤ１及び目標電圧Ｖｔｒ１が供給されている。第１の電圧制御回路１３は、電源電圧ＶＤＤ１及び目標電圧Ｖｔｒ１を用いて、第１の回路ブロック１１に高位側内部電圧Ｖｉｎ１を供給する。この内部電圧Ｖｉｎ１は、第１の回路ブロック１１の動作電源電圧として用いられる。

第２の回路ブロック１２（具体的には、第２の回路ブロック１２に含まれる高位側電源端子）には、第２の電圧制御回路１４が接続されている。第２の電圧制御回路１４には、高位側電源電圧ＶＤＤ２及び目標電圧Ｖｔｒ２が供給されている。また、第２の電圧制御回路１４には、内部電圧Ｖｉｎ１が供給されている。第２の電圧制御回路１４は、電源電圧ＶＤＤ２、目標電圧Ｖｔｒ２及び内部電圧Ｖｉｎ１を用いて、第２の回路ブロック１２に高位側内部電圧Ｖｉｎ２を供給する。この内部電圧Ｖｉｎ２は、第２の回路ブロック１２の動作電源電圧として用いられる。

また、第１の回路ブロック１１及び第２の回路ブロック１２（具体的には、低位側電源端子）は、低位側電源電圧ＶＳＳが印加される電源線に接続されている。

このように構成された半導体集積回路の動作について説明する。第１の電圧制御回路１３は、第１の回路ブロック１１に目標電圧Ｖｔｒ１と同等の内部電圧Ｖｉｎ１を供給する。

第２の電圧制御回路１４は、内部電圧Ｖｉｎ１を参照する。そして、第２の電圧制御回路１４は、この内部電圧Ｖｉｎ１を超えないことを条件に、可能な限り目標電圧Ｖｔｒ２に近くなるように、第２の回路ブロック１２に内部電圧Ｖｉｎ２を供給する。

図２は、内部電圧Ｖｉｎ１及びＶｉｎ２の電圧波形を示す図である。第１の電圧制御回路１３は、図２に示した電圧波形の内部電圧Ｖｉｎ１を第１の回路ブロック１１に供給している。すなわち、第１の電圧制御回路１３は、図２に示したタイミングで、内部電圧Ｖｉｎ１を電圧ＶＬＯ１から電圧ＶＨＩ１に変化させ、その後電圧ＶＨＩ１から電圧ＶＬＯ１に変化させる。

この場合、第２の電圧制御回路１４は、内部電圧Ｖｉｎ１が電圧ＶＬＯ１から電圧ＶＨＩ１に上昇した後に、内部電圧Ｖｉｎ２を電圧ＶＬＯ２から電圧ＶＨＩ２に上昇させる。また、第２の電圧制御回路１４は、内部電圧Ｖｉｎ１が電圧ＶＨＩ２から電圧ＶＬＯ２に降下する前に、内部電圧Ｖｉｎ２を電圧ＶＨＩ２から電圧ＶＬＯ２に降下させる。なお、電圧ＶＨＩ１と電圧ＶＨＩ２との関係は、ＶＨＩ１≧ＶＨＩ２に設定される。

第２の電圧制御回路１４が内部電圧Ｖｉｎ２に対してこのような電圧制御を行うことで、内部電圧Ｖｉｎ１を超えない内部電圧Ｖｉｎ２を第２の回路ブロック１２に供給することができる。

仮にこのような制御を行わずに、内部電圧Ｖｉｎ１と内部電圧Ｖｉｎ２とを同時に変化させると、内部電圧Ｖｉｎ１が内部電圧Ｖｉｎ２より低い電圧となる可能性が排除できない。このとき、例えば第２の回路ブロック１２がＣＭＯＳトランジスタを用いたロジック回路により構成されている場合、第１の回路ブロック１１からの信号を受ける第２の回路ブロック１２の最前段の部分で、ＰチャネルＭＯＳトランジスタに印加されるゲート−ソース間電圧Ｖｇｓが負かつＮチャネルＭＯＳトランジスタに印加されるゲート−ソース間電圧Ｖｇｓが正となってしまう。

このようなバイアスがＣＭＯＳトランジスタに印加されると、ＣＭＯＳトランジスタを介して貫通電流が流れてしまう。しかし、前述したように、内部電圧Ｖｉｎ２が内部電圧Ｖｉｎ１を超えないように制御することで、回路ブロックに貫通電流が生じないようにすることができる。

また、内部電圧Ｖｉｎ１及びＶｉｎ２を３つ以上のレベルに変化させるようにしてもよい。図３は、内部電圧Ｖｉｎ１及びＶｉｎ２の他の電圧波形を示す図である。

第１の電圧制御回路１３は、図３に示した電圧波形の内部電圧Ｖｉｎ１を第１の回路ブロック１１に供給している。すなわち、第１の電圧制御回路１３は、図３に示したタイミングで、内部電圧Ｖｉｎ１を電圧ＶＬＯ１から電圧ＶＭＩＤ１に変化させ、さらに電圧ＶＭＩＤ１から電圧ＶＨＩ１に変化させる。また、第１の電圧制御回路１３は、図３に示したタイミングで、内部電圧Ｖｉｎ１を電圧ＶＨＩ１から電圧ＶＭＩＤ１に変化させ、さらに電圧ＶＭＩＤ１から電圧ＶＬＯ１に変化させる。

この場合、第２の電圧制御回路１４は、内部電圧Ｖｉｎ１が電圧ＶＬＯ１から電圧ＶＭＩＤ１に上昇した後に、内部電圧Ｖｉｎ２を電圧ＶＬＯ２から電圧ＶＭＩＤ２に上昇させる。次に、第２の電圧制御回路１４は、内部電圧Ｖｉｎ１が電圧ＶＭＩＤ１から電圧ＶＨＩ１に上昇した後に、内部電圧Ｖｉｎ２を電圧ＶＭＩＤ２から電圧ＶＨＩ２に上昇させる。なお、電圧ＶＨＩ１と電圧ＶＨＩ２との関係は、ＶＨＩ１≧ＶＨＩ２に設定される。

また、第２の電圧制御回路１４は、内部電圧Ｖｉｎ１が電圧ＶＨＩ１から電圧ＶＭＩＤ１に降下する前に、内部電圧Ｖｉｎ２を電圧ＶＨＩ２から電圧ＶＭＩＤ２に降下させる。次に、第２の電圧制御回路１４は、内部電圧Ｖｉｎ１が電圧ＶＭＩＤ１から電圧ＶＬＯ１に降下する前に、内部電圧Ｖｉｎ２を電圧ＶＭＩＤ２から電圧ＶＬＯ２に降下させる。

第２の電圧制御回路１４が内部電圧Ｖｉｎ２に対してこのような電圧制御を行うことで、内部電圧Ｖｉｎ１を超えない内部電圧Ｖｉｎ２を第２の回路ブロック１２に供給することができる。

さらに、内部電圧Ｖｉｎ１及びＶｉｎ２を連続的に変化させるようにしてもよい。図４は、内部電圧Ｖｉｎ１及びＶｉｎ２の他の電圧波形を示す図である。

第１の電圧制御回路１３は、図４に示したタイミングで、連続的に変化する内部電圧Ｖｉｎ１を第１の回路ブロック１１に供給している。この場合に、第２の電圧制御回路１４は、内部電圧Ｖｉｎ１を参照しながら、内部電圧Ｖｉｎ１を超えないように内部電圧Ｖｉｎ２を第２の回路ブロック１２に供給する。

以上詳述したように本実施形態によれば、異なる動作電源電圧で動作する複数の回路ブロックを備えた半導体集積回路において、回路ブロック間での貫通電流、及び各回路ブロックでの貫通電流が生じるのを防止することができる。

また、回路ブロック間のインタフェース回路としてラッチ回路、フリップフロップ、或いはレベルコンバータ等が必要ない。これにより、半導体集積回路の面積を縮小することが可能である。

（第２の実施形態）
第２の実施形態は、第１の電圧制御回路１３及び第２の電圧制御回路１４の回路構成の一例について示している。

図５は、第１の電圧制御回路１３の構成を説明する回路図である。第１の電圧制御回路１３は、コンパレータ１３Ａ及びＰチャネルＭＯＳトランジスタ（ＰＭＯＳトランジスタ）１３Ｂを備えている。

コンパレータ１３Ａの（−）入力端子には、目標電圧Ｖｔｒ１が供給されている。コンパレータ１３Ａの出力端子は、ＰＭＯＳトランジスタ１３Ｂのゲート端子に接続されている。ＰＭＯＳトランジスタ１３Ｂのソース端子には、高位側電源電圧ＶＤＤ１が供給されている。ＰＭＯＳトランジスタ１３Ｂのドレイン端子は、コンパレータ１３Ａの（＋）入力端子に接続されている。

また、ＰＭＯＳトランジスタ１３Ｂのドレイン端子は、第１の回路ブロック１１に接続されている。すなわち、高位側内部電圧Ｖｉｎ１は、ＰＭＯＳトランジスタ１３Ｂのドレイン端子から出力される。

コンパレータ１３Ａは、内部電圧Ｖｉｎ１と目標電圧Ｖｔｒ１とを比較する。そして、コンパレータ１３Ａは、内部電圧Ｖｉｎ１と目標電圧Ｖｔｒ１との差に応じた信号をＰＭＯＳトランジスタ１３Ｂのゲート端子に供給する。このように構成された第１の電圧制御回路１３は、第１の回路ブロック１１に、目標電圧Ｖｔｒ１と同等の内部電圧Ｖｉｎ１を供給することができる。

図６は、第２の電圧制御回路１４の構成を示す回路図である。第２の電圧制御回路１４は、コンパレータ１４Ａ，１４Ｂ、ＯＲ回路１４Ｃ、及びＰＭＯＳトランジスタ１４Ｄを備えている。

コンパレータ１４Ａの（−）入力端子には、目標電圧Ｖｔｒ２が供給されている。コンパレータ１４Ａの出力端子は、ＯＲ回路１４Ｃの一方の入力端子に接続されている。コンパレータ１４Ｂの（−）入力端子には、内部電圧Ｖｉｎ１が供給されている。コンパレータ１４Ｂの出力端子は、ＯＲ回路１４Ｃの他方の入力端子に接続されている。

ＯＲ回路１４Ｃの出力端子は、ＰＭＯＳトランジスタ１４Ｄのゲート端子に接続されている。ＰＭＯＳトランジスタ１４Ｄのソース端子には、高位側電源電圧ＶＤＤ２が供給されている。ＰＭＯＳトランジスタ１４Ｄのドレイン端子は、コンパレータ１４Ａ，１４Ｂの（＋）入力端子にそれぞれ接続されている。

また、ＰＭＯＳトランジスタ１４Ｄのドレイン端子は、第２の回路ブロック１２に接続されている。すなわち、高位側内部電圧Ｖｉｎ２は、ＰＭＯＳトランジスタ１４Ｄのドレイン端子から出力される。

コンパレータ１４Ａは、内部電圧Ｖｉｎ２と目標電圧Ｖｔｒ２とを比較する。そして、コンパレータ１４Ａは、内部電圧Ｖｉｎ２と目標電圧Ｖｔｒ２との差に応じた信号をＯＲ回路１４Ｃに供給する。コンパレータ１４Ｂは、内部電圧Ｖｉｎ２と内部電圧Ｖｉｎ１とを比較する。そして、コンパレータ１４Ｂは、内部電圧Ｖｉｎ２と内部電圧Ｖｉｎ１との差に応じた信号をＯＲ回路１４Ｃに供給する。

ＯＲ回路１４Ｃは、コンパレータ１４Ａの出力信号と、コンパレータ１４Ｂの出力信号とを足した信号をＰＭＯＳトランジスタ１４Ｄのゲート端子に供給する。このように構成された第２の電圧制御回路１４は、内部電圧Ｖｉｎ１を超えず、かつ可能な限り目標電圧Ｖｔｒ２に近い内部電圧Ｖｉｎ２を第２の回路ブロック１２に供給することができる。

（第３の実施形態）
第３の実施形態は、高位側内部電圧Ｖｉｎ１が高位側内部電圧Ｖｉｎ２以上になるように、第１の電圧制御回路１３が内部電圧Ｖｉｎ１を制御するようにしている。

図７は、本発明の第３の実施形態に係る半導体集積回路を説明するブロック図である。第２の電圧制御回路１４には、高位側電源電圧ＶＤＤ２及び目標電圧Ｖｔｒ２が供給されている。第２の電圧制御回路１４は、電源電圧ＶＤＤ２及び目標電圧Ｖｔｒ２を用いて、第２の回路ブロック１２に高位側内部電圧Ｖｉｎ２を供給する。

第１の電圧制御回路１３には、高位側電源電圧ＶＤＤ１、目標電圧Ｖｔｒ１、及び高位側内部電圧Ｖｉｎ２が供給されている。第１の電圧制御回路１３は、電源電圧ＶＤＤ１、目標電圧Ｖｔｒ１、及び内部電圧Ｖｉｎ２を用いて、第１の回路ブロック１１に高位側内部電圧Ｖｉｎ１を供給する。

このように構成された半導体集積回路の動作について説明する。第２の電圧制御回路１４は、第２の回路ブロック１２に目標電圧Ｖｔｒ２と同等の内部電圧Ｖｉｎ２を供給する。

第１の電圧制御回路１３は、内部電圧Ｖｉｎ２を参照する。そして、第１の電圧制御回路１３は、内部電圧Ｖｉｎ１が内部電圧Ｖｉｎ２以上であることを条件に、可能な限り目標電圧Ｖｔｒ１に近くなるように、第１の回路ブロック１１に内部電圧Ｖｉｎ１を供給する。

本実施形態での内部電圧Ｖｉｎ１及びＶｉｎ２の電圧波形は、上記第１の実施形態で示した図２と同じである。図２に示すように、第２の電圧制御回路１４は、図２に示した電圧波形の内部電圧Ｖｉｎ２を第２の回路ブロック１２に供給している。すなわち、第２の電圧制御回路１４は、図２に示したタイミングで、内部電圧Ｖｉｎ２を電圧ＶＬＯ２から電圧ＶＨＩ２に変化させ、その後電圧ＶＨＩ２から電圧ＶＬＯ２に変化させる。

この場合、第１の電圧制御回路１３は、内部電圧Ｖｉｎ２が電圧ＶＬＯ２から電圧ＶＨＩ２に上昇する前に、内部電圧Ｖｉｎ１を電圧ＶＬＯ２から電圧ＶＨＩ２に上昇させる。また、第１の電圧制御回路１３は、内部電圧Ｖｉｎ２が電圧ＶＨＩ２から電圧ＶＬＯ２に降下した後に、内部電圧Ｖｉｎ１を電圧ＶＨＩ１から電圧ＶＬＯ１に降下させる。なお、電圧ＶＨＩ１と電圧ＶＨＩ２との関係は、ＶＨＩ１≧ＶＨＩ２に設定される。

第１の電圧制御回路１３が内部電圧Ｖｉｎ１に対してこのような電圧制御を行うことで、内部電圧Ｖｉｎ２以上の内部電圧Ｖｉｎ１を第１の回路ブロック１１に供給することができる。なお、上記第１の実施形態で示した他の電圧波形（図３及び図４）のように内部電圧Ｖｉｎ１及びＶｉｎ２を制御することも可能である。

（第４の実施形態）
第４の実施形態は、低位側電源電圧ＶＳＳを制御することで、半導体集積回路の貫通電流を防止するようにしている。図８は、本発明の第４の実施形態に係る半導体集積回路を説明するブロック図である。

第１の回路ブロック１１（具体的には、第１の回路ブロック１１に含まれる低位側電源端子）には、第３の電圧制御回路１５が接続されている。第３の電圧制御回路１５には、低位側電源電圧ＶＳＳ１及び目標電圧Ｖｔｒ３が供給されている。第３の電圧制御回路１５は、電源電圧ＶＳＳ１及び目標電圧Ｖｔｒ３を用いて、第１の回路ブロック１１に低位側内部電圧Ｖｉｎ３を供給する。この内部電圧Ｖｉｎ３は、第１の回路ブロック１１の動作電源電圧として用いられる。

第２の回路ブロック１２（具体的には、第２の回路ブロック１２に含まれる低位側電源端子）には、第４の電圧制御回路１６が接続されている。第４の電圧制御回路１６には、低位側電源電圧ＶＳＳ２及び目標電圧Ｖｔｒ４が供給されている。また、第４の電圧制御回路１６には、内部電圧Ｖｉｎ３が供給されている。第４の電圧制御回路１６は、電源電圧ＶＳＳ２、目標電圧Ｖｔｒ４及び内部電圧Ｖｉｎ３を用いて、第２の回路ブロック１２に低位側内部電圧Ｖｉｎ４を供給する。この内部電圧Ｖｉｎ４は、第２の回路ブロック１２の動作電源電圧として用いられる。

また、第１の回路ブロック１１及び第２の回路ブロック１２（具体的には、高位側電源端子）は、高位側電源電圧ＶＤＤが印加される電源線に接続されている。

このように構成された半導体集積回路の動作について説明する。第３の電圧制御回路１５は、第１の回路ブロック１１に目標電圧Ｖｔｒ３と同等の内部電圧Ｖｉｎ３を供給する。

第４の電圧制御回路１６は、内部電圧Ｖｉｎ３を参照する。そして、第４の電圧制御回路１６は、内部電圧Ｖｉｎ４が内部電圧Ｖｉｎ３以上であることを条件に、可能な限り目標電圧Ｖｔｒ４に近くなるように、第２の回路ブロック１２に内部電圧Ｖｉｎ４を供給する。

図９は、内部電圧Ｖｉｎ３及びＶｉｎ４の電圧波形を示す図である。第３の電圧制御回路１５は、図９に示した電圧波形の内部電圧Ｖｉｎ３を第１の回路ブロック１１に供給している。すなわち、第３の電圧制御回路１５は、図９に示したタイミングで、内部電圧Ｖｉｎ３を電圧ＶＬＯ３から電圧ＶＨＩ３に変化させ、その後電圧ＶＨＩ３から電圧ＶＬＯ３に変化させる。

この場合、第４の電圧制御回路１６は、内部電圧Ｖｉｎ３が電圧ＶＬＯ３から電圧ＶＨＩ３に上昇する前に、内部電圧Ｖｉｎ４を電圧ＶＬＯ４から電圧ＶＨＩ４に上昇させる。また、第４の電圧制御回路１６は、内部電圧Ｖｉｎ３が電圧ＶＨＩ３から電圧ＶＬＯ３に降下した後に、内部電圧Ｖｉｎ４を電圧ＶＨＩ４から電圧ＶＬＯ４に降下させる。なお、電圧ＶＨＩ３と電圧ＶＨＩ４との関係は、ＶＨＩ４≧ＶＨＩ３に設定される。

第４の電圧制御回路１６が内部電圧Ｖｉｎ４に対してこのような電圧制御を行うことで、内部電圧Ｖｉｎ３以上の内部電圧Ｖｉｎ４を第２の回路ブロック１２に供給することができる。これにより、第２の回路ブロック１２に貫通電流が生じないようにすることができる。

また、内部電圧Ｖｉｎ３及びＶｉｎ４を３つ以上のレベルに変化させるようにしてもよい。図１０は、内部電圧Ｖｉｎ３及びＶｉｎ４の他の電圧波形を示す図である。

第３の電圧制御回路１５は、図１０に示した電圧波形の内部電圧Ｖｉｎ３を第１の回路ブロック１１に供給している。すなわち、第３の電圧制御回路１５は、図１０に示したタイミングで、内部電圧Ｖｉｎ３を電圧ＶＬＯ３から電圧ＶＭＩＤ３に変化させ、さらに電圧ＶＭＩＤ３から電圧ＶＨＩ３に変化させる。また、第３の電圧制御回路１５は、図１０に示したタイミングで、内部電圧Ｖｉｎ３を電圧ＶＨＩ３から電圧ＶＭＩＤ３に変化させ、さらに電圧ＶＭＩＤ３から電圧ＶＬＯ３に変化させる。

この場合、第４の電圧制御回路１６は、内部電圧Ｖｉｎ３が電圧ＶＬＯ３から電圧ＶＭＩＤ３に上昇する前に、内部電圧Ｖｉｎ４を電圧ＶＬＯ４から電圧ＶＭＩＤ４に上昇させる。次に、第４の電圧制御回路１６は、内部電圧Ｖｉｎ３が電圧ＶＭＩＤ３から電圧ＶＨＩ３に上昇する前に、内部電圧Ｖｉｎ４を電圧ＶＭＩＤ４から電圧ＶＨＩ４に上昇させる。なお、電圧ＶＨＩ３と電圧ＶＨＩ４との関係は、ＶＨＩ４≧ＶＨＩ３に設定される。

また、第４の電圧制御回路１６は、内部電圧Ｖｉｎ３が電圧ＶＨＩ３から電圧ＶＭＩＤ３に降下した後に、内部電圧Ｖｉｎ４を電圧ＶＨＩ４から電圧ＶＭＩＤ４に降下させる。次に、第４の電圧制御回路１６は、内部電圧Ｖｉｎ３が電圧ＶＭＩＤ３から電圧ＶＬＯ３に降下した後に、内部電圧Ｖｉｎ４を電圧ＶＭＩＤ４から電圧ＶＬＯ４に降下させる。

第４の電圧制御回路１６が内部電圧Ｖｉｎ４に対してこのような電圧制御を行うことで、内部電圧Ｖｉｎ３以上の内部電圧Ｖｉｎ４を第２の回路ブロック１２に供給することができる。

さらに、内部電圧Ｖｉｎ３及びＶｉｎ４を連続的に変化させるようにしてもよい。図１１は、内部電圧Ｖｉｎ３及びＶｉｎ４の他の電圧波形を示す図である。

第３の電圧制御回路１５は、図１１に示したタイミングで、連続的に変化する内部電圧Ｖｉｎ３を第１の回路ブロック１１に供給している。この場合に、第４の電圧制御回路１６は、内部電圧Ｖｉｎ３を参照しながら、内部電圧Ｖｉｎ３以上になるように内部電圧Ｖｉｎ４を第２の回路ブロック１２に供給する。

以上詳述したように本実施形態によれば、低位側電源電圧ＶＳＳを制御することで、回路ブロック間での貫通電流、及び各回路ブロックでの貫通電流が生じるのを防止することができる。

（第５の実施形態）
第５の実施形態は、内部電圧Ｖｉｎ３が内部電圧Ｖｉｎ４を超えないように、第３の電圧制御回路１５が内部電圧Ｖｉｎ３を制御するようにしている。

図１２は、本発明の第５の実施形態に係る半導体集積回路を説明するブロック図である。第４の電圧制御回路１６には、低位側電源電圧ＶＳＳ２及び目標電圧Ｖｔｒ４が供給されている。第４の電圧制御回路１６は、電源電圧ＶＳＳ２及び目標電圧Ｖｔｒ４を用いて、第２の回路ブロック１２に低位側内部電圧Ｖｉｎ４を供給する。

第３の電圧制御回路１５には、低位側電源電圧ＶＳＳ１、目標電圧Ｖｔｒ３、及び低位側内部電圧Ｖｉｎ４が供給されている。第３の電圧制御回路１５は、電源電圧ＶＳＳ１、目標電圧Ｖｔｒ３、及び内部電圧Ｖｉｎ４を用いて、第１の回路ブロック１１に低位側内部電圧Ｖｉｎ３を供給する。

このように構成された半導体集積回路の動作について説明する。第４の電圧制御回路１６は、第２の回路ブロック１２に目標電圧Ｖｔｒ４と同等の内部電圧Ｖｉｎ４を供給する。

第３の電圧制御回路１５は、内部電圧Ｖｉｎ４を参照する。そして、第３の電圧制御回路１５は、内部電圧Ｖｉｎ３が内部電圧Ｖｉｎ４を超えないことを条件に、可能な限り目標電圧Ｖｔｒ３に近くなるように、第１の回路ブロック１１に内部電圧Ｖｉｎ３を供給する。

本実施形態での内部電圧Ｖｉｎ３及びＶｉｎ４の電圧波形は、上記第４の実施形態で示した図９と同じである。図９に示すように、第４の電圧制御回路１６は、図９に示した電圧波形の内部電圧Ｖｉｎ４を第２の回路ブロック１２に供給している。すなわち、第４の電圧制御回路１６は、図９に示したタイミングで、内部電圧Ｖｉｎ４を電圧ＶＬＯ４から電圧ＶＨＩ４に変化させ、その後電圧ＶＨＩ４から電圧ＶＬＯ４に変化させる。

この場合、第３の電圧制御回路１５は、内部電圧Ｖｉｎ４が電圧ＶＬＯ４から電圧ＶＨＩ４に上昇した後に、内部電圧Ｖｉｎ３を電圧ＶＬＯ３から電圧ＶＨＩ３に上昇させる。また、第３の電圧制御回路１５は、内部電圧Ｖｉｎ４が電圧ＶＨＩ４から電圧ＶＬＯ４に降下する前に、内部電圧Ｖｉｎ３を電圧ＶＨＩ３から電圧ＶＬＯ３に降下させる。なお、電圧ＶＨＩ３と電圧ＶＨＩ４との関係は、ＶＨＩ４≧ＶＨＩ３に設定される。

第３の電圧制御回路１５が内部電圧Ｖｉｎ３に対してこのような電圧制御を行うことで、内部電圧Ｖｉｎ４を超えない内部電圧Ｖｉｎ３を第１の回路ブロック１１に供給することができる。なお、上記第４の実施形態で示した他の電圧波形（図１０及び図１１）のように内部電圧Ｖｉｎ３及びＶｉｎ４を制御することも可能である。

（第６の実施形態）
第６の実施形態は、第１の回路ブロック１１及び第２の回路ブロック１２への高位側電源電圧の供給及び遮断を制御することにより、貫通電流を防止するようにしている。

図１３は、本発明の第６の実施形態に係る半導体集積回路を説明するブロック図である。半導体集積回路は、第１の回路ブロック１１、第２の回路ブロック１２、及び電圧制御回路２０を備えている。電圧制御回路２０は、ＰＭＯＳトランジスタ２１，２２及び信号生成回路２３を備えている。

ＰＭＯＳトランジスタ２１のソース端子には、高位側電源電圧ＶＤＤ１が供給されている。ＰＭＯＳトランジスタ２１のドレイン端子は、第１の回路ブロック１１に接続されている。ＰＭＯＳトランジスタ２２のソース端子には、高位側電源電圧ＶＤＤ２が供給されている。ＰＭＯＳトランジスタ２２のドレイン端子は、第２の回路ブロック１２に接続されている。なお、本実施形態では、電源電圧ＶＤＤ１と電源電圧ＶＤＤ２との関係は、ＶＤＤ１≧ＶＤＤ２に設定される。

信号生成回路２３は、制御信号Ｖｃｔ１及び制御信号Ｖｃｔ２を生成する。制御信号Ｖｃｔ１は、ＰＭＯＳトランジスタ２１のゲート端子に供給される。制御信号Ｖｃｔ２は、ＰＭＯＳトランジスタ２２のゲート端子に供給される。

このように構成された半導体集積回路の動作について説明する。電圧制御回路２０は、第１の回路ブロック１１及び第２の回路ブロック１２に対して、電源電圧ＶＤＤ１及び電源電圧ＶＤＤ２を供給し、かつ電源電圧ＶＤＤ１及び電源電圧ＶＤＤ２の供給を遮断するように制御する。

さらに、電圧制御回路２０は、第２の回路ブロック１２に供給される電源電圧ＶＤＤ２が、第１の回路ブロック１１に供給される電源電圧ＶＤＤ１を超えないように制御する。具体的には、電圧制御回路２０は、電源投入時、電源電圧ＶＤＤ２よりも先に、電源電圧ＶＤＤ１を第１の回路ブロック１１に供給するように制御する。また、電圧制御回路２０は、電源遮断時、電源電圧ＶＤＤ１よりも先に、電源電圧ＶＤＤ２を遮断するように制御する。

図１４は、電源電圧を投入する場合（スリープ状態からウェイクアップ状態に切り替える場合）の制御信号Ｖｃｔ１，Ｖｃｔ２のタイミングチャートである。なお、ウェイクアップ状態とは、電源電圧が回路ブロックに供給されている状態（電源供給状態）である。スリープ状態とは、回路ブロックへの電源電圧の供給が遮断されている状態（電源遮断状態）である。

スリープ状態では、信号生成回路２３は、ハイレベルの制御信号Ｖｃｔ１及びＶｃｔ２を生成する。この制御信号Ｖｃｔ１及びＶｃｔ２はそれぞれ、ＰＭＯＳトランジスタ２１及び２２のゲート端子に供給される。よって、スリープ状態では、ＰＭＯＳトランジスタ２１及び２２はそれぞれ、オフしている。この結果、第１の回路ブロック１１及び第２の回路ブロック１２への電源電圧ＶＤＤ１及びＶＤＤ２は遮断されている。

次に、電源投入時、信号生成回路２３は、まず制御信号Ｖｃｔ１をローレベルに変化させる。これにより、ＰＭＯＳトランジスタ２１がオンし、第１の回路ブロック１１に電源電圧ＶＤＤ１が供給される。

その後、信号生成回路２３は、制御信号Ｖｃｔ２をローレベルに変化させる。これにより、ＰＭＯＳトランジスタ２２がオンし、第２の回路ブロック１２に電源電圧ＶＤＤ２が供給される。

図１５は、電源電圧を遮断する場合（ウェイクアップ状態からスリープ状態に切り替える場合）の制御信号Ｖｃｔ１，Ｖｃｔ２のタイミングチャートである。

ウェイクアップ状態では、信号生成回路２３は、ローレベルの制御信号Ｖｃｔ１及びＶｃｔ２を生成する。この制御信号Ｖｃｔ１及びＶｃｔ２はそれぞれ、ＰＭＯＳトランジスタ２１及び２２のゲート端子に供給される。よって、ウェイクアップ状態では、ＰＭＯＳトランジスタ２１及び２２はそれぞれ、オンしている。この結果、第１の回路ブロック１１及び第２の回路ブロック１２にそれぞれ電源電圧ＶＤＤ１及びＶＤＤ２が供給されている。

次に、電源遮断時、信号生成回路２３は、まず制御信号Ｖｃｔ２をハイレベルに変化させる。これにより、ＰＭＯＳトランジスタ２２がオフし、第２の回路ブロック１２への電源電圧ＶＤＤ２の供給が遮断される。

その後、信号生成回路２３は、制御信号Ｖｃｔ１をハイレベルに変化させる。これにより、ＰＭＯＳトランジスタ２１がオフし、第１の回路ブロック１１への電源電圧ＶＤＤ１の供給が遮断される。

仮にこのような制御を行わずに、制御信号Ｖｃｔ１及びＶｃｔ２を同時に変化させると、電源電圧ＶＤＤ１を遮断することにより、第１の回路ブロック１１内で電圧が低下していく際に、この低下した電圧を有する信号が第２の回路ブロック１２に供給される可能性が排除できない。この場合、第２の回路ブロック１２において貫通電流が生じてしまう。

しかし、本実施形態では、電源電圧ＶＤＤ２を電源電圧ＶＤＤ１よりも先に供給し、かつ電源電圧ＶＤＤ２を電源電圧ＶＤＤ１よりも後に遮断している。これにより、電源電圧ＶＤＤ１より低い電圧の信号が第２の回路ブロック１２に供給されるのを防ぐことができるため、第２の回路ブロック１２において貫通電流が生じるのを防止することができる。

また、電源電圧ＶＤＤ１の遮断時には、第２の回路ブロック１２に電源電圧ＶＤＤ２が供給されていない。このため、第２の回路ブロック１２において貫通電流が生じるのを防止することができる。

なお、電源電圧ＶＤＤ１と第１の回路ブロック１１との電流パス、及び電源電圧ＶＤＤ２と第２の回路ブロック１２との電流パスの接続／非接続を切り替える素子をＮチャネルＭＯＳトランジスタで構成してもよい。図１６は、本実施形態に係る半導体集積回路の他の構成例を説明するブロック図である。

電圧制御回路２０は、ＮＭＯＳトランジスタ２４，２５及び信号生成回路２３を備えている。ＮＭＯＳトランジスタ２４のドレイン端子には、高位側電源電圧ＶＤＤ１が供給されている。ＮＭＯＳトランジスタ２４のソース端子は、第１の回路ブロック１１に接続されている。ＮＭＯＳトランジスタ２５のドレイン端子には、高位側電源電圧ＶＤＤ２が供給されている。ＮＭＯＳトランジスタ２５のソース端子は、第２の回路ブロック１２に接続されている。

信号生成回路２３は、図１４及び図１５と同じタイミングで制御信号Ｖｃｔ１及びＶｃｔ２を変化させる。なお、図１６の構成では、制御信号Ｖｃｔ１及びＶｃｔ２の供給先としてＮＭＯＳトランジスタを用いているため、制御信号のロジックが図１４及び図１５とは逆になる。

図１６に示すように電圧制御回路２０を構成した場合でも、半導体集積回路において貫通電流が生じるのを防止することができる。

（第７の実施形態）
第７の実施形態は、低位側電源電圧ＶＳＳの供給及び遮断のタイミングを制御することで、第１の回路ブロック１１及び第２の回路ブロック１２の貫通電流を防ぐようにしている。

図１７は、本発明の第７の実施形態に係る半導体集積回路を説明するブロック図である。半導体集積回路は、第１の回路ブロック１１、第２の回路ブロック１２、及び電圧制御回路３０を備えている。

第１の回路ブロック１１には、高位側電源電圧ＶＤＤ１が供給されている。第２の回路ブロック１２には、高位側電源電圧ＶＤＤ２が供給されている。なお、本実施形態では、電源電圧ＶＤＤ１と電源電圧ＶＤＤ２との関係は、ＶＤＤ１≧ＶＤＤ２に設定される。

電圧制御回路３０は、ＮＭＯＳトランジスタ３１，３２及び信号生成回路３３を備えている。ＮＭＯＳトランジスタ３１のソース端子は、接地線に接続されている。ＮＭＯＳトランジスタ３１のドレイン端子は、第１の回路ブロック１１（具体的には、低位側電源端子）に接続されている。ＮＭＯＳトランジスタ３２のソース端子は、接地線に接続されている。ＮＭＯＳトランジスタ３２のドレイン端子は、第２の回路ブロック１２に接続されている。

信号生成回路３３は、制御信号Ｖｃｔ３及び制御信号Ｖｃｔ４を生成する。制御信号Ｖｃｔ３は、ＮＭＯＳトランジスタ３１のゲート端子に供給される。制御信号Ｖｃｔ４は、ＮＭＯＳトランジスタ３２のゲート端子に供給される。

このように構成された半導体集積回路の動作について説明する。電圧制御回路３０は、第１の回路ブロック１１及び第２の回路ブロック１２に対して、低位側電源電圧ＶＳＳを供給し、かつ低位側電源電圧ＶＳＳの供給を遮断するように制御する。

さらに、電圧制御回路３０は、第２の回路ブロック１２に供給される電源電圧ＶＳＳが、第１の回路ブロック１１に供給される電源電圧ＶＳＳを超えないように制御する。具体的には、電圧制御回路３０は、電源投入時、第２の回路ブロック１２よりも先に、第１の回路ブロック１１に電源電圧ＶＳＳを供給するように制御する。また、電圧制御回路３０は、電源遮断時、第１の回路ブロック１１よりも先に、第２の回路ブロック１２への電源電圧ＶＳＳの供給を遮断するように制御する。

図１８は、電源電圧を投入する場合（スリープ状態からウェイクアップ状態に切り替える場合）の制御信号Ｖｃｔ３，Ｖｃｔ４のタイミングチャートである。

スリープ状態では、信号生成回路３３は、ローレベルの制御信号Ｖｃｔ３及びＶｃｔ４を生成する。この制御信号Ｖｃｔ３及びＶｃｔ４はそれぞれ、ＮＭＯＳトランジスタ３１及び３２のゲート端子に供給される。よって、スリープ状態では、ＮＭＯＳトランジスタ３１及び３２はそれぞれ、オフしている。この結果、第１の回路ブロック１１及び第２の回路ブロック１２への低位側電源電圧ＶＳＳは遮断されている。

次に、電源投入時、信号生成回路３３は、まず制御信号Ｖｃｔ３をハイレベルに変化させる。これにより、ＮＭＯＳトランジスタ３１がオンし、第１の回路ブロック１１に低位側電源電圧ＶＳＳが供給される。

その後、信号生成回路３３は、制御信号Ｖｃｔ４をハイレベルに変化させる。これにより、ＮＭＯＳトランジスタ３２がオンし、第２の回路ブロック１２に低位側電源電圧ＶＳＳが供給される。

図１９は、電源電圧を遮断する場合（ウェイクアップ状態からスリープ状態に切り替える場合）の制御信号Ｖｃｔ３，Ｖｃｔ４のタイミングチャートである。

ウェイクアップ状態では、信号生成回路３３は、ハイレベルの制御信号Ｖｃｔ３及びＶｃｔ４を生成する。よって、ウェイクアップ状態では、ＮＭＯＳトランジスタ３１及び３２はそれぞれ、オンしている。この結果、第１の回路ブロック１１及び第２の回路ブロック１２にそれぞれ低位側電源電圧ＶＳＳが供給されている。

次に、電源遮断時、信号生成回路３３は、まず制御信号Ｖｃｔ４をローレベルに変化させる。これにより、ＮＭＯＳトランジスタ３２がオフし、第２の回路ブロック１２への低位側電源電圧ＶＳＳの供給が遮断される。

その後、信号生成回路３３は、制御信号Ｖｃｔ３をローレベルに変化させる。これにより、ＮＭＯＳトランジスタ３１がオフし、第１の回路ブロック１１への低位側電源電圧ＶＳＳの供給が遮断される。

このような電源電圧制御を行うことで、半導体集積回路において貫通電流が生じるのを防止することができる。

なお、低位側電源電圧ＶＳＳと第１の回路ブロック１１との電流パス、及び低位側電源電圧ＶＳＳと第２の回路ブロック１２との電流パスの接続／非接続を切り替える素子をＰＭＯＳトランジスタで構成してもよい。図２０は、本実施形態に係る半導体集積回路の他の構成例を説明するブロック図である。

電圧制御回路３０は、ＰＭＯＳトランジスタ３４，３５及び信号生成回路３３を備えている。ＰＭＯＳトランジスタ３４のドレイン端子には、低位側電源電圧ＶＳＳが供給されている。ＰＭＯＳトランジスタ３４のソース端子は、第１の回路ブロック１１に接続されている。ＰＭＯＳトランジスタ３５のドレイン端子には、低位側電源電圧ＶＳＳが供給されている。ＰＭＯＳトランジスタ３５のソース端子は、第２の回路ブロック１２に接続されている。

信号生成回路３３は、図１８及び図１９と同じタイミングで制御信号Ｖｃｔ３及びＶｃｔ４を変化させる。なお、図２０の構成では、制御信号Ｖｃｔ３及びＶｃｔ４の供給先としてＰＭＯＳトランジスタを用いているため、制御信号のロジックが図１８及び図１９とは逆になる。

図２０に示すように電圧制御回路３０を構成した場合でも、半導体集積回路において貫通電流が生じるのを防止することができる。

本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。

本発明の第１の実施形態に係る半導体集積回路を説明するブロック図。 内部電圧Ｖｉｎ１及びＶｉｎ２の電圧波形を示す図。 内部電圧Ｖｉｎ１及びＶｉｎ２の他の電圧波形を示す図。 内部電圧Ｖｉｎ１及びＶｉｎ２の他の電圧波形を示す図。 図１に示した第１の電圧制御回路１３の構成を説明する回路図。 図１に示した第２の電圧制御回路１４の構成を示す回路図。 本発明の第３の実施形態に係る半導体集積回路を説明するブロック図。 本発明の第４の実施形態に係る半導体集積回路を説明するブロック図。 内部電圧Ｖｉｎ３及びＶｉｎ４の電圧波形を示す図。 内部電圧Ｖｉｎ３及びＶｉｎ４の他の電圧波形を示す図。 内部電圧Ｖｉｎ３及びＶｉｎ４の他の電圧波形を示す図。 本発明の第５の実施形態に係る半導体集積回路を説明するブロック図。 本発明の第６の実施形態に係る半導体集積回路を説明するブロック図。 電源電圧を投入する場合の制御信号Ｖｃｔ１，Ｖｃｔ２のタイミングチャート。 電源電圧を遮断する場合の制御信号Ｖｃｔ１，Ｖｃｔ２のタイミングチャート。 第６の実施形態に係る半導体集積回路の他の構成例を説明するブロック図。 本発明の第７の実施形態に係る半導体集積回路を説明するブロック図。 電源電圧を投入する場合の制御信号Ｖｃｔ３，Ｖｃｔ４のタイミングチャート。 電源電圧を遮断する場合の制御信号Ｖｃｔ３，Ｖｃｔ４のタイミングチャート。 第７の本実施形態に係る半導体集積回路の他の構成例を説明するブロック図。

符号の説明

１１…第１の回路ブロック、１２…第２の回路ブロック、１３…第１の電圧制御回路、１４…第２の電圧制御回路、１３Ａ，１４Ａ，１４Ｂ…コンパレータ、１３Ｂ，１４Ｄ…ＰＭＯＳトランジスタ、１４Ｃ…ＯＲ回路、１５…第３の電圧制御回路、１６…第４の電圧制御回路、２０，３０…電圧制御回路、２１，２２，３４，３５…ＰＭＯＳトランジスタ、２３，３３…信号生成回路、２４，２５，３１，３２…ＮＭＯＳトランジスタ。

Claims (3)

1. 第１の回路ブロックと、
   前記第１の回路ブロックの後段に接続され、かつ前記第１の回路ブロックから信号が供給される第２の回路ブロックと、
   第１の電源電圧及び第１の制御信号を用いて前記第１の回路ブロックに第１の内部電圧を供給する第１の電圧制御回路と、
   第２の電源電圧及び第２の制御信号を用いて前記第２の回路ブロックに第２の内部電圧を供給し、かつ前記第２の制御信号及び前記第１の内部電圧に基づいて前記第２の内部電圧が前記第１の内部電圧を超えないように制御する第２の電圧制御回路と、
   を具備し、
   前記第１の電圧制御回路は、
   前記第１の電源電圧を受ける第１のソースと、前記第１の内部電圧を出力する第１のドレインとを有する第１のＭＯＳトランジスタと、
   前記第１のドレインに接続された正側入力端子と、前記第１の制御信号を受ける負側入力端子と、前記第１のＭＯＳトランジスタのゲートに接続された出力端子とを有する第１のコンパレータと、
   を具備し、
   前記第２の電圧制御回路は、
   前記第２の電源電圧を受ける第２のソースと、前記第２の内部電圧を出力する第２のドレインとを有する第２のＭＯＳトランジスタと、
   前記第２のドレインに接続された正側入力端子と、前記第２の制御信号を受ける負側入力端子とを有する第２のコンパレータと、
   前記第２のドレインに接続された正側入力端子と、前記第１の内部電圧を受ける負側入力端子とを有する第３のコンパレータと、
   前記第２のコンパレータの出力端子に接続された第１の入力端子と、前記第３のコンパレータの出力端子に接続された第２の入力端子と、前記第２のＭＯＳトランジスタのゲートに接続された出力端子とを有するＯＲ回路と、
   を具備することを特徴とする半導体集積回路。
2. 前記第１及び第２の内部電圧はそれぞれ、複数レベルに変化することを特徴とする請求項１に記載の半導体集積回路。
3. 前記第２の回路ブロックは、ＣＭＯＳ回路を含み、
   前記ＣＭＯＳ回路の入力は、前記第１の回路ブロックの出力に接続されることを特徴とする請求項１又は２に記載の半導体集積回路。

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