JP4702001B2 - 半導体装置 - Google Patents

Description

本発明は半導体装置に係り、詳しくは、基板電位を独立に制御可能な絶縁ゲート型トランジスタを備えた半導体装置に関するものである。

従来より、パワーＭＯＳ（Metal Oxide Semiconductor）トランジスタのソースまたはエミッタセルの外部に設けたボディコンタクト領域から延びる基板電位専用電極に基板電位を制御する基板電位制御回路を接続し、この基板電位制御回路が、ゲート電極と基板の電位差をトランジスタのオン・オフで一定とする電圧を加え、トランジスタ・オフ時に基板に逆バイアスをかけるようにした技術が開示されている（特許文献１参照）。
特許第３６２２６９３号公報（第１〜１０頁 図９、図１０）

特許文献１の技術では、基板電位とソースの電位を独立に制御し、ゲートと基板の電位差をトランジスタのオン・オフで一定として、トランジスタ・オフ時に基板に逆バイアスをかけることにより、ゲートと基板との間に形成された寄生容量での充放電を無くし、ターンオン時間とターンオフ時間を短くしてスイッチングの遅れを小さくすることでスイッチング特性を向上させている。

しかし、特許文献１の技術でも、トランジスタのターンオフ時には、ゲートとドレインとの間に形成された寄生容量に蓄積された電荷を引き抜くのに時間がかかるため、ターンオフ時間を十分に短くすることができないという問題があった。

尚、特許文献１には、ゲートと基板の電位差をトランジスタのオン・オフで一定とする電圧を加えることにより、スイッチング特性を向上させることができると記載されている。
また、特許文献１には、トランジスタ・オフ時に基板に逆バイアスをかけることにより、しきい値電圧の最適化を図ることができると記載されている。

すなわち、特許文献１の記載は、ゲート電極と基板の電位差をトランジスタのオン・オフで一定とする技術と、トランジスタ・オフ時に基板に逆バイアスをかける技術とが、全く異なる技術であるとの誤解を招くものである。
しかし、ゲート電極と基板の電位差をトランジスタのオン・オフで一定とすれば、トランジスタ・オフ時に基板に逆バイアスをかけることになる。
但し、トランジスタ・オフ時に基板に逆バイアスをかける場合に、ゲート電極と基板の電位差をトランジスタのオン・オフで一定とする必要はない。

本発明は上記問題を解決するためになされたものであって、その目的は、ターンオフ時間を短くし、スイッチングによる発熱を抑えることが可能な絶縁ゲート型トランジスタを備えた半導体装置を提供することにある。

請求項１に記載の発明は、
ゲートが絶縁された絶縁ゲート型トランジスタ（Ｔｐ，Ｔｎ）と、
そのトランジスタの基板電位（ＶＢ）を制御する基板電位制御回路（１４，３２）と
を備えた半導体装置（１０，３０）であって、
前記基板電位制御回路は、
前記トランジスタのターンオフ時に、当該トランジスタのしきい値電圧（Ｖｔ）と当該トランジスタのゲートに入力される電圧（Ｖin）との電位差の絶対値（｜Ｖｔ−Ｖin｜）が大きくなるように前記基板電位を制御することにより、当該トランジスタの基板に逆バイアスをかけ、
その逆バイアスをかけるタイミング（ｔ４）を、当該トランジスタのターンオンが完了した時点（ｔ３）以降で、且つ、当該トランジスタのゲートに入力される電圧（Ｖin）が当該トランジスタをオフさせるレベルに切り替わる時点（ｔ５）以前に設定することを技術的特徴とする。

請求項２に記載の発明は、
請求項１に記載の半導体装置（１０，３０）において、
前記基板電位制御回路（１４，３２）は、前記トランジスタ（Ｔｐ，Ｔｎ）の基板にかけた逆バイアスを解除するタイミング（ｔ８）を、前記トランジスタのターンオフが完了した時点（ｔ７）以降で、且つ、当該トランジスタのゲートに入力される電圧（Ｖin）が当該トランジスタを再びオンさせるレベルに切り替わる時点（ｔ９）以前に設定することを技術的特徴とする。

請求項３に記載の発明は、
請求項１または請求項２に記載の半導体装置において、
前記基板電位制御回路（１４，３２）は、
前記トランジスタ（Ｔｐ，Ｔｎ）の基板に逆バイアスをかけるための電圧（Ｖｐ，Ｖｑ）を生成する電圧生成手段（１６，３４）と、
前記トランジスタのゲートに入力される信号（Ｖin）を所定の遅延時間（ｔｃ）だけ遅延して出力する遅延手段（１９）と、
その遅延手段の出力した信号に従い、前記電圧生成手段が生成した電圧を前記トランジスタの基板に印加する電圧印加手段（Ｔｃ，Ｔｅ）と
を備えたことを技術的特徴とする。

＜請求項１＞
絶縁ゲート型トランジスタでは、基板に逆バイアスをかけて基板効果を発生させることにより、ソース電位（エミッタ電位）から見たしきい値電圧の絶対値が上昇する。

例えば、ＰチャネルＭＯＳトランジスタ（Ｔｐ）では、基板電位（ＶＢ）を高くすることで基板に逆バイアスをかけて基板効果を発生させることにより、ソース電位（Ｖｓ）から見たしきい値電圧（Ｖｔ）の絶対値を上昇させ、しきい値電圧の実際の値を低下させることができる。
また、ＮチャネルＭＯＳトランジスタ（Ｔｎ）では、基板電位（ＶＢ）を低くすることで基板に逆バイアスをかけて基板効果を発生させることにより、ソース電位（Ｖｓ）から見たしきい値電圧（Ｖｔ）の絶対値を上昇させ、しきい値電圧の実際の値を増大させることができる。

ここで、トランジスタのターンオフ時間は、トランジスタのゲートに入力される電圧（Ｖin）がトランジスタをオフさせるレベルに切り替わる時点（ｔ５）からゲート電位（Ｖｇ）がしきい値電圧（Ｖｔ）に達する時点（ｔ６）までの第１期間（ｔ５〜ｔ６）と、トランジスタのゲートとドレイン（コレクタ）との間に形成された寄生容量から電荷が引き抜かれて放電される間だけゲート電位が一定になっている第２期間（ｔｂ：ｔ６〜ｔ７）とを加算した時間（ｔ５〜ｔ７）である。
このとき、トランジスタのスイッチングによる発熱は第２期間に発生する。

そして、第２期間（ｔｂ）は、トランジスタのゲートとドレインとの間に形成された寄生容量を充電するのに必要な電荷量（Ｑgd）を、しきい値電圧（Ｖｔ）とゲートに入力される電圧（Ｖin）との電位差の絶対値（｜Ｖｔ−Ｖin｜）で除算した値に比例する（数式１：ｔｂ＝Ｑgd×Ｒｇ／｜Ｖｔ−Ｖin｜）。

請求項１の発明では、トランジスタのターンオフ時に、しきい値電圧（Ｖｔ）とゲートに入力される電圧（Ｖin）との電位差の絶対値（｜Ｖｔ−Ｖin｜）が大きくなるように基板電位（ＶＢ）を制御することにより、トランジスタの基板に逆バイアスをかけている。
そのため、トランジスタの発熱に影響する第２期間（ｔｂ）を短くすることが可能になり、トランジスタのターンオフ時間を短くすることができる。

ところで、特許文献１の技術では、ゲート電位（Ｖｇ）と基板電位（ＶＢ）との電位差をトランジスタのオン・オフで一定として、トランジスタ（Ｔｐ，Ｔｎ）のオフ時に基板に逆バイアスをかけている。
すなわち、特許文献１の技術では、トランジスタのゲートに入力される電圧（Ｖin）がトランジスタをオフさせるレベルに切り替わるタイミング（ｔ５）で、基板に逆バイアスをかけている。

それに対して、請求項１の発明では、トランジスタの基板に逆バイアスをかけるタイミング（ｔ４）を、トランジスタのターンオンが完了した時点（ｔ３）以降で、且つ、ゲートに入力される電圧（Ｖin）がトランジスタをオフさせるレベルに切り替わる時点（ｔ５）以前に設定している。

そのため、トランジスタのターンオフ時（ｔ５〜ｔ７）において、ゲートに入力される電圧（Ｖin）としきい値電圧（Ｖｔ）との電位差の絶対値（｜Ｖｔ−Ｖin｜）は、請求項１の発明に比べて特許文献１の技術の方が小さくなる。
その結果、前記第２期間（ｔｂ）は、特許文献１の技術に比べて、請求項１の発明の方が短くなる。
このとき、前記第１期間（ｔ５〜ｔ６）は、特許文献１の技術の方が請求項１の発明よりも僅かに短くなる。しかし、第１期間は第２期間（ｔｂ）に比べて短いため、第１期間と第２期間を合わせた時間であるターンオフ時間（ｔ５〜ｔ７）は、特許文献１の技術に比べて、請求項１の発明の方が短くなる。
そして、トランジスタのスイッチングによる発熱が発生するのは第２期間（ｔｂ）であるため、特許文献１の技術に比べて、第２期間が短い請求項１の発明によればトランジスタのスイッチングによる発熱を抑えることができる。
このように、請求項１の発明によれば、トランジスタの発熱に影響するターンオフ時間を、特許文献１の技術に比べて更に短くすることができる。

＜請求項２＞
請求項２の発明では、トランジスタ（Ｔｐ，Ｔｎ）の基板にかけた逆バイアスを解除するタイミング（ｔ８）を、トランジスタのターンオフが完了した時点（ｔ７）以降で、且つ、トランジスタのゲートに入力される電圧（Ｖin）がトランジスタを再びオンさせるレベルに切り替わる時点（ｔ９）以前に設定している。
従って、請求項２の発明によれば、請求項１の発明の作用・効果をより確実に得ることができる。

＜請求項３＞
請求項３の発明では、基板電位制御回路（１４，３２）を、電圧生成手段（１６，３４）、遅延手段（１９）、電圧印加手段（Ｔｃ，Ｔｅ）から構成している。
従って、請求項３の発明によれば、請求項１または請求項２の発明の作用・効果を得ることが可能な基板電位制御回路を簡単な構成で容易に実現することができる。

（用語の説明）
尚、上術した［課題を解決するための手段］［発明の効果］に記載した（ ）内の符号等は、後述する［発明を実施するための最良の形態］に記載した構成部材・構成要素の符号に対応したものである。
そして、［課題を解決するための手段］［発明の効果］に記載した構成部材・構成要素と、［発明を実施するための最良の形態］に記載した構成部材・構成要素との対応関係は以下のようになっている。

「絶縁ゲート型トランジスタ」は、トランジスタＴｐ，Ｔｎに該当する。
「トランジスタのゲートに入力される電圧」は、発振回路１２が生成した信号電圧Ｖinに該当する。
「電圧生成手段」は、昇圧回路１６または降圧回路３４に該当する。
「遅延手段」は、遅延回路１９に該当する。
「電圧印加手段」は、トランジスタＴｃ，Ｔｅに該当する。

以下、本発明を具体化した各実施形態について図面を参照しながら説明する。尚、各実施形態において、同一の構成部材および構成要素については符号を等しくすると共に、同一内容の箇所については重複説明を省略してある。

＜第１実施形態＞
図１は、第１実施形態の半導体装置１０の回路構成を示す回路図である。
発振装置を構成する半導体装置１０は、Ｐチャネル・パワーＭＯＳトランジスタＴｐ、ゲート抵抗Ｒｇ、発振回路１２、基板電位制御回路１４がワンチップに集積化されたモノリシックＩＣ（Integrated Circuit）から成る。

発振回路１２は、複数個のインバータゲートＩＮＶがリング状に連結された公知のリングオシレータから成り、矩形波であるトランジスタ駆動指令信号Ｖinを生成して出力する。尚、発振回路１２には、直流電源Ｖｒから電源が供給されている。
信号Ｖinは、ゲート抵抗Ｒｇを介してトランジスタＴｐのゲートに入力されると共に、基板電位制御回路１４に入力されている。
尚、ゲート抵抗Ｒｇは、(1)トランジスタＴｐの寄生振動を防止する、(2)トランジスタＴｐのゲートにサージ電圧が印加されるのを防止する、(3)発振回路１２の電流ドライブ能力とトランジスタＴｐとの整合をとる、ことなどを目的に設けられている。

トランジスタＴｐにおいて、ソースは直流電源Ｖｓに接続され、ドレインとアースとの間には半導体装置１０のチップの外部にて負荷Ｚが接続され、基板は基板電位制御回路１４に接続されている。
トランジスタＴｐは、基板の電位（基板電位ＶＢ）とソースの電位（ソース電位Ｖｓ）を独立に制御可能な構造になっている。尚、トランジスタＴｐの具体的な構造は、特許文献１（図１〜図８，図１１〜図１６，図１９，図２２）に開示される構造に限らず、基板電位とソース電位を独立に制御可能であれば、どのような構造でもよい。

尚、トランジスタＴｐの基板は、発振回路１２および基板電位制御回路１４が形成された基板に対して、適宜な素子分離方法（例えば、トレンチ分離、ＬＯＣＯＳ分離など）を用いて素子分離されている。そのため、トランジスタＴｐの基板電位ＶＢの変化が各回路１２，１４を構成する他の素子に影響を与えることはなく、トランジスタＴｐと各回路１２，１４をワンチップ化して複合ＩＣにすることができる。

基板電位制御回路１４は、昇圧回路１６および基板バイアス回路１８から構成されている。
昇圧回路１６は、発振器としてのリングオシレータＯＣ、スイッチング素子としてのトランジスタＴａ，Ｔｂ、コレクタ抵抗Ｒａ，Ｒｂ、ポンピング容量Ｃａ，Ｃｂ、整流回路を構成するダイオードＤａ，Ｄｂを備えた公知の昇圧型チャージポンプ回路から成り、直流電源Ｖｃを昇圧したプラス電圧Ｖｐを生成して出力する。

基板バイアス回路１８は、複数個のインバータゲートＩＮＶが直列接続された遅延回路１９、抵抗Ｒｓ、ＰチャネルＭＯＳトランジスタＴｃから構成されている。
発振回路１２が生成した信号Ｖinは、遅延回路１９を介してトランジスタＴｃのゲートに入力されている。
トランジスタＴｃにおいて、ドレインはトランジスタＴｐの基板に接続されると共に抵抗Ｒｓを介して直流電源Ｖｓに接続され、ソースは昇圧回路１６に接続されて昇圧電圧Ｖｐが印加されている。

図２は、半導体装置１０の動作を説明するためのタイミングチャートであり、トランジスタＴｐのゲート電位Ｖｇ，基板電位ＶＢ，しきい値電圧Ｖｔ，ドレイン電位Ｖｄおよび発振回路１２の生成した信号電圧Ｖinの時間変位を示すグラフである。

トランジスタＴｐにおいて、ゲートと各部（基板、ソース、ドレイン）との間には寄生容量が形成されている。尚、それら寄生容量は、トランジスタＴｐの構造および各部の寸法によって決定される。
また、トランジスタＴｐのソースは直流電源Ｖｓに接続されているため、ソース電位Ｖｓは直流電源Ｖｓの電位と等しい一定電圧になっている。
尚、説明を分かり易くするため、ソース電位Ｖｓと直流電源Ｖｓとは同一符号を用いて表記している。また、発振回路１２が生成した矩形波である信号Ｖinと、その信号電圧Ｖinとは同一符号を用いて表記している。

［トランジスタＴｐのターンオン時］
信号電圧Ｖinがハイレベル（ソース電位Ｖｓ）からローレベル（アース電位ＧＮＤ）に切り替えられるとトランジスタＴｐのターンオンが開始され（時刻ｔ１）、トランジスタＴｐのゲートの前記寄生容量に電荷が注入されて充電が開始される。
そして、ゲート電位Ｖｇがしきい値電圧Ｖｔに達すると（時刻ｔ２）、トランジスタＴｐがオンし、トランジスタＴｐのソース・ドレイン間の電位差が減少するため、ドレイン電位Ｖｄが上昇し始める。

このとき、トランジスタＴｐのゲートとドレインとの間に形成された寄生容量に電荷が蓄積されて充電される間は、ゲート電位Ｖｇが一定になっている（時刻ｔ２〜ｔ３）。
その後、トランジスタＴｐのソース・ドレイン間の電位差が減少しきるとターンオンが完了し（時刻ｔ３）、ゲート電位Ｖｇが信号電圧Ｖinのローレベルに向けて下降し始める。

ここで、時刻ｔ２〜ｔ３の期間（時間間隔）ｔａは、数式１に示すように、トランジスタＴｐのゲートとドレインとの間に形成された寄生容量を充電するのに必要な電荷量Ｑgdに抵抗Ｒｇの抵抗値Ｒｇを乗算した値を、信号電圧Ｖinとしきい値電圧Ｖｔとの電位差の絶対値（｜Ｖｔ−Ｖin｜）で除算した値になる。
つまり、期間ｔａは、電荷量Ｑgを信号電圧Ｖinとしきい値電圧Ｖｔとの電位差の絶対値（｜Ｖｔ−Ｖin｜）で除算した値に比例する。
ｔａ＝Ｑgd×Ｒｇ／｜Ｖｔ−Ｖin｜ ………（数式１）

［トランジスタＴｐのターンオフ時］
信号電圧Ｖinがローレベルからハイレベルに切り替えられるとトランジスタＴｐのターンオフが開始され（時刻ｔ５）、トランジスタＴｐのゲートの前記寄生容量から電荷が引き抜かれだして放電が開始される。
そして、ゲート電位Ｖｇがしきい値電圧Ｖｔに達すると（時刻ｔ６）、トランジスタＴｐがオフし、トランジスタＴｐのソース・ドレイン間の電位差が増大するため、ドレイン電位Ｖｄが下降し始める。

このとき、トランジスタＴｐのゲートとドレインとの間に形成された寄生容量から電荷が引き抜かれて放電される間は、ゲート電位Ｖｇが一定になっている（時刻ｔ６〜ｔ７）。
その後、トランジスタＴｐのソース・ドレイン間の電位差が増大しきるとターンオフが完了し（時刻ｔ７）、ゲート電位Ｖｇが信号電圧Ｖinのハイレベルに向けて上昇し始める。
ここで、時刻ｔ６〜ｔ７の期間ｔｂについても、時刻ｔ２〜ｔ３の期間ｔａと同じく、前記数式１によって表される（ｔｂ＝Ｑgd×Ｒｇ／｜Ｖｔ−Ｖin｜）。

［第１実施形態の作用・効果］
第１実施形態によれば、以下の作用・効果を得ることができる。

［１−１］ＭＯＳトランジスタでは、基板に逆バイアスをかけて基板効果を発生させることにより、ソース電位から見たしきい値電圧の絶対値が上昇する。
つまり、Ｐチャネル・パワーＭＯＳトランジスタＴｐでは、基板電位ＶＢを高くすることで基板に逆バイアスをかけて基板効果を発生させることにより、ソース電位Ｖｓから見たしきい値電圧Ｖｔの絶対値を上昇させ、しきい値電圧Ｖｔの実際の値を低下させることができる。

そこで、第１実施形態では、トランジスタＴｐのターンオフ時に、しきい値電圧Ｖｔと信号電圧Ｖinとの電位差の絶対値（｜Ｖｔ−Ｖin｜）が大きくなるように基板電位ＶＢを制御することにより、トランジスタＴｐの基板に逆バイアスをかけている。
そのため、期間ｔｂを短くすることが可能になり、トランジスタＴｐのターンオフ時間を短くすることができる。

すなわち、第１実施形態では、信号電圧Ｖinがローレベルからハイレベルに切り替わる時点（時刻ｔ５）より以前の時点で、基板電位ＶＢを高くすることで基板に逆バイアスをかけて基板効果を発生させることにより、ソース電位Ｖｓから見たしきい値電圧Ｖｔの絶対値を上昇させ、しきい値電圧Ｖｔの実際の値を低下させる（時刻ｔ４）。
また、トランジスタＴｐがターンオフした時点（時刻ｔ７）より以降の時点で、基板電位ＶＢをソース電位Ｖｓと等しくすることで基板にかけた逆バイアスを解除して基板効果の発生を停止させることにより、ソース電位Ｖｓから見たしきい値電圧Ｖｔの絶対値を下降させ、しきい値電圧Ｖｔの実際の値を増大させる（時刻ｔ８）。
そして、トランジスタＴｐがターンオフする前後の期間は、基板電位ＶＢを高い一定値に保持させ、しきい値電圧Ｖｔの実際の値を低い一定値に保持させる（時刻ｔ４〜ｔ８）。

図３は、特許文献１の技術をＰチャネル・パワーＭＯＳトランジスタＴｐに適用した場合の動作を説明するためのタイミングチャートである。
尚、図３において、図２と同様の動作が行われる時刻（タイミング）には同じ符号を付してある。
特許文献１の技術では、ゲート電位Ｖｇと基板電位ＶＢとの電位差をトランジスタＴｐのオン・オフで一定として、トランジスタＴｐのオフ時に基板に逆バイアスをかけている。

すなわち、特許文献１の技術では、信号電圧Ｖinがローレベルからハイレベルに切り替わる時点で、基板電位ＶＢを高くすることで基板に逆バイアスをかけて基板効果を発生させることにより、ソース電位Ｖｓから見たしきい値電圧Ｖｔの絶対値を上昇させ、しきい値電圧Ｖｔの実際の値を低下させる（時刻ｔ５）。
そして、トランジスタＴｐがターンオフした後は、ゲート電位Ｖｇと基板電位ＶＢとの電位差を一定するため、基板電位ＶＢを高い値で変化させ、しきい値電圧Ｖｔの実際の値を低い値で変化させる（時刻ｔ５〜ｔ９）。

このように、基板電位ＶＢを高くすることで基板に逆バイアスをかけるタイミングは、第１実施形態では信号電圧Ｖinがローレベルからハイレベルに切り替わる以前の時点（時刻ｔ４）であるのに対して、特許文献１の技術では信号電圧Ｖinがローレベルからハイレベルに切り替わる時点（時刻ｔ５）である。
そのため、トランジスタＴｐのターンオフ時（時刻ｔ５〜ｔ７）には、第１実施形態のしきい値電圧Ｖｔの実際の値Ｖｍに比べて、特許文献１の技術のしきい値電圧Ｖｔの実際の値Ｖｎの方が大きくなる。

すなわち、トランジスタＴｐのターンオフ時において、信号電圧Ｖinとしきい値電圧Ｖｔとの電位差の絶対値（｜Ｖｔ−Ｖin｜）は、第１実施形態に比べて特許文献１の技術の方が小さくなる。
そのため、前記数式１により、期間ｔｂは特許文献１の技術に比べて第１実施形態の方が短くなる。

ここで、トランジスタＴｐのターンオフ時間は、時刻ｔ５〜ｔ７の期間であり、時刻ｔ５〜ｔ６の期間に期間ｔｂを加算した時間である。そして、トランジスタＴｐのスイッチングによる発熱は期間ｔｂに発生する。
このとき、時刻ｔ５〜ｔ６の期間は、特許文献１の技術の方が第１実施形態よりも僅かに短くなる。しかし、時刻ｔ５〜ｔ６の期間は期間ｔｂに比べて短いため、トランジスタＴｐのターンオフ時間（時刻ｔ５〜ｔ７）は、特許文献１の技術に比べて、第１実施形態の方が短くなる。
そして、トランジスタＴｐのスイッチングによる発熱が発生するのは期間ｔｂであるため、特許文献１の技術に比べて、期間ｔｂが短い第１実施形態によればトランジスタＴｐのスイッチングによる発熱を抑えることができる。
このように、第１実施形態によれば、トランジスタＴｐの発熱に影響するターンオフ時間を、特許文献１の技術に比べて更に短くすることができる。

ちなみに、信号電圧Ｖinとしきい値電圧Ｖｔとの電位差の絶対値（｜Ｖｔ−Ｖin｜）は、トランジスタＴｐのターンオン時（時刻ｔ１〜ｔ３）に比べて、ターンオフ時（時刻ｔ５〜ｔ７）の方が小さいため、期間ｔａに比べて期間ｔｂの方が長くなっている。

［１−２］第１実施形態において、基板電位ＶＢを高くすることで基板に逆バイアスをかけるタイミング（時刻ｔ４）は、トランジスタＴｐのターンオンが完了した時点（時刻ｔ３）以降で、且つ、信号電圧Ｖinがローレベルからハイレベルに切り替わる時点（時刻ｔ５）以前に設定する必要がある。
ここで、信号電圧Ｖinがローレベルからハイレベルに切り替わる時点とは、信号電圧ＶinがトランジスタＴｐをオフさせるレベルに切り替わる時点である。
そして、基板に逆バイアスをかけるタイミングは、望ましくは、ゲート電位Ｖｇが信号電圧Ｖinのローレベルに向けて十分に下降した後の時点に設定する必要がある。

尚、基板に逆バイアスをかけるタイミングの具体値は、前記［１−１］の作用・効果を確実に得るための十分なマージンを見込んだ上で、カット・アンド・トライにより実験的に最適値を見つけて設定すればよい。
例えば、信号電圧Ｖinがハイレベルからローレベルに切り替わる時点（時刻ｔ１）から再びハイレベルに切り替わる時点（時刻ｔ５）までの期間のうち、３０％以降で且つ９０％以前に設定すればよい。

［１−３］第１実施形態において、基板電位ＶＢをソース電位Ｖｓと等しくすることで基板にかけた逆バイアスを解除するタイミング（時刻ｔ８）は、トランジスタＴｐのターンオフが完了した時点（時刻ｔ７）以降で、且つ、信号電圧Ｖinが再びハイレベルからローレベルに切り替わる時点（時刻ｔ９）以前に設定する必要がある。
ここで、信号電圧Ｖinが再びハイレベルからローレベルに切り替わる時点とは、信号電圧ＶinがトランジスタＴｐを再びオンさせるレベルに切り替わる時点である。
そして、基板にかけた逆バイアスを解除するタイミングは、望ましくは、ゲート電位Ｖｇが信号電圧Ｖinのハイレベルに向けて十分に上昇した後の時点に設定する必要がある。

尚、基板にかけた逆バイアスを解除するタイミングの具体値は、前記［１−１］の作用・効果を確実に得るための十分なマージンを見込んだ上で、カット・アンド・トライにより実験的に最適値を見つけて設定すればよい。
例えば、信号電圧Ｖinがローレベルからハイレベルに切り替わる時点（時刻ｔ５）から再びローレベルに切り替わる時点（時刻ｔ９）までの期間のうち、５０％以降で且つ９０％以前に設定すればよい。

［１−４］信号電圧Ｖinは、遅延回路１９を介してＰチャネルＭＯＳトランジスタＴｃのゲートに入力されている。
また、トランジスタＴｃにおいて、ドレインはトランジスタＴｐの基板に接続されると共に抵抗Ｒｓを介して直流電源Ｖｓに接続されて、ソースは昇圧回路１６に接続されて昇圧電圧Ｖｐが印加されている。

そのため、信号電圧Ｖinがハイレベルからローレベルに切り替わる時点（時刻ｔ１）から遅延回路１９による遅延時間ｔｃが経過した後に、トランジスタＴｃがオンする。すると、オンしたトランジスタＴｃを介して昇圧電圧ＶｐがトランジスタＴｐの基板に印加され、基板電位ＶＢは昇圧電圧Ｖｐと等しくなる。
また、信号電圧Ｖinがローレベルからハイレベルに切り替わる時点（時刻ｔ５）から遅延回路１９による遅延時間ｔｃが経過した後に、トランジスタＴｃがオフする。すると、トランジスタＴｐの基板には抵抗Ｒｓを介してソース電位Ｖｓが印加され、基板電位ＶＢはソース電位Ｖｓと等しくなる。
その結果、前記［１−１］のように基板電位ＶＢが変化する。

ここで、遅延回路１９の遅延時間ｔｃは、時刻ｔ１〜ｔ４の期間および時刻ｔ５〜ｔ８の期間になるため、前記［１−２］［１−３］のように設定すればよい。
尚、抵抗Ｒｓは、トランジスタＴｃのオン時に基板電位ＶＢがソース電位Ｖｓと等しくなるのを防止するために設けられており、その抵抗値はカット・アンド・トライにより実験的に最適値を見つけて設定すればよく、例えば、数百〜数千Ωに設定すればよい。
このように、基板電位制御回路１４は簡単な構成で容易に実現することができる。

＜第２実施形態＞
図４は、第２実施形態の半導体装置３０の回路構成を示す回路図である。
発振装置を構成する半導体装置３０は、Ｎチャネル・パワーＭＯＳトランジスタＴｎ、ゲート抵抗Ｒｇ、発振回路１２、基板電位制御回路３２がワンチップに集積化されたモノリシックＩＣから成る。

発振回路１２が生成した信号Ｖinは、ゲート抵抗Ｒｇを介してトランジスタＴｎのゲートに入力されると共に、基板電位制御回路３２に入力されている。

トランジスタＴｎにおいて、ソースはアースに接続され、ドレインと直流電源Ｖａとの間には半導体装置３０のチップの外部にて負荷Ｚが接続され、基板は基板電位制御回路３２に接続されている。
トランジスタＴｎは、基板の電位とソースの電位を独立に制御可能な構造になっている。尚、トランジスタＴｎの具体的な構造は、特許文献１に開示される構造に限らず、基板電位とソース電位を独立に制御可能であれば、どのような構造でもよい。

尚、トランジスタＴｎの基板は、発振回路１２および基板電位制御回路３２が形成された基板に対して、適宜な素子分離方法（例えば、トレンチ分離、ＬＯＣＯＳ分離など）を用いて素子分離されている。そのため、トランジスタＴｎの基板電位ＶＢの変化が各回路１２，３２を構成する他の素子に影響を与えることはなく、トランジスタＴｎと各回路１２，３４をワンチップ化して複合ＩＣにすることができる。

基板電位制御回路３２は、降圧回路３４および基板バイアス回路３６から構成されている。
降圧回路３４は、発振器としてのリングオシレータＯＣ、スイッチング素子としてのトランジスタＴｄ、インダクタＬ、ポンピング容量Ｃｃ、整流回路を構成するダイオードＤｃを備えた公知の降圧回路から成り、直流電源Ｖｃを降圧したマイナス電圧Ｖｑを生成して出力する。

基板バイアス回路３６は、複数個のインバータゲートＩＮＶが直列接続された遅延回路１９、抵抗Ｒｓ、ＮチャネルＭＯＳトランジスタＴｅから構成されている。
発振回路１２が生成した信号Ｖinは、遅延回路１９を介してトランジスタＴｅのゲートに入力されている。
トランジスタＴｅにおいて、ドレインはトランジスタＴｎの基板に接続されると共に抵抗Ｒｓを介してアースに接続され、ソースは降圧回路３４に接続されて降圧電圧Ｖｑが印加されている。

図５は、半導体装置３０の動作を説明するためのタイミングチャートであり、トランジスタＴｎのゲート電位Ｖｇ，基板電位ＶＢ，しきい値電圧Ｖｔ，ドレイン電位Ｖｄおよび発振回路１２の生成した信号電圧Ｖinの時間変位を示すグラフである。

トランジスタＴｎにおいて、ゲートと各部（基板、ソース、ドレイン）との間には寄生容量が形成されている。尚、それら寄生容量は、トランジスタＴｎの構造および各部の寸法によって決定される。
また、トランジスタＴｎのソースはアースに接続されているため、ソース電位Ｖｓはアース電位ＧＮＤになっている。
尚、直流電源Ｖａの電位Ｖａは、第１実施形態の直流電源Ｖｓの電位Ｖｓと等しい。

［トランジスタＴｎのターンオン時］
信号電圧Ｖinがローレベル（アース電位ＧＮＤ）からハイレベル（電位Ｖａ）に切り替えられるとトランジスタＴｎのターンオンが開始され（時刻ｔ１）、トランジスタＴｎのゲートの前記寄生容量に電荷が注入されて充電が開始される。
そして、ゲート電位Ｖｇがしきい値電圧Ｖｔに達すると（時刻ｔ２）、トランジスタＴｎがオンし、トランジスタＴｎのソース・ドレイン間の電位差が減少するため、ドレイン電位Ｖｄが下降し始める。

このとき、トランジスタＴｎのゲートとドレインとの間に形成された寄生容量に電荷が蓄積されて充電される間は、ゲート電位Ｖｇが一定になっている（時刻ｔ２〜ｔ３）。
その後、トランジスタＴｎのソース・ドレイン間の電位差が減少しきるとターンオンが完了し（時刻ｔ３）、ゲート電位Ｖｇが信号電圧Ｖinのハイレベルに向けて上昇し始める。

ここで、時刻ｔ２〜ｔ３の期間ｔａは、前記数式１に示すように、トランジスタＴｎのゲートとドレインとの間に形成された寄生容量を充電するのに必要な電荷量Ｑgdに抵抗Ｒｇの抵抗値Ｒｇを乗算した値を、信号電圧Ｖinとしきい値電圧Ｖｔとの電位差の絶対値（｜Ｖｔ−Ｖin｜）で除算した値になる。

［トランジスタＴｎのターンオフ時］
信号電圧Ｖinがハイレベルからローレベルに切り替えられるとトランジスタＴｎのターンオフが開始され（時刻ｔ５）、トランジスタＴｎのゲートの前記寄生容量から電荷が引き抜かれだして放電が開始される。
そして、ゲート電位Ｖｇがしきい値電圧Ｖｔに達すると（時刻ｔ６）、トランジスタＴｎがオフし、トランジスタＴｎのソース・ドレイン間の電位差が増大するため、ドレイン電位Ｖｄが上昇し始める。

このとき、トランジスタＴｎのゲートとドレインとの間に形成された寄生容量から電荷が引き抜かれて放電される間は、ゲート電位Ｖｇが一定になっている（時刻ｔ６〜ｔ７）。
その後、トランジスタＴｎのソース・ドレイン間の電位差が増大しきるとターンオフが完了し（時刻ｔ７）、ゲート電位Ｖｇが信号電圧Ｖinのローレベルに向けて下降し始める。
ここで、時刻ｔ６〜ｔ７の期間ｔｂについても、時刻ｔ２〜ｔ３の期間ｔａと同じく、前記数式１によって表される（ｔｂ＝Ｑgd×Ｒｇ／｜Ｖｔ−Ｖin｜）。

［第２実施形態の作用・効果］
第２実施形態によれば、以下の作用・効果を得ることができる。

［２−１］Ｎチャネル・パワーＭＯＳトランジスタＴｎでは、基板電位ＶＢを低くすることで基板に逆バイアスをかけて基板効果を発生させることにより、ソース電位Ｖｓから見たしきい値電圧Ｖｔの絶対値を上昇させ、しきい値電圧Ｖｔの実際の値を増大させることができる。

そこで、第２実施形態では、トランジスタＴｎのターンオフ時に、しきい値電圧Ｖｔと信号電圧Ｖinとの電位差の絶対値（｜Ｖｔ−Ｖin｜）が大きくなるように基板電位ＶＢを制御することにより、トランジスタＴｎの基板に逆バイアスをかけている。
そのため、期間ｔｂを短くすることが可能になり、トランジスタＴｎのターンオフ時間を短くすることができる。

すなわち、第２実施形態では、信号電圧Ｖinがハイレベルからローレベルに切り替わる時点（時刻ｔ５）より以前の時点で、基板電位ＶＢを低くすることで基板に逆バイアスをかけて基板効果を発生させることにより、ソース電位Ｖｓ（＝アース電位ＧＮＤ）から見たしきい値電圧Ｖｔの絶対値を上昇させ、しきい値電圧Ｖｔの実際の値を増大させる（時刻ｔ４）。
また、トランジスタＴｎがターンオフした時点（時刻ｔ７）より以降の時点で、基板電位ＶＢをソース電位Ｖｓ（＝アース電位ＧＮＤ）と等しくすることで基板にかけた逆バイアスを解除して基板効果の発生を停止させることにより、ソース電位Ｖｓから見たしきい値電圧Ｖｔの絶対値を下降させ、しきい値電圧Ｖｔの実際の値を低下させる（時刻ｔ８）。
そして、トランジスタＴｎがターンオフする前後の期間は、基板電位ＶＢを低い一定値に保持させ、しきい値電圧Ｖｔの実際の値を高い一定値に保持させる（時刻ｔ４〜ｔ８）。

図６は、特許文献１の技術をＮチャネル・パワーＭＯＳトランジスタＴｎに適用した場合の動作を説明するためのタイミングチャートである。
尚、図６において、図５と同様の動作が行われる時刻（タイミング）には同じ符号を付してある。
特許文献１の技術では、ゲート電位Ｖｇと基板電位ＶＢとの電位差をトランジスタＴｎのオン・オフで一定として、トランジスタＴｎのオフ時に基板に逆バイアスをかけている。

すなわち、特許文献１の技術では、信号電圧Ｖinがハイレベルからローレベルに切り替わる時点で、基板電位ＶＢを低くすることで基板に逆バイアスをかけて基板効果を発生させることにより、ソース電位Ｖｓ（＝アース電位ＧＮＤ）から見たしきい値電圧Ｖｔの絶対値を上昇させ、しきい値電圧Ｖｔの実際の値を増大させる（時刻ｔ５）。
そして、トランジスタＴｎがターンオフした後は、ゲート電位Ｖｇと基板電位ＶＢとの電位差を一定するため、基板電位ＶＢを低い値で変化させ、しきい値電圧Ｖｔの実際の値を高い値で変化させる（時刻ｔ５〜ｔ９）。

このように、基板電位ＶＢを低くすることで基板に逆バイアスをかけるタイミングは、第２実施形態では信号電圧Ｖinがハイレベルからローレベルに切り替わる以前の時点（時刻ｔ４）であるのに対して、特許文献１の技術では信号電圧Ｖinがハイレベルからローレベルに切り替わる時点（時刻ｔ５）である。
そのため、トランジスタＴｎのターンオフ時（時刻ｔ５〜ｔ７）には、第２実施形態のしきい値電圧Ｖｔの実際の値Ｖｘに比べて、特許文献１の技術のしきい値電圧Ｖｔの実際の値Ｖｙの方が小さくなる。

すなわち、トランジスタＴｎのターンオフ時において、信号電圧Ｖinとしきい値電圧Ｖｔとの電位差の絶対値（｜Ｖｔ−Ｖin｜）は、第２実施形態に比べて特許文献１の技術の方が小さくなる。
そのため、前記数式１により、期間ｔｂは特許文献１の技術に比べて第１実施形態の方が短くなる。

ここで、トランジスタＴｎのターンオフ時間は、時刻ｔ５〜ｔ７の期間であり、時刻ｔ５〜ｔ６の期間に期間ｔｂを加算した時間である。そして、トランジスタＴｎのスイッチングによる発熱は期間ｔｂに発生する。
このとき、時刻ｔ５〜ｔ６の期間は、特許文献１の技術の方が第２実施形態よりも僅かに短くなる。しかし、時刻ｔ５〜ｔ６の期間は期間ｔｂに比べて短いため、トランジスタＴｎのターンオフ時間（時刻ｔ５〜ｔ７）は、特許文献１の技術に比べて、第２実施形態の方が短くなる。
そして、トランジスタＴｎのスイッチングによる発熱が発生するのは期間ｔｂであるため、特許文献１の技術に比べて、期間ｔｂが短い第２実施形態によればトランジスタＴｎのスイッチングによる発熱を抑えることができる。
このように、第２実施形態によれば、トランジスタＴｎの発熱に影響するターンオフ時間を、特許文献１の技術に比べて更に短くすることができる。

ちなみに、信号電圧Ｖinとしきい値電圧Ｖｔとの電位差の絶対値（｜Ｖｔ−Ｖin｜）は、トランジスタＴｎのターンオン時（時刻ｔ１〜ｔ３）に比べて、ターンオフ時（時刻ｔ５〜ｔ７）の方が小さいため、期間ｔａに比べて期間ｔｂの方が長くなっている。

［２−２］第２実施形態において、基板電位ＶＢを低くすることで基板に逆バイアスをかけるタイミング（時刻ｔ４）は、トランジスタＴｎのターンオンが完了した時点（時刻ｔ３）以降で、且つ、信号電圧Ｖinがハイレベルからローレベルに切り替わる時点（時刻ｔ５）以前に設定する必要がある。
ここで、信号電圧Ｖinがハイレベルからローレベルに切り替わる時点とは、信号電圧ＶinがトランジスタＴｎをオフさせるレベルに切り替わる時点である。
そして、基板に逆バイアスをかけるタイミングは、望ましくは、ゲート電位Ｖｇが信号電圧Ｖinのハイレベルに向けて十分に上昇した後の時点に設定する必要がある。

尚、基板に逆バイアスをかけるタイミングの具体値は、前記［２−１］の作用・効果を確実に得るための十分なマージンを見込んだ上で、カット・アンド・トライにより実験的に最適値を見つけて設定すればよい。
例えば、信号電圧Ｖinがローレベルからハイレベルに切り替わる時点（時刻ｔ１）から再びローレベルに切り替わる時点（時刻ｔ５）までの期間のうち、３０％以降で且つ９０％以前に設定すればよい。

［２−３］第２実施形態において、基板電位ＶＢをソース電位Ｖｓ（＝アース電位ＧＮＤ）と等しくすることで基板にかけた逆バイアスを解除するタイミング（時刻ｔ８）は、トランジスタＴｎのターンオフが完了した時点（時刻ｔ７）以降で、且つ、信号電圧Ｖinが再びローレベルからハイレベルに切り替わる時点（時刻ｔ９）以前に設定する必要がある。
ここで、信号電圧Ｖinが再びローレベルからハイレベルに切り替わる時点とは、信号電圧ＶinがトランジスタＴｎを再びオンさせるレベルに切り替わる時点である。
そして、基板にかけた逆バイアスを解除するタイミングは、望ましくは、ゲート電位Ｖｇが信号電圧Ｖinのローレベルに向けて十分に下降した後の時点に設定する必要がある。

尚、基板にかけた逆バイアスを解除するタイミングの具体値は、前記［２−１］の作用・効果を確実に得るための十分なマージンを見込んだ上で、カット・アンド・トライにより実験的に最適値を見つけて設定すればよい。
例えば、信号電圧Ｖinがハイレベルからローレベルに切り替わる時点（時刻ｔ５）から再びハイレベルに切り替わる時点（時刻ｔ９）までの期間のうち、５０％以降で且つ９０％以前に設定すればよい。

［２−４］信号電圧Ｖinは、遅延回路１９を介してＮチャネルＭＯＳトランジスタＴｅのゲートに入力されている。
また、トランジスタＴｅにおいて、ドレインはトランジスタＴｎの基板に接続されると共に抵抗Ｒｓを介してアースに接続されてアース電位ＧＮＤになっており、ソースは降圧回路３４に接続されて降圧電圧Ｖｑが印加されている。

そのため、信号電圧Ｖinがローレベルからハイレベルに切り替わる時点（時刻ｔ１）から遅延回路１９による遅延時間ｔｃが経過した後に、トランジスタＴｅがオンする。すると、オンしたトランジスタＴｅを介して降圧電圧ＶｑがトランジスタＴｎの基板に印加され、基板電位ＶＢは降圧電圧Ｖｑと等しくなる。
また、信号電圧Ｖinがハイレベルからローレベルに切り替わる時点（時刻ｔ５）から遅延回路１９による遅延時間ｔｃが経過した後に、トランジスタＴｅがオフする。すると、トランジスタＴｎの基板には抵抗Ｒｓを介してアース電位ＧＮＤが印加され、基板電位ＶＢはアース電位ＧＮＤと等しくなる。
その結果、前記［２−１］のように基板電位ＶＢが変化する。

ここで、遅延回路１９の遅延時間ｔｃは、時刻ｔ１〜ｔ４の期間および時刻ｔ５〜ｔ８の期間になるため、前記［２−２］［２−３］のように設定すればよい。
尚、抵抗Ｒｓは、トランジスタＴｅのオン時に基板電位ＶＢがアース電位ＧＮＤと等しくなるのを防止するために設けられており、その抵抗値はカット・アンド・トライにより実験的に最適値を見つけて設定すればよく、例えば、数百〜数千Ωに設定すればよい。
このように、基板電位制御回路３２は簡単な構成で容易に実現することができる。

＜別の実施形態＞
本発明は上記各実施形態に限定されるものではなく、以下のように具体化してもよく、その場合でも、上記各実施形態と同等もしくはそれ以上の作用・効果を得ることができる。

［１］第１実施形態の昇圧回路１６はチャージポンプ回路から成るが、昇圧電圧Ｖｐを生成可能であれば、どのような回路を用いてもよい。また、昇圧回路１６を、電圧Ｖｐを生成するプラスの高電圧電源に置き換えてもよい。
また、第２実施形態の降圧回路３４についても、降圧電圧Ｖｑを生成可能であれば、どのような回路を用いてもよい。また、降圧回路３４を、電圧Ｖｑを生成するマイナスの高電圧電源に置き換えてもよい。

［２］上記各実施形態では各直流電源Ｖｒ，Ｖｓ，Ｖｃを別個に設けているが、各直流電源Ｖｒ，Ｖｓ，Ｖｃを共用にしてもよい。

［３］上記各実施形態は発振装置を構成する半導体装置に適用したものであるが、パワーＭＯＳトランジスタをオン・オフ動作させる装置であれば、どのような装置に適用してもよい。

［４］上記各実施形態は半導体装置がワンチップに集積化されたモノリシックＩＣから成るが、パワーＭＯＳトランジスタを単独のデバイスとして構成してもよい。

［５］上記各実施形態はＭＯＳトランジスタに適用したものであるが、本発明は絶縁ゲートによってチャネルを形成して駆動する絶縁ゲート型トランジスタであれば、どのようなタイプのトランジスタに適用してもよい。
また、本発明は、１つのチャネルを有する絶縁ゲート型トランジスタだけでなく、複数チャネルを有する絶縁ゲート型トランジスタに適用してもよい。

尚、絶縁ゲート型トランジスタには、ＩＧＢＴ（Insulated Gate Bipolar Transistor）およびＩＧＦＥＴ（Insulated Gate Field Effect Transistor）がある。本発明をＩＧＢＴに適用した場合には、上記各実施形態のＭＯＳトランジスタのソースがＩＧＢＴのエミッタに該当し、ＭＯＳトランジスタのドレインがＩＧＢＴのコレクタに該当する。

また、ＩＧＦＥＴのゲート構造は、ＭＯＳ（Metal Oxide Semiconductor）構造を含む広義のＭＩＳ（Metal Insulated Semiconductor）構造であれば、どのような構造でもよい。
そして、ＩＧＦＥＴのソース・ドレイン領域の構造は、ＬＤＭＯＳ（Laterally Diffused MOS：横方向拡散）やＶＤＭＯＳ（Vertically Diffused MOS：垂直方向拡散）など、どのような構造でもよい。

本発明を具体化した第１実施形態の半導体装置１０の回路構成を示す回路図である。 半導体装置１０の動作を説明するためのタイミングチャートであり、トランジスタＴｐのゲート電位Ｖｇ，基板電位ＶＢ，しきい値電圧Ｖｔ，ドレイン電位Ｖｄおよび発振回路１２の生成した信号電圧Ｖinの時間変位を示すグラフである。 特許文献１の技術をＰチャネル・パワーＭＯＳトランジスタＴｐに適用した場合の動作を説明するためのタイミングチャートである。 本発明を具体化した第２実施形態の半導体装置３０の回路構成を示す回路図である。 半導体装置３０の動作を説明するためのタイミングチャートであり、トランジスタＴｎのゲート電位Ｖｇ，基板電位ＶＢ，しきい値電圧Ｖｔ，ドレイン電位Ｖｄおよび発振回路１２の生成した信号電圧Ｖinの時間変位を示すグラフである。 特許文献１の技術をＮチャネル・パワーＭＯＳトランジスタＴｎに適用した場合の動作を説明するためのタイミングチャートである。

符号の説明

１０…第１実施形態の半導体装置
１２…発振回路
１４…基板電位制御回路
１６…昇圧回路（電圧生成手段）
１８…基板バイアス回路
１９…遅延回路（遅延手段）
３０…第２実施形態の半導体装置
３２…基板電位制御回路
３４…降圧回路（電圧生成手段）
３６…基板バイアス回路
Ｔｐ…Ｐチャネル・パワーＭＯＳトランジスタ
Ｔｃ…ＰチャネルＭＯＳトランジスタ（電圧印加手段）
Ｔｎ…Ｎチャネル・パワーＭＯＳトランジスタ
Ｔｅ…ＮチャネルＭＯＳトランジスタ（電圧印加手段）
Ｒｇ…ゲート抵抗
Ｒｓ…抵抗
Ｖin…トランジスタ駆動指令信号（信号電圧）
Ｖｇ…ゲート電位
Ｖｄ…ドレイン電位
Ｖｓ…ソース電位
Ｖｔ…しきい値電圧
ＶＢ…基板電位
Ｖｐ…昇圧電圧
Ｖｑ…降圧電圧
ＧＮＤ…アース電位
Ｖａ…直流電源Ｖａの電位

Claims (3)

1. ゲートが絶縁された絶縁ゲート型トランジスタと、
   そのトランジスタの基板電位を制御する基板電位制御回路と
   を備えた半導体装置であって、
   前記基板電位制御回路は、
   前記トランジスタのターンオフ時に、当該トランジスタのしきい値電圧と当該トランジスタのゲートに入力される電圧との電位差の絶対値が大きくなるように前記基板電位を制御することにより、当該トランジスタの基板に逆バイアスをかけ、
   その逆バイアスをかけるタイミングを、当該トランジスタのターンオンが完了した時点以降で、且つ、当該トランジスタのゲートに入力される電圧が当該トランジスタをオフさせるレベルに切り替わる時点以前に設定することを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記基板電位制御回路は、前記トランジスタの基板にかけた逆バイアスを解除するタイミングを、前記トランジスタのターンオフが完了した時点以降で、且つ、当該トランジスタのゲートに入力される電圧が当該トランジスタを再びオンさせるレベルに切り替わる時点以前に設定することを特徴とする半導体装置。
3. 請求項１または請求項２に記載の半導体装置において、
   前記基板電位制御回路は、
   前記トランジスタの基板に逆バイアスをかけるための電圧を生成する電圧生成手段と、
   前記トランジスタのゲートに入力される信号を所定の遅延時間だけ遅延して出力する遅延手段と、
   その遅延手段の出力した信号に従い、前記電圧生成手段が生成した電圧を前記トランジスタの基板に印加する電圧印加手段と
   を備えたことを特徴とする半導体装置。

Images