JP4703394B2

JP4703394B2 - Interface system

Info

Publication number: JP4703394B2
Application number: JP2005371138A
Authority: JP
Inventors: 健一小笠原; 高秀永谷
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2005-12-23
Filing date: 2005-12-23
Publication date: 2011-06-15
Anticipated expiration: 2025-12-23
Also published as: JP2007172415A

Description

本発明は、個々にＩＤコードを割り付けて個別に制御できるようにした複数のシリアルインターフェースからなるインターフェースシステムに関するものである。 The present invention relates to an interface system composed of a plurality of serial interfaces which can be individually controlled by assigning ID codes individually.

[第１の従来例]
図５に第１の従来例のインターフェースシステムの構成を示す。１００Ａ，２００Ａは同一構成のシリアルインターフェースであり、それぞれシフトレジスタ１０Ａ、制御レジスタ群２０Ａ、ＩＤチェッカ７０を具備する。シフトレジスタ１０Ａは１６ビット構成である。ＩＤチェッカ７０には、シリアルインターフェース１００Ａ，２００Ａを識別するための個別のＩＤコードが４ビットで付与されている。制御レジスタ群２０Ａは、図６に示すように、アドレスが４ビットで付与された合計１６個の８ビットの制御レジスタＲ０〜Ｒ１５からなり、個々のレジスタが図示しない負荷を制御する。なお、シリアルインターフェース１００Ａ，２００Ａの各シフトレジスタ１０Aは並列接続されている。 [First conventional example]
FIG. 5 shows the configuration of a first conventional interface system. Reference numerals 100A and 200A denote serial interfaces having the same configuration, each including a shift register 10A, a control register group 20A, and an ID checker 70. The shift register 10A has a 16-bit configuration. The ID checker 70 is provided with a 4-bit individual ID code for identifying the serial interfaces 100A and 200A. As shown in FIG. 6, the control register group 20 </ b> A is composed of a total of 16 8-bit control registers R <b> 0 to R <b> 15 assigned with 4 bits, and each register controls a load (not shown). The shift registers 10A of the serial interfaces 100A and 200A are connected in parallel.

この図５のインターフェースシステムでは、各シリアルインターフェース１００Ａ，２００Ａは、１６個のクロック単位で端子ＣＳが有効になり、クロックＳＣＫと共に１６ビットのシリアル入力データＤＩがシフトレジスタ１０Ａに入力すると、当該入力データＤＩの上位４ビットのＩＤコードがＩＤチェッカ７０に格納されているＩＤコードと比較され、合致する場合に当該入力データＤＩの中位の４ビットのアドレスで制御レジスタ群２０Ａ内の制御レジスタＲ０〜Ｒ１６のいずれかが選択され、当該選択制御レジスタに当該入力データＤＩの下位８ビットのデータが取り込まれ、これによって当該選択制御レジスタにより図示しない負荷が制御される。 In the interface system shown in FIG. 5, each serial interface 100A, 200A is enabled when the terminal CS becomes valid in units of 16 clocks, and when 16-bit serial input data DI is input to the shift register 10A together with the clock SCK, the input data The ID code of the upper 4 bits of DI is compared with the ID code stored in the ID checker 70, and if they match, the control registers R0 to R0 in the control register group 20A are used with the middle 4 bits of the input data DI. Any one of R16 is selected, and the lower 8 bits of the input data DI are taken into the selection control register, whereby a load (not shown) is controlled by the selection control register.

図７にこのインターフェースシステムの動作のタイミングチャートを示す。これは、図５のシリアルインターフェース１００ＡのＩＤコードが「００１０」、シリアルインターフェース２００ＡのＩＤコードが「１００１」の場合である。 FIG. 7 shows a timing chart of the operation of this interface system. This is a case where the ID code of the serial interface 100A in FIG. 5 is “0010” and the ID code of the serial interface 200A is “1001”.

ここでは、最初にＣＳ信号が有効になったときに、上位４ビットが「００１０」、中位４ビットが「００００」、下位８ビットが「００１１１１１１」の合計１６ビットの入力データＤＩが入力され、次回にＣＳ信号が有効になったときに、上位４ビットが「１００１」、中位４ビットが「００１０」、下位８ビットが「０１１１１１００」の合計１６ビットの入力データＤＩが入力されたときの様子を示している。 Here, when the CS signal is first enabled, 16 bits of input data DI is input, with the upper 4 bits being “0010”, the middle 4 bits being “0000”, and the lower 8 bits being “00111111”. When the CS signal becomes valid the next time, when 16 bits of input data DI is input, the upper 4 bits are “1001”, the middle 4 bits are “0010”, and the lower 8 bits are “01111100”. The state of is shown.

最初の入力データＤＩの上位４ビットの「００１０」は、シリアルインターフェース１００ＡのＩＤチェッカ７０に格納されたＩＤコードと一致するので、そのシリアルインターフェース１００Ａが選択される。そして、中位４ビットの「００００」により制御レジスタ群２０Ａの内の制御レジスタＲ０が選択され、次にＣＳが有効になったとき、その制御レジスタＲ０に下位８ビットのデータ「００１１１１１１」が書き込まれる。 Since the upper 4 bits “0010” of the first input data DI match the ID code stored in the ID checker 70 of the serial interface 100A, the serial interface 100A is selected. Then, when the control register R0 in the control register group 20A is selected by the middle 4 bits “0000” and CS becomes valid next time, the lower 8 bits of data “00111111” is written to the control register R0. It is.

次回の入力データＤＩの上位４ビットの「１００１」は、シリアルインターフェース２００ＡのＩＤチェッカ７０に格納されたＩＤコードと一致するので、そのシリアルインターフェース２００Ａが選択される。そして、中位４ビットの「００１０」により制御レジスタ群２０Ａの制御レジスタＲ２が選択され、次にＣＳが有効になったとき、その制御レジスタＲ２に下位８ビットのデータ「０１１１１１００」が書き込まれる。 Since the upper 4 bits “1001” of the next input data DI match the ID code stored in the ID checker 70 of the serial interface 200A, the serial interface 200A is selected. Then, when the control register R2 of the control register group 20A is selected by the middle 4 bits “0010” and CS becomes valid next time, the lower 8 bits of data “01111100” is written into the control register R2.

[第２の従来例]
図８に第２の従来例のインターフェースシステムの構成を示す。１００Ｂ，２００Ｂは同一構成のシリアルインターフェースであり、それぞれシフトレジスタ１０Ｂ、制御レジスタ群２０Ｂを具備する。シフトレジスタ１０Ｂは８ビット構成である。制御レジスタ群２０Ｂは、図９に示すように、アドレスが２ビットで付与されたの合計４個の６ビットの制御レジスタＲ０〜Ｒ３からなり、個々の制御レジスタが図示しない負荷を制御する。なお、シリアルインターフェース１００Ｂ，２００Ｂの各シフトレジスタ１０Ｂは直列接続されている。 [Second conventional example]
FIG. 8 shows the configuration of a second conventional interface system. Reference numerals 100B and 200B denote serial interfaces having the same configuration, and each include a shift register 10B and a control register group 20B. The shift register 10B has an 8-bit configuration. As shown in FIG. 9, the control register group 20B is composed of a total of four 6-bit control registers R0 to R3, each having a 2-bit address, and each control register controls a load (not shown). The shift registers 10B of the serial interfaces 100B and 200B are connected in series.

この図８のインターフェースシステムでは、１６個のクロック単位で端子ＣＳが有効になり、クロックＳＣＫと共に１６ビットのシリアル入力データＤＩが入力すると、当該入力データＤＩの前半の８ビットのデータがシリアルインターフェース２００Ｂに格納され、後半の８ビットのデータがシリアルインターフェース１００Ｂに格納される。前半の８ビットの上位２ビットのアドレスによりシリアルインターフェース２００Ｂの制御レジスタ群２０Ｂの４個の制御レジスタＲ０〜Ｒ３の内の１つが選択され、当該選択制御レジスタに前半の下位６ビットのデータが格納される。また、後半の８ビットの上位２ビットのアドレスによりシリアルインターフェース１００Ｂの制御レジスタ群２０Ｂの４個の制御レジスタＲ０〜Ｒ３の内の１つが選択され、当該選択制御レジスタに前半の下位６ビットのデータが格納される。そして、シリアルインターフェース２００Ｂの制御レジスタ群２０Ｂの選択制御レジスタによって図示しない負荷が制御され、シリアルインターフェース１００Ｂの制御レジスタ群２０Ｂの選択制御レジスタによって図示しない負荷が制御される。図１０に動作のタイミングチャートを示した。 In the interface system of FIG. 8, when the terminal CS is enabled in units of 16 clocks and 16-bit serial input data DI is input together with the clock SCK, the first half of the input data DI is 8-bit data. The latter half of the 8-bit data is stored in the serial interface 100B. One of the four control registers R0 to R3 of the control register group 20B of the serial interface 200B is selected by the upper 8 bits of the first 8 bits, and the lower 6 bits of the first half are stored in the selected control register. Is done. Also, one of the four control registers R0 to R3 of the control register group 20B of the serial interface 100B is selected by the upper 8 bits of the latter 8 bits, and the lower 6 bits of data of the first half are selected in the selected control register. Is stored. The load (not shown) is controlled by the selection control register of the control register group 20B of the serial interface 200B, and the load (not shown) is controlled by the selection control register of the control register group 20B of the serial interface 100B. FIG. 10 shows an operation timing chart.

第１の従来例では、シリアルインターフェースを並列に接続するので、必要なデータのみを送ってホスト（図示せず）側から負荷を制御することができる利点があるものの、個々のシリアルインターフェースに固有の固定アドレスを付与する必要があるため、フラッシュＲＯＭの組み込み等の特別のプロセスが必要になり、あるいはヒューズ切断等の特殊な工程が必要になるという問題がある。 In the first conventional example, since serial interfaces are connected in parallel, there is an advantage that only the necessary data can be sent and the load can be controlled from the host (not shown) side, but it is unique to each serial interface. Since it is necessary to give a fixed address, there is a problem that a special process such as incorporation of a flash ROM is required or a special process such as fuse cutting is required.

第２の従来例では、個々のシリアルインターフェースに固有の固定アドレスを付与する必要がない利点があるので、前記した特殊プロセスや特殊工程を必要としないものの、シリアルインターフェースが直列接続となっているので、毎回その全てのシフトレジスタにデータを格納する必要があるため、その接続段数が増えるほど、ホスト側から送るデータ長が長くなる問題がある。 In the second conventional example, there is an advantage that it is not necessary to assign a unique fixed address to each serial interface. Therefore, although the special process and special process described above are not required, the serial interface is connected in series. Since it is necessary to store data in all the shift registers every time, there is a problem that the data length sent from the host side becomes longer as the number of connection stages increases.

本発明の目的は、前記した特殊プロセスや特殊工程を必要とせず、かつホスト側から送りデータ長は、最初は長くなるものの、通常動作時では１つのシリアルインターフェースのシフトレジスタ分でけで済むようにしたインターフェースシステムを提供することである。 The object of the present invention does not require the above-mentioned special process or special process, and the length of data sent from the host side is long at the beginning, but only one serial interface shift register is required during normal operation. It is to provide an interface system.

上記目的を達成するために、請求項１にかかる発明のインターフェースシステムは、入力するデータを格納するシフトレジスタと、負荷を制御する複数の制御レジスタからなる制御レジスタ群と、を備えるシリアルインターフェースであって、該制御レジスタ群内の特定の制御レジスタは、前記シフトレジスタに格納されたデータの内の一部をアドレスとして選択されて、前記シフトレジスタに格納されたデータの内の別の一部を制御データとして書き込まれるようにしたシリアルインターフェース、を複数個使用して構成したインターフェースシステムにおいて、前記各シリアルインターフェースは、ＩＤコードが書き換え可能で且つ初期状態で該ＩＤコードが初期値に設定されたＩＤレジスタを備え、初回のデータ入力では、前記各シフトレジスタを該データ入力に対して直列接続し、前記各シフトレジスタに前記初期値のＩＤコード、前記ＩＤレジスタのアドレス、および任意の互いに異なるＩＤコードを１組として、前記シフトレジスタの個数の組数だけ順次送って、前記各シリアルインターフェースの前記ＩＤレジスタにそれぞれ異なるＩＤコードを書き込み、次回以降のデータ入力では、前記各シフトレジスタを該データ入力に対して並列接続し、前記各シフトレジスタに共通に、特定のＩＤコード、制御レジスタ群内の特定の制御レジスタのアドレス、および制御データを送って、ＩＤコードが合致したＩＤレジスタをもつ特定のシリアルインターフェースの制御レジスタ群内の特定の制御レジスタに前記制御データを書き込むことを特徴とする。
請求項２にかかる発明は、請求項１に記載のインターフェースシステムにおいて、前記各シリアルインターフェースは、入力するＩＤコードと前記ＩＤレジスタに格納されているＩＤコードを比較して両者が一致すると前記ＩＤレジスタと前記制御レジスタ群を動作可能にするＩＤチェッカを備えることを特徴とする。
請求項３にかかる発明は、請求項１又は２に記載のインターフェースシステムにおいて、前記各シリアルインターフェースは、前記ＩＤレジスタに格納されたＩＤコードが前記初期値と一致するとき前記各シリアルインターフェースのシフトレジスタをデータ入力に対して直列接続し、一致しないとき並列接続するセレクタを備えることを特徴とする。 To achieve the above object, an interface system according to a first aspect of the present invention is a serial interface including a shift register for storing input data and a control register group including a plurality of control registers for controlling a load. A specific control register in the control register group is selected by using a part of the data stored in the shift register as an address, and another part of the data stored in the shift register is selected. In an interface system configured by using a plurality of serial interfaces written as control data, each serial interface has an ID code that can be rewritten and the ID code is set to an initial value in an initial state. Register for the first data input, A register is connected in series to the data input, and the number of shift registers is the number of the shift registers, where each shift register has the ID code of the initial value, the address of the ID register, and any different ID code as one set. Are sent sequentially, and different ID codes are written in the ID registers of the serial interfaces. In the subsequent data input, the shift registers are connected in parallel to the data inputs, and are shared by the shift registers. Send the specific ID code, the address of the specific control register in the control register group, and the control data to the specific control register in the control register group of the specific serial interface having the ID register matched with the ID code. It is characterized by writing control data.
According to a second aspect of the present invention, in the interface system according to the first aspect, each of the serial interfaces compares the ID code inputted and the ID code stored in the ID register. And an ID checker that enables the control register group to operate.
The invention according to claim 3 is the interface system according to claim 1 or 2, wherein each serial interface has a shift register of each serial interface when the ID code stored in the ID register matches the initial value. Are connected in series to the data input, and when they do not match, a selector that is connected in parallel is provided.

本発明によれば、前記した特殊プロセスや特殊工程を必要とせず、かつホスト側から送るデータ長は、最初は長くなるものの、通常動作時では１つのシリアルインターフェースのシフトレジスタ分だけで済む利点がある。 According to the present invention, the special process or special process described above is not required, and the data length sent from the host side is initially long, but there is an advantage that only one shift register of the serial interface is required in normal operation. is there.

図１は本発明の１つの実施例のインターフェースシステムの構成を示すブロック図である。１００，２００は同一構成のシリアルインターフェースであり、それぞれ１６ビットのシフトレジスタ１０、制御レジスタ群２０、ＩＤレジスタ３０、ＩＤチェッカ４０、ＩＤ＝０検出回路５０、セレクタ６０を具備する。 FIG. 1 is a block diagram showing the configuration of an interface system according to one embodiment of the present invention. Reference numerals 100 and 200 denote serial interfaces having the same configuration, each including a 16-bit shift register 10, a control register group 20, an ID register 30, an ID checker 40, an ID = 0 detection circuit 50, and a selector 60.

制御レジスタ群２０は、図２に示すように、アドレスが４ビットで付与された合計１５個の８ビットの制御レジスタＲ１〜Ｒ１５からなり、個々のレジスタが図示しない負荷を制御する。ＩＤレジスタ３０は、図２に示すように、４ビットの「００００」でアドレスが付与された８ビットのレジスタＲ０からなり、その下位４ビットにＩＤコードが書き込まれる。このＩＤコードは、初期化状態では「００００」になっている。ＩＤチェッカ４０は、ＩＤレジスタ３０の下位４ビットのＩＤコードとシフトレジスタ１０の上位４ビットとを比較し、一致したとき信号Ｓ１を有効にする。ＩＤ＝０検出回路５０は、ＩＤレジスタ３０の下位４ビットに書き込まれたＩＤコードが「００００」か否かを検出する回路であり、「００００」を検出したとき信号Ｓ２を無効にする。セレクタ６０は、信号Ｓ２が無効になれば入力端子ａを選択し、有効になればｂを選択する。 As shown in FIG. 2, the control register group 20 is composed of a total of 15 8-bit control registers R1 to R15 each having an address given by 4 bits, and each register controls a load (not shown). As shown in FIG. 2, the ID register 30 is composed of an 8-bit register R0 to which an address is assigned by 4-bit “0000”, and an ID code is written in the lower 4 bits thereof. This ID code is “0000” in the initialized state. The ID checker 40 compares the lower 4 bits of the ID code of the ID register 30 with the upper 4 bits of the shift register 10 and makes the signal S1 valid when they match. The ID = 0 detection circuit 50 is a circuit that detects whether or not the ID code written in the lower 4 bits of the ID register 30 is “0000”, and invalidates the signal S2 when “0000” is detected. The selector 60 selects the input terminal a when the signal S2 becomes invalid, and selects b when the signal S2 becomes valid.

図３は初期状態での動作のタイミングチャートである。初期状態では上記のように各シリアルインターフェース１００，２００のＩＤレジスタ３０のＩＤコードは「００００」となっているので、ＩＤ＝０検出回路５０の出力信号Ｓ２は無効となり、セレクタ６０は端子ａを選択しシフトレジスタ１０の出力を入力する。よって、シリアルインターフェース１００，２００の各シフトレジスタ１０は直列接続されている。 FIG. 3 is a timing chart of the operation in the initial state. In the initial state, since the ID code of the ID register 30 of each serial interface 100, 200 is “0000” as described above, the output signal S2 of the ID = 0 detection circuit 50 becomes invalid, and the selector 60 sets the terminal a to Select and input the output of the shift register 10. Therefore, the shift registers 10 of the serial interfaces 100 and 200 are connected in series.

ここで、端子ＣＳが３２クロック分だけ有効になり、クロックＳＣＫと共に３２ビットのシリアル入力データＤＩが入力すると、その前半の１６ビットのデータ「００００００００００００００１０」がシリアルインターフェース２００のシフトレジスタ１０に格納され、後半の１６ビットのデータ「０００００００００００００００１」がシリアルインターフェース１００のシフトレジスタ１０に格納される。前半および後半の１６ビットのデータは、その上位４ビットがＩＤコード、中位４ビットが制御レジスタ群２０の１５個の制御レジスタＲ１〜Ｒ１５とＩＤレジスタ３０のアドレスを示し、下位８ビットがそれらレジスタに書き込むデータを示す。 Here, when the terminal CS becomes valid for 32 clocks and the 32-bit serial input data DI is input together with the clock SCK, the first half 16-bit data “0000000000000010” is stored in the shift register 10 of the serial interface 200, The latter half 16-bit data “0000000000000001” is stored in the shift register 10 of the serial interface 100. The first half and the second half of the 16-bit data are the upper 4 bits indicating the ID code, the middle 4 bits indicating the addresses of the 15 control registers R1 to R15 of the control register group 20 and the ID register 30, and the lower 8 bits. Indicates the data to be written to the register.

そして、シリアルインターフェース１００では、シフトレジスタ１０に格納された１６ビットのデータの内の上位４ビットのＩＤコード「００００」が、ＩＤレジスタ３０に格納されている８ビットのデータの内の下位４ビットのＩＤコード「００００」と、ＩＤチェッカ４０によって比較される。このときの比較は合致するので信号Ｓ１が有効となり、制御レジスタ群２０とＩＤレジスタ３０が書込み可能となるが、中位４ビットのデータ「００００」によってＩＤレジスタ３０が選択される。よって、このＩＤレジスタ３０は、シフトレジスタ１０の下位８ビットのデータ「０００００００１」に書きかえられる。 In the serial interface 100, the upper 4 bits of the ID code “0000” in the 16 bits of data stored in the shift register 10 is converted into the lower 4 bits of the 8 bits of data stored in the ID register 30. The ID checker 40 compares the ID code “0000”. Since the comparison at this time matches, the signal S1 becomes valid and the control register group 20 and the ID register 30 can be written, but the ID register 30 is selected by the middle-order 4-bit data “0000”. Therefore, the ID register 30 is rewritten to the lower 8-bit data “00000001” of the shift register 10.

また、シリアルインターフェース２００では、シフトレジスタ１０に格納された１６ビットのデータの内の上位４ビットのＩＤコード「００００」が、ＩＤレジスタ３０に格納されている８ビットのデータの内の下位４ビットのＩＤコード「００００」と、ＩＤチェッカ４０によって比較される。このときの比較は合致するので信号Ｓ１が有効となり、制御レジスタ群２０とＩＤレジスタ３０が書込み可能となるが、中位４ビットのデータ「００００」によってＩＤレジスタ３０が選択される。よって、このＩＤレジスタ３０は、シフトレジスタ１０の下位８ビットのデータ「００００００１０」に書きかえられる。 In the serial interface 200, the upper 4 bits of the ID code “0000” in the 16 bits of data stored in the shift register 10 is converted into the lower 4 bits of the 8 bits of data stored in the ID register 30. The ID checker 40 compares the ID code “0000”. Since the comparison at this time matches, the signal S1 becomes valid and the control register group 20 and the ID register 30 can be written, but the ID register 30 is selected by the middle-order 4-bit data “0000”. Therefore, the ID register 30 is rewritten to the lower 8-bit data “00000010” of the shift register 10.

以上により、シリアルインターフェース１００のＩＤレジスタ３０の下位４ビットのＩＤコードは「０００１」に、シリアルインターフェース２００のＩＤレジスタ３０の下位４ビットのＩＤコードは「００１０」に更新される。これにより、シリアルインターフェース１００、２００のＩＤ＝０検知回路５０は「００００」が非検知となり、信号Ｓ２を有効とする。このため、各セレクタ６０は端子ｂを選択するので、シリアルインターフェース１００，２００のシフトレジスタ１０は入力データＤＩに対して並列接続となる。 As described above, the ID code of the lower 4 bits of the ID register 30 of the serial interface 100 is updated to “0001”, and the ID code of the lower 4 bits of the ID register 30 of the serial interface 200 is updated to “0010”. Accordingly, “0000” is not detected in the ID = 0 detection circuit 50 of the serial interfaces 100 and 200, and the signal S2 is validated. Therefore, since each selector 60 selects the terminal b, the shift registers 10 of the serial interfaces 100 and 200 are connected in parallel to the input data DI.

図４はこのようにして、各シフトレジスタ１０が並列接続された後に入力データＤＩが入力する場合のタイミングチャートである。これ以降は、信号ＣＳが１６クロック毎に有効となり、入力する入力データＤＩは１６ビット単位となる。まず、その入力データＤＩが「０００１０００１０１１１１１１１０」のときは、それがシリアルインターフェース１００，２００のシフトレジスタ１０にそれぞれ取り込まれるが、その上位４ビットのＩＤコードが「０００１」であるので、これがシリアルインターフェース１００，２００のＩＤチェッカ４０によりそのＩＤレジスタ３０の下位４ビットと比較される。 FIG. 4 is a timing chart when the input data DI is input after the shift registers 10 are connected in parallel as described above. Thereafter, the signal CS becomes valid every 16 clocks, and the input data DI to be input is in units of 16 bits. First, when the input data DI is “00010001011111110”, it is taken into the shift registers 10 of the serial interfaces 100 and 200, respectively, but since the upper 4 bits of the ID code is “0001”, this is the serial interface 100. , 200 is compared with the lower 4 bits of the ID register 30.

この結果、このＩＤコードは、シリアルインターフェース１００のＩＤレジスタ３０の下位４ビットと一致するので、そのシリアルインターフェース１００のＩＤチェッカ４０の出力信号Ｓ１が有効となる。しかし、シリアルインターフェース２００のＩＤレジスタ３０の下位４ビットと一致しないので、シリアルインターフェース２００のＩＤチェッカ４０の出力信号Ｓ１は無効となる。よって、シリアルインターフェース１００の制御レジスタ群２０とＩＤレジスタ３０は書込み可能となるが、シリアルインターフェース２００のそれは書込み不可となる。 As a result, since this ID code matches the lower 4 bits of the ID register 30 of the serial interface 100, the output signal S1 of the ID checker 40 of the serial interface 100 becomes valid. However, since it does not match the lower 4 bits of the ID register 30 of the serial interface 200, the output signal S1 of the ID checker 40 of the serial interface 200 becomes invalid. Therefore, the control register group 20 and the ID register 30 of the serial interface 100 can be written, but that of the serial interface 200 cannot be written.

このとき、入力データＤＩの中位４ビットは「０００１」であるので、シリアルインターフェース１００の制御レジスタ群２０の制御レジスタＲ１が選択されて、この制御レジスタＲ１に入力データＤＩの下位８ビットの「０１１１１１１０」が格納され、この制御レジスタＲ１の負荷が当該下位８ビットの内容に応じて制御される。 At this time, since the middle 4 bits of the input data DI are “0001”, the control register R1 of the control register group 20 of the serial interface 100 is selected, and the lower 8 bits of the lower 8 bits of the input data DI are stored in this control register R1. "01111110" is stored, and the load of the control register R1 is controlled according to the contents of the lower 8 bits.

次に、入力データＤＩが「００１００１０１００００１１１１」のときは、それがシリアルインターフェース１００，２００のシフトレジスタ１０にそれぞれ取り込まれるが、その上位４ビットのＩＤコードが「００１０」である。このＩＤコードは、シリアルインターフェース２００のＩＤレジスタ３０の下位４ビットと一致するので、シリアルインターフェース２００が選択される。 Next, when the input data DI is “0010010100001111”, it is taken into the shift register 10 of each of the serial interfaces 100 and 200, but the ID code of the upper 4 bits is “0010”. Since this ID code matches the lower 4 bits of the ID register 30 of the serial interface 200, the serial interface 200 is selected.

このとき、入力データＤＩの中位４ビットは「００１０」であるので、シリアルインターフェース２００の制御レジスタ群２０の制御レジスタＲ２が選択されて、この制御レジスタＲ２に入力データＤＩの下位８ビットの「００００１１１１」が格納され、この制御レジスタＲ２の負荷が当該下位８ビットの内容に応じて制御される。 At this time, since the middle 4 bits of the input data DI are “0010”, the control register R2 of the control register group 20 of the serial interface 200 is selected, and “8” of the lower 8 bits of the input data DI are stored in this control register R2. "00001111" is stored, and the load of the control register R2 is controlled according to the contents of the lower 8 bits.

以上では各シリアルインターフェース１００，２００の制御レジスタ群２０の制御レジスタＲ１〜Ｒ１５に所望のデータを格納する場合について説明したが、前記のようにして書き換えたＩＤレジスタ３０の内容を再度書き換えることもできる。このときは、入力データＤＩの上位４ビットのＩＤコードを当該書き換えようとするシリアルインターフェース１００又は２００のＩＤコードにセットし、中位４ビットのアドレスをＩＤレジスタ３０の制御レジスタＲ０アドレスである「００００」にセットし、下位８ビットの下位４ビットに新しいＩＤコードをセットして、その入力データＤＩをホストから送り込めばよい。 Although the case where desired data is stored in the control registers R1 to R15 of the control register group 20 of each serial interface 100 and 200 has been described above, the contents of the ID register 30 rewritten as described above can be rewritten again. . At this time, the ID code of the upper 4 bits of the input data DI is set to the ID code of the serial interface 100 or 200 to be rewritten, and the address of the middle 4 bits is the control register R0 address of the ID register 30. 0000 ”, a new ID code is set in the lower 4 bits of the lower 8 bits, and the input data DI is sent from the host.

以上のように、本実施例のインターフェースシステムでは、ＩＤレジスタ３０を使用し、その内容を書き換え可能にしているので、第１の従来例で説明したような特殊なプロセスや特殊な工程は必要ない。また、初期化されたＩＤレジスタ３０にＩＤコードを書き込む際には各シリアルインターフェースのシフトレジスタを直列接続して全シフトレジスタにデータを格納する必要があるが、一旦ＩＤコードを割り振った後の通常動作時は、各シフトレジスタは入力データＤＩに対して並列接続されるので、通常動作における制御データが長くなることはない。 As described above, in the interface system according to the present embodiment, the ID register 30 is used and the contents thereof can be rewritten. Therefore, a special process or a special process as described in the first conventional example is not necessary. . In addition, when writing the ID code to the initialized ID register 30, it is necessary to connect the shift registers of each serial interface in series and store the data in all the shift registers. During operation, the shift registers are connected in parallel to the input data DI, so that control data in normal operation does not become long.

なお、以上では２個のシリアルインターフェースを使用する場合について説明したが、同様の考え方で３個以上のシリアルインターフェースを使用することもできる。 Although the case where two serial interfaces are used has been described above, three or more serial interfaces can be used in the same way.

本発明の１つの実施例のインターフェースシステムの構成を示すブロック図である。It is a block diagram which shows the structure of the interface system of one Example of this invention. 図１のシリアルインターフェースの制御レジスタ群とＩＤレジスタの説明図である。It is explanatory drawing of the control register group and ID register of the serial interface of FIG. 図１のシリアルインターフェースにＩＤコードを割り振る動作のタイミングチャートである。2 is a timing chart of an operation of assigning an ID code to the serial interface of FIG. 図１のシリアルインターフェースにＩＤコードを割り振った後の通常動作のタイミングチャートである。2 is a timing chart of normal operation after assigning an ID code to the serial interface of FIG. 1. 第１の従来例のインターフェースシステムの構成を示すブロック図である。It is a block diagram which shows the structure of the interface system of a 1st prior art example. 図５のシリアルインターフェースの制御レジスタ群の説明図である。It is explanatory drawing of the control register group of the serial interface of FIG. 図５のインターフェースシステムの動作のタイミングチャートである。It is a timing chart of operation | movement of the interface system of FIG. 第２の従来例のインターフェースシステムの構成を示すブロック図である。It is a block diagram which shows the structure of the interface system of a 2nd prior art example. 図８のシリアルインターフェースの制御レジスタ群の説明図である。It is explanatory drawing of the control register group of the serial interface of FIG. 図８のインターフェースシステムの動作のタイミングチャートである。It is a timing chart of operation | movement of the interface system of FIG.

Explanation of symbols

１００，１００Ａ，１００Ｂ：シリアルインターフェース
２００，２００Ａ，２００Ｂ：シリアルインターフェース
１０，１０Ａ，１０Ｂ：シフトレジスタ
２０，２０Ａ，２０Ｂ：制御レジスタ群
３０：ＩＤレジスタ
４０：ＩＤチェッカ
５０：ＩＤ＝０検出回路
６０：セレクタ
７０：ＩＤチェッカ 100, 100A, 100B: Serial interface 200, 200A, 200B: Serial interface 10, 10A, 10B: Shift register 20, 20A, 20B: Control register group 30: ID register 40: ID checker 50: ID = 0 detection circuit 60: Selector 70: ID checker

Claims

A serial interface including a shift register for storing input data and a control register group including a plurality of control registers for controlling a load, and a specific control register in the control register group is stored in the shift register A plurality of serial interfaces, each of which is selected as an address and another part of the data stored in the shift register is written as control data. In the interface system,
Each serial interface includes an ID register in which the ID code can be rewritten and the ID code is set to an initial value in an initial state.
In the first data input, the shift registers are connected in series to the data input, and the ID code of the initial value, the address of the ID register, and any different ID code are set as a set in each shift register. , Sequentially sending as many pairs as the number of the shift registers, and writing different ID codes to the ID registers of the serial interfaces,
In the subsequent data input, each shift register is connected in parallel to the data input, and in common with each shift register, a specific ID code, an address of a specific control register in the control register group, and control data And writing the control data to a specific control register in a control register group of a specific serial interface having an ID register that matches the ID code.

The interface system according to claim 1,
Each of the serial interfaces includes an ID checker that enables the ID register and the control register group to operate when the input ID code and the ID code stored in the ID register are compared to match each other. Interface system.

The interface system according to claim 1 or 2,
Each serial interface includes a selector that serially connects the shift register of each serial interface to the data input when the ID code stored in the ID register matches the initial value, and connects in parallel when the ID code does not match. An interface system characterized by