JP4714373B2 - 半導体記憶装置の読み出し回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置の読み出し回路に関し、更に詳しく言えば、メモリセルより供給される電流を検知することでメモリセルに書き込まれたデータを読み出すＲＯＭの読み出し回路における低消費電力化技術に関する。
【０００２】
【従来の技術】
従来の半導体記憶装置の読み出し回路の構成について図面を参照しながら説明する。
【０００３】
図３は、複数個のメモリセルが並列に配列されて成るＲＯＭ（リード・オンリー・メモリ）において、当該メモリセルより供給される電流を検知することで、各メモリセルに記憶されたデータを読み出す方式の半導体記憶装置の回路構成である。
【０００４】
即ち、複数個のメモリセル（本実施形態では、４個のＮチャネル型ＭＯＳトランジスタから成るメモリセルＭ１１，Ｍ１２，Ｍ１３，Ｍ１４を例示してある。）の各ドレイン電極がそれぞれスイッチＳＷ１１，ＳＷ１２，ＳＷ１３，ＳＷ１４を介してビット線ＢＬ１に接続可能に形成されている。尚、図３では、ビット線ＢＬ１のみを便宜的に図示しているが、他のビット線（図示省略）も同様に複数個のメモリセルが配置されている。
【０００５】
また、ソース電極側は、常に電源電圧ＶDDが印加されている。そして、前記各メモリセルＭ１１，Ｍ１２，Ｍ１３，Ｍ１４の各ゲート電極は、それぞれワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４に接続されている。
【０００６】
更に、前記ビット線ＢＬ１・・等は、それぞれ選択トランジスタＭ１５，Ｍ１６，Ｍ１７等の各ソース電極に接続され、当該選択トランジスタＭ１５，Ｍ１６，Ｍ１７等の各ドレイン電極を介してデータ読み出し線１に接続されている。
【０００７】
２は、データ入力線（ＩＮ）を介して前記データ読み出し線１に接続される読み出し回路で、当該読み出し回路２は、ソース電極が電源電圧ＶDDに接続されたＰチャネル型ＭＯＳトランジスタＭ２，Ｎチャネル型ＭＯＳトランジスタＭ１，ソース電極が接地電圧ＶSSに接続されたＮチャネル型ＭＯＳトランジスタＭ３が直列接続され、前記Ｎチャネル型ＭＯＳトランジスタＭ１のゲート電極には、基準電圧（ＶREF）を供給するためＰチャネル型ＭＯＳトランジスタＭ４，Ｎチャネル型ＭＯＳトランジスタＭ５が直列接続された、その交点が接続されている。
【０００８】
そして、前記Ｐチャネル型ＭＯＳトランジスタＭ２とＮチャネル型ＭＯＳトランジスタＭ１との交点から各メモリセルからの読み出し結果がデータ出力線３を介して出力（ＯＵＴ）される。
【０００９】
以下、上記読み出し回路２による読み出し動作を説明する。
【００１０】
先ず、選択されたメモリセルがビット線ＢＬ１と接続されている場合（選択されたメモリセルがＭ１２，Ｍ１３，Ｍ１４の場合）、例えばメモリセルＭ１２より読み出し回路２の前記トランジスタＭ３に電流が供給され、データ入力線（ＩＮ）の電位は上昇し、前記トランジスタＭ１のゲート−ソース間電圧Ｖｇｓが小さくなることにより、当該トランジスタＭ１はオフする。よって、データ出力線３を介して、「１」が出力（ＯＵＴ）される。
【００１１】
また、選択されたメモリセルＭ１１がビット線ＢＬ１と接続されていない場合（選択されたメモリセルがＭ１１の場合）、例えばメモリセルＭ１１より読み出し回路２の前記トランジスタＭ３に電流が供給されない。よって、データ入力線（ＩＮ）の電位は変化せず、データ出力線３を介して、「０」が出力（ＯＵＴ）される。
【００１２】
このようなメモリセルより供給される電流を検知する読み出し方式の利点は、高速化が図れ、読み出しスピードがビット線の容量に大きく依存しないため、大容量化が可能になるということである。
【００１３】
【発明が解決しようとする課題】
しかしながら、前記読み出し回路２は、プリチャージ期間にも一定の電圧レベルになり、定常的に電流が流れるため、低消費電力化の妨げとなっていた。
【００１４】
即ち、上記回路構成において、プリチャージ期間中、前記Ｐチャネル型ＭＯＳトランジスタＭ２，Ｐチャネル型ＭＯＳトランジスタＭ４のゲート電極には、当該Ｐチャネル型ＭＯＳトランジスタＭ２，Ｍ４がオンするように接地電圧Ｖｓｓが印加されており、また、Ｎチャネル型ＭＯＳトランジスタＭ３のゲート電極には電源電圧ＶDDが定常的に印加されており、常にオンしているため、読み出し回路２には定常的に電流が流れる。
【００１５】
【課題を解決するための手段】
そこで、前記課題に鑑み本発明の半導体記憶装置の読み出し回路は、複数のメモリセルの各ドレイン電極がそれぞれスイッチを介してビット線に接続可能に形成されており、各ソース電極側は、常に電源電圧が印加されており、前記各メモリセルの各ゲート電極は、それぞれ対応するワード線に接続されており、データ読み出し線を介して前記メモリセルから供給される電流を検知することで前記メモリセルに書き込まれたデータを読み出す半導体記憶装置の読み出し回路において、基準電圧がゲート入力される第１のトランジスタと、前記第１のトランジスタと直列接続され、そのソース電極が電源電圧に接続された第２のトランジスタと、前記第１のトランジスタに直列接続され、そのソース電極が接地電圧に接続され、そのゲート電極に前記電源電圧が定常的に印加された第３のトランジスタと、前記第１のトランジスタと前記第２のトランジスタとの交点に接続されたデータ出力線と、
前記第１のトランジスタと前記第３のトランジスタとの交点に接続されたデータ読み出し線と、そのソース電極が電源電圧に接続され、そのドレイン電極が前記第１のトランジスタのゲート電極に接続された第４のトランジスタと、そのソース電極が接地電圧に接続され、そのドレイン電極とゲート電極が前記第１のトランジスタのゲート電極に接続された第５のトランジスタと、を備え、プリチャージ期間中に、前記第２のトランジスタのゲート電極に当該トランジスタがオフする信号を印加すると共に、前記第４のトランジスタのゲート電極に当該トランジスタがオフする信号を印加することを特徴とする。
【００１７】
更に、プリチャージ期間中に、前記第５のトランジスタのゲート電極に当該トランジスタがオフする信号を印加する第６のトランジスタを接続したことを特徴とする。
【００１８】
また、そのソース電極が接地電圧に接続され、そのドレイン電極が前記データ出力線に接続された第７のトランジスタを有し、プリチャージ期間中に、当該第７のトランジスタがオンする信号を印加することを特徴とする。
【００１９】
更に、そのソース電極が接地電圧に接続され、そのドレイン電極が前記データ読み出し線に接続された第８のトランジスタを有し、プリチャージ期間中に、当該第８のトランジスタがオンする信号を印加することを特徴とする。
【００２０】
【発明の実施の形態】
以下、本発明の半導体記憶装置の一実施形態について図面を参照しながら説明する。尚、従来（図３に示す）構成と同等の構成については重複した説明を避けるために同符号を付して説明を簡略化する。
【００２１】
図１は、複数個のメモリセルが並列に配列されて成るＲＯＭ（リード・オンリー・メモリ）において、当該メモリセルより供給される電流を検知することで、各メモリセルに記憶されたデータを読み出す方式の半導体記憶装置の回路構成である。
【００２２】
ここで、本発明の特徴を為す回路構成は、図１に示すようにビット線ＢＬ１・・・等に複数個のメモリセルが並列配置されて成るＲＯＭ構造において、プリチャージ期間において読み出し回路２をオフさせる機構を追加したことである。
【００２３】
即ち、複数個のメモリセル（本実施形態では、４個のＮチャネル型ＭＯＳトランジスタから成るメモリセルＭ１１，Ｍ１２，Ｍ１３，Ｍ１４を例示してある。）の各ドレイン電極がそれぞれスイッチＳＷ１１，ＳＷ１２，ＳＷ１３，ＳＷ１４を介してビット線ＢＬ１に接続可能に形成されている。尚、図１では、ビット線ＢＬ１のみを便宜的に図示しているが、他のビット線（図示省略）も同様に複数個のメモリセルが配置されている。
【００２４】
そして、スイッチＳＷ１１，ＳＷ１２，ＳＷ１３，ＳＷ１４を介して各メモリセルＭ１１，Ｍ１２，Ｍ１３，Ｍ１４に書き込まれるデータ内容が決定される。即ち、「１」データを書き込みたいメモリセルはスイッチをつなぎ、「０」データを書き込みたいメモリセルはスイッチをつながないようにすることで、各メモリセルへのデータ書き込みが完了する。尚、本工程は、生産段階におけるメタルマスクによるマスク切り替えにて、任意に設定される。即ち、例えば第２層の金属配線と第３層の金属配線とを接続することで可能になる。
【００２５】
また、前記メモリセルＭ１１，Ｍ１２，Ｍ１３，Ｍ１４の各ゲート電極は、それぞれワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４に接続されている。
【００２６】
更に、前記ビット線ＢＬ１・・等は、それぞれ選択トランジスタＭ１５，Ｍ１６，Ｍ１７等の各ソース電極に接続され、当該選択トランジスタＭ１５，Ｍ１６，Ｍ１７・・・等の各ドレイン電極を介してデータ読み出し線１に接続されている。尚、図示した説明は省略するが、前記選択トランジスタＭ１５，Ｍ１６，Ｍ１７・・・の各ゲート電極には、回路内部で作られた信号が入力され、当該信号を受けて、読み出し動作を行いたいビット線が選択される。また、前記データ読み出し線１には読み出し動作を行う前に、当該データ読み出し線１の電位を所定電位（本実施形態では、ロウ“Ｌ”レベル）にするためのプリディスチャージトランジスタＭ８が接続されている。
【００２７】
２は、前記データ読み出し線１に接続される電流センス型の読み出し回路で、当該読み出し回路２は、ソース電極が電源電圧ＶDDに接続されたＰチャネル型ＭＯＳトランジスタＭ２，Ｎチャネル型ＭＯＳトランジスタＭ１，ソース電極が接地電圧ＶSSに接続されたＮチャネル型ＭＯＳトランジスタＭ３が直列接続され、前記Ｎチャネル型ＭＯＳトランジスタＭ１のゲート電極には、基準電圧（ＶREF）を供給するためにＰチャネル型ＭＯＳトランジスタＭ４，Ｎチャネル型ＭＯＳトランジスタＭ５が直列接続された、その交点が接続されている。
【００２８】
また、前記Ｐチャネル型ＭＯＳトランジスタＭ２，Ｐチャネル型ＭＯＳトランジスタＭ４のゲート電極には回路内部で作られたクロック（ＣＬＫ）信号がインバータ４を介して反転された／ＣＬＫ信号が供給され、前記Ｎチャネル型ＭＯＳトランジスタＭ５のゲート電極には前記／ＣＬＫ信号がゲート電極に入力されるＮチャネル型ＭＯＳトランジスタＭ６のドレイン電極が接続されている。更に、前記／ＣＬＫ信号がゲート電極に入力されるＮチャネル型ＭＯＳトランジスタＭ７のドレイン電極がデータ出力線３に接続されている。更にまた、前記プリディスチャージトランジスタＭ８のゲート電極にも前記／ＣＬＫ信号が入力されるように構成されている。
【００２９】
そして、前記Ｐチャネル型ＭＯＳトランジスタＭ２とＮチャネル型ＭＯＳトランジスタＭ１との交点から各メモリセルからの読み出し結果が、前記データ出力線３を介して出力（ＯＵＴ）される。
【００３０】
以上のように構成される半導体記憶装置では、図２に示すようにプリチャージ期間（／ＣＬＫ信号がハイ“Ｈ”レベルであるため）に前記Ｐチャネル型ＭＯＳトランジスタＭ２，Ｍ４が共にオフし、前記Ｎチャネル型ＭＯＳトランジスタＭ６，Ｍ７が共にオンすることで、読み出し回路２をオフさせることができる。また、このとき、“Ｈ”レベルの／ＣＬＫ信号がゲート入力される前記プリディスチャージトランジスタＭ８がオンしてプリチャージ電圧が接地電圧ＶSSとなるように構成されていることで、電流は流れない。
【００３１】
従って、本発明の半導体記憶装置は、プリチャージ期間中に電流を流さない回路構成を実現したことで、従来の回路構成に比して低消費電力化が図れる。
【００３２】
最後に、読み出し時には、図２に示すように“Ｌ”レベルの／ＣＬＫ信号に基づき、前記Ｐチャネル型ＭＯＳトランジスタＭ２，Ｍ４が共にオンし、前記Ｎチャネル型ＭＯＳトランジスタＭ６，Ｍ７が共にオフすることで、読み出し回路２による通常の読み出し動作が行われる。即ち、例えばアドレスデータ（ＡＤＤＲ）で指定されたＡ０番地のデータ（Ａ０ｄａｔａ）がデータ出力線３より出力される。以下、同様である。
【００３３】
尚、本実施形態では、複数個のＮチャネル型ＭＯＳトランジスタを並列配置することでＲＯＭを構成しているが、複数個のＰチャネル型ＭＯＳトランジスタを並列配置するものであっても良く、この場合には、ビット線にソース電極を介して複数個のメモリセルが並列接続され、当該複数個のメモリセルの各ドレイン電極に電源電圧ＶDDを印加して各メモリセルより供給される電流を検知することでメモリセルに書き込まれたデータを読み出す読み出し回路を備えることになる。
【００３４】
【発明の効果】
本発明によれば、プリチャージ期間において電流を流さない回路構成を実現したことで、従来の回路構成に比して低消費電力化が可能になる。
【図面の簡単な説明】
【図１】本発明の一実施形態の半導体記憶装置を説明するための回路図である。
【図２】本発明のデータ読み出し動作を説明するためのタイミング図である。
【図３】従来の半導体記憶装置を説明するための回路図である。
【符号の説明】
Ｍ１ Ｎチャネル型ＭＯＳトランジスタ（第１のトランジスタ）
Ｍ２ Ｐチャネル型ＭＯＳトランジスタ（第２のトランジスタ）
Ｍ３ Ｎチャネル型ＭＯＳトランジスタ（第３のトランジスタ）
Ｍ４ Ｐチャネル型ＭＯＳトランジスタ（第４のトランジスタ）
Ｍ５ Ｎチャネル型ＭＯＳトランジスタ（第５のトランジスタ）
Ｍ６ Ｎチャネル型ＭＯＳトランジスタ（第６のトランジスタ）
Ｍ７ Ｎチャネル型ＭＯＳトランジスタ（第７のトランジスタ）
Ｍ８ プリディスチャージトランジスタ（第８のトランジスタ）
Ｍ１１ メモリセル
Ｍ１２ メモリセル
Ｍ１３ メモリセル
Ｍ１４ メモリセル
ＢＬ１ ビット線
１ データ読み出し線
２ 読み出し回路
３ データ出力線
【発明の属する技術分野】
本発明は、半導体記憶装置の読み出し回路に関し、更に詳しく言えば、メモリセルより供給される電流を検知することでメモリセルに書き込まれたデータを読み出すＲＯＭの読み出し回路における低消費電力化技術に関する。
【０００２】
【従来の技術】
従来の半導体記憶装置の読み出し回路の構成について図面を参照しながら説明する。
【０００３】
図３は、複数個のメモリセルが並列に配列されて成るＲＯＭ（リード・オンリー・メモリ）において、当該メモリセルより供給される電流を検知することで、各メモリセルに記憶されたデータを読み出す方式の半導体記憶装置の回路構成である。
【０００４】
即ち、複数個のメモリセル（本実施形態では、４個のＮチャネル型ＭＯＳトランジスタから成るメモリセルＭ１１，Ｍ１２，Ｍ１３，Ｍ１４を例示してある。）の各ドレイン電極がそれぞれスイッチＳＷ１１，ＳＷ１２，ＳＷ１３，ＳＷ１４を介してビット線ＢＬ１に接続可能に形成されている。尚、図３では、ビット線ＢＬ１のみを便宜的に図示しているが、他のビット線（図示省略）も同様に複数個のメモリセルが配置されている。
【０００５】
また、ソース電極側は、常に電源電圧ＶDDが印加されている。そして、前記各メモリセルＭ１１，Ｍ１２，Ｍ１３，Ｍ１４の各ゲート電極は、それぞれワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４に接続されている。
【０００６】
更に、前記ビット線ＢＬ１・・等は、それぞれ選択トランジスタＭ１５，Ｍ１６，Ｍ１７等の各ソース電極に接続され、当該選択トランジスタＭ１５，Ｍ１６，Ｍ１７等の各ドレイン電極を介してデータ読み出し線１に接続されている。
【０００７】
２は、データ入力線（ＩＮ）を介して前記データ読み出し線１に接続される読み出し回路で、当該読み出し回路２は、ソース電極が電源電圧ＶDDに接続されたＰチャネル型ＭＯＳトランジスタＭ２，Ｎチャネル型ＭＯＳトランジスタＭ１，ソース電極が接地電圧ＶSSに接続されたＮチャネル型ＭＯＳトランジスタＭ３が直列接続され、前記Ｎチャネル型ＭＯＳトランジスタＭ１のゲート電極には、基準電圧（ＶREF）を供給するためＰチャネル型ＭＯＳトランジスタＭ４，Ｎチャネル型ＭＯＳトランジスタＭ５が直列接続された、その交点が接続されている。
【０００８】
そして、前記Ｐチャネル型ＭＯＳトランジスタＭ２とＮチャネル型ＭＯＳトランジスタＭ１との交点から各メモリセルからの読み出し結果がデータ出力線３を介して出力（ＯＵＴ）される。
【０００９】
以下、上記読み出し回路２による読み出し動作を説明する。
【００１０】
先ず、選択されたメモリセルがビット線ＢＬ１と接続されている場合（選択されたメモリセルがＭ１２，Ｍ１３，Ｍ１４の場合）、例えばメモリセルＭ１２より読み出し回路２の前記トランジスタＭ３に電流が供給され、データ入力線（ＩＮ）の電位は上昇し、前記トランジスタＭ１のゲート−ソース間電圧Ｖｇｓが小さくなることにより、当該トランジスタＭ１はオフする。よって、データ出力線３を介して、「１」が出力（ＯＵＴ）される。
【００１１】
また、選択されたメモリセルＭ１１がビット線ＢＬ１と接続されていない場合（選択されたメモリセルがＭ１１の場合）、例えばメモリセルＭ１１より読み出し回路２の前記トランジスタＭ３に電流が供給されない。よって、データ入力線（ＩＮ）の電位は変化せず、データ出力線３を介して、「０」が出力（ＯＵＴ）される。
【００１２】
このようなメモリセルより供給される電流を検知する読み出し方式の利点は、高速化が図れ、読み出しスピードがビット線の容量に大きく依存しないため、大容量化が可能になるということである。
【００１３】
【発明が解決しようとする課題】
しかしながら、前記読み出し回路２は、プリチャージ期間にも一定の電圧レベルになり、定常的に電流が流れるため、低消費電力化の妨げとなっていた。
【００１４】
即ち、上記回路構成において、プリチャージ期間中、前記Ｐチャネル型ＭＯＳトランジスタＭ２，Ｐチャネル型ＭＯＳトランジスタＭ４のゲート電極には、当該Ｐチャネル型ＭＯＳトランジスタＭ２，Ｍ４がオンするように接地電圧Ｖｓｓが印加されており、また、Ｎチャネル型ＭＯＳトランジスタＭ３のゲート電極には電源電圧ＶDDが定常的に印加されており、常にオンしているため、読み出し回路２には定常的に電流が流れる。
【００１５】
【課題を解決するための手段】
そこで、前記課題に鑑み本発明の半導体記憶装置の読み出し回路は、複数のメモリセルの各ドレイン電極がそれぞれスイッチを介してビット線に接続可能に形成されており、各ソース電極側は、常に電源電圧が印加されており、前記各メモリセルの各ゲート電極は、それぞれ対応するワード線に接続されており、データ読み出し線を介して前記メモリセルから供給される電流を検知することで前記メモリセルに書き込まれたデータを読み出す半導体記憶装置の読み出し回路において、基準電圧がゲート入力される第１のトランジスタと、前記第１のトランジスタと直列接続され、そのソース電極が電源電圧に接続された第２のトランジスタと、前記第１のトランジスタに直列接続され、そのソース電極が接地電圧に接続され、そのゲート電極に前記電源電圧が定常的に印加された第３のトランジスタと、前記第１のトランジスタと前記第２のトランジスタとの交点に接続されたデータ出力線と、
前記第１のトランジスタと前記第３のトランジスタとの交点に接続されたデータ読み出し線と、そのソース電極が電源電圧に接続され、そのドレイン電極が前記第１のトランジスタのゲート電極に接続された第４のトランジスタと、そのソース電極が接地電圧に接続され、そのドレイン電極とゲート電極が前記第１のトランジスタのゲート電極に接続された第５のトランジスタと、を備え、プリチャージ期間中に、前記第２のトランジスタのゲート電極に当該トランジスタがオフする信号を印加すると共に、前記第４のトランジスタのゲート電極に当該トランジスタがオフする信号を印加することを特徴とする。
【００１７】
更に、プリチャージ期間中に、前記第５のトランジスタのゲート電極に当該トランジスタがオフする信号を印加する第６のトランジスタを接続したことを特徴とする。
【００１８】
また、そのソース電極が接地電圧に接続され、そのドレイン電極が前記データ出力線に接続された第７のトランジスタを有し、プリチャージ期間中に、当該第７のトランジスタがオンする信号を印加することを特徴とする。
【００１９】
更に、そのソース電極が接地電圧に接続され、そのドレイン電極が前記データ読み出し線に接続された第８のトランジスタを有し、プリチャージ期間中に、当該第８のトランジスタがオンする信号を印加することを特徴とする。
【００２０】
【発明の実施の形態】
以下、本発明の半導体記憶装置の一実施形態について図面を参照しながら説明する。尚、従来（図３に示す）構成と同等の構成については重複した説明を避けるために同符号を付して説明を簡略化する。
【００２１】
図１は、複数個のメモリセルが並列に配列されて成るＲＯＭ（リード・オンリー・メモリ）において、当該メモリセルより供給される電流を検知することで、各メモリセルに記憶されたデータを読み出す方式の半導体記憶装置の回路構成である。
【００２２】
ここで、本発明の特徴を為す回路構成は、図１に示すようにビット線ＢＬ１・・・等に複数個のメモリセルが並列配置されて成るＲＯＭ構造において、プリチャージ期間において読み出し回路２をオフさせる機構を追加したことである。
【００２３】
即ち、複数個のメモリセル（本実施形態では、４個のＮチャネル型ＭＯＳトランジスタから成るメモリセルＭ１１，Ｍ１２，Ｍ１３，Ｍ１４を例示してある。）の各ドレイン電極がそれぞれスイッチＳＷ１１，ＳＷ１２，ＳＷ１３，ＳＷ１４を介してビット線ＢＬ１に接続可能に形成されている。尚、図１では、ビット線ＢＬ１のみを便宜的に図示しているが、他のビット線（図示省略）も同様に複数個のメモリセルが配置されている。
【００２４】
そして、スイッチＳＷ１１，ＳＷ１２，ＳＷ１３，ＳＷ１４を介して各メモリセルＭ１１，Ｍ１２，Ｍ１３，Ｍ１４に書き込まれるデータ内容が決定される。即ち、「１」データを書き込みたいメモリセルはスイッチをつなぎ、「０」データを書き込みたいメモリセルはスイッチをつながないようにすることで、各メモリセルへのデータ書き込みが完了する。尚、本工程は、生産段階におけるメタルマスクによるマスク切り替えにて、任意に設定される。即ち、例えば第２層の金属配線と第３層の金属配線とを接続することで可能になる。
【００２５】
また、前記メモリセルＭ１１，Ｍ１２，Ｍ１３，Ｍ１４の各ゲート電極は、それぞれワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４に接続されている。
【００２６】
更に、前記ビット線ＢＬ１・・等は、それぞれ選択トランジスタＭ１５，Ｍ１６，Ｍ１７等の各ソース電極に接続され、当該選択トランジスタＭ１５，Ｍ１６，Ｍ１７・・・等の各ドレイン電極を介してデータ読み出し線１に接続されている。尚、図示した説明は省略するが、前記選択トランジスタＭ１５，Ｍ１６，Ｍ１７・・・の各ゲート電極には、回路内部で作られた信号が入力され、当該信号を受けて、読み出し動作を行いたいビット線が選択される。また、前記データ読み出し線１には読み出し動作を行う前に、当該データ読み出し線１の電位を所定電位（本実施形態では、ロウ“Ｌ”レベル）にするためのプリディスチャージトランジスタＭ８が接続されている。
【００２７】
２は、前記データ読み出し線１に接続される電流センス型の読み出し回路で、当該読み出し回路２は、ソース電極が電源電圧ＶDDに接続されたＰチャネル型ＭＯＳトランジスタＭ２，Ｎチャネル型ＭＯＳトランジスタＭ１，ソース電極が接地電圧ＶSSに接続されたＮチャネル型ＭＯＳトランジスタＭ３が直列接続され、前記Ｎチャネル型ＭＯＳトランジスタＭ１のゲート電極には、基準電圧（ＶREF）を供給するためにＰチャネル型ＭＯＳトランジスタＭ４，Ｎチャネル型ＭＯＳトランジスタＭ５が直列接続された、その交点が接続されている。
【００２８】
また、前記Ｐチャネル型ＭＯＳトランジスタＭ２，Ｐチャネル型ＭＯＳトランジスタＭ４のゲート電極には回路内部で作られたクロック（ＣＬＫ）信号がインバータ４を介して反転された／ＣＬＫ信号が供給され、前記Ｎチャネル型ＭＯＳトランジスタＭ５のゲート電極には前記／ＣＬＫ信号がゲート電極に入力されるＮチャネル型ＭＯＳトランジスタＭ６のドレイン電極が接続されている。更に、前記／ＣＬＫ信号がゲート電極に入力されるＮチャネル型ＭＯＳトランジスタＭ７のドレイン電極がデータ出力線３に接続されている。更にまた、前記プリディスチャージトランジスタＭ８のゲート電極にも前記／ＣＬＫ信号が入力されるように構成されている。
【００２９】
そして、前記Ｐチャネル型ＭＯＳトランジスタＭ２とＮチャネル型ＭＯＳトランジスタＭ１との交点から各メモリセルからの読み出し結果が、前記データ出力線３を介して出力（ＯＵＴ）される。
【００３０】
以上のように構成される半導体記憶装置では、図２に示すようにプリチャージ期間（／ＣＬＫ信号がハイ“Ｈ”レベルであるため）に前記Ｐチャネル型ＭＯＳトランジスタＭ２，Ｍ４が共にオフし、前記Ｎチャネル型ＭＯＳトランジスタＭ６，Ｍ７が共にオンすることで、読み出し回路２をオフさせることができる。また、このとき、“Ｈ”レベルの／ＣＬＫ信号がゲート入力される前記プリディスチャージトランジスタＭ８がオンしてプリチャージ電圧が接地電圧ＶSSとなるように構成されていることで、電流は流れない。
【００３１】
従って、本発明の半導体記憶装置は、プリチャージ期間中に電流を流さない回路構成を実現したことで、従来の回路構成に比して低消費電力化が図れる。
【００３２】
最後に、読み出し時には、図２に示すように“Ｌ”レベルの／ＣＬＫ信号に基づき、前記Ｐチャネル型ＭＯＳトランジスタＭ２，Ｍ４が共にオンし、前記Ｎチャネル型ＭＯＳトランジスタＭ６，Ｍ７が共にオフすることで、読み出し回路２による通常の読み出し動作が行われる。即ち、例えばアドレスデータ（ＡＤＤＲ）で指定されたＡ０番地のデータ（Ａ０ｄａｔａ）がデータ出力線３より出力される。以下、同様である。
【００３３】
尚、本実施形態では、複数個のＮチャネル型ＭＯＳトランジスタを並列配置することでＲＯＭを構成しているが、複数個のＰチャネル型ＭＯＳトランジスタを並列配置するものであっても良く、この場合には、ビット線にソース電極を介して複数個のメモリセルが並列接続され、当該複数個のメモリセルの各ドレイン電極に電源電圧ＶDDを印加して各メモリセルより供給される電流を検知することでメモリセルに書き込まれたデータを読み出す読み出し回路を備えることになる。
【００３４】
【発明の効果】
本発明によれば、プリチャージ期間において電流を流さない回路構成を実現したことで、従来の回路構成に比して低消費電力化が可能になる。
【図面の簡単な説明】
【図１】本発明の一実施形態の半導体記憶装置を説明するための回路図である。
【図２】本発明のデータ読み出し動作を説明するためのタイミング図である。
【図３】従来の半導体記憶装置を説明するための回路図である。
【符号の説明】
Ｍ１ Ｎチャネル型ＭＯＳトランジスタ（第１のトランジスタ）
Ｍ２ Ｐチャネル型ＭＯＳトランジスタ（第２のトランジスタ）
Ｍ３ Ｎチャネル型ＭＯＳトランジスタ（第３のトランジスタ）
Ｍ４ Ｐチャネル型ＭＯＳトランジスタ（第４のトランジスタ）
Ｍ５ Ｎチャネル型ＭＯＳトランジスタ（第５のトランジスタ）
Ｍ６ Ｎチャネル型ＭＯＳトランジスタ（第６のトランジスタ）
Ｍ７ Ｎチャネル型ＭＯＳトランジスタ（第７のトランジスタ）
Ｍ８ プリディスチャージトランジスタ（第８のトランジスタ）
Ｍ１１ メモリセル
Ｍ１２ メモリセル
Ｍ１３ メモリセル
Ｍ１４ メモリセル
ＢＬ１ ビット線
１ データ読み出し線
２ 読み出し回路
３ データ出力線
Claims (4)
- 複数のメモリセルの各ドレイン電極がそれぞれスイッチを介してビット線に接続可能に形成されており、各ソース電極側は、常に電源電圧が印加されており、前記各メモリセルの各ゲート電極は、それぞれ対応するワード線に接続されており、データ読み出し線を介して前記メモリセルから供給される電流を検知することで前記メモリセルに書き込まれたデータを読み出す半導体記憶装置の読み出し回路において、
基準電圧がゲート入力される第１のトランジスタと、
前記第１のトランジスタと直列接続され、そのソース電極が電源電圧に接続された第２のトランジスタと、
前記第１のトランジスタに直列接続され、そのソース電極が接地電圧に接続され、そのゲート電極に前記電源電圧が定常的に印加された第３のトランジスタと、
前記第１のトランジスタと前記第２のトランジスタとの交点に接続されたデータ出力線と、
前記第１のトランジスタと前記第３のトランジスタとの交点に接続されたデータ読み出し線と、
そのソース電極が電源電圧に接続され、そのドレイン電極が前記第１のトランジスタのゲート電極に接続された第４のトランジスタと、
そのソース電極が接地電圧に接続され、そのドレイン電極とゲート電極が前記第１のトランジスタのゲート電極に接続された第５のトランジスタと、を備え、
プリチャージ期間中に、前記第２のトランジスタのゲート電極に当該トランジスタがオフする信号を印加すると共に、前記第４のトランジスタのゲート電極に当該トランジスタがオフする信号を印加することを特徴とする半導体記憶装置の読み出し回路。 - プリチャージ期間中に、前記第５のトランジスタのゲート電極に当該トランジスタがオフする信号を印加する第６のトランジスタを接続したことを特徴とする請求項１に記載の半導体記憶装置の読み出し回路。
- そのソース電極が接地電圧に接続され、そのドレイン電極が前記データ出力線に接続された第７のトランジスタを有し、プリチャージ期間中に、当該第７のトランジスタがオンする信号を印加することを特徴とする請求項１に記載の半導体記憶装置の読み出し回路。
- そのソース電極が接地電圧に接続され、そのドレイン電極が前記データ読み出し線に接続された第８のトランジスタを有し、プリチャージ期間中に、当該第８のトランジスタがオンする信号を印加することを特徴とする請求項１に記載の半導体記憶装置の読み出し回路。
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