JP4728779B2 - 検出回路 - Google Patents

Description

本発明は、半導体集積回路チップ（ＬＳＩチップ）をパッケージ等の基板上に実装後、その接続状態を確認する方法に関する。

従来、ＬＳＩチップ（以下、適宜、単に「チップ」とも言う）側の電極パッドとパッケージ側のリード端子とが電気的に接続されているか否かの検出は、ＬＳＩチップのコーナー部にダミーパッドをおいて、それらを電気的に接続し、パッケージ封止後、それらパッドが接続されている端子に対するオープン／ショートテストを実施することにより、パッケージ段階にて電極パッドとリード端子との接続状態を判断し、問題が生じているか否かを判断していた。また、チップの設計段階でＪＴＡＧテスト回路を挿入し、製品実装後、ＪＴＡＧ回路を利用したＤＣテストのオープン／ショートにより、電極パッドとリード端子との接続状態を検出していた。

また、入力側に、ＧＮＤ（接地電圧レベル）とショートしていれば“Ｈ”（電源電圧レベル）を検出信号として出力するパッドを設け、パッドからの検出信号と外部から入力された制御信号とをＯＲ（論理和）ゲートに入力し、ＯＲゲートの出力を外部に出力する半導体集積回路がある（例えば、特許文献１参照）。この半導体集積回路は、これらのしくみを内蔵したチップを複数個基板に搭載し、夫々の入力と出力を順次接続することで、ＧＮＤとの短絡や基板とチップとの接続状態を確認するものである。

特開平８−２８５９２４号公報

上述した従来技術は、何れも、ＬＳＩチップの実装直後のチップと基板（リード端子）との接続状態を確認するものであり、電子機器等の製品として組み立てが完了した後には、確認ができないという問題があった。

尚、近年、携帯機器等の薄型化が進み、高密度実装のため、例えば、チップ上の電極パッドとパッケージのリード端子とが電気的に接続されることによってチップが支持される半導体装置において、ＬＳＩチップを実装する基板であるフィルム（ＴＣＰやＣＯＰ等）もさらなる薄型化が進んでいる。薄型化によりフィルムがたわみやすくなることから、ＬＳＩチップの電極パッドがフィルム上のリード端子からはがれる危険性が増大している。また、例えば、フィルム上に液晶ドライバＬＳＩや液晶コントローラＬＳＩ等のＬＳＩをモジュール化して複数個搭載する場合には、実装方法が異なる場合がある。このため、テスタ等で１つのＬＳＩの搭載状態（接続状態）を確認する場合に比べ、ＬＳＩを複数個搭載している場合は、ＬＳＩの実装後のチェック及び不良ＬＳＩの特定が困難である。

本発明は上記の問題に鑑みてなされたものであり、その目的は、チップを基板に実装した状態でソフトウェア的に、半導体集積回路チップとそれと接する基板側との接続状態を検出することができる半導体装置を提供する点にある。

上記目的を達成するための本発明に係る検出回路は、半導体集積回路チップ上の電極パッドとパッケージのリード端子とが電気的に接続されることによって前記チップが支持される半導体装置において、前記チップがパッケージから剥離するのを検出する検出回路であって、入力レベルを所定の第１レベルに固定可能な入力バッファを少なくとも有する第１バッファと、出力レベルを前記第１レベルと異なる第２レベルにして出力可能な出力バッファを少なくとも有する第２バッファと、前記第１バッファの入力端子と接続する第１電極パッドと、前記第２バッファの出力端子と接続する第２電極パッドと、を備え、前記第１電極パッドと前記第２電極パッドとが、前記リード端子を介してチップ外で接続した状態において、検査トリガ信号入力時に、前記第２バッファが前記第２レベルを出力し、前記第１バッファが前記第２レベルの入力を検出したときに正常であると判定し、前記第１バッファが前記第１レベルの入力を検出したときに異常であると判定するように構成され、前記第１電極パッドと前記第２電極パッドの対が、前記チップの４隅に夫々配置されていることを第１の特徴とする。

上記特徴の検出回路は、前記第１電極パッドと前記第２電極パッドとが、前記チップの周辺部に設置されていることを第２の特徴とする。

上記何れかの特徴の検出回路は、前記第１バッファは、入力端子にプルアップ若しくはプルダウン機構を備えた双方向バッファであることを第３の特徴とする。

上記何れかの特徴の検出回路は、前記第２バッファは、入力制御機能付の双方向バッファであることを第４の特徴とする。

上記何れかの特徴の検出回路は、チップ内部に検証結果データを格納可能なステータスレジスタを備え、前記ステータスレジスタの検証結果データを外部から読み出し可能に構成されていることを第５の特徴とする。

上記目的を達成するための本発明に係る半導体装置は、上記何れかの特徴の検出回路を備え、前記第１電極パッドと前記第２電極パッドとが前記チップ外でパッケージの前記リード端子を介して接続されていることを特徴とする。

尚、本発明において、パッケージは、少なくとも１つのＬＳＩチップを支持して当該チップと電気信号のやり取りをするものを指し、プリント基板等も含まれる。

本発明によれば、入力レベルを所定の第１レベルに固定可能な入力バッファを少なくとも有する第１バッファと、出力レベルを前記第１レベルと異なる第２レベルにして出力可能な出力バッファを少なくとも有する第２バッファとを備える構成であるため、ＪＴＡＧ回路等の特別な回路を用いなくとも、標準的なバッファを用いて電極バッドとリード端子間の導通状態が検出でき、チップとパッケージの接続状態を検出可能となり、余計なコストを必要としない。更に、通常状態において、動作を全く行わないように構成すれば、テスト実施時に、１クロックサイクルしか動作しないため、消費電力に影響しない。また、通常の入力バッファ、出力バッファ、若しくは、Ｉ／Ｏバッファとしてライブラリに登録されているものをそのまま流用できることから、新たに特別なテスト用バッファを作成する必要がなく、簡単な構成で検出回路を実現できる。

更に、チップとパッケージとの接続状態の検出には、第１バッファと第２バッファの２つのバッファでチップ上の１箇所に第１電極パッドまたは第２電極バッド対する検出回路を実現し、これらを４つ使用してチップの角の４ヶ所に設置すれば、チップの４隅に対するチップとパッケージとの接続状態の検出が可能となる。通常、チップを接着する場合、中央付近がたわみ、チップの４隅がオープンとなる状況が多くあることから、チップの４隅での電極パッドとリード端子間の導通状態を検出することで、最低限の回路構成でチップとパッケージとの接続不良の検出を行うことが可能となる。

また、検出回路をロジック回路で実現し、その結果を保持するステータスレジスタを備える構成の場合には、製品完成後、ホスト側からその問題の発生の有無をソフトウェア的に検出可能となる。これによって、電子機器の組み立て完了後にも、実装状態を簡易に確認することが可能となる。更に、ソフトウェアにて定期的にこの検査をすることによって、通常動作においてチップの接続状態を検査し、問題が発生した場合には、システムを停止する等、チップ剥離に伴う導通不良によるシステム上の他の回路に対する影響を回避するための対策をとることができ、製品の破壊を防ぐことが可能になる。

以下、本発明に係る検出回路（以下、適宜「本発明回路」と略称する）の実施形態を図面に基づいて説明する。

先ず、本発明回路及び本発明回路を搭載する半導体装置の構成について、図１及び図２を基に説明する。本発明回路１を搭載する半導体装置は、チップ上の電極パッドに形成されたバンプとフィルム（パッケージ側の基板に相当）上に形成されたインナーリード（リード端子）とを熱圧着することにより、チップとフィルムとを接続する構成となっている。ここで、図１は、本発明回路１を備えた半導体装置を示している。本実施形態では、図１に示すように、双方向Ｉ／Ｏバッファからなる第１バッファ２と第２バッファ３の双方向バッファの対を４組使用し、第１バッファ２に接続される第１電極パッド４と第２バッファ３に接続される第２電極パッド５の対が夫々チップの４隅に配置されている場合を想定して説明する。チップを実装する基板上には、第１バッファ２に接続される第１電極パッド４と第２バッファ３に接続される第２電極パッド５とをチップの外で接続するためのリード端子６が、チップの４隅に夫々配置されている。

図２は、本発明回路１の構成を示しており、第１バッファ２は、入力レベルを所定の第１レベル、ここでは“Ｌ”（低電圧レベル、例えば、接地電圧レベル）に固定可能なプルダウン機能付の入力バッファを備えて構成されている。第２バッファ３は、出力レベルを第１レベルと異なる第２レベル、ここでは“Ｈ”（高電圧レベル、例えば、電源電圧レベル）にして出力可能に構成されている。尚、第１レベル及び第２レベルは、電源電圧レベルや接地電圧レベルに限定されるものではなく、各バッファの入力電圧と出力電圧の“Ｈ”または“Ｌ”として判定できる電圧レベルであれば良い。

続いて、本発明回路１の動作について図３を基に説明する。尚、本実施形態の本発明回路１は、テスタによる接続チェックではなく、ソフトウェアレベルでの確認を行うものである。

先ず、通常状態での本発明回路１の動作について説明する。通常状態では、プルダウン機能付の第１バッファ２は出力モード、入力制限機能付の第２バッファ３は入力モードに設定されている。

より詳細には、第１バッファ２は、通常状態では、出力制御信号ＯＥＮ２が“Ｌ”（接地電圧レベル）に設定されており、第１バッファ２の出力バッファがアクティブとなっている。このとき、本実施形態では、チップ内部から出力バッファを介して第１電極パッド４へ出力される出力信号Ｏ＿Ｄａｔａ２は“Ｌ”が設定されている。更に、入力信号Ｉ＿Ｄａｔａ２は、出力信号Ｏ＿Ｄａｔａ２の出力が入力バッファを介して入力されるため、“Ｌ”となる。また、プルダウン制御信号ＰＤＥＮ２は”Ｈ”（電源電圧レベル）となっている。従って、通常状態では、第１バッファ２は第１電極パッド４から出力信号“Ｌ”を出力し、その出力信号“Ｌ”が第２バッファ３に入力されている。

第２バッファ３は、通常状態では、出力制御信号ＯＥＮ１が“Ｈ”に設定されており、出力信号Ｏ＿Ｄａｔａ１は“Ｈ”に設定されているが、第２バッファ３の出力バッファからは出力されない。入力制御信号ＰＣＴＬＡ１は“Ｈ”に設定されており、入力バッファはアクティブとなっている。上述したように、第１バッファ２からの出力信号“Ｌ”が、第２電極パッド５に入力されているので、第２電極パッド５からチップ内部へ入力バッファを介して入力される入力信号Ｉ＿Ｄａｔａ１は、ＰＣＴＬＡ１がアクティブであることを受けて“Ｌ”となる。

尚、本実施形態では、通常状態では第１バッファ２及び第２バッファ３を使用しないことから、第１バッファ２の出力をフローティング状態にし、第２バッファ３の入力を固定するように構成しても構わない。

次に、検査トリガ信号入力時の動作について説明する。検査トリガ信号入力時には、プルダウン機能付の第１バッファ２は入力モード、入力制限機能付の第２バッファ３は出力モードに設定される。本発明回路１は、チップの接続状態の確認のためのトリガ信号を受信した後、テストモードに移行してチップの接続状態の検出を行う。トリガ信号が入力されると、第２バッファ３は出力モード、第１バッファ２は入力モードに切り替わる。

詳細には、第２バッファ３は、トリガ信号が入力されると、出力制御信号ＯＥＮ１を“Ｌ”に設定して、出力バッファをアクティブにし、出力信号Ｏ＿Ｄａｔａ１を“Ｈ”に設定する。これによって、第２バッファ３の第２電極パッド５から第１バッファ２に対して“Ｈ”が出力される。尚、本実施形態では、このとき、入力制御信号ＰＣＴＬＡ１が”Ｈ”に設定されており、入力信号Ｉ＿Ｄａｔａ１には“Ｈ”が入力される。

第１バッファ２は、トリガ信号が入力されると、出力制御信号ＯＥＮ２を”Ｈ”に設定して出力バッファの出力を遮断する。このとき、本実施形態では、出力信号Ｏ＿Ｄａｔａ２は”Ｌ”に設定されている。更に、プルダウン機能制御信号ＰＤＥＮ２を”Ｌ”に設定して、プルダウン機能を有効にする。

このとき、上述したように、第２バッファ３からは出力信号”Ｈ”が出力され、第２電極パッド５と第１電極パッド４とが剥離していなければ、第１バッファ２に第２バッファ３の出力信号”Ｈ”が入力され、第１バッファ２の入力信号Ｉ＿Ｄａｔａが”Ｈ”となり、これが内部で検出できる。これに対し、第２電極パッド５と第１電極パッド４とが剥離していれば、第１電極パッド４には第２バッファ３からの出力信号が入力されず、第１バッファ２の入力はＨｉ-Ｚ（オープン）となるため、プルダウン機能が働き、入力信号Ｉ＿Ｄａｔａ２は”Ｌ”となる。即ち、第１バッファ２の入力信号Ｉ＿Ｄａｔａ２が”Ｈ”である場合はチップとフィルムとが剥離していないと判定し、”Ｌ”である場合には、チップとフィルムとが剥離していると判定することができる。

本実施形態では、更に、第１バッファ２の入力信号Ｉ＿Ｄａｔａ２が夫々ステータスレジスタ７に入力されている。テストモードでは、第１バッファ２の入力信号Ｉ＿Ｄａｔａ２をチップ内部で観測した後、その結果がステータスレジスタ７に反映される。そして、このステータスレジスタ７をＩ／Ｏパッド８を介して参照することで、チップとフィルムとが剥離しているか否かを判定することができる。これによって、チップとフィルムとが剥離しているとの結果がステータスレジスタ７に記憶された場合には、チップとフィルムとが剥離したＬＳＩの動作を停止する等の動作を実行することにより、周辺回路へ影響を与えないようにすることが可能になる。

〈別実施形態〉
本発明回路１の別実施形態について説明する。

〈１〉上記実施形態では、第１バッファ２がプルダウン機能付の双方向バッファである場合について説明したが、第１バッファ２がプルアップ機能付の双方向バッファであっても良い。この場合には、テストモード時、第２バッファ３の出力信号Ｏ＿Ｄａｔａ１を“Ｌ”に設定し、第２バッファ３から第１バッファ２に対して“Ｌ”を出力するように構成する。更に、プルアップ制御信号ＰＤＥＮ２を“Ｌ”に設定してプルアップ機能を有効にしておく。このように構成することで、第１バッファ２の入力信号Ｉ＿Ｄａｔａ２が”Ｌ”である場合はチップとフィルムとが剥離していないと判定し、”Ｈ”である場合には、チップとフィルムとが剥離していると判定することができる。

〈２〉上記各実施形態では、本発明回路がチップの４隅に設置されている場合について説明したが、チップの周辺部に設置されているのも好ましい実施態様である。

〈３〉上記各実施形態では、本発明回路を２つの双方向バッファで構成する場合について説明したが、これに限るものではない。第１バッファ２に対し、入力レベルを所定の第１レベルに固定可能な入力バッファを少なくとも備えるバッファであっても良い。また、第２バッファ３に対し、出力レベルを第１レベルと異なる第２レベルにして出力可能な出力バッファを少なくとも有するバッファであっても良い。

本発明に係る検出回路を搭載した半導体記憶装置の概略構成を示す概略構成図 本発明に係る検出回路の一構成例を示す回路図 本発明に係る検出回路の動作をしめすタイミングチャート

符号の説明

１：本発明回路
２：第１バッファ
３：第２バッファ
４：第１電極バッド
５：第２電極パッド
６：リード端子
７：ステータスレジスタ
８：Ｉ／Ｏバッファ

Claims (6)

1. 半導体集積回路チップ上の電極パッドとパッケージのリード端子とが電気的に接続されることによって前記チップが支持される半導体装置において、前記チップがパッケージから剥離するのを検出する検出回路であって、
   入力レベルを所定の第１レベルに固定可能な入力バッファを少なくとも有する第１バッファと、出力レベルを前記第１レベルと異なる第２レベルにして出力可能な出力バッファを少なくとも有する第２バッファと、前記第１バッファの入力端子と接続する第１電極パッドと、前記第２バッファの出力端子と接続する第２電極パッドと、を備え、
   前記第１電極パッドと前記第２電極パッドとが、前記リード端子を介してチップ外で接続した状態において、検査トリガ信号入力時に、前記第２バッファが前記第２レベルを出力し、前記第１バッファが前記第２レベルの入力を検出したときに正常であると判定し、前記第１バッファが前記第１レベルの入力を検出したときに異常であると判定するように構成され、
   前記第１電極パッドと前記第２電極パッドの対が、前記チップの４隅に夫々配置されていることを特徴とする検出回路。
2. 前記第１電極パッドと前記第２電極パッドとが、前記チップの周辺部に設置されていることを特徴とする請求項１に記載の検出回路。
3. 前記第１バッファは、入力端子にプルアップ若しくはプルダウン機構を備えた双方向バッファであることを特徴とする請求項１または２に記載の検出回路。
4. 前記第２バッファは、入力制御機能付の双方向バッファであることを特徴とする請求項１〜３の何れか１項に記載の検出回路。
5. チップ内部に検証結果データを格納可能なステータスレジスタを備え、前記ステータスレジスタの検証結果データを外部から読み出し可能に構成されていることを特徴とする請求項１〜４の何れか１項に記載の検出回路。
6. 請求項１〜５の何れか１項に記載の検出回路を備え、前記第１電極パッドと前記第２電極パッドとが前記チップ外でパッケージの前記リード端子を介して接続されていることを特徴とする半導体装置。