JP4730581B2 - 貼り合わせウェーハの製造方法 - Google Patents
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Description
Vapor Deposition)等により付加機能層を形成する。次いで、付加機能層側からボンドウェーハ内に達するように水素のイオン注入を行なって、剥離用イオン注入層を形成する。そして、ボンドウェーハ上の付加機能層をベースウェーハに貼り合わせ、剥離用イオン注入層にてボンドウェーハを剥離して、残存する貼り合わせ半導体薄層としてのSOI層を得る。
単結晶シリコン基板でなるボンドウェーハ101を準備する。次に、ボンドウェーハ101の少なくとも貼り合わせ面(以下、第一主表面という)J側にシリコン酸化膜でなる絶縁膜102を形成する。絶縁膜102の形成は、例えば、ウェット酸化やドライ酸化などの熱酸化により形成することができるが、CVD法等の方法を採用することも可能である。絶縁膜102の膜厚は、例えば、2nm以上、1μm以下の値とする。なお、絶縁膜102として、シリコン酸化膜の代わりに、シリコン窒化膜,シリコン酸化窒化膜などを形成することもできる。次に、ボンドウェーハ101に形成された絶縁膜102上に、CVD法でポリシリコン層でなる付加機能層103を堆積する。付加機能層103の膜厚は、100〜1000nm程度である。付加機能層103の形成に当たっては、バッチ式および枚葉式の2種類の方式があるが、バッチ式での膜厚均一性はウェーハ内で+/−5%程度、バッチ内で+/−10%程度である。また、付加機能層103の成長温度は、600〜800℃程度である。
付加機能層103の表面は面粗さが粗いため、そのままではベースウェーハ105(図3(d)参照)と貼り合わせることが困難である。このため、CMP(Chemical Mechanical Planarization)研磨により、付加機能層103の表面の平坦化(面粗さrmsが1μm平方当たり0.2nm未満)を行ない、研磨面を有する付加機能層103’とする。研磨代は、20〜200nm程度である。研磨代を100nmとすると、研磨代ばらつきは面内で+/−5nm程度となる。付加機能層103の平坦化研磨により、付加機能層103’の膜厚不均一性は、平坦化研磨前に比べて増大する。図3(b)は、このような付加機能層103’の膜厚不均一が増大した状態を例示している。なお、ここでは、平坦化研磨による付加機能層103’の膜厚不均一について説明しているが、付加機能層103’の膜厚不均一は必ずしも平坦化研磨によるものに限られるわけではない。つまり、付加機能層103の堆積工程で、その膜厚不均一が生じる場合もあることはもちろんである。
ボンドウェーハ101中で剥離を行なうため、付加機能層103’の研磨面(第一主表面J)側から水素イオンをボンドウェーハ101中に打ち込むことにより、深さ方向のイオン注入プロファイルにおいて予め定められた深さ位置に濃度ピークを有する剥離用イオン注入層104を形成する。水素イオンの注入深さは、ウェーハ面内で+/−1nmに収まるので、ボンドウェーハ101中への水素イオンの注入深さは途中にある付加機能層103’の膜厚不均一に左右される。図3(c)は、付加機能層103’の膜厚不均一のために、付加機能層103’の研磨面からは一定の深さ位置であるが、ボンドウェーハ101の第一主表面Jからは一定の深さ位置ではない位置に剥離用イオン注入層104が形成された状態を例示している。すなわち、この状態では、ボンドウェーハ101の第一主表面Jと剥離用イオン注入層104とが平行になっておらず、最終的に得るべきSOI層101’(図3(e)参照)の膜厚が不均一になっている。
単結晶シリコン基板でなるベースウェーハ105を準備する。ベースウェーハ105としては、石英基板やサファイア基板などの絶縁性基板や、GaAs,InP,SiCなどの化合物半導体基板を用いることもできるが、大口径化やコスト面を考慮すると、単結晶シリコン基板を用いることが好ましい。次に、ベースウェーハ105の少なくとも貼り合わせ面(以下、第一主表面という)Kにシリコン酸化膜でなる絶縁膜106を形成する。絶縁膜106の形成は、例えば、ウェット酸化やドライ酸化などの熱酸化により形成することができるが、CVD法等の方法を採用することも可能である。このようにして準備された絶縁膜106付きのベースウェーハ105を、絶縁膜106(第一主表面K)側で上記イオン注入されたボンドウェーハ101上の付加機能層103’と室温で貼り合わせる。
上記貼り合わせ工程(d)で貼り合わせた積層体を500℃以上の温度に上げて、水素イオンを注入した剥離用イオン注入層104でボンドウェーハ101の剥離を行ない、SOI層101’を形成する。図3(e)は、付加機能層103’の膜厚不均一に起因してボンドウェーハ101の第一主表面Jから一定の深さ位置ではない位置に形成された剥離用イオン注入層104で剥離されたために、SOI層101’にも膜厚不均一が発生した状態を例示している。
図1は、本発明の実施例1に係る貼り合わせウェーハの製造方法を、SOIウェーハの製造方法を例にとって説明する工程図である。以下、同図を参照して実施例1に係る貼り合わせウェーハの製造方法を説明する。
まず、単結晶シリコン基板でなるボンドウェーハ1を準備し、ボンドウェーハ1の少なくとも第一主表面J側にシリコン酸化膜でなる絶縁膜2を形成する。なお、絶縁膜2は、シリコン酸化膜の代わりに、シリコン窒化膜,シリコン酸化窒化膜などで形成することもできる。絶縁膜2の形成は、例えば、ウェット酸化やドライ酸化などの熱酸化により形成することができるが、CVD法等の方法を採用することも可能である。絶縁膜2の膜厚は、例えば、2nm以上、1μm以下の値とする。
(図1(f1)参照)が得られず、2000nmを超えるとイオン注入装置を極めて高エネルギー化する必要が生ずる。例えば、最終的に得るべきSOI層1’の平均膜厚を10〜50nm程度に設定する場合、剥離予定イオン注入層3は、ボンドウェーハ1の深さ方向の水素濃度プロファイルを測定したとき、100〜500nmの位置(ただし、表面に絶縁膜2が形成される場合は、その絶縁膜2を除いた深さ位置で表す)に水素濃度のピーク位置が生ずるように形成するのがよい。なお、イオンの打ち込み深さは、イオンのエネルギー(加速電圧)によって調整し、例えば水素イオンを用いる場合は、絶縁膜2の膜厚を50nmに設定すると、剥離予定イオン注入層3を形成するためのイオン注入のエネルギーを10k〜60keV程度に調整するのがよい。
ボンドウェーハ1の絶縁膜2上に、600℃以上の温度でのCVD法でポリシリコン層でなる付加機能層4を堆積する。付加機能層4の膜厚は、100〜1000nm程度である。付加機能層4の堆積に当たっては、バッチ式および枚葉式の2種類の方式があるが、バッチ式では膜厚均一性はウェーハ内で+/−5%程度、バッチ内で+/−10%程度である。また、付加機能層4の成長温度は、600〜800℃程度である。なお、付加機能層4は、ポリシリコン層の代わりに、非晶質シリコン層等で形成することもできる。付加機能層4の成長温度は600℃以上であるが、水素イオンのドーズ量が臨界ドーズ量以下であるため、剥離予定イオン注入層3で剥離が生じたり、ブリスターができたりすることはない。しかし、剥離予定イオン注入層3へのイオン注入および付加機能層4の成長温度により、剥離予定イオン注入層3には、微細な欠陥層や亀裂層が生じることになる。
付加機能層4の表面から第1のイオン注入工程(a1)でイオン注入されたのと同じ深さ位置(すなわち、剥離予定イオン注入層3の形成位置)となるように、第1のイオン注入工程(a1)でイオン注入されたドーズ量と合わせて臨界ドーズ量以上となるドーズ量のイオンを打ち込むことにより、剥離予定イオン注入層3を剥離用イオン注入層3’に変化させる。詳しくは、剥離予定イオン注入層3は、深さ方向のイオン注入プロファイルにおいて予め定められた深さ位置に濃度ピークを有するので、イオン注入による応力場も谷状のポテンシャルを形成しやすく、第2のイオン注入時の水素イオンに対する引き込み応力も形成しやすい。このため、第2のイオン注入工程(c1)で注入された水素イオンは、剥離予定イオン注入層3にトラップされたり、引き込まれたりして、剥離予定イオン注入層3に収束される。また、剥離予定イオン注入層3は、第1のイオン注入工程(a1)でのイオン注入および付加機能層堆積工程(b1)での成長熱履歴により、すでに微細な欠陥層や亀裂層ができているので、より一層、注入された水素イオンをトラップしたり、引き込んだりする。このため、第1のイオン注入工程(a1)での剥離予定イオン注入層3へのイオン注入のドーズ量と第2のイオン注入工程(c1)での剥離予定イオン注入層3へのイオン注入のドーズ量との和が、臨界ドーズ量を超えると、剥離予定イオン注入層3は、剥離可能な剥離用イオン注入層3’に変化する。
付加機能層4の表面は面粗さが粗いため、そのままではベースウェーハ5(図1(e1)参照)と貼り合わせることが困難であるので、CMP研磨により、付加機能層4の表面の平坦化(面粗さrmsが1μm平方当たり0.2nm未満)を行ない、後段の貼り合わせ工程(e1)において貼り合わせ面となる研磨面を有する付加機能層4’とする。研磨代は、20〜200nm程度である。研磨代を100nmとすると、研磨代ばらつきは面内で+/−5nm程度となる。付加機能層4の平坦化研磨により、付加機能層4’の研磨面の第一主表面Jに対する面傾きが生じ、付加機能層4’の膜厚不均一が発生することがある。図1(d1)は、このような付加機能層4’の膜厚不均一が発生した状態を例示している。
単結晶シリコン基板からなるベースウェーハ5を準備する。ベースウェーハ5としては、石英基板やサファイア基板などの絶縁性基板や、GaAs,InP,SiCなどの化合物半導体基板を用いることもできるが、大口径化やコスト面を考慮すると、本実施例1のように単結晶シリコン基板を用いることが好ましい。次に、ベースウェーハ5の少なくとも貼り合わせ面(以下、第一主表面という)Kにシリコン酸化膜でなる絶縁膜6を形成する。絶縁膜6の形成は、例えば、ウェット酸化やドライ酸化などの熱酸化により形成することができるが、CVD法等の方法を採用することも可能である。このようにして準備された絶縁膜6付きのベースウェーハ5を、絶縁膜6(第一主表面K)側で上記イオン注入されたボンドウェーハ1上の付加機能層4’と室温で貼り合わせる。
貼り合わせ工程(e1)で貼り合わせられた積層体を数100℃、例えば400〜600℃の低温にて熱処理することにより、ボンドウェーハ1は、剥離用イオン注入層3’の概ね濃度ピーク位置において剥離し、ベースウェーハ5側に残留した部分がSOI層1’となる。剥離位置は、既に説明した通り、第1のイオン注入工程(a1)で剥離予定イオン注入層3として決定されるので、その後の付加機能層4の堆積や平坦化研磨による膜厚不均一には影響されない。図1(f1)は、付加機能層4’は膜厚不均一であるが、ボンドウェーハ1が剥離用イオン注入層3’で剥離されたために、SOI層1’は膜厚が均一となっている状態を例示している。なお、剥離用イオン注入層3’を形成する際のイオン注入のドーズ量を高めることにより、剥離熱処理を省略できる場合もある。また、剥離後のボンドウェーハ1の残余の部分は、剥離面を再研磨後、再びボンドウェーハまたはベースウェーハとして再利用することが可能である。
図2は、本発明の実施例2に係る貼り合わせウェーハの製造方法を、SOIウェーハの製造方法を例にとって説明する工程図である。本実施例2に係る貼り合わせウェーハの製造方法は、図1に示した実施例1に係る貼り合わせウェーハの製造方法に対して、絶縁膜6付きのベースウェーハ5を、絶縁膜無しのベースウェーハ5に置き換えただけのものである。よって、(a2)ないし(d2)の各工程は、図1中の(a1)ないし(d1)の各工程と同様であるので、それらの詳しい説明を割愛する。
単結晶シリコン基板からなるベースウェーハ5を準備する。ベースウェーハ5としては、石英基板やサファイア基板などの絶縁性基板や、GaAs,InP,SiCなどの化合物半導体基板を用いることもできるが、大口径化やコスト面を考慮すると、単結晶シリコン基板を用いることが好ましい。準備されたベースウェーハ5を、第一主表面K側で上記イオン注入されたボンドウェーハ1上の付加機能層4’と室温で貼り合わせる。
貼り合わせ工程(e2)で貼り合わせられた積層体を数100℃、例えば400〜600℃の低温にて熱処理することにより、ボンドウェーハ1は、剥離予定イオン注入層3’の概ね濃度ピーク位置において剥離し、ベースウェーハ5側に残留した部分がSOI層1’となる。剥離位置は、既に説明した通り、第1のイオン注入工程(a2)で剥離予定イオン注入層3として決定されるので、その後の工程の付加機能層4の堆積や平坦化研磨による膜厚不均一には影響されない。図2(f2)は、付加機能層4’は膜厚不均一であるが、ボンドウェーハ1が剥離用イオン注入層3’で剥離されたために、SOI層1’は膜厚が均一となっている状態を例示している。なお、剥離用イオン注入層3’を形成する際のイオン注入のドーズ量を高めることにより、剥離熱処理を省略できる場合もある。また、剥離後のボンドウェーハ1の残余の部分は、剥離面を再研磨後、再びボンドウェーハまたはベースウェーハとして再利用することが可能である。
1’ SOI層(貼り合わせ半導体薄層)
2 絶縁膜
3 剥離予定イオン注入層
3’ 剥離用イオン注入層
4 付加機能層
4’ 研磨面を有する付加機能層
5 ベースウェーハ
6 絶縁膜
Claims (13)
- ボンドウェーハの第一主表面から、深さ方向のイオン注入プロファイルにおいて予め定められた深さ位置に濃度ピークを有するように第1のイオン注入を行なう第1のイオン注入工程と、
前記ボンドウェーハの前記第一主表面側をイオン注入面側として、前記イオン注入面側に付加機能層を堆積する付加機能層堆積工程と、
前記ボンドウェーハの前記付加機能層側から前記第1のイオン注入でイオンが注入された深さ位置を目標とする第2のイオン注入を行なう第2のイオン注入工程と、
前記ボンドウェーハの前記付加機能層側をベースウェーハに貼り合わせる貼り合わせ工程と、
前記ボンドウェーハを前記第1のイオン注入でイオンが注入された深さ位置で剥離する剥離工程と
を含むことを特徴とする貼り合わせウェーハの製造方法。 - 前記第1のイオン注入が、前記付加機能層の成長熱履歴で前記ボンドウェーハに割れが生じることのないイオン注入量であることを特徴とする請求項1に記載の貼り合わせウェーハの製造方法。
- 単結晶シリコン基板上に絶縁膜を形成してなるボンドウェーハの前記絶縁膜側から臨界ドーズ量未満のイオンを打ち込む第1のイオン注入により、前記ボンドウェーハ中に、深さ方向のイオン注入プロファイルにおいて予め定められた深さ位置に濃度ピークを有する剥離予定イオン注入層を形成する第1のイオン注入工程と、
前記ボンドウェーハの前記絶縁膜上に付加機能層を堆積する付加機能層堆積工程と、
前記付加機能層の表面側から前記第1のイオン注入工程でイオン注入されたのと同じ深さ位置となるように、前記第1のイオン注入工程でイオン注入されたドーズ量と合わせて臨界ドーズ量以上となるドーズ量のイオンを打ち込むことにより、前記剥離予定イオン注入層を剥離用イオン注入層とする第2のイオン注入工程と、
前記剥離用イオン注入層が形成された前記ボンドウェーハ上の付加機能層とベースウェーハとを貼り合わせる貼り合わせ工程と、
前記ボンドウェーハを前記剥離用イオン注入層で剥離する剥離工程と
を含むことを特徴とする貼り合わせウェーハの製造方法。 - 前記第1のイオン注入工程でのイオン注入のドーズ量が、前記第2のイオン注入工程でのイオン注入のドーズ量より多いことを特徴とする請求項1ないし請求項3のいずれかに記載の貼り合わせウェーハの製造方法。
- 前記第1のイオン注入工程でのイオン注入のドーズ量が、前記臨界ドーズ量の70%以上、90%以下であることを特徴とする請求項3に記載の貼り合わせウェーハの製造方法。
- 前記第2のイオン注入工程の前段または後段に、前記堆積した付加機能層の表面を研磨することにより平坦化する平坦化研磨工程を含むことを特徴とする請求項1ないし請求項5のいずれかに記載の貼り合わせウェーハの製造方法。
- 前記貼り合わせ工程の前段に、プラズマで前記ボンドウェーハおよび/または前記ベースウェーハの表面を活性化する活性化工程を含むことを特徴とする請求項1ないし請求項6のいずれかに記載の貼り合わせウェーハの製造方法。
- 前記剥離工程が、前記活性化工程後に、水レーザや気体を前記ボンドウェーハに吹きかけることで剥離する工程であることを特徴とする請求項7に記載の貼り合わせウェーハの製造方法。
- 前記剥離工程が、前記ボンドウェーハに熱処理を行なって剥離する工程であることを特徴とする請求項1ないし請求項6のいずれかに記載の貼り合わせウェーハの製造方法。
- 前記絶縁膜が、シリコン酸化膜,シリコン窒化膜またはシリコン酸化窒化膜のいずれかから選択された膜であることを特徴とする請求項3又は5に記載の貼り合わせウェーハの製造方法。
- 前記付加機能層が、ポリシリコン層または非晶質シリコン層のいずれかから選択された層でなることを特徴とする請求項1ないし請求項10のいずれかに記載の貼り合わせウェーハの製造方法。
- 前記第1のイオン注入を行なうイオンが、水素イオン,ヘリウムイオン,ネオンイオン,アルゴンイオン,クリプトンイオンまたはキセノンイオンのいずれかから選択されたイオンであることを特徴とする請求項1ないし請求項11のいずれかに記載の貼り合わせウェーハの製造方法。
- 前記ベースウェーハが、絶縁膜付きの単結晶シリコン基板,単結晶シリコン基板,絶縁性基板または化合物半導体基板のいずれかから選択された基板でなることを特徴とする請求項1ないし請求項12のいずれかに記載の貼り合わせウェーハの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004179373A JP4730581B2 (ja) | 2004-06-17 | 2004-06-17 | 貼り合わせウェーハの製造方法 |
| US11/629,074 US7601613B2 (en) | 2004-06-17 | 2005-06-06 | Manufacturing method of bonded wafer |
| EP05749050.0A EP1780794B1 (en) | 2004-06-17 | 2005-06-10 | Method for manufacturing bonded wafer |
| PCT/JP2005/010648 WO2005124865A1 (ja) | 2004-06-17 | 2005-06-10 | 貼り合わせウェーハの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004179373A JP4730581B2 (ja) | 2004-06-17 | 2004-06-17 | 貼り合わせウェーハの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2006005127A JP2006005127A (ja) | 2006-01-05 |
| JP4730581B2 true JP4730581B2 (ja) | 2011-07-20 |
Family
ID=35510008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004179373A Expired - Fee Related JP4730581B2 (ja) | 2004-06-17 | 2004-06-17 | 貼り合わせウェーハの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7601613B2 (ja) |
| EP (1) | EP1780794B1 (ja) |
| JP (1) | JP4730581B2 (ja) |
| WO (1) | WO2005124865A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000012864A (ja) * | 1998-06-22 | 2000-01-14 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| FR2903809B1 (fr) | 2006-07-13 | 2008-10-17 | Soitec Silicon On Insulator | Traitement thermique de stabilisation d'interface e collage. |
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| EP2128891B1 (en) | 2007-02-28 | 2015-09-02 | Shin-Etsu Chemical Co., Ltd. | Process for producing laminated substrate |
| JP5220335B2 (ja) * | 2007-04-11 | 2013-06-26 | 信越化学工業株式会社 | Soi基板の製造方法 |
| JP5463017B2 (ja) * | 2007-09-21 | 2014-04-09 | 株式会社半導体エネルギー研究所 | 基板の作製方法 |
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| JP5263509B2 (ja) * | 2008-09-19 | 2013-08-14 | 信越半導体株式会社 | 貼り合わせウェーハの製造方法 |
| SG160302A1 (en) * | 2008-09-29 | 2010-04-29 | Semiconductor Energy Lab | Method for manufacturing semiconductor substrate |
| JP5364345B2 (ja) * | 2008-11-12 | 2013-12-11 | 株式会社半導体エネルギー研究所 | Soi基板の作製方法 |
| JP5643509B2 (ja) * | 2009-12-28 | 2014-12-17 | 信越化学工業株式会社 | 応力を低減したsos基板の製造方法 |
| US8652925B2 (en) | 2010-07-19 | 2014-02-18 | International Business Machines Corporation | Method of fabricating isolated capacitors and structure thereof |
| FR2973158B1 (fr) | 2011-03-22 | 2014-02-28 | Soitec Silicon On Insulator | Procédé de fabrication d'un substrat de type semi-conducteur sur isolant pour applications radiofréquences |
| JP6110095B2 (ja) * | 2012-03-29 | 2017-04-05 | 京セラ株式会社 | 複合基板 |
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| JP6114063B2 (ja) * | 2012-02-29 | 2017-04-12 | 京セラ株式会社 | 複合基板 |
| JP6162381B2 (ja) * | 2012-02-29 | 2017-07-12 | 京セラ株式会社 | 複合基板 |
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| JP7782388B2 (ja) * | 2022-08-03 | 2025-12-09 | 株式会社Sumco | 接合シリコンウェーハ及びその製造方法 |
| CN116364561B (zh) * | 2023-06-01 | 2023-09-08 | 湖北三维半导体集成创新中心有限责任公司 | 键合方法及键合结构 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2535596B2 (ja) * | 1988-08-25 | 1996-09-18 | 株式会社東芝 | 積層構造半導体基板および半導体装置 |
| FR2681472B1 (fr) | 1991-09-18 | 1993-10-29 | Commissariat Energie Atomique | Procede de fabrication de films minces de materiau semiconducteur. |
| SG68035A1 (en) * | 1997-03-27 | 1999-10-19 | Canon Kk | Method and apparatus for separating composite member using fluid |
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| JP3484961B2 (ja) * | 1997-12-26 | 2004-01-06 | 三菱住友シリコン株式会社 | Soi基板の製造方法 |
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| JP3452123B2 (ja) * | 1998-04-22 | 2003-09-29 | 三菱住友シリコン株式会社 | Soi基板の製造方法 |
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| JP2004063730A (ja) | 2002-07-29 | 2004-02-26 | Shin Etsu Handotai Co Ltd | Soiウェーハの製造方法 |
| FR2847075B1 (fr) * | 2002-11-07 | 2005-02-18 | Commissariat Energie Atomique | Procede de formation d'une zone fragile dans un substrat par co-implantation |
-
2004
- 2004-06-17 JP JP2004179373A patent/JP4730581B2/ja not_active Expired - Fee Related
-
2005
- 2005-06-06 US US11/629,074 patent/US7601613B2/en not_active Expired - Lifetime
- 2005-06-10 EP EP05749050.0A patent/EP1780794B1/en not_active Ceased
- 2005-06-10 WO PCT/JP2005/010648 patent/WO2005124865A1/ja not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| EP1780794A4 (en) | 2014-06-11 |
| US20080286937A1 (en) | 2008-11-20 |
| JP2006005127A (ja) | 2006-01-05 |
| US7601613B2 (en) | 2009-10-13 |
| WO2005124865A1 (ja) | 2005-12-29 |
| EP1780794B1 (en) | 2020-01-15 |
| EP1780794A1 (en) | 2007-05-02 |
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