JP4744246B2 - 半導体実装方法 - Google Patents
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Description
なお、従来例を示す図8,図9と同様の作用をなすものには同一の符号を付けて説明する。
図1(a)〜(d)は本発明の半導体実装方法の工程を示し、図2と図3は仕上がり状態の半導体装置の拡大断面図と平面図を示している。
図4(a)(b)は本発明の(実施の形態2)を示す。
上記の(実施の形態1)では、電極パッド4a,4bは導体パターン2よりも幅が広く構成されていたが、この実施の形態では電極パッド4a,4bは導体パターン2と幅がほぼ同じで、導体パターン2における前記第1,第2の半導体チップ3a,3bの実装個所にだけ両側から切り欠き部7を形成して括れ部8を形成して、前記の加圧、加熱によって電極パッド4a,4bが前記括れ部8の両側において接触して接合される点だけが異なっている。
図5は本発明の(実施の形態3)を示す。
図4の電極パッド4a,4bは導体パターン2と幅がほぼ同じであったが、この図5では電極パッド4a,4bの幅が導体パターン2の幅よりも大きい点だけが(実施の形態2)とは異なっている。
図6は本発明の(実施の形態4)を示す。
上記の(実施の形態1)では、電極パッド4a,4bは導体パターン2よりも幅が広く構成されていたが、この実施の形態では電極パッド4a,4bは導体パターン2と幅がほぼ同じで、導体パターン2における前記第1,第2の半導体チップ3a,3bの実装個所にだけ孔9を形成して、前記の加圧、加熱によって電極パッド4a,4bが前記孔9の内側において接触して接合される点だけが異なっている。
図7は本発明の(実施の形態5)を示す。
図6の電極パッド4a,4bは導体パターン2と幅がほぼ同じであったが、この図7では電極パッド4a,4bの幅が導体パターン2の幅よりも大きい点だけが(実施の形態4)とは異なっている。
2 導体パターン
3a,3b 第1,第2の半導体チップ
4a,4b 電極パッド
5 プリント配線基板1における半導体チップの実装位置に形成された孔
7 切り欠き部
8 括れ部
9 導体パターンの孔
Claims (3)
- 第1の半導体チップの裏面に形成された金の電極パッドと第2の半導体チップの裏面に形成された金の電極パッドとで、プリント配線基板から突出した導体パターンを挟んで実装するに際し、
前記両電極パッドの表面に紫外線を照射して活性化した後、
前記両電極パッドの間に、材質が金よりも硬い異種材料で幅が前記両電極パッドの幅よりも狭く、表面が金でメッキされていない導体パターンを挟んで、前記導体パターンの一方の面に前記両電極パッドの内の一方の前記電極パッドの先端が当接し、前記導体パターンの他方の面に前記両電極パッドの内の他方の前記電極パッドの先端が当接した状態で、前記両電極パッドで前記導体パターンを圧着することによって、前記一方の電極パッドと前記他方の電極パッドが、押し付けられた前記導体パターンによって加圧変形して、前記導体パターンからはみ出した前記一方の電極パッドの先端と前記他方の電極パッドの先端同士が当接して前記導体パターンを包み込む状態で接合させる
半導体実装方法。 - 前記導体パターンにおける第1,第2の半導体チップの接合個所に前記電極パッドの幅よりも狭くなる括れ部を形成して、前記括れ部において両電極パッド同士を接合する
請求項1記載の半導体実装方法。 - 前記導体パターンにおける第1,第2の半導体チップの接合個所に孔を形成して、前記孔において前記両電極パッド同士を接合する
請求項1記載の半導体実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2007073566A JP2007073566A (ja) | 2007-03-22 |
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| Country | Link |
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| JP (1) | JP4744246B2 (ja) |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61234538A (ja) * | 1985-04-11 | 1986-10-18 | Seiko Epson Corp | Ic実装構造 |
| JPS63136642A (ja) * | 1986-11-28 | 1988-06-08 | Dainippon Printing Co Ltd | 二層式半導体集積回路 |
| JPH04105339A (ja) * | 1990-08-24 | 1992-04-07 | Fujitsu Ltd | テープキャリアのリード構造 |
| JPH08111432A (ja) * | 1994-10-12 | 1996-04-30 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2000340605A (ja) * | 1999-05-31 | 2000-12-08 | Mitsui Mining & Smelting Co Ltd | 半導体装置、半導体装置の製造方法、カード形状の半導体装置、およびカード形状の半導体装置の製造方法 |
| JP3715861B2 (ja) * | 2000-03-21 | 2005-11-16 | ローム株式会社 | 半導体装置の組立方法 |
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2005
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| JP2007073566A (ja) | 2007-03-22 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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