JP4747840B2 - 半導体装置の製造方法 - Google Patents
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Description
本発明は、半導体装置及びその製造方法に関し、特に高誘電体膜をゲート絶縁膜に用いたＭＩＳ型電界効果トランジスタ（ＭＩＳＦＥＴ）を有する半導体装置及びその製造方法に関する。
近年、ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）の高速動作を目的としてゲート絶縁膜（ＳｉＯ２膜）の薄膜化が２ｎｍ程度にまで進められている。しかし、これに伴い、消費電力の観点からゲートリーク電流量が無視できないものとなってきた。そこで、このゲートリーク電流量を抑制するため、ＳｉＯ２より比誘電率の高い材料（Ｈｉｇｈ−Ｋ材料）をゲート絶縁膜に利用することが検討されている。Ｈｉｇｈ−Ｋ材料をゲート絶縁膜に用いることによって、ＳｉＯ２換算膜厚を薄くできるため素子の高速動作を実現でき、且つ物理的膜厚を厚くできるためゲートリーク電流量を抑えることができる。
Ｈｉｇｈ−Ｋ材料としては、ハフニウムオキサイド（ＨｆＯ２）やジルコニウムオキサイド（ＺｒＯ２）等の金属酸化物、これらの金属酸化物にさらにシリコン等を含有する金属酸化物（組成式：ＨｆＳｉＯ、ＺｒＳｉＯ等）が知られている。
このようなＨｉｇｈ−Ｋ材料をゲート絶縁膜に用いたＭＩＳＦＥＴの一例が、特開２００２−１３４７３９号公報に開示されている。同公報に記載のＭＩＳＦＥＴは、下層部、中央部および上層部からなる３層構造のゲート絶縁膜を有し、下層部は中央部と比べてシリコン基板との反応性が低く、上層部は中央部と比べてゲート電極（ポリシリコン電極）との反応性が低いことを特徴としている。より具体的には、上層部および下層部にＨｆＳｉＯ２膜、中央部にＨｆＯ２膜が用いられている。そして、このような構成によれば、消費電力の低減および高速動作の実現を図ることができると記載されている。
しかしながら、上記従来技術のようにＨｉｇｈ−Ｋ材料の反応性を考慮した構成であっても、素子の微細化に伴いゲート長が短くなるに従って、動作電流が、ゲート絶縁膜に酸化シリコン膜を用いたＭＯＳＦＥＴに比べて十分に向上しないという問題がある。図１に、ゲート長と単位チャネル幅あたりのオン電流（Ｉｏｎ）との関係を示す。ここで、ＨｆＳｉＯ（Ａ）中のＳｉモル比率（Ｓｉ／（Ｓｉ＋Ｈｆ））は３０％、ＨｆＳｉＯ（Ｂ）中のＳｉモル比率は１３％である。この図から明らかなように、ゲート絶縁膜にＨｆＳｉＯ膜を用いた場合は、ゲート長が短くなるに従って、ＳｉＯ２膜を用いた場合に比べてオン電流が低くなることがわかる。また、ＨｆＳｉＯ膜中のＳｉ含有比率が低いとオン電流の低下が著しいことがわかる。このようにＳｉ含有比率が低いほどオン電流が低下することは、Ｓｉ含有比率が低いほど大きくなる比誘電率とトレードオフの関係にあるため、高速動作の実現の点で大きな障害となる。
Ｈｉｇｈ−Ｋ材料としては、ハフニウムオキサイド（ＨｆＯ２）やジルコニウムオキサイド（ＺｒＯ２）等の金属酸化物、これらの金属酸化物にさらにシリコン等を含有する金属酸化物（組成式：ＨｆＳｉＯ、ＺｒＳｉＯ等）が知られている。
このようなＨｉｇｈ−Ｋ材料をゲート絶縁膜に用いたＭＩＳＦＥＴの一例が、特開２００２−１３４７３９号公報に開示されている。同公報に記載のＭＩＳＦＥＴは、下層部、中央部および上層部からなる３層構造のゲート絶縁膜を有し、下層部は中央部と比べてシリコン基板との反応性が低く、上層部は中央部と比べてゲート電極（ポリシリコン電極）との反応性が低いことを特徴としている。より具体的には、上層部および下層部にＨｆＳｉＯ２膜、中央部にＨｆＯ２膜が用いられている。そして、このような構成によれば、消費電力の低減および高速動作の実現を図ることができると記載されている。
しかしながら、上記従来技術のようにＨｉｇｈ−Ｋ材料の反応性を考慮した構成であっても、素子の微細化に伴いゲート長が短くなるに従って、動作電流が、ゲート絶縁膜に酸化シリコン膜を用いたＭＯＳＦＥＴに比べて十分に向上しないという問題がある。図１に、ゲート長と単位チャネル幅あたりのオン電流（Ｉｏｎ）との関係を示す。ここで、ＨｆＳｉＯ（Ａ）中のＳｉモル比率（Ｓｉ／（Ｓｉ＋Ｈｆ））は３０％、ＨｆＳｉＯ（Ｂ）中のＳｉモル比率は１３％である。この図から明らかなように、ゲート絶縁膜にＨｆＳｉＯ膜を用いた場合は、ゲート長が短くなるに従って、ＳｉＯ２膜を用いた場合に比べてオン電流が低くなることがわかる。また、ＨｆＳｉＯ膜中のＳｉ含有比率が低いとオン電流の低下が著しいことがわかる。このようにＳｉ含有比率が低いほどオン電流が低下することは、Ｓｉ含有比率が低いほど大きくなる比誘電率とトレードオフの関係にあるため、高速動作の実現の点で大きな障害となる。
本発明の目的は、ゲート長が短い微細構造を有しながら、低消費電力でかつ高速動作が可能なＭＩＳＦＥＴを有する半導体装置およびその製造方法を提供することにある。
本発明は、以下の１項〜２４項にそれぞれ記載された態様が含まれる。
１． シリコン基板と、
前記シリコン基板上にシリコン含有絶縁膜を介して設けられた高誘電率金属酸化膜を有するゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたシリコン含有ゲート電極と、
前記ゲート電極の側面側に酸化シリコンを構成部材として含むサイドウォールとを有し、
前記サイドウォールと少なくとも前記ゲート電極の側面との間に窒化シリコン膜が介在するＭＩＳ型電界効果トランジスタを備えた半導体装置。
２． 前記窒化シリコン膜は、前記高誘電率金属酸化膜の側面を被覆している、１項に記載のＭＩＳ型電界効果トランジスタを備えた半導体装置。
３． 前記窒化シリコン膜は、酸化シリコン膜を介して設けられている、１項又は２項に記載の半導体装置。
４． シリコン基板と、
前記シリコン基板上にシリコン含有絶縁膜を介して設けられた高誘電率金属酸化膜を有するゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたシリコン含有ゲート電極とを有し、
少なくとも前記高誘電率金属酸化膜の側面側に窒素含有部を有するＭＩＳ型電界効果トランジスタを備えた半導体装置。
５． 前記窒素含有部は、少なくとも前記高誘電率金属酸化膜の側面を被覆する窒化シリコン膜である、４項に記載の半導体装置。
６． 前記ゲート絶縁膜の側面は、前記ゲート電極側面の平面に対して窪みを形成し、前記窒化シリコン膜は、この窪み内で少なくとも前記高誘電率金属酸化膜の側面を被覆している、５項に記載の半導体装置。
７． 前記窒素含有部は、前記高誘電率金属酸化膜の側面側部分を窒化処理してなるものである、４項に記載の半導体装置。
８． 前記ゲート電極の側面側に酸化シリコンを構成部材として含むサイドウォールを有する、４項〜７項のいずれか１項に記載の半導体装置。
９． 前記高誘電率金属酸化膜と前記ゲート電極との間に窒化シリコン膜が介在する、１項〜８項のいずれか１項に記載の半導体装置。
１０． 前記高誘電率金属酸化膜がハフニウム（Ｈｆ）を含有する、１項〜９項のいずれか１項に記載の半導体装置。
１１． 前記高誘電率金属酸化膜の比誘電率が１０以上である、１項〜１０項のいずれか１項に記載の半導体装置。
１２． 前記高誘電率金属酸化膜が前記サイドウォール下に存在しない、１項〜３項及び８項のいずれか１項に記載の半導体装置。
１３． 前記ゲート電極のゲート長が１μｍ以下である、１項〜１２項のいずれか１項に記載の半導体装置。
１４． シリコン基板上にシリコン含有絶縁膜を介して高誘電率金属酸化膜を形成する工程と、
前記高誘電率金属酸化膜上にシリコン含有ゲート電極材料膜を形成する工程と、
前記ゲート電極材料膜をパターニングしてゲート電極を形成する工程と、
前記高誘電率金属酸化膜をパターニングして前記ゲート電極下に高誘電率金属酸化膜パターンを形成する工程と、
窒化シリコン膜を全面に形成する工程と、
前記窒化シリコン膜上に酸化シリコン膜を形成する工程と、
前記酸化シリコン膜および窒化シリコン膜をエッチバックして前記ゲート電極側面に窒化シリコン膜を介したサイドウォールを形成する工程を有する半導体装置の製造方法。
１５． 前記窒化シリコン膜を形成した後、当該窒化シリコン膜をエッチバックして前記ゲート電極上及びシリコン基板上の窒化シリコン膜を除去する工程を有し、その後に、酸化シリコン膜を全面に形成し、この酸化シリコン膜をエッチバックして前記ゲート電極側面にサイドウォールを形成する、１４項に記載の半導体装置の製造方法。
１６． シリコン基板上にシリコン含有絶縁膜を介して高誘電率金属酸化膜を形成する工程と、
前記高誘電率金属酸化膜上にシリコン含有ゲート電極材料膜を形成する工程と、
前記ゲート電極材料膜をパターニングしてゲート電極を形成する工程と、
前記高誘電率金属酸化膜およびシリコン含有絶縁膜をパターニングして前記ゲート電極下に高誘電率金属酸化膜およびシリコン含有絶縁膜のパターンを形成する工程と、
第１の酸化シリコン膜を６００℃以下で全面に形成する工程と、
前記第１の酸化シリコン膜上に窒化シリコン膜を形成する工程と、
前記窒化シリコン膜上に第２の酸化シリコン膜を形成する工程と、
前記第２の酸化シリコン膜、窒化シリコン膜および第１の酸化シリコン膜をエッチバックして前記ゲート電極側面に第１の酸化シリコン膜および窒化シリコン膜を介したサイドウォールを形成する工程を有する半導体装置の製造方法。
１７． 前記窒化シリコン膜を形成した後、当該窒化シリコン膜および第１の酸化シリコン膜をエッチバックして前記ゲート電極上及びシリコン基板上の窒化シリコン膜および酸化シリコン膜を除去する工程を有し、その後に、前記第２の酸化シリコン膜を全面に形成し、この第２の酸化シリコン膜をエッチバックして前記ゲート電極側面にサイドウォールを形成する、１６項に記載の半導体装置の製造方法。
１８． シリコン基板上にシリコン含有絶縁膜を介して高誘電率金属酸化膜を形成する工程と、
前記高誘電率金属酸化膜上にシリコン含有ゲート電極材料膜を形成する工程と、
前記ゲート電極材料膜をパターニングしてゲート電極を形成する工程と、
前記高誘電率金属酸化膜をパターニングして前記ゲート電極下に高誘電率金属酸化膜パターンを形成する工程と、
等方性エッチングにより少なくとも前記高誘電率金属酸化膜パターンの側面部を除去して窪みを形成する工程と、
前記窪みを埋め込むように全面に窒化シリコン膜を形成する工程と、
前記窪み内において少なくとも前記高誘電率金属酸化膜の側面を被覆する窒化シリコン膜が残るように前記窒化シリコン膜をエッチングする工程と、
酸化シリコン膜を全面に形成し、この酸化シリコン膜をエッチバックして前記ゲート電極側面にサイドウォールを形成する工程を有する半導体装置の製造方法。
１９． シリコン基板上にシリコン含有絶縁膜を介して高誘電率金属酸化膜を形成する工程と、
前記高誘電率金属酸化膜上にシリコン含有ゲート電極材料膜を形成する工程と、
前記ゲート電極材料膜をパターニングしてゲート電極を形成する工程と、
前記高誘電率金属酸化膜をパターニングして前記ゲート電極下に高誘電率金属酸化膜パターンを形成する工程と、
前記高誘電率金属酸化膜パターンの側面部を窒化処理する工程と、
酸化シリコン膜を全面に形成し、この酸化シリコン膜をエッチバックして前記ゲート電極側面にサイドウォールを形成する工程を有する半導体装置の製造方法。
２０． シリコン基板上にシリコン含有絶縁膜を介して高誘電率金属酸化膜を形成する工程と、
前記高誘電率金属酸化膜上にシリコン含有ゲート電極材料膜を形成する工程と、
前記ゲート電極材料膜をパターニングしてゲート電極を形成する工程と、
前記高誘電率金属酸化膜をパターニングして前記ゲート電極下に高誘電率金属酸化膜パターンを形成する工程と、
酸化シリコン膜を６００℃以下で全面に形成する工程と、
前記酸化シリコン膜をエッチバックして前記ゲート電極側面にサイドウォールを形成する工程を有する半導体装置の製造方法。
２１． さらに前記シリコン含有絶縁膜をパターニングして前記ゲート電極下にシリコン含有絶縁膜パターンを形成する、１４項、１５項、１８項〜２０項のいずれか１項に記載の半導体装置の製造方法。
２２． 前記高誘電率金属酸化膜がハフニウム（Ｈｆ）を含有する、１４項〜２１項のいずれか１項に記載の半導体装置の製造方法。
２３． 前記高誘電率金属酸化膜の比誘電率が１０以上である、１４項〜２２項のいずれか１項に記載の半導体装置の製造方法。
２４． 前記ゲート電極のゲート長が１μｍ以下である、１４項〜２３項のいずれか１項に記載の半導体装置の製造方法。
なお、本発明において高誘電率金属酸化膜とは、ＳｉＯ２の比誘電率より高い比誘電率を持つものを意味し、この比誘電率が７以上、さらに１０以上である金属酸化物からなる膜を用いることが好ましい。
本発明によれば、ゲート長が短い微細構造を有しながら、低消費電力でかつ高速動作が可能なＭＩＳＦＥＴを有する半導体装置を提供することができる。
本発明は、以下の１項〜２４項にそれぞれ記載された態様が含まれる。
１． シリコン基板と、
前記シリコン基板上にシリコン含有絶縁膜を介して設けられた高誘電率金属酸化膜を有するゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたシリコン含有ゲート電極と、
前記ゲート電極の側面側に酸化シリコンを構成部材として含むサイドウォールとを有し、
前記サイドウォールと少なくとも前記ゲート電極の側面との間に窒化シリコン膜が介在するＭＩＳ型電界効果トランジスタを備えた半導体装置。
２． 前記窒化シリコン膜は、前記高誘電率金属酸化膜の側面を被覆している、１項に記載のＭＩＳ型電界効果トランジスタを備えた半導体装置。
３． 前記窒化シリコン膜は、酸化シリコン膜を介して設けられている、１項又は２項に記載の半導体装置。
４． シリコン基板と、
前記シリコン基板上にシリコン含有絶縁膜を介して設けられた高誘電率金属酸化膜を有するゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたシリコン含有ゲート電極とを有し、
少なくとも前記高誘電率金属酸化膜の側面側に窒素含有部を有するＭＩＳ型電界効果トランジスタを備えた半導体装置。
５． 前記窒素含有部は、少なくとも前記高誘電率金属酸化膜の側面を被覆する窒化シリコン膜である、４項に記載の半導体装置。
６． 前記ゲート絶縁膜の側面は、前記ゲート電極側面の平面に対して窪みを形成し、前記窒化シリコン膜は、この窪み内で少なくとも前記高誘電率金属酸化膜の側面を被覆している、５項に記載の半導体装置。
７． 前記窒素含有部は、前記高誘電率金属酸化膜の側面側部分を窒化処理してなるものである、４項に記載の半導体装置。
８． 前記ゲート電極の側面側に酸化シリコンを構成部材として含むサイドウォールを有する、４項〜７項のいずれか１項に記載の半導体装置。
９． 前記高誘電率金属酸化膜と前記ゲート電極との間に窒化シリコン膜が介在する、１項〜８項のいずれか１項に記載の半導体装置。
１０． 前記高誘電率金属酸化膜がハフニウム（Ｈｆ）を含有する、１項〜９項のいずれか１項に記載の半導体装置。
１１． 前記高誘電率金属酸化膜の比誘電率が１０以上である、１項〜１０項のいずれか１項に記載の半導体装置。
１２． 前記高誘電率金属酸化膜が前記サイドウォール下に存在しない、１項〜３項及び８項のいずれか１項に記載の半導体装置。
１３． 前記ゲート電極のゲート長が１μｍ以下である、１項〜１２項のいずれか１項に記載の半導体装置。
１４． シリコン基板上にシリコン含有絶縁膜を介して高誘電率金属酸化膜を形成する工程と、
前記高誘電率金属酸化膜上にシリコン含有ゲート電極材料膜を形成する工程と、
前記ゲート電極材料膜をパターニングしてゲート電極を形成する工程と、
前記高誘電率金属酸化膜をパターニングして前記ゲート電極下に高誘電率金属酸化膜パターンを形成する工程と、
窒化シリコン膜を全面に形成する工程と、
前記窒化シリコン膜上に酸化シリコン膜を形成する工程と、
前記酸化シリコン膜および窒化シリコン膜をエッチバックして前記ゲート電極側面に窒化シリコン膜を介したサイドウォールを形成する工程を有する半導体装置の製造方法。
１５． 前記窒化シリコン膜を形成した後、当該窒化シリコン膜をエッチバックして前記ゲート電極上及びシリコン基板上の窒化シリコン膜を除去する工程を有し、その後に、酸化シリコン膜を全面に形成し、この酸化シリコン膜をエッチバックして前記ゲート電極側面にサイドウォールを形成する、１４項に記載の半導体装置の製造方法。
１６． シリコン基板上にシリコン含有絶縁膜を介して高誘電率金属酸化膜を形成する工程と、
前記高誘電率金属酸化膜上にシリコン含有ゲート電極材料膜を形成する工程と、
前記ゲート電極材料膜をパターニングしてゲート電極を形成する工程と、
前記高誘電率金属酸化膜およびシリコン含有絶縁膜をパターニングして前記ゲート電極下に高誘電率金属酸化膜およびシリコン含有絶縁膜のパターンを形成する工程と、
第１の酸化シリコン膜を６００℃以下で全面に形成する工程と、
前記第１の酸化シリコン膜上に窒化シリコン膜を形成する工程と、
前記窒化シリコン膜上に第２の酸化シリコン膜を形成する工程と、
前記第２の酸化シリコン膜、窒化シリコン膜および第１の酸化シリコン膜をエッチバックして前記ゲート電極側面に第１の酸化シリコン膜および窒化シリコン膜を介したサイドウォールを形成する工程を有する半導体装置の製造方法。
１７． 前記窒化シリコン膜を形成した後、当該窒化シリコン膜および第１の酸化シリコン膜をエッチバックして前記ゲート電極上及びシリコン基板上の窒化シリコン膜および酸化シリコン膜を除去する工程を有し、その後に、前記第２の酸化シリコン膜を全面に形成し、この第２の酸化シリコン膜をエッチバックして前記ゲート電極側面にサイドウォールを形成する、１６項に記載の半導体装置の製造方法。
１８． シリコン基板上にシリコン含有絶縁膜を介して高誘電率金属酸化膜を形成する工程と、
前記高誘電率金属酸化膜上にシリコン含有ゲート電極材料膜を形成する工程と、
前記ゲート電極材料膜をパターニングしてゲート電極を形成する工程と、
前記高誘電率金属酸化膜をパターニングして前記ゲート電極下に高誘電率金属酸化膜パターンを形成する工程と、
等方性エッチングにより少なくとも前記高誘電率金属酸化膜パターンの側面部を除去して窪みを形成する工程と、
前記窪みを埋め込むように全面に窒化シリコン膜を形成する工程と、
前記窪み内において少なくとも前記高誘電率金属酸化膜の側面を被覆する窒化シリコン膜が残るように前記窒化シリコン膜をエッチングする工程と、
酸化シリコン膜を全面に形成し、この酸化シリコン膜をエッチバックして前記ゲート電極側面にサイドウォールを形成する工程を有する半導体装置の製造方法。
１９． シリコン基板上にシリコン含有絶縁膜を介して高誘電率金属酸化膜を形成する工程と、
前記高誘電率金属酸化膜上にシリコン含有ゲート電極材料膜を形成する工程と、
前記ゲート電極材料膜をパターニングしてゲート電極を形成する工程と、
前記高誘電率金属酸化膜をパターニングして前記ゲート電極下に高誘電率金属酸化膜パターンを形成する工程と、
前記高誘電率金属酸化膜パターンの側面部を窒化処理する工程と、
酸化シリコン膜を全面に形成し、この酸化シリコン膜をエッチバックして前記ゲート電極側面にサイドウォールを形成する工程を有する半導体装置の製造方法。
２０． シリコン基板上にシリコン含有絶縁膜を介して高誘電率金属酸化膜を形成する工程と、
前記高誘電率金属酸化膜上にシリコン含有ゲート電極材料膜を形成する工程と、
前記ゲート電極材料膜をパターニングしてゲート電極を形成する工程と、
前記高誘電率金属酸化膜をパターニングして前記ゲート電極下に高誘電率金属酸化膜パターンを形成する工程と、
酸化シリコン膜を６００℃以下で全面に形成する工程と、
前記酸化シリコン膜をエッチバックして前記ゲート電極側面にサイドウォールを形成する工程を有する半導体装置の製造方法。
２１． さらに前記シリコン含有絶縁膜をパターニングして前記ゲート電極下にシリコン含有絶縁膜パターンを形成する、１４項、１５項、１８項〜２０項のいずれか１項に記載の半導体装置の製造方法。
２２． 前記高誘電率金属酸化膜がハフニウム（Ｈｆ）を含有する、１４項〜２１項のいずれか１項に記載の半導体装置の製造方法。
２３． 前記高誘電率金属酸化膜の比誘電率が１０以上である、１４項〜２２項のいずれか１項に記載の半導体装置の製造方法。
２４． 前記ゲート電極のゲート長が１μｍ以下である、１４項〜２３項のいずれか１項に記載の半導体装置の製造方法。
なお、本発明において高誘電率金属酸化膜とは、ＳｉＯ２の比誘電率より高い比誘電率を持つものを意味し、この比誘電率が７以上、さらに１０以上である金属酸化物からなる膜を用いることが好ましい。
本発明によれば、ゲート長が短い微細構造を有しながら、低消費電力でかつ高速動作が可能なＭＩＳＦＥＴを有する半導体装置を提供することができる。
図１は、従来のＭＩＳＦＥＴにおけるゲート長と単位チャネル幅あたりのオン電流（Ｉｏｎ）との関係を示す図である。
図２は、本発明におけるＭＩＳＦＥＴの一例の模式的断面図である。
図３は、本発明におけるＭＩＳＦＥＴの一例の模式的断面図である。
図４は、本発明におけるＭＩＳＦＥＴの製造方法の模式的説明図である。
図５は、本発明におけるＭＩＳＦＥＴの一例の模式的断面図である。
図６は、本発明におけるＭＩＳＦＥＴの一例の模式的断面図である。
図７は、本発明におけるＭＩＳＦＥＴの製造方法の模式的説明図である。
図８は、本発明におけるＭＩＳＦＥＴの一例の模式的断面図である。
図９は、本発明におけるＭＩＳＦＥＴの製造方法の模式的説明図である。
図１０は、本発明におけるＭＩＳＦＥＴの一例の模式的断面図である。
図１１は、本発明におけるＭＩＳＦＥＴの製造方法の模式的説明図である。
図２は、本発明におけるＭＩＳＦＥＴの一例の模式的断面図である。
図３は、本発明におけるＭＩＳＦＥＴの一例の模式的断面図である。
図４は、本発明におけるＭＩＳＦＥＴの製造方法の模式的説明図である。
図５は、本発明におけるＭＩＳＦＥＴの一例の模式的断面図である。
図６は、本発明におけるＭＩＳＦＥＴの一例の模式的断面図である。
図７は、本発明におけるＭＩＳＦＥＴの製造方法の模式的説明図である。
図８は、本発明におけるＭＩＳＦＥＴの一例の模式的断面図である。
図９は、本発明におけるＭＩＳＦＥＴの製造方法の模式的説明図である。
図１０は、本発明におけるＭＩＳＦＥＴの一例の模式的断面図である。
図１１は、本発明におけるＭＩＳＦＥＴの製造方法の模式的説明図である。
本発明者らは、低消費電力でかつ高速動作が可能なＭＩＳＦＥＴを有する半導体装置を開発するに際して、前述したように、ゲート絶縁膜にＨｉｇｈ−Ｋ材料を用いたＦＥＴは酸化シリコン膜を用いた場合に比べて、ゲート長が短くなるに従って動作電流（Ｉｏｎ）が向上しないという問題を見出した。特に、この問題は、特定の素子構造、すなわちゲート長が短く（特に１μｍ以下）、且つゲート電極の側面に酸化シリコンからなるサイドウォールが設けられている場合に顕著であった。この原因について詳細に検討を行ったところ、ゲート絶縁膜を構成する高誘電率金属酸化膜の上面及び下面側に数ｎｍ程度の絶縁膜が形成あるいは増膜されていることを見出した。この絶縁膜は酸化シリコン膜と考えられ、この増膜分ほど電気的なゲート絶縁膜厚が増大し（反転容量の増大）、動作電流（Ｉｏｎ）が低下したものと考えられる。また、この酸化シリコン膜の形成は、サイドウォール形成工程後に顕著であったことから、この工程における酸化性雰囲気の成膜過程に主な原因があると考えられる。すなわち、サイドウォールを形成する際の酸化性雰囲気の成膜過程において、高誘電率金属酸化膜の露出部から、酸素等の酸化性物質が膜中へ浸入・拡散し、この酸化性物質が、高誘電率金属酸化膜上のゲート電極および下地層（あるいはシリコン基板）のシリコン成分と反応して、酸化シリコン膜が形成あるいは増膜したものと考えられる。また、ゲート長が短いほど動作電流（Ｉｏｎ）が低下する理由としては、ゲート長が短いと、ゲート電極下に形成される高誘電率金属酸化膜のゲート長方向の長さも短くなり、酸化性物質が膜中央部まで容易に拡散でき、高誘電率金属酸化膜のゲート長方向の全域にわたって酸化シリコン膜が形成あるいは増膜しやすくなるためと考えられる。
本発明は、上記の観点から鋭意検討した結果、完成したものであり、その主な特徴は、酸素等の酸化性物質を含む酸化性雰囲気での加熱下の処理において、ゲート絶縁膜を構成する高誘電率金属酸化膜中への酸化性物質の浸入・透過を抑制できる構成にある。
前述のとおり、動作電流（Ｉｏｎ）の低下はゲート長が短いほど顕著になるため、本発明は、特に、ゲート長が１μｍ以下のＭＩＳＦＥＴを備えた半導体装置に対して効果的であり、２００ｎｍ以下がより効果的であり、１００ｎｍ以下がさらに効果的である。
また本発明は、短チャネル効果の抑制の観点から、ゲート絶縁膜を構成する高誘電率金属酸化膜がサイドウォール下に存在しない構造、あるいは高誘電率金属酸化膜がゲート電極下の領域のみに存在する構造を採用したときに特に効果的なものである。
本発明の一実施形態の構造的な主な特徴は、シリコン基板上にシリコン含有絶縁膜を介して積層された高誘電率金属酸化膜を有するゲート絶縁膜と、このゲート絶縁膜上に形成されたシリコン含有ゲート電極と、このゲート電極の側面側に酸化シリコンを構成部材として含むサイドウォールとを有し、このサイドウォールと少なくとも前記ゲート絶縁膜の側面との間に窒化シリコン膜が介在することにある。
また、他の実施形態の構造的な主な特徴は、シリコン基板上にシリコン含有絶縁膜を介して積層された高誘電率金属酸化膜を有するゲート絶縁膜と、このゲート絶縁膜上に形成されたシリコン含有ゲート電極とを有し、少なくとも前記高誘電率金属酸化膜の側面側に窒素含有部を有することにある。
さらに、本発明の上記特徴的構成を達成し得るプロセス的な主な特徴は、高誘電率金属酸化膜を含むゲート絶縁膜およびゲート電極を形成した後において、当該高誘電率金属酸化膜が露出した状態で実施する酸化性雰囲気での加熱下の処理を６００℃以下で行うことにある。
以下、本発明の好適な実施の形態を説明する。
なお、以下の説明に用いる図面においては、ソース・ドレイン領域を構成する深い不純物拡散領域、及びサイドウォール下に存在するＬＤＤ領域を構成する浅い不純物拡散領域を省略している。
第１の実施形態
本実施形態は、図２に示すように、シリコン基板１上に、シリコン含有絶縁膜２と高誘電率金属酸化膜３がこの順で積層されたゲート絶縁膜と、このゲート絶縁膜上に形成されたシリコン含有ゲート電極４と、このゲート絶縁膜側面を含むゲート電極側面（基板に対して垂直方向の面）に窒化シリコン膜５を介してサイドウォール６が設けられている。この実施形態では、高誘電率金属酸化膜３の側面（基板に対して垂直方向の面）を窒化シリコン膜５が被覆している。
なお、図２に示す構成では、窒化シリコン膜５がサイドウォール６下にも存在するが、図３に示すように、サイドウォール下（サイドウォールとシリコン基板との間）に窒化シリコン膜が存在しない構造にすることもできる。また、図２及び図３では、窒化シリコン膜５がシリコン基板１に接しているが、界面準位の抑制の観点から、これらの間に酸化シリコン膜を介在させることが好ましい。
本発明の構成において、高誘電率金属酸化膜３としては、ハフニウムオキサイド（ＨｆＯ２）やジルコニウムオキサイド（ＺｒＯ２）等の金属酸化物、これらの金属酸化物にさらにシリコン（Ｓｉ）やアルミニウム（Ａｌ）、窒素（Ｎ）を含有する金属酸化物（組成式：ＨｆＳｉＯ、ＺｒＳｉＯ、ＨｆＡｌＯ、ＺｒＡｌＯ、ＨｆＳｉＯＮ等）を用いることができる。なかでも、耐熱性や比誘電率の観点からＨｆＳｉＯやＨｆＳｉＯＮが好ましい。耐熱性の点からは、窒素を含有するＨｆＳｉＯＮが好ましい。ＨｆＳｉＯＮ等の窒素を含有する金属酸化物中の窒素含有率（全構成原子に対する窒素原子の原子数比（百分率））は、素子信頼性の点から５０％以下が好ましく、４０％以下がより好ましい。また、高誘電率金属酸化膜の厚みは、消費電力や動作速度等の所望の素子特性の観点から、０．５ｎｍ〜１０ｎｍの範囲で適宜設定することができる。また、２種以上の異なる組成の高誘電率金属酸化膜を積層してもよい。
高誘電率金属酸化膜下に設けられるシリコン含有絶縁膜２としては、酸化シリコン膜（ＳｉＯ２膜）やシリコン酸化窒化膜（ＳｉＯＮ膜）、窒化シリコン膜（Ｓｉ３Ｎ４）を用いることができる。信頼性等の素子特性の点から酸化シリコン膜が好ましい。この絶縁膜の厚みは、０．４ｎｍ〜１０ｎｍの範囲で適宜設定することができる。この絶縁膜が薄すぎると、高誘電率金属酸化膜とシリコン基板との反応を十分に抑制できなくなる。厚すぎると、電気的なゲート絶縁膜厚が大きくなり所望の動作速度が得られなくなる。
高誘電率金属酸化膜の側面を被覆する窒化シリコン膜５の厚みは、酸素等の酸化性物質のバリア機能が得られる範囲で適宜設定できるが、例えば１ｎｍ〜１０ｎｍの範囲に設定することができる。薄すぎると、所望のバリア機能が得られなくなり、均一な成膜も困難となり、逆に厚すぎると、応力増大による信頼性低下等の問題が生じる虞がある。
ゲート電極４は、ポリシリコンで形成することができ、所望のサイズに適宜設定できるが、前述のとおり、本発明はゲート長が１μｍ以下において効果的であり、２００ｎｍ以下においてより効果的であり、１００ｎｍ以下においてさらに効果的である。一方、所望の素子特性や微細加工精度等の観点から、ゲート長は、好ましくは２０ｎｍ以上、より好ましくは４０ｎｍ以上の範囲で適宜設定することができる。ゲート電極の高さ（基板に対して垂直方向の長さ）は、例えば５０ｎｍ〜２００ｎｍの範囲に設定することができる。
サイドウォール６は、ＮＳＧ等の酸化シリコンで形成することができ、そのサイズはゲート電極のサイズに応じて適宜設定することができる。
以下、本実施形態のＭＩＳＦＥＴの製造方法を説明する。
まず、素子分離領域（不図示）を有するシリコン基板１を用意し、この基板を希ＨＦ水溶液等の酸性溶液で洗浄して基板表面の自然酸化膜を除去し、純水でリンス、乾燥を行う。その後、ＲＴＡ法等により基板表面に熱酸化膜１２を形成する（図４（ａ））。この熱酸化膜１２は、図２及び図３におけるシリコン含有絶縁膜２を構成する。また、この熱酸化膜を常法により窒化処理を施して、シリコン酸化窒化膜（ＳｉＯＮ）とすることも可能である。また、この熱酸化膜に代えて、常法により窒化シリコン膜を形成することもできる。
次に、この熱酸化膜１２上に高誘電率金属酸化膜としてＨｆＳｉＯ膜１３（又はＨｆＳｉＯＮ膜）を形成する（図４（ｂ））。２種以上の異なる組成の高誘電率金属酸化膜を積層してもよい。成膜方法は、固層拡散法や、原子層成長法、ＭＯＣＶＤ法等の常法により行うことができる。
次に、このＨｆＳｉＯ膜１３（又はＨｆＳｉＯＮ膜）の上に、ＣＶＤ法によりゲート電極形成用のポリシリコン膜１４を形成する（図４（ｃ））。このポリシリコン膜には導電性付与を目的として、成長時に不純物を導入する。この不純物の導入は成膜終了後に行うこともできる。
次に、このポリシリコン膜１４上にレジストパターン２１を形成し（図４（ｄ））、このレジストパターン２１をマスクとしてドライエッチング行い、ポリシリコン膜１４をパターニングしてゲート電極４を形成する（図４（ｅ））。その際、ＨｆＳｉＯ膜１３（又はＨｆＳｉＯＮ膜）がストッパ膜として機能し得るエッチング条件を採用することにより、ＨｆＳｉＯ膜１３（又はＨｆＳｉＯＮ膜）上で精度良くエッチングを停止することができる。なお、このドライエッチングにより、ゲート電極下以外のＨｆＳｉＯ膜（又はＨｆＳｉＯＮ膜）を除去することも可能である。
次に、レジスト剥離液を用いてレジストパターン２１を除去した後、絶縁膜除去液を用いてゲート電極下以外のＨｆＳｉＯ膜１３（又はＨｆＳｉＯＮ膜）及び熱酸化膜１２を除去し、シリコン含有絶縁膜２（熱酸化膜）と高誘電率金属酸化膜３（ＨｆＳｉＯ膜又はＨｆＳｉＯＮ膜）の積層体からなるゲート絶縁膜を形成する（図４（ｆ））。この絶縁膜の除去工程は、例えば以下の条件で行うことができる。
絶縁膜除去条件：フッ酸水溶液（ＨＦ：Ｈ２Ｏ＝１：６００（質量比））中に２８℃で３分浸漬。
なお、この除去工程において、ＨｆＳｉＯ膜１３（又はＨｆＳｉＯＮ膜）に対する熱酸化膜１２のエッチング速度が著しく小さい条件（例えば、フッ酸水溶液（ＨＦ：Ｈ２Ｏ＝１：２０００（質量比））中に８０℃で３分浸漬）を採用することにより、基板上に熱酸化膜１２を残すことが可能である。この場合、サイドウォール６下の窒化シリコン膜５とシリコン基板１との間に熱酸化膜が介在した構造を形成することができる。
また、この除去工程後に行われる薬液を用いた洗浄工程において基板上に形成される自然酸化膜を残してもよい。これらの場合、サイドウォール６下の窒化シリコン膜５とシリコン基板１との間に酸化シリコン膜が介在した構造を形成することができる。
次に、不純物のイオン注入を行って、このゲート電極形状に自己整合的に比較的低濃度の浅い拡散層を形成する。
次に、酸化性物質のバリア用に窒化シリコン膜１５、サイドウォール用にＮＳＧ等の酸化シリコン膜１６をこの順でＣＶＤ法により積層した後（図４（ｇ））、異方性エッチングによりエッチバックを行って、窒化シリコン膜５を介したサイドウォール６を形成する（図２）。なお、窒化シリコン膜１５を形成し、エッチバックを行った後に、酸化シリコン膜１６を形成し、この膜をエッチバックすることにより、図３に示すような、サイドウォール下には窒化シリコン膜が存在しない構造を形成することができる。ＣＶＤ法による酸化シリコン膜の成膜は、例えば６００を超え１０００℃以下、好ましくは６００を超え８００℃以下で行うことができる。
次に、不純物のイオン注入を行って、ゲート電極およびサイドウォール形状に自己整合的に比較的高濃度の深い拡散層を形成する。
以上の工程およびそれ以降の工程において、常法により所望の構造に応じた処理を実施してＭＩＳＦＥＴ構造を完成することができる。
本実施形態によれば、酸化性物質バリア用の窒化シリコン膜１５を形成した後に、サイドウォール用の酸化シリコン膜１６を形成するため、この酸化シリコン膜の成膜過程において、成膜速度や膜質の点から６００℃を超える比較的高温環境下で実施しても、窒化シリコン膜１５によって、酸素等の酸化性物質の高誘電率金属酸化膜３中への浸入が防止される。結果、高誘電率金属酸化膜３上下の領域において酸化シリコン膜が形成あるいは増膜しないため、電気的ゲート絶縁膜厚の薄いゲート絶縁膜を形成することができる。
第２の実施形態
本実施形態は、図５に示すように、シリコン基板１上に、シリコン含有絶縁膜２と高誘電率金属酸化膜３がこの順で積層されたゲート絶縁膜と、このゲート絶縁膜上に形成されたシリコン含有ゲート電極４と、このゲート電極側面（基板に対して垂直方向の面）に酸化シリコン膜７及び窒化シリコン膜５をこの順に介して酸化シリコンからなるサイドウォール６が設けられている。本実施形態は、酸化シリコン膜７を設けた以外は、第１の実施形態と同様な構成をとることができる。
なお、図５に示す構造では、窒化シリコン膜５がサイドウォール６下にも存在するが、図６に示すように、サイドウォール下（サイドウォールとシリコン基板との間）に窒化シリコン膜が存在しない構造にすることもできる。本実施形態の構造は、窒化シリコン膜５とシリコン基板１との間に酸化シリコン膜７が介在するため、窒化シリコン膜がシリコン基板に直接接する構造に比べて、界面準位の抑制の観点から好ましい形態である。
本実施形態の構造を有するＭＩＳＦＥＴは次のようにして形成することができる。
第１の実施形態の製造方法と同様にして図４（ｆ）に示す基板を作製する。次に、ＮＳＧ等の酸化シリコン膜１７を形成した後に、酸化性物質のバリア用に窒化シリコン膜１５、サイドウォール用にＮＳＧ等の酸化シリコン膜１６をこの順で積層する（図７）。その際、酸化シリコン膜１７は、酸素等の酸化性物質の高誘電率金属酸化膜中への浸入を抑制する観点から６００℃以下で成膜することが好ましい。この比較的低温下での酸化シリコン膜の形成は、ＡＬ−ＣＶＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ ＣＶＤ）法により良好に行うことができる。成膜速度や膜質の点から２００℃以上で行うことが好ましく、４００℃以上がより好ましい。
次に、異方性エッチングによりエッチバックを行って、酸化シリコン膜７及び窒化シリコン膜５をこの順に介したサイドウォール６を形成する（図５）。
以上の工程およびそれ以降の工程において、第１の実施形態と同様に、常法により所望の工程に応じた処理を実施してＭＩＳＦＥＴ構造を形成することができる。
本実施形態の酸化シリコン膜１７は、その上に設けられた窒化シリコン膜１５のエッチング除去の際にバッファ膜として機能し、シリコン基板自体のエッチングダメージの防止に役立つものである。窒化シリコン膜１５をドライエッチングにより完全に除去するために過剰にエッチングを行う際、酸化シリコン膜１７にてエッチングを停止させることで、シリコン基板自体へのダメージを防止できる。シリコン基板表面の酸化シリコン膜１７はウエットエッチングにより容易に選択的に除去できる。このような観点から、この酸化シリコン膜１７の厚みは１ｎｍ以上が好ましく、５ｎｍ以上がより好ましい。一方、スループットの点からは、酸化シリコン膜１７の成膜時間は短いことが好ましく、この観点から、酸化シリコン膜１７の厚みは２０ｎｍ以下が好ましく、１０ｎｍ以下がより好ましい。
なお、酸化シリコン膜１７及び窒化シリコン膜１５を形成し、異方性エッチングによりエッチバックを行った後に、サイドウォール用の酸化シリコン膜１６を形成し、この膜をエッチバックすることにより、図６に示すような、サイドウォール下には窒化シリコン膜が存在しない構造を形成することができる。
第３の実施の形態
本実施形態は、図８に示すように、シリコン基板１上に、シリコン含有絶縁膜２と高誘電率金属酸化膜３がこの順で積層されたゲート絶縁膜と、このゲート絶縁膜上に形成されたシリコン含有ゲート電極４と、このゲート絶縁膜の側面に選択的に且つ直接に接して設けられた窒化シリコン膜５１（窒素含有部）と、この窒化シリコン膜５１表面を含むゲート電極側面（基板に対して垂直方向の面）に酸化シリコンからなるサイドウォール６が設けられている。この窒化シリコン膜５１は、ゲート電極側面の平面に対する窪みを埋め込むようにその内面を被覆している。この窒化シリコン膜５１の厚みは、酸素等の酸化性物質のバリア機能が得られる範囲で適宜設定できるが、例えば０．５ｎｍ〜１０ｎｍの範囲に設定することができる。この厚みが薄すぎると十分なバリア機能が得られなくなる。また、この窒化シリコン膜５１の厚みは、製法上、窪みの深さに相応するため、高誘電率金属酸化膜のゲート長方向サイズの制約の点から、必要十分な厚みとすることが好ましい。
本実施形態の構造を有するＭＩＳＦＥＴは次のようにして形成することができる。
第１の実施形態の製造方法と同様にして図４（ｅ）に示す基板を作製する。次に、レジスト剥離液によりレジストパターン２１を除去した後、絶縁膜除去液を用いてゲート電極下以外のＨｆＳｉＯ膜１３（又はＨｆＳｉＯＮ膜）及び熱酸化膜１２を除去し、シリコン含有絶縁膜２（熱酸化膜）と高誘電率金属酸化膜３（ＨｆＳｉＯ膜又はＨｆＳｉＯＮ膜）の積層体からなるゲート絶縁膜を形成する。その際、除去液の組成や処理時間等を調整して、ゲート電極下のゲート絶縁膜（少なくともＨｆＳｉＯ膜３又はＨｆＳｉＯＮ膜）をサイドエッチして、ゲート電極側面の平面に対する窪み１０１を形成する（図９（ａ））。このサイドエッチ量は、後に形成する窒化シリコン膜５１の厚みに応じて調製する。このサイドエッチを伴う除去工程は、例えば次の条件で行うことができる。絶縁膜除去条件：フッ酸水溶液（ＨＦ：Ｈ２Ｏ＝１：６００（質量比））中に２８℃で３分浸漬。
次に、酸化性物質のバリア用の窒化シリコン膜１５を、窪み１０１を埋め込むように積層する（図９（ｂ））。次いで、ドライエッチングによりゲート電極上およびシリコン基板上の窒化シリコン膜を除去し、その後、窪み１０１内に窒化シリコン膜１５が残るようにウエットエッチングを行う（図９（ｃ））。このときのウエットエッチングは、例えば次の条件で行うことができる。
ウエットエチング条件：リン酸中、１６０℃で１分浸漬。
以上のようにして、ゲート絶縁膜（少なくとも高誘電率金属酸化膜）の側面に選択的に且つ直接に接するように窒化シリコン膜５１を設けた後、第１の実施形態と同様にして所望のＭＩＳＦＥＴ構造を形成することができる。
本実施形態によれば、酸化性物質バリア用の窒化シリコン膜５１を形成した後に、サイドウォール用の酸化シリコン膜１６を形成するため、この酸化シリコン膜の成膜過程において、成膜速度や膜質の点から６００℃を超える比較的高温環境下で実施しても、窒化シリコン膜５１によって、酸素等の酸化性物質の高誘電率金属酸化膜３中への浸入が防止される。結果、高誘電率金属酸化膜３上下の領域において酸化シリコン膜が形成あるいは増膜しないため、電気的ゲート絶縁膜厚の薄いゲート絶縁膜を形成することができる。
第４の実施の形態
本実施形態は、図１０に示すように、シリコン基板１上に、シリコン含有絶縁膜２と高誘電率金属酸化膜３がこの順で積層されたゲート絶縁膜と、このゲート絶縁膜上に形成されたシリコン含有ゲート電極４と、このゲート絶縁膜側面を含むゲート電極側面（基板に対して垂直方向の面）に酸化シリコンからなるサイドウォール６が設けられている。そして、高誘電率金属酸化膜２は、その側面側に窒化領域５２（窒素含有部）を有している。高誘電率金属酸化膜２として、ＨｆＳｉＯＮ等の窒素含有金属酸化膜を用いた場合は、基板に平行方向の膜中央部に比べて窒素含有率の高い窒化領域が側面側に形成される。この窒化領域５２の厚み（側面からゲート長方向の長さ）は、酸素等の酸化性物質のバリア機能が得られる範囲で適宜設定できるが、例えば窒素含有率（全構成原子に対する窒素原子の原子数比（百分率））が５％以上の領域を１ｎｍ〜２０ｎｍの範囲に設定することができる。窒化領域の厚みが薄すぎると十分なバリア機能が得られなくなる。逆に厚すぎると、信頼性の低下や窒化処理の効率低下を招くため、必要十分な厚みとすることが好ましい。また、この窒化領域中の窒素含有率は、バリア機能の点から５％以上が好ましく、１０％以上がより好ましい。信頼性や窒化処理の効率性の点から５０％以下が好ましく、４０％以下がより好ましい。
本実施形態の構造を有するＭＩＳＦＥＴは次のようにして形成することができる。
第１の実施形態の製造方法と同様にして図４（ｆ）に示す基板を作製し、前述の窒化領域５２が形成されるように窒化処理を行う。この窒化処理としては、アンモニア雰囲気中での熱処理や、Ｎ２やＮＯ等の窒素含有ガスを用いたプラズマ窒化処理により行うことができる。例えば、ＨｆＳｉＯ膜（Ｓｉモル比率：３０％）に対して、下記の窒化処理条件により窒化処理を行うことにより、最大窒素含有率１５％、窒素含有率５％以上の厚み３．５ｎｍ程度の窒化領域を形成することができる。
窒化処理条件：アンモニア雰囲気中、７６０Ｔｏｒｒ、８００℃、３０分。
以上のようにして、高誘電率金属酸化膜（ＨｆＳｉＯ膜）の両側面側に窒化領域５２を設けた後、第１の実施形態と同様にして所望のＭＩＳＦＥＴ構造を形成することができる。
なお、この窒化処理により、ゲート電極４およびシリコン含有絶縁膜２の露出面も窒化される。ＨｆＳｉＯ等の高誘電率金属酸化膜は、その気体透過性が高いため、ゲート電極やシリコン含有絶縁膜よりも厚い窒化領域が形成される。
本実施形態によれば、高誘電率金属酸化膜の両側面（露出面）側に窒化領域５２を形成した後に、サイドウォール用の酸化シリコン膜１６を形成するため、この酸化シリコン膜の成膜過程において、成膜速度や膜質の点から６００℃を超える比較的高温環境下で実施しても、窒化領域５２によって、酸素等の酸化性物質の高誘電率金属酸化膜３中への浸入が防止される。結果、高誘電率金属酸化膜３上下の領域において酸化シリコン膜が形成あるいは増膜しないため、電気的ゲート絶縁膜厚の薄いゲート絶縁膜を形成することができる。
第５の実施の形態
本実施形態は、高誘電率金属酸化膜を含むゲート絶縁膜およびゲート電極を形成した後において、当該高誘電率金属酸化膜が露出した状態で実施する酸化性雰囲気での加熱下の処理、すなわちサイドウォール用の酸化シリコン膜の成膜を６００℃以下で行うことを主な特徴とするものである。
第１の実施形態の製造方法と同様にして図４（ｆ）に示す基板を作製する。次に、サイドウォール形成用にＮＳＧ等の酸化シリコン膜１６を全面に６００℃以下で成膜する。６００℃以下で成膜することにより、酸素等の酸化性物質の高誘電率金属酸化膜中への浸入を抑制することができる。その際、ＡＬ−ＣＶＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ ＣＶＤ）法を採用することにより良好な成膜を行うことができる。成膜速度や膜質の点から２００℃以上で行うことが好ましく、４００℃以上がより好ましい。その後に、この酸化シリコン膜１６をエッチバックしてサイドウォールを形成する。
以上のようにして、サイドウォールを設けた後、第１の実施形態と同様にして所望のＭＩＳＦＥＴ構造を形成することができる。
上述の第１〜第５の実施形態の各製造方法においては、ＨｆＳｉＯ膜１３（又はＨｆＳｉＯＮ膜）上に窒化シリコン膜を形成した後に、ポリシリコン膜１４を形成することにより、高誘電率金属酸化膜（ＨｆＳｉＯ膜又はＨｆＳｉＯＮ膜）３とゲート電極４との間に窒化シリコン膜が介在した構造を形成することができる。
本発明は、上記の観点から鋭意検討した結果、完成したものであり、その主な特徴は、酸素等の酸化性物質を含む酸化性雰囲気での加熱下の処理において、ゲート絶縁膜を構成する高誘電率金属酸化膜中への酸化性物質の浸入・透過を抑制できる構成にある。
前述のとおり、動作電流（Ｉｏｎ）の低下はゲート長が短いほど顕著になるため、本発明は、特に、ゲート長が１μｍ以下のＭＩＳＦＥＴを備えた半導体装置に対して効果的であり、２００ｎｍ以下がより効果的であり、１００ｎｍ以下がさらに効果的である。
また本発明は、短チャネル効果の抑制の観点から、ゲート絶縁膜を構成する高誘電率金属酸化膜がサイドウォール下に存在しない構造、あるいは高誘電率金属酸化膜がゲート電極下の領域のみに存在する構造を採用したときに特に効果的なものである。
本発明の一実施形態の構造的な主な特徴は、シリコン基板上にシリコン含有絶縁膜を介して積層された高誘電率金属酸化膜を有するゲート絶縁膜と、このゲート絶縁膜上に形成されたシリコン含有ゲート電極と、このゲート電極の側面側に酸化シリコンを構成部材として含むサイドウォールとを有し、このサイドウォールと少なくとも前記ゲート絶縁膜の側面との間に窒化シリコン膜が介在することにある。
また、他の実施形態の構造的な主な特徴は、シリコン基板上にシリコン含有絶縁膜を介して積層された高誘電率金属酸化膜を有するゲート絶縁膜と、このゲート絶縁膜上に形成されたシリコン含有ゲート電極とを有し、少なくとも前記高誘電率金属酸化膜の側面側に窒素含有部を有することにある。
さらに、本発明の上記特徴的構成を達成し得るプロセス的な主な特徴は、高誘電率金属酸化膜を含むゲート絶縁膜およびゲート電極を形成した後において、当該高誘電率金属酸化膜が露出した状態で実施する酸化性雰囲気での加熱下の処理を６００℃以下で行うことにある。
以下、本発明の好適な実施の形態を説明する。
なお、以下の説明に用いる図面においては、ソース・ドレイン領域を構成する深い不純物拡散領域、及びサイドウォール下に存在するＬＤＤ領域を構成する浅い不純物拡散領域を省略している。
第１の実施形態
本実施形態は、図２に示すように、シリコン基板１上に、シリコン含有絶縁膜２と高誘電率金属酸化膜３がこの順で積層されたゲート絶縁膜と、このゲート絶縁膜上に形成されたシリコン含有ゲート電極４と、このゲート絶縁膜側面を含むゲート電極側面（基板に対して垂直方向の面）に窒化シリコン膜５を介してサイドウォール６が設けられている。この実施形態では、高誘電率金属酸化膜３の側面（基板に対して垂直方向の面）を窒化シリコン膜５が被覆している。
なお、図２に示す構成では、窒化シリコン膜５がサイドウォール６下にも存在するが、図３に示すように、サイドウォール下（サイドウォールとシリコン基板との間）に窒化シリコン膜が存在しない構造にすることもできる。また、図２及び図３では、窒化シリコン膜５がシリコン基板１に接しているが、界面準位の抑制の観点から、これらの間に酸化シリコン膜を介在させることが好ましい。
本発明の構成において、高誘電率金属酸化膜３としては、ハフニウムオキサイド（ＨｆＯ２）やジルコニウムオキサイド（ＺｒＯ２）等の金属酸化物、これらの金属酸化物にさらにシリコン（Ｓｉ）やアルミニウム（Ａｌ）、窒素（Ｎ）を含有する金属酸化物（組成式：ＨｆＳｉＯ、ＺｒＳｉＯ、ＨｆＡｌＯ、ＺｒＡｌＯ、ＨｆＳｉＯＮ等）を用いることができる。なかでも、耐熱性や比誘電率の観点からＨｆＳｉＯやＨｆＳｉＯＮが好ましい。耐熱性の点からは、窒素を含有するＨｆＳｉＯＮが好ましい。ＨｆＳｉＯＮ等の窒素を含有する金属酸化物中の窒素含有率（全構成原子に対する窒素原子の原子数比（百分率））は、素子信頼性の点から５０％以下が好ましく、４０％以下がより好ましい。また、高誘電率金属酸化膜の厚みは、消費電力や動作速度等の所望の素子特性の観点から、０．５ｎｍ〜１０ｎｍの範囲で適宜設定することができる。また、２種以上の異なる組成の高誘電率金属酸化膜を積層してもよい。
高誘電率金属酸化膜下に設けられるシリコン含有絶縁膜２としては、酸化シリコン膜（ＳｉＯ２膜）やシリコン酸化窒化膜（ＳｉＯＮ膜）、窒化シリコン膜（Ｓｉ３Ｎ４）を用いることができる。信頼性等の素子特性の点から酸化シリコン膜が好ましい。この絶縁膜の厚みは、０．４ｎｍ〜１０ｎｍの範囲で適宜設定することができる。この絶縁膜が薄すぎると、高誘電率金属酸化膜とシリコン基板との反応を十分に抑制できなくなる。厚すぎると、電気的なゲート絶縁膜厚が大きくなり所望の動作速度が得られなくなる。
高誘電率金属酸化膜の側面を被覆する窒化シリコン膜５の厚みは、酸素等の酸化性物質のバリア機能が得られる範囲で適宜設定できるが、例えば１ｎｍ〜１０ｎｍの範囲に設定することができる。薄すぎると、所望のバリア機能が得られなくなり、均一な成膜も困難となり、逆に厚すぎると、応力増大による信頼性低下等の問題が生じる虞がある。
ゲート電極４は、ポリシリコンで形成することができ、所望のサイズに適宜設定できるが、前述のとおり、本発明はゲート長が１μｍ以下において効果的であり、２００ｎｍ以下においてより効果的であり、１００ｎｍ以下においてさらに効果的である。一方、所望の素子特性や微細加工精度等の観点から、ゲート長は、好ましくは２０ｎｍ以上、より好ましくは４０ｎｍ以上の範囲で適宜設定することができる。ゲート電極の高さ（基板に対して垂直方向の長さ）は、例えば５０ｎｍ〜２００ｎｍの範囲に設定することができる。
サイドウォール６は、ＮＳＧ等の酸化シリコンで形成することができ、そのサイズはゲート電極のサイズに応じて適宜設定することができる。
以下、本実施形態のＭＩＳＦＥＴの製造方法を説明する。
まず、素子分離領域（不図示）を有するシリコン基板１を用意し、この基板を希ＨＦ水溶液等の酸性溶液で洗浄して基板表面の自然酸化膜を除去し、純水でリンス、乾燥を行う。その後、ＲＴＡ法等により基板表面に熱酸化膜１２を形成する（図４（ａ））。この熱酸化膜１２は、図２及び図３におけるシリコン含有絶縁膜２を構成する。また、この熱酸化膜を常法により窒化処理を施して、シリコン酸化窒化膜（ＳｉＯＮ）とすることも可能である。また、この熱酸化膜に代えて、常法により窒化シリコン膜を形成することもできる。
次に、この熱酸化膜１２上に高誘電率金属酸化膜としてＨｆＳｉＯ膜１３（又はＨｆＳｉＯＮ膜）を形成する（図４（ｂ））。２種以上の異なる組成の高誘電率金属酸化膜を積層してもよい。成膜方法は、固層拡散法や、原子層成長法、ＭＯＣＶＤ法等の常法により行うことができる。
次に、このＨｆＳｉＯ膜１３（又はＨｆＳｉＯＮ膜）の上に、ＣＶＤ法によりゲート電極形成用のポリシリコン膜１４を形成する（図４（ｃ））。このポリシリコン膜には導電性付与を目的として、成長時に不純物を導入する。この不純物の導入は成膜終了後に行うこともできる。
次に、このポリシリコン膜１４上にレジストパターン２１を形成し（図４（ｄ））、このレジストパターン２１をマスクとしてドライエッチング行い、ポリシリコン膜１４をパターニングしてゲート電極４を形成する（図４（ｅ））。その際、ＨｆＳｉＯ膜１３（又はＨｆＳｉＯＮ膜）がストッパ膜として機能し得るエッチング条件を採用することにより、ＨｆＳｉＯ膜１３（又はＨｆＳｉＯＮ膜）上で精度良くエッチングを停止することができる。なお、このドライエッチングにより、ゲート電極下以外のＨｆＳｉＯ膜（又はＨｆＳｉＯＮ膜）を除去することも可能である。
次に、レジスト剥離液を用いてレジストパターン２１を除去した後、絶縁膜除去液を用いてゲート電極下以外のＨｆＳｉＯ膜１３（又はＨｆＳｉＯＮ膜）及び熱酸化膜１２を除去し、シリコン含有絶縁膜２（熱酸化膜）と高誘電率金属酸化膜３（ＨｆＳｉＯ膜又はＨｆＳｉＯＮ膜）の積層体からなるゲート絶縁膜を形成する（図４（ｆ））。この絶縁膜の除去工程は、例えば以下の条件で行うことができる。
絶縁膜除去条件：フッ酸水溶液（ＨＦ：Ｈ２Ｏ＝１：６００（質量比））中に２８℃で３分浸漬。
なお、この除去工程において、ＨｆＳｉＯ膜１３（又はＨｆＳｉＯＮ膜）に対する熱酸化膜１２のエッチング速度が著しく小さい条件（例えば、フッ酸水溶液（ＨＦ：Ｈ２Ｏ＝１：２０００（質量比））中に８０℃で３分浸漬）を採用することにより、基板上に熱酸化膜１２を残すことが可能である。この場合、サイドウォール６下の窒化シリコン膜５とシリコン基板１との間に熱酸化膜が介在した構造を形成することができる。
また、この除去工程後に行われる薬液を用いた洗浄工程において基板上に形成される自然酸化膜を残してもよい。これらの場合、サイドウォール６下の窒化シリコン膜５とシリコン基板１との間に酸化シリコン膜が介在した構造を形成することができる。
次に、不純物のイオン注入を行って、このゲート電極形状に自己整合的に比較的低濃度の浅い拡散層を形成する。
次に、酸化性物質のバリア用に窒化シリコン膜１５、サイドウォール用にＮＳＧ等の酸化シリコン膜１６をこの順でＣＶＤ法により積層した後（図４（ｇ））、異方性エッチングによりエッチバックを行って、窒化シリコン膜５を介したサイドウォール６を形成する（図２）。なお、窒化シリコン膜１５を形成し、エッチバックを行った後に、酸化シリコン膜１６を形成し、この膜をエッチバックすることにより、図３に示すような、サイドウォール下には窒化シリコン膜が存在しない構造を形成することができる。ＣＶＤ法による酸化シリコン膜の成膜は、例えば６００を超え１０００℃以下、好ましくは６００を超え８００℃以下で行うことができる。
次に、不純物のイオン注入を行って、ゲート電極およびサイドウォール形状に自己整合的に比較的高濃度の深い拡散層を形成する。
以上の工程およびそれ以降の工程において、常法により所望の構造に応じた処理を実施してＭＩＳＦＥＴ構造を完成することができる。
本実施形態によれば、酸化性物質バリア用の窒化シリコン膜１５を形成した後に、サイドウォール用の酸化シリコン膜１６を形成するため、この酸化シリコン膜の成膜過程において、成膜速度や膜質の点から６００℃を超える比較的高温環境下で実施しても、窒化シリコン膜１５によって、酸素等の酸化性物質の高誘電率金属酸化膜３中への浸入が防止される。結果、高誘電率金属酸化膜３上下の領域において酸化シリコン膜が形成あるいは増膜しないため、電気的ゲート絶縁膜厚の薄いゲート絶縁膜を形成することができる。
第２の実施形態
本実施形態は、図５に示すように、シリコン基板１上に、シリコン含有絶縁膜２と高誘電率金属酸化膜３がこの順で積層されたゲート絶縁膜と、このゲート絶縁膜上に形成されたシリコン含有ゲート電極４と、このゲート電極側面（基板に対して垂直方向の面）に酸化シリコン膜７及び窒化シリコン膜５をこの順に介して酸化シリコンからなるサイドウォール６が設けられている。本実施形態は、酸化シリコン膜７を設けた以外は、第１の実施形態と同様な構成をとることができる。
なお、図５に示す構造では、窒化シリコン膜５がサイドウォール６下にも存在するが、図６に示すように、サイドウォール下（サイドウォールとシリコン基板との間）に窒化シリコン膜が存在しない構造にすることもできる。本実施形態の構造は、窒化シリコン膜５とシリコン基板１との間に酸化シリコン膜７が介在するため、窒化シリコン膜がシリコン基板に直接接する構造に比べて、界面準位の抑制の観点から好ましい形態である。
本実施形態の構造を有するＭＩＳＦＥＴは次のようにして形成することができる。
第１の実施形態の製造方法と同様にして図４（ｆ）に示す基板を作製する。次に、ＮＳＧ等の酸化シリコン膜１７を形成した後に、酸化性物質のバリア用に窒化シリコン膜１５、サイドウォール用にＮＳＧ等の酸化シリコン膜１６をこの順で積層する（図７）。その際、酸化シリコン膜１７は、酸素等の酸化性物質の高誘電率金属酸化膜中への浸入を抑制する観点から６００℃以下で成膜することが好ましい。この比較的低温下での酸化シリコン膜の形成は、ＡＬ−ＣＶＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ ＣＶＤ）法により良好に行うことができる。成膜速度や膜質の点から２００℃以上で行うことが好ましく、４００℃以上がより好ましい。
次に、異方性エッチングによりエッチバックを行って、酸化シリコン膜７及び窒化シリコン膜５をこの順に介したサイドウォール６を形成する（図５）。
以上の工程およびそれ以降の工程において、第１の実施形態と同様に、常法により所望の工程に応じた処理を実施してＭＩＳＦＥＴ構造を形成することができる。
本実施形態の酸化シリコン膜１７は、その上に設けられた窒化シリコン膜１５のエッチング除去の際にバッファ膜として機能し、シリコン基板自体のエッチングダメージの防止に役立つものである。窒化シリコン膜１５をドライエッチングにより完全に除去するために過剰にエッチングを行う際、酸化シリコン膜１７にてエッチングを停止させることで、シリコン基板自体へのダメージを防止できる。シリコン基板表面の酸化シリコン膜１７はウエットエッチングにより容易に選択的に除去できる。このような観点から、この酸化シリコン膜１７の厚みは１ｎｍ以上が好ましく、５ｎｍ以上がより好ましい。一方、スループットの点からは、酸化シリコン膜１７の成膜時間は短いことが好ましく、この観点から、酸化シリコン膜１７の厚みは２０ｎｍ以下が好ましく、１０ｎｍ以下がより好ましい。
なお、酸化シリコン膜１７及び窒化シリコン膜１５を形成し、異方性エッチングによりエッチバックを行った後に、サイドウォール用の酸化シリコン膜１６を形成し、この膜をエッチバックすることにより、図６に示すような、サイドウォール下には窒化シリコン膜が存在しない構造を形成することができる。
第３の実施の形態
本実施形態は、図８に示すように、シリコン基板１上に、シリコン含有絶縁膜２と高誘電率金属酸化膜３がこの順で積層されたゲート絶縁膜と、このゲート絶縁膜上に形成されたシリコン含有ゲート電極４と、このゲート絶縁膜の側面に選択的に且つ直接に接して設けられた窒化シリコン膜５１（窒素含有部）と、この窒化シリコン膜５１表面を含むゲート電極側面（基板に対して垂直方向の面）に酸化シリコンからなるサイドウォール６が設けられている。この窒化シリコン膜５１は、ゲート電極側面の平面に対する窪みを埋め込むようにその内面を被覆している。この窒化シリコン膜５１の厚みは、酸素等の酸化性物質のバリア機能が得られる範囲で適宜設定できるが、例えば０．５ｎｍ〜１０ｎｍの範囲に設定することができる。この厚みが薄すぎると十分なバリア機能が得られなくなる。また、この窒化シリコン膜５１の厚みは、製法上、窪みの深さに相応するため、高誘電率金属酸化膜のゲート長方向サイズの制約の点から、必要十分な厚みとすることが好ましい。
本実施形態の構造を有するＭＩＳＦＥＴは次のようにして形成することができる。
第１の実施形態の製造方法と同様にして図４（ｅ）に示す基板を作製する。次に、レジスト剥離液によりレジストパターン２１を除去した後、絶縁膜除去液を用いてゲート電極下以外のＨｆＳｉＯ膜１３（又はＨｆＳｉＯＮ膜）及び熱酸化膜１２を除去し、シリコン含有絶縁膜２（熱酸化膜）と高誘電率金属酸化膜３（ＨｆＳｉＯ膜又はＨｆＳｉＯＮ膜）の積層体からなるゲート絶縁膜を形成する。その際、除去液の組成や処理時間等を調整して、ゲート電極下のゲート絶縁膜（少なくともＨｆＳｉＯ膜３又はＨｆＳｉＯＮ膜）をサイドエッチして、ゲート電極側面の平面に対する窪み１０１を形成する（図９（ａ））。このサイドエッチ量は、後に形成する窒化シリコン膜５１の厚みに応じて調製する。このサイドエッチを伴う除去工程は、例えば次の条件で行うことができる。絶縁膜除去条件：フッ酸水溶液（ＨＦ：Ｈ２Ｏ＝１：６００（質量比））中に２８℃で３分浸漬。
次に、酸化性物質のバリア用の窒化シリコン膜１５を、窪み１０１を埋め込むように積層する（図９（ｂ））。次いで、ドライエッチングによりゲート電極上およびシリコン基板上の窒化シリコン膜を除去し、その後、窪み１０１内に窒化シリコン膜１５が残るようにウエットエッチングを行う（図９（ｃ））。このときのウエットエッチングは、例えば次の条件で行うことができる。
ウエットエチング条件：リン酸中、１６０℃で１分浸漬。
以上のようにして、ゲート絶縁膜（少なくとも高誘電率金属酸化膜）の側面に選択的に且つ直接に接するように窒化シリコン膜５１を設けた後、第１の実施形態と同様にして所望のＭＩＳＦＥＴ構造を形成することができる。
本実施形態によれば、酸化性物質バリア用の窒化シリコン膜５１を形成した後に、サイドウォール用の酸化シリコン膜１６を形成するため、この酸化シリコン膜の成膜過程において、成膜速度や膜質の点から６００℃を超える比較的高温環境下で実施しても、窒化シリコン膜５１によって、酸素等の酸化性物質の高誘電率金属酸化膜３中への浸入が防止される。結果、高誘電率金属酸化膜３上下の領域において酸化シリコン膜が形成あるいは増膜しないため、電気的ゲート絶縁膜厚の薄いゲート絶縁膜を形成することができる。
第４の実施の形態
本実施形態は、図１０に示すように、シリコン基板１上に、シリコン含有絶縁膜２と高誘電率金属酸化膜３がこの順で積層されたゲート絶縁膜と、このゲート絶縁膜上に形成されたシリコン含有ゲート電極４と、このゲート絶縁膜側面を含むゲート電極側面（基板に対して垂直方向の面）に酸化シリコンからなるサイドウォール６が設けられている。そして、高誘電率金属酸化膜２は、その側面側に窒化領域５２（窒素含有部）を有している。高誘電率金属酸化膜２として、ＨｆＳｉＯＮ等の窒素含有金属酸化膜を用いた場合は、基板に平行方向の膜中央部に比べて窒素含有率の高い窒化領域が側面側に形成される。この窒化領域５２の厚み（側面からゲート長方向の長さ）は、酸素等の酸化性物質のバリア機能が得られる範囲で適宜設定できるが、例えば窒素含有率（全構成原子に対する窒素原子の原子数比（百分率））が５％以上の領域を１ｎｍ〜２０ｎｍの範囲に設定することができる。窒化領域の厚みが薄すぎると十分なバリア機能が得られなくなる。逆に厚すぎると、信頼性の低下や窒化処理の効率低下を招くため、必要十分な厚みとすることが好ましい。また、この窒化領域中の窒素含有率は、バリア機能の点から５％以上が好ましく、１０％以上がより好ましい。信頼性や窒化処理の効率性の点から５０％以下が好ましく、４０％以下がより好ましい。
本実施形態の構造を有するＭＩＳＦＥＴは次のようにして形成することができる。
第１の実施形態の製造方法と同様にして図４（ｆ）に示す基板を作製し、前述の窒化領域５２が形成されるように窒化処理を行う。この窒化処理としては、アンモニア雰囲気中での熱処理や、Ｎ２やＮＯ等の窒素含有ガスを用いたプラズマ窒化処理により行うことができる。例えば、ＨｆＳｉＯ膜（Ｓｉモル比率：３０％）に対して、下記の窒化処理条件により窒化処理を行うことにより、最大窒素含有率１５％、窒素含有率５％以上の厚み３．５ｎｍ程度の窒化領域を形成することができる。
窒化処理条件：アンモニア雰囲気中、７６０Ｔｏｒｒ、８００℃、３０分。
以上のようにして、高誘電率金属酸化膜（ＨｆＳｉＯ膜）の両側面側に窒化領域５２を設けた後、第１の実施形態と同様にして所望のＭＩＳＦＥＴ構造を形成することができる。
なお、この窒化処理により、ゲート電極４およびシリコン含有絶縁膜２の露出面も窒化される。ＨｆＳｉＯ等の高誘電率金属酸化膜は、その気体透過性が高いため、ゲート電極やシリコン含有絶縁膜よりも厚い窒化領域が形成される。
本実施形態によれば、高誘電率金属酸化膜の両側面（露出面）側に窒化領域５２を形成した後に、サイドウォール用の酸化シリコン膜１６を形成するため、この酸化シリコン膜の成膜過程において、成膜速度や膜質の点から６００℃を超える比較的高温環境下で実施しても、窒化領域５２によって、酸素等の酸化性物質の高誘電率金属酸化膜３中への浸入が防止される。結果、高誘電率金属酸化膜３上下の領域において酸化シリコン膜が形成あるいは増膜しないため、電気的ゲート絶縁膜厚の薄いゲート絶縁膜を形成することができる。
第５の実施の形態
本実施形態は、高誘電率金属酸化膜を含むゲート絶縁膜およびゲート電極を形成した後において、当該高誘電率金属酸化膜が露出した状態で実施する酸化性雰囲気での加熱下の処理、すなわちサイドウォール用の酸化シリコン膜の成膜を６００℃以下で行うことを主な特徴とするものである。
第１の実施形態の製造方法と同様にして図４（ｆ）に示す基板を作製する。次に、サイドウォール形成用にＮＳＧ等の酸化シリコン膜１６を全面に６００℃以下で成膜する。６００℃以下で成膜することにより、酸素等の酸化性物質の高誘電率金属酸化膜中への浸入を抑制することができる。その際、ＡＬ−ＣＶＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ ＣＶＤ）法を採用することにより良好な成膜を行うことができる。成膜速度や膜質の点から２００℃以上で行うことが好ましく、４００℃以上がより好ましい。その後に、この酸化シリコン膜１６をエッチバックしてサイドウォールを形成する。
以上のようにして、サイドウォールを設けた後、第１の実施形態と同様にして所望のＭＩＳＦＥＴ構造を形成することができる。
上述の第１〜第５の実施形態の各製造方法においては、ＨｆＳｉＯ膜１３（又はＨｆＳｉＯＮ膜）上に窒化シリコン膜を形成した後に、ポリシリコン膜１４を形成することにより、高誘電率金属酸化膜（ＨｆＳｉＯ膜又はＨｆＳｉＯＮ膜）３とゲート電極４との間に窒化シリコン膜が介在した構造を形成することができる。
Claims (7)
- シリコン基板上にシリコン含有絶縁膜を介して高誘電率金属酸化膜を形成する工程と、
前記高誘電率金属酸化膜上にシリコン含有ゲート電極材料膜を形成する工程と、
前記ゲート電極材料膜をパターニングしてゲート電極を形成する工程と、
前記高誘電率金属酸化膜およびシリコン含有絶縁膜をパターニングして前記ゲート電極下に高誘電率金属酸化膜およびシリコン含有絶縁膜のパターンを形成する工程と、
第１の酸化シリコン膜を６００℃以下で全面に形成する工程と、
前記第１の酸化シリコン膜上に窒化シリコン膜を形成する工程と、
前記窒化シリコン膜上に第２の酸化シリコン膜を６００℃を超え１０００℃以下で形成する工程と、
前記第２の酸化シリコン膜、窒化シリコン膜および第１の酸化シリコン膜を順次エッチバックして前記ゲート電極側面に第１の酸化シリコン膜および窒化シリコン膜を介した第２の酸化シリコン膜からなるサイドウォールを形成する工程を有する半導体装置の製造方法。 - シリコン基板上にシリコン含有絶縁膜を介して高誘電率金属酸化膜を形成する工程と、
前記高誘電率金属酸化膜上にシリコン含有ゲート電極材料膜を形成する工程と、
前記ゲート電極材料膜をパターニングしてゲート電極を形成する工程と、
前記高誘電率金属酸化膜およびシリコン含有絶縁膜をパターニングして前記ゲート電極下に高誘電率金属酸化膜およびシリコン含有絶縁膜のパターンを形成する工程と、
第１の酸化シリコン膜を６００℃以下で全面に形成する工程と、
前記第１の酸化シリコン膜上に窒化シリコン膜を形成する工程と、
前記窒化シリコン膜を形成した後、前記窒化シリコン膜および第１の酸化シリコン膜をエッチバックして前記ゲート電極上及びシリコン基板上の窒化シリコン膜および第１の酸化シリコン膜を除去する工程と、
前記エッチバックを行った後に、第２の酸化シリコン膜を６００℃を超え１０００℃以下で全面に形成し、当該第２の酸化シリコン膜をエッチバックして前記ゲート電極側面に前記第１の酸化シリコン膜および窒化シリコン膜を介した第２の酸化シリコン膜からなるサイドウォールを形成する工程を有する半導体装置の製造方法。 - 前記高誘電率金属酸化膜がハフニウム（Ｈｆ）を含有する、請求項１又は２に記載の半導体装置の製造方法。
- 前記高誘電率金属酸化膜の比誘電率が１０以上である、請求項１から３のいずれか一項に記載の半導体装置の製造方法。
- 前記ゲート電極のゲート長が１μｍ以下である、請求項１から４のいずれか一項に記載の半導体装置の製造方法。
- 前記第１の酸化シリコン膜の成膜温度が、２００℃以上６００℃以下である、請求項１から５のいずれか一項に記載の半導体装置の製造方法。
- 前記第１の酸化シリコン膜の成膜温度が、４００℃以上６００℃以下である、請求項１から５のいずれか一項に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005507188A JP4747840B2 (ja) | 2003-06-20 | 2004-04-26 | 半導体装置の製造方法 |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003176582 | 2003-06-20 | ||
| JP2003176582 | 2003-06-20 | ||
| JP2005507188A JP4747840B2 (ja) | 2003-06-20 | 2004-04-26 | 半導体装置の製造方法 |
| PCT/JP2004/005997 WO2004114390A1 (ja) | 2003-06-20 | 2004-04-26 | 半導体装置及びその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011070321A Division JP5644625B2 (ja) | 2003-06-20 | 2011-03-28 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2004114390A1 JPWO2004114390A1 (ja) | 2006-08-03 |
| JP4747840B2 true JP4747840B2 (ja) | 2011-08-17 |
Family
ID=33534899
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005507188A Expired - Lifetime JP4747840B2 (ja) | 2003-06-20 | 2004-04-26 | 半導体装置の製造方法 |
| JP2011070321A Expired - Lifetime JP5644625B2 (ja) | 2003-06-20 | 2011-03-28 | 半導体装置及びその製造方法 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011070321A Expired - Lifetime JP5644625B2 (ja) | 2003-06-20 | 2011-03-28 | 半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US20060131670A1 (ja) |
| JP (2) | JP4747840B2 (ja) |
| WO (1) | WO2004114390A1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7595538B2 (en) * | 2004-08-17 | 2009-09-29 | Nec Electronics Corporation | Semiconductor device |
| JP2007088322A (ja) * | 2005-09-26 | 2007-04-05 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2007184531A (ja) * | 2005-12-08 | 2007-07-19 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP2009164424A (ja) * | 2008-01-08 | 2009-07-23 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP5466859B2 (ja) * | 2009-02-19 | 2014-04-09 | 東京エレクトロン株式会社 | 半導体装置の製造方法 |
| US7944004B2 (en) * | 2009-03-26 | 2011-05-17 | Kabushiki Kaisha Toshiba | Multiple thickness and/or composition high-K gate dielectrics and methods of making thereof |
| JP2011023498A (ja) * | 2009-07-15 | 2011-02-03 | Panasonic Corp | 半導体装置及びその製造方法 |
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Also Published As
| Publication number | Publication date |
|---|---|
| WO2004114390A1 (ja) | 2004-12-29 |
| JPWO2004114390A1 (ja) | 2006-08-03 |
| JP5644625B2 (ja) | 2014-12-24 |
| US20080203500A1 (en) | 2008-08-28 |
| JP2011151409A (ja) | 2011-08-04 |
| US20060131670A1 (en) | 2006-06-22 |
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| WO2010116587A1 (ja) | 半導体装置及びその製造方法 | |
| TW201511265A (zh) | 半導體製程 |
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| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140527 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
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| R350 | Written notification of registration of transfer |
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| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| S131 | Request for trust registration of transfer of right |
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|
| SZ02 | Written request for trust registration |
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|
| S631 | Written request for registration of reclamation of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313631 |
|
| R350 | Written notification of registration of transfer |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S131 | Request for trust registration of transfer of right |
Free format text: JAPANESE INTERMEDIATE CODE: R313135 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
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|
| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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|
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