JP4765451B2

JP4765451B2 - Sample and hold circuit

Info

Publication number: JP4765451B2
Application number: JP2005208823A
Authority: JP
Inventors: 浩一入江
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 2005-07-19
Filing date: 2005-07-19
Publication date: 2011-09-07
Anticipated expiration: 2025-07-19
Also published as: JP2007026569A

Description

本発明は、サンプル・ホールド回路に関し、特にゲイン特性、フィードスルー特性を改善したサンプル・ホールド回路に関する。 The present invention relates to a sample and hold circuit, and more particularly to a sample and hold circuit with improved gain characteristics and feedthrough characteristics.

従来のフィードスルーを低減したサンプル・ホールド回路に関連する先行技術文献としては次のようなものがある。 Prior art documents related to a conventional sample and hold circuit with reduced feedthrough include the following.

特開平８−３１５５９４号公報JP-A-8-315594

図６はこのような従来のサンプル・ホールド回路の一例を示す構成ブロック図である。図６において１は信号入力端子，２は入力信号を差動信号に変換する入力バッファ、３及び４はスイッチ回路、５は加算器、６は出力バッファ、７は信号出力端子、８はホールド時に電圧を保持しておくコンデンサである。 FIG. 6 is a block diagram showing an example of such a conventional sample and hold circuit. In FIG. 6, 1 is a signal input terminal, 2 is an input buffer for converting an input signal into a differential signal, 3 and 4 are switch circuits, 5 is an adder, 6 is an output buffer, 7 is a signal output terminal, and 8 is a hold time. It is a capacitor that holds the voltage.

信号入力端子１は入力バッファ２の入力端子に接続され、入力バッファ２の非反転出力端子からは非反転出力信号”Ｖ１”が出力され、反転出力端子からは反転出力信号”Ｖ２”が出力される。 The signal input terminal 1 is connected to the input terminal of the input buffer 2, the non-inverted output signal “V1” is output from the non-inverted output terminal of the input buffer 2, and the inverted output signal “V2” is output from the inverted output terminal. The

非反転出力信号”Ｖ１”はスイッチ回路３の一端に接続され、反転出力信号”Ｖ２”はスイッチ回路４の一端に接続され、スイッチ回路３の他端及びスイッチ回路４の他端は加算器５の２つの入力端子にそれぞれ接続される。 The non-inverted output signal “V1” is connected to one end of the switch circuit 3, the inverted output signal “V2” is connected to one end of the switch circuit 4, and the other end of the switch circuit 3 and the other end of the switch circuit 4 are added to the adder 5. Are respectively connected to the two input terminals.

加算器５の出力端子は出力バッファ６の入力端子及びコンデンサ８の一端に接続される。出力バッファ６の出力端子は信号出力端子７に接続され、コンデンサ８の他端は接地される。 The output terminal of the adder 5 is connected to the input terminal of the output buffer 6 and one end of the capacitor 8. The output terminal of the output buffer 6 is connected to the signal output terminal 7, and the other end of the capacitor 8 is grounded.

ここで、図６に示す従来例の動作を説明する。信号入力端子１に入力信号”ＶＩＮ”が印加されると、入力バッファ２から非反転出力信号”Ｖ１”と反転出力信号”Ｖ２”が出力される。非反転出力信号”Ｖ１”と反転出力信号”Ｖ２”の電圧変化は互いに逆相の関係にある。 Here, the operation of the conventional example shown in FIG. 6 will be described. When the input signal “VIN” is applied to the signal input terminal 1, the non-inverted output signal “V 1” and the inverted output signal “V 2” are output from the input buffer 2. The voltage changes of the non-inverted output signal “V1” and the inverted output signal “V2” are in opposite phase to each other.

スイッチ回路３は、サンプル時には入力バッファ２の非反転出力端子と加算器５の一方の入力端子を接続し、ホールド時には入力バッファ２の非反転出力端子と加算器５の一方の入力端子を遮断するように動作する。 The switch circuit 3 connects the non-inverting output terminal of the input buffer 2 and one input terminal of the adder 5 at the time of sampling, and cuts off the non-inverting output terminal of the input buffer 2 and one input terminal of the adder 5 at the time of holding. To work.

スイッチ回路４は、サンプル時、ホールド時に関係なく、常に入力バッファ２の反転出力端子と加算器５の他方の入力端子を遮断した状態となる。サンプル時には非反転出力信号”Ｖ１”は加算器５を経由して出力バッファ６を通り、信号出力端子７より出力される。 The switch circuit 4 is always in a state where the inverting output terminal of the input buffer 2 and the other input terminal of the adder 5 are cut off regardless of sampling or holding. At the time of sampling, the non-inverted output signal “V1” is output from the signal output terminal 7 through the adder 5 and the output buffer 6.

ホールド時にはスイッチ回路３は開放され、コンデンサ８にはサンプル時からホールド時に移行する直前の電圧”ＶＨＣ”が保持される。 At the time of holding, the switch circuit 3 is opened, and the capacitor 8 holds the voltage “VHC” immediately before shifting from the sampling time to the holding time.

この時、スイッチ回路３は開放状態であるが、実際は内部トランジスタのベース−エミッタ間接合容量の影響で非反転出力信号”Ｖ１”の電圧成分がわずかに漏れ出てくる。このわずかに漏れ出てきた電圧の漏れ成分を”ＶＬ１”とする。 At this time, although the switch circuit 3 is in an open state, the voltage component of the non-inverted output signal “V1” slightly leaks due to the influence of the base-emitter junction capacitance of the internal transistor. The leakage component of the slightly leaked voltage is assumed to be “VL1”.

同様に、スイッチ回路４も開放状態であるが、実際は内部トランジスタのベース−エミッタ間接合容量の影響で反転出力信号”Ｖ２”の電圧成分がわずかに漏れ出てくる。このわずかに漏れ出てきた電圧の漏れ成分を”ＶＬ２”とする。 Similarly, although the switch circuit 4 is also in an open state, the voltage component of the inverted output signal “V2” slightly leaks due to the influence of the base-emitter junction capacitance of the internal transistor. The leakage component of the slightly leaked voltage is assumed to be “VL2”.

スイッチ回路３からの漏れ成分”ＶＬ１”が加算器５に印加され、コンデンサ８において保持された電圧”ＶＨＣ”が入力信号”ＶＩＮ”の変化の影響を受ける。これにより、ホールド時におけるフィードスルーが増大する。 The leakage component “VL1” from the switch circuit 3 is applied to the adder 5, and the voltage “VHC” held in the capacitor 8 is affected by the change of the input signal “VIN”. This increases feedthrough during hold.

しかし、同時に反転出力信号”Ｖ２”のスイッチ回路４からの漏れ成分”ＶＬ２”も加算器５に印加される。非反転出力信号”Ｖ１”と反転出力信号”Ｖ２”の電圧変化は互いに逆相の関係にあるので、スイッチ回路３からの漏れ成分”ＶＬ１”はスイッチ回路４からの漏れ成分”ＶＬ２”により相殺される。 However, at the same time, the leakage component “VL2” from the switch circuit 4 of the inverted output signal “V2” is also applied to the adder 5. Since the voltage changes of the non-inverted output signal “V1” and the inverted output signal “V2” are in opposite phase to each other, the leakage component “VL1” from the switch circuit 3 is canceled by the leakage component “VL2” from the switch circuit 4 Is done.

すなわち、コンデンサ８に保持された電圧”ＶＨＣ”は入力信号”ＶＩＮ”の影響で変化することなく、出力バッファ６を介して出力され、ホールド時でのフィードスルーを低減することが可能となる。 That is, the voltage “VHC” held in the capacitor 8 is output through the output buffer 6 without changing due to the influence of the input signal “VIN”, and it is possible to reduce the feedthrough at the time of holding.

次に、図７を用いて従来の具体的な実施例を説明する。図７は従来のサンプル・ホールド回路の具体例を示す構成回路図である。 Next, a specific example of the prior art will be described with reference to FIG. FIG. 7 is a circuit diagram showing a specific example of a conventional sample and hold circuit.

図７において１，２，６，７，８は図６と同一符号を付してあり、９，１２，１４，１６，１８，２１，２２，２４はトランジスタ、１０，１５，１９，２３は定電流源、１１，２０，２５，２６は抵抗、１３はトランジスタ１２を常に”ＯＮ”するための電圧源、１７はトランジスタ１６を常に”ＯＦＦ”するための電圧源、２７はトランジスタ２１の制御信号”／Φ”が入力される制御信号端子、２８はトランジスタ２４の制御信号”Φ”が入力される制御信号端子である。 7, 1, 2, 6, 7, and 8 are denoted by the same reference numerals as in FIG. 6, and 9, 12, 14, 16, 18, 21, 22, and 24 are transistors 10, 15, 19, and 23, respectively. Constant current sources 11, 20, 25 and 26 are resistors, 13 is a voltage source for always turning on the transistor 12, 17 is a voltage source for always turning off the transistor 16, and 27 is a control of the transistor 21. A control signal terminal to which the signal “/ Φ” is input and 28 is a control signal terminal to which the control signal “Φ” of the transistor 24 is input.

入力バッファ２の非反転出力信号”Ｖ１”はトランジスタ１８のベースに接続され、トランジスタ１８のエミッタは抵抗２０の一端及び定電流源１９の一端にそれぞれ接続される。また、抵抗２０の他端はトランジスタ２２のベース及びトランジスタ２１のコレクタにそれぞれ接続され、定電流源１９の他端は負電圧源”ＶＥＥ”に接続される。 The non-inverted output signal “V1” of the input buffer 2 is connected to the base of the transistor 18, and the emitter of the transistor 18 is connected to one end of the resistor 20 and one end of the constant current source 19. The other end of the resistor 20 is connected to the base of the transistor 22 and the collector of the transistor 21, and the other end of the constant current source 19 is connected to the negative voltage source “VEE”.

トランジスタ２２のコレクタは正電圧源”ＶＣＣ”に接続され、トランジスタ２２のエミッタは抵抗２５の一端及びトランジスタ２４のコレクタにそれぞれ接続される。また、トランジスタ２１のエミッタ及びトランジスタ２４のエミッタは定電流源２３の一端にそれぞれ接続され、定電流源２３の他端は負電源”ＶＥＥ”に接続される。 The collector of the transistor 22 is connected to the positive voltage source “VCC”, and the emitter of the transistor 22 is connected to one end of the resistor 25 and the collector of the transistor 24. The emitter of the transistor 21 and the emitter of the transistor 24 are connected to one end of a constant current source 23, respectively, and the other end of the constant current source 23 is connected to a negative power source “VEE”.

制御信号端子２７はトランジスタ２１のベースに接続され、制御信号端子２８はトランジスタ２４のベースに接続される。 The control signal terminal 27 is connected to the base of the transistor 21, and the control signal terminal 28 is connected to the base of the transistor 24.

一方、入力バッファ２の反転出力信号”Ｖ２”はトランジスタ９のベースに接続され、トランジスタ９のエミッタは抵抗１１の一端及び定電流源１０の一端にそれぞれ接続される。また、抵抗１１の他端はトランジスタ１４のベース及びトランジスタ１２のコレクタにそれぞれ接続され、定電流源１０の他端は負電圧源”ＶＥＥ”に接続される。 On the other hand, the inverted output signal “V2” of the input buffer 2 is connected to the base of the transistor 9, and the emitter of the transistor 9 is connected to one end of the resistor 11 and one end of the constant current source 10. The other end of the resistor 11 is connected to the base of the transistor 14 and the collector of the transistor 12, and the other end of the constant current source 10 is connected to the negative voltage source “VEE”.

トランジスタ１４のコレクタは正電圧源”ＶＣＣ”に接続され、トランジスタ１４のエミッタは抵抗２６の一端及びトランジスタ１６のコレクタにそれぞれ接続される。また、トランジスタ１２のエミッタ及びトランジスタ１６のエミッタは定電流源１５の一端にそれぞれ接続され、定電流源１５の他端は負電源”ＶＥＥ”に接続される。 The collector of the transistor 14 is connected to the positive voltage source “VCC”, and the emitter of the transistor 14 is connected to one end of the resistor 26 and the collector of the transistor 16. The emitter of the transistor 12 and the emitter of the transistor 16 are respectively connected to one end of the constant current source 15, and the other end of the constant current source 15 is connected to the negative power source “VEE”.

さらに、電圧源１３の一端はトランジスタ１２のベースに接続され、電圧源１３の他端は接地される。電圧源１７の一端はトランジスタ１６のベースに接続され、電圧源１７の他端は接地される。 Further, one end of the voltage source 13 is connected to the base of the transistor 12, and the other end of the voltage source 13 is grounded. One end of the voltage source 17 is connected to the base of the transistor 16, and the other end of the voltage source 17 is grounded.

抵抗２５の他端は抵抗２６の他端、コンデンサ８の一端及び出力バッファ６の入力端子にそれぞれ接続され、出力バッファ６の出力端子は信号出力端子７に接続され、コンデンサ８の他端は接地される。 The other end of the resistor 25 is connected to the other end of the resistor 26, one end of the capacitor 8 and the input terminal of the output buffer 6, the output terminal of the output buffer 6 is connected to the signal output terminal 7, and the other end of the capacitor 8 is grounded. Is done.

ここで、図７に示す従来例の動作を説明する。サンプル時にはトランジスタ２１の制御信号”／Φ”がローレベル（Ｌ）、トランジスタ２４の制御信号”Φ”がハイレベル（Ｈ）になり、ホールド時にはトランジスタ２１の制御信号”／Φ”がハイレベル（Ｈ）、トランジスタ２４の制御信号”Φ”がローレベル（Ｌ）になる。 Here, the operation of the conventional example shown in FIG. 7 will be described. When sampling, the control signal “/ Φ” of the transistor 21 is low level (L), the control signal “Φ” of the transistor 24 is high level (H), and when holding, the control signal “/ Φ” of the transistor 21 is high level ( H), the control signal “Φ” of the transistor 24 becomes low level (L).

また、サンプル時、ホールド時に関係なく、電圧源１３及び電圧源１７によって、トランジスタ１２は”ＯＮ”、トランジスタ１６は”ＯＦＦ”となる。 Regardless of sampling or holding, the voltage source 13 and the voltage source 17 turn the transistor 12 “ON” and the transistor 16 “OFF”.

サンプル時にはトランジスタ２４が”ＯＮ”、トランジスタ２１が”ＯＦＦ”となるため、定電流源２３の電流”Ｉ２”はトランジスタ２２に流れ、トランジスタ２２はエミッタフォロワとして動作する。 Since the transistor 24 is “ON” and the transistor 21 is “OFF” at the time of sampling, the current “I2” of the constant current source 23 flows to the transistor 22, and the transistor 22 operates as an emitter follower.

信号入力端子１に入力信号”ＶＩＮ”が印加されると、入力バッファ２により非反転出力信号”Ｖ１”と反転出力信号”Ｖ２”が出力される。非反転出力信号”Ｖ１”は、エミッタフォロワ動作するトランジスタ１８及び抵抗２０を介してトランジスタ２２のベースに入力される。 When the input signal “VIN” is applied to the signal input terminal 1, a non-inverted output signal “V 1” and an inverted output signal “V 2” are output from the input buffer 2. The non-inverted output signal “V1” is input to the base of the transistor 22 via the transistor 18 and the resistor 20 that operate as an emitter follower.

そして、接続点”Ｎ２”にはトランジスタ２２のエミッタフォロワ動作により、入力信号”ＶＩＮ”からトランジスタ１８及びトランジスタ２２のベース・エミッタ間電圧をそれぞれ差し引いた電圧が現れる。 A voltage obtained by subtracting the base-emitter voltages of the transistors 18 and 22 from the input signal “VIN” appears at the connection point “N2” due to the emitter follower operation of the transistor 22.

一方、反転出力信号”Ｖ２”の電圧はトランジスタ１４が”ＯＦＦ”となるため、接続点”Ｎ４”には現れない。 On the other hand, the voltage of the inverted output signal “V2” does not appear at the connection point “N4” because the transistor 14 is “OFF”.

この結果、サンプル時は接続点”Ｎ２”の電圧、すなわち入力信号”ＶＩＮ”からトランジスタ１８及びトランジスタ２２のベース・エミッタ間電圧を差し引いた電圧が出力バッファ６を介して信号出力端子７より出力される。ただし、ここでは抵抗２０及び抵抗２５での電圧降下は無視している。 As a result, at the time of sampling, the voltage at the connection point “N2”, that is, the voltage obtained by subtracting the base-emitter voltages of the transistors 18 and 22 from the input signal “VIN” is output from the signal output terminal 7 via the output buffer 6. The However, the voltage drop in the resistor 20 and the resistor 25 is ignored here.

すなわち、サンプル時は出力信号”ＶＯＵＴ”には入力信号”ＶＩＮ”と同じ利得の信号を出力することが可能になる。 That is, at the time of sampling, a signal having the same gain as that of the input signal “VIN” can be output as the output signal “VOUT”.

次に、ホールド時はトランジスタ２４が”ＯＦＦ”、トランジスタ２１が”ＯＮ”となるため、定電流源２３の電流”Ｉ２”はトランジスタ１８−抵抗２０−トランジスタ２１の経路を流れ、トランジスタ２２は”ＯＦＦ”となる。 Next, since the transistor 24 is “OFF” and the transistor 21 is “ON” at the time of holding, the current “I2” of the constant current source 23 flows through the path of the transistor 18 -resistor 20 -transistor 21, and the transistor 22 is “ “OFF”.

ここで、トランジスタ１４，１６，２２及び２４が全て”ＯＦＦ”となるため、コンデンサ８への電流の出入りはなくなる。従って、コンデンサ８にはサンプル時からホールド時に移行する直前の電圧”ＶＨＣ”が保持される。 Here, since all of the transistors 14, 16, 22, and 24 are “OFF”, no current flows into and out of the capacitor 8. Accordingly, the capacitor 8 holds the voltage “VHC” immediately before the transition from the sampling time to the holding time.

しかし、実際にはトランジスタ２２のベース・エミッタ間の接合容量の影響で、僅かながらも非反転出力信号”Ｖ１”の漏れ成分”ＶＬ１”が漏れ、接続点”Ｎ２”に現れる。一方、常に”ＯＦＦ”となっているトランジスタ１４のベース・エミッタ間の接合容量の影響で、反転出力信号”Ｖ２”の漏れ成分”ＶＬ２”が漏れ、接続点”Ｎ４”に現れる。 However, actually, due to the influence of the junction capacitance between the base and emitter of the transistor 22, the leakage component “VL1” of the non-inverted output signal “V1” slightly leaks and appears at the connection point “N2”. On the other hand, the leakage component “VL2” of the inverted output signal “V2” leaks due to the influence of the junction capacitance between the base and emitter of the transistor 14 which is always “OFF” and appears at the connection point “N4”.

非反転出力信号”Ｖ１”と反転出力信号”Ｖ２”の電圧変化は互いに逆相の関係にあるので、接続点”Ｎ５”において接続点”Ｎ２”に現れる非反転出力信号”Ｖ１”の漏れ成分”ＶＬ１”は接続点”Ｎ４”に現れる反転出力信号”Ｖ２”の漏れ成分”ＶＬ２”により相殺される。 Since the voltage changes of the non-inverted output signal “V1” and the inverted output signal “V2” are in opposite phase to each other, the leakage component of the non-inverted output signal “V1” appearing at the connection point “N2” at the connection point “N5”. “VL1” is canceled by the leakage component “VL2” of the inverted output signal “V2” appearing at the connection point “N4”.

この結果、入力信号”ＶＩＮ”の変化による影響がコンデンサ８の保持電圧”ＶＨＣ”には現れず、保持電圧”ＶＨＣ”がそのまま出力バッファ６を介して信号出力端子７より出力される。 As a result, the influence of the change of the input signal “VIN” does not appear in the holding voltage “VHC” of the capacitor 8, and the holding voltage “VHC” is output as it is from the signal output terminal 7 via the output buffer 6.

すなわち、ホールド時は出力信号”ＶＯＵＴ”に現れるフィードスルーの低減が可能となる。 That is, it is possible to reduce feedthrough appearing in the output signal “VOUT” at the time of holding.

しかし、図７に示す従来例では、サンプル時にトランジスタ１４が”ＯＦＦ”の状態であるにもかかわらず、ベース・エミッタ間の接合容量の影響で入力バッファ２の反転出力信号”Ｖ２”の変化分が抵抗２６を介して接続点”Ｎ５”に現れる。 However, in the conventional example shown in FIG. 7, the amount of change in the inverted output signal “V2” of the input buffer 2 is affected by the influence of the junction capacitance between the base and the emitter, even though the transistor 14 is “OFF” at the time of sampling. Appears at node “N5” via resistor 26.

そのため、非反転出力信号”Ｖ１”と反転出力信号”Ｖ２”の電圧変化が互いに逆相の関係にあるので、接続点”Ｎ５”で利得を下げてしまうと言った問題点があった。 Therefore, since the voltage changes of the non-inverted output signal “V1” and the inverted output signal “V2” are in the opposite phase to each other, there is a problem that the gain is lowered at the connection point “N5”.

さらに、ホールド時は素子間の整合性、すなわちトランジスタ、抵抗、定電流源などの素子がそれぞれに同じ特性を有していなければ、図７の接続点”Ｎ２”に現れる非反転出力信号”Ｖ１”の漏れ成分”ＶＬ１”と接続点”Ｎ４”に現れる反転出力信号”Ｖ２”の漏れ成分”ＶＬ２”が同じにならないため、接続点”Ｎ５”で相殺することができず、フィードスルーの低減効果が小さくなると言った問題点があった。 Further, at the time of holding, the matching between elements, that is, if the elements such as transistors, resistors, and constant current sources do not have the same characteristics, the non-inverted output signal “V1” appearing at the connection point “N2” in FIG. "Leakage component" VL1 "of" "and the leakage component" VL2 "of the inverted output signal" V2 "appearing at the connection point" N4 "are not the same, and cannot be canceled at the connection point" N5 ", reducing feedthrough There was a problem that the effect was reduced.

従って本発明が解決しようとする課題は、ゲインエラーを無くし、素子間の整合性に依存することなくフィードスルーを低減するサンプル・ホールド回路を実現することにある。 Therefore, the problem to be solved by the present invention is to realize a sample and hold circuit that eliminates gain errors and reduces feedthrough without depending on the matching between elements.

このような課題を達成するために、本発明のうち請求項１記載の発明は、
サンプル・ホールド回路において、
差動信号が入力される差動入力増幅回路と、入力端子が前記差動入力増幅回路の第１の出力端子に接続され、２つの出力端子を有し、制御信号端子には第１の制御信号が印加される第１のスイッチ回路と、入力端子が前記差動入力増幅回路の第２の出力端子に接続され、２つの出力端子を有し、制御信号端子には前記第１の制御信号が印加される第２のスイッチ回路と、前記第１のスイッチ回路の第１の出力端子に接続される第１の抵抗と、入力端子が前記第１のスイッチ回路の第１の出力端子に接続され、第１の制御信号端子には前記第１の制御信号が印加され、第２の制御信号端子には第２の制御信号が印加される第３のスイッチ回路と、前記第２のスイッチ回路の第１の出力端子に接続される第２の抵抗と、入力端子が前記第２のスイッチ回路の第１の出力端子に接続され、第１の制御信号端子には前記第１の制御信号が印加され、第２の制御信号端子には前記第２の制御信号が印加される第４のスイッチ回路と、前記第１及び前記第２のスイッチ回路の第２の出力端子に接続される正電圧源と、前記第３のスイッチ回路の出力端子に接続される第１のコンデンサと、前記第４のスイッチ回路の出力端子に接続される第２のコンデンサと、前記第１のコンデンサの電圧を出力信号として出力する第１の出力バッファと、前記第２のコンデンサの電圧を出力信号として出力する第２の出力バッファとを備え、前記第１及び前記第２の制御信号によりサンプル時には前記第１及び前記第２のスイッチ回路はそれぞれ前記第１の出力端子を選択し、前記第３及び前記第４のスイッチ回路はそれぞれオンし、ホールド時には前記第１及び前記第２のスイッチ回路はそれぞれ前記第２の出力端子を選択し、前記第３及び前記第４のスイッチ回路はオフするように動作し、前記第３若しくは前記第４のスイッチ回路が、ベースが前記第１若しくは前記第２のスイッチ回路に接続され、コレクタが前記正電圧源に接続され、エミッタが前記第１若しくは前記第２の出力バッファに接続される第２のトランジスタと、コレクタが前記第１若しくは前記第２のスイッチ回路に接続され、ベースには前記第１の制御信号が印加される第３のトランジスタと、コレクタが前記第２のトランジスタのエミッタに接続され、ベースには前記第２の制御信号が印加される第４のトランジスタと、一端が前記第３及び前記第４のトランジスタのエミッタにそれぞれ接続され、他端が負電圧源に接続される第１の定電流源とから構成され、前記第１及び第２の制御信号によりサンプル時には前記第２及び前記第４のトランジスタがオンし、前記第３のトランジスタがオフするように制御され、前記第２のトランジスタがエミッタフォロワ動作し、ホールド時には前記第２及び前記第４のトランジスタがオフし、前記第３のトランジスタがオンするように制御されることにより、ゲインエラーを無くし、素子間の整合性に依存することなくフィードスルーを低減することが可能になる。

In order to achieve such a problem, the invention according to claim 1 of the present invention is:
In the sample and hold circuit,
A differential input amplifier circuit to which a differential signal is input, an input terminal is connected to a first output terminal of the differential input amplifier circuit, has two output terminals, and the control signal terminal has a first control A first switch circuit to which a signal is applied; an input terminal connected to a second output terminal of the differential input amplifier circuit; and two output terminals, the control signal terminal having the first control signal Is applied to the first switch circuit, the first resistor connected to the first output terminal of the first switch circuit, and the input terminal connected to the first output terminal of the first switch circuit. A third switch circuit in which the first control signal is applied to the first control signal terminal and a second control signal is applied to the second control signal terminal; and the second switch circuit A second resistor connected to the first output terminal and an input terminal connected to the second switch. Connected to the first output terminal of the first circuit, the first control signal terminal is applied with the first control signal, and the second control signal terminal is applied with the second control signal. A switch circuit; a positive voltage source connected to the second output terminal of the first and second switch circuits; a first capacitor connected to the output terminal of the third switch circuit; A second capacitor connected to the output terminal of the fourth switch circuit; a first output buffer for outputting the voltage of the first capacitor as an output signal; and outputting the voltage of the second capacitor as an output signal. A second output buffer, wherein the first and second switch circuits select the first output terminal at the time of sampling by the first and second control signals, respectively, 4th switch Each of the first and second switch circuits selects the second output terminal, and the third and fourth switch circuits are turned off. 3 or the fourth switch circuit has a base connected to the first or second switch circuit, a collector connected to the positive voltage source, and an emitter connected to the first or second output buffer. The second transistor, the collector is connected to the first or the second switch circuit, the third transistor to which the first control signal is applied to the base, and the collector is the second transistor A fourth transistor to which the second control signal is applied to the base and one end of the third transistor and the fourth transistor. Are connected to a negative voltage source, and the second and fourth transistors are turned on at the time of sampling by the first and second control signals. Then, the third transistor is controlled to be turned off, the second transistor is operated as an emitter follower, and the second and fourth transistors are turned off and the third transistor is turned on at the time of holding. Therefore, it is possible to eliminate the gain error and reduce the feedthrough without depending on the matching between the elements.

請求項２記載の発明は、
サンプル・ホールド回路において、
差動信号が入力される差動入力増幅回路と、入力端子が前記差動入力増幅回路の第１の出力端子に接続され、制御信号端子と２つの出力端子を有する第１のスイッチ回路と、入力端子が前記差動入力増幅回路の第２の出力端子に接続され、制御信号端子と２つの出力端子を有する第２のスイッチ回路と、前記第１のスイッチ回路の第１の出力端子に接続される第１の抵抗と、入力端子が前記第１のスイッチ回路の第１の出力端子に接続される第３のスイッチ回路と、前記第２のスイッチ回路の第１の出力端子に接続される第２の抵抗と、入力端子が前記第２のスイッチ回路の第１の出力端子に接続される第４のスイッチ回路と、第１の出力端子が前記第３のスイッチ回路の入力端子に接続され、第２の出力端子が前記第４のスイッチ回路の入力端子に接続され、第３の出力端子が前記第１及び前記第２のスイッチ回路の制御信号端子に接続され、第１の制御信号が印加される第１の制御信号端子と、第２の制御信号が印加される第２の制御信号端子とを有する制御回路と、前記第１及び前記第２のスイッチ回路の第２の出力端子に接続される正電圧源と、前記第３のスイッチ回路の出力端子に接続される第１のコンデンサと、前記第４のスイッチ回路の出力端子に接続される第２のコンデンサと、前記第１のコンデンサの電圧を出力信号として出力する第１の出力バッファと、前記第２のコンデンサの電圧を出力信号として出力する第２の出力バッファとを備え、前記第１及び前記第２の制御信号によりサンプル時には前記第１及び前記第２のスイッチ回路はそれぞれ前記第１の出力端子を選択し、前記第３及び前記第４のスイッチ回路はそれぞれオンし、ホールド時には前記第１及び前記第２のスイッチ回路はそれぞれ前記第２の出力端子を選択し、前記第３及び前記第４のスイッチ回路はそれぞれオフするように動作し、前記第３若しくは前記第４のスイッチ回路が、ベースが前記第１若しくは前記第２のスイッチ回路に接続され、コレクタが前記正電圧源に接続され、エミッタが前記第１若しくは前記第２の出力バッファに接続される第２のトランジスタと、コレクタが前記第１若しくは前記第２のスイッチ回路に接続され、ベースには前記第１の制御信号が印加される第３のトランジスタと、コレクタが前記第２のトランジスタのエミッタに接続され、ベースには前記第２の制御信号が印加される第４のトランジスタと、一端が前記第３及び前記第４のトランジスタのエミッタにそれぞれ接続され、他端が負電圧源に接続される第１の定電流源とから構成され、前記第１及び第２の制御信号によりサンプル時には前記第２及び前記第４のトランジスタがオンし、前記第３のトランジスタがオフするように制御され、前記第２のトランジスタがエミッタフォロワ動作し、ホールド時には前記第２及び前記第４のトランジスタがオフし、前記第３のトランジスタがオンするように制御されることにより、ゲインエラーを無くし、素子間の整合性に依存することなくフィードスルーを低減することが可能になる。

The invention according to claim 2
In the sample and hold circuit,
A differential input amplifier circuit to which a differential signal is input; a first switch circuit having an input terminal connected to the first output terminal of the differential input amplifier circuit, and having a control signal terminal and two output terminals; An input terminal is connected to a second output terminal of the differential input amplifier circuit, a second switch circuit having a control signal terminal and two output terminals, and a first output terminal of the first switch circuit A first resistor, an input terminal connected to the first output terminal of the first switch circuit, and a first switch terminal connected to the first output terminal of the second switch circuit. A second resistor; a fourth switch circuit whose input terminal is connected to the first output terminal of the second switch circuit; and a first output terminal connected to the input terminal of the third switch circuit. The second output terminal is connected to the input of the fourth switch circuit. A first control signal terminal to which a first control signal is applied, a third output terminal connected to a control signal terminal of the first and second switch circuits, and a second control signal. A control circuit having a second control signal terminal to which a signal is applied; a positive voltage source connected to a second output terminal of the first and second switch circuits; and a third switch circuit. A first capacitor connected to the output terminal; a second capacitor connected to the output terminal of the fourth switch circuit; and a first output buffer for outputting the voltage of the first capacitor as an output signal; And a second output buffer for outputting the voltage of the second capacitor as an output signal, and the first and second switch circuits are respectively the first and second switch circuits when sampled by the first and second control signals. 1 out A terminal is selected, and the third and fourth switch circuits are turned on, respectively, and at the time of holding, the first and second switch circuits select the second output terminal, and the third and the second switch circuits are selected. 4 switch circuits operate so as to be turned off, and the third or fourth switch circuit has a base connected to the first or second switch circuit and a collector connected to the positive voltage source. A second transistor connected to the first or second output buffer; a collector connected to the first or second switch circuit; and a base applied with the first control signal. And a fourth transistor having a collector connected to the emitter of the second transistor and a base to which the second control signal is applied. And a first constant current source having one end connected to the emitter of each of the third and fourth transistors and the other end connected to a negative voltage source, and the first and second controls. When sampling is performed by the signal, the second and fourth transistors are controlled to be turned on and the third transistor is controlled to be turned off. The second transistor operates as an emitter follower, and when held, the second and fourth transistors are controlled. By controlling the third transistor to be turned off and the third transistor to be turned on, it is possible to eliminate the gain error and reduce the feedthrough without depending on the matching between the elements.

請求項３記載の発明は、
請求項１若しくは請求項２記載のサンプル・ホールド回路において、
前記第１若しくは前記第２のスイッチ回路が、
アノードが前記第３若しくは前記第４のスイッチ回路に接続され、カソードが前記差動入力増幅回路の第１若しくは第２の出力端子に接続されるダイオードと、このダイオードのカソードにエミッタが接続され、コレクタが前記正電圧源に接続され、ベースには前記第１の制御信号が印加される第１のトランジスタとから構成され、前記第１の制御信号によりサンプル時には前記ダイオードがオンし、前記第１のトランジスタがオフするように制御され、ホールド時には前記ダイオードがオフし、前記第１のトランジスタがオンするように制御されることにより、ゲインエラーを無くし、素子間の整合性に依存することなくフィードスルーを低減することが可能になる。

The invention described in claim 3
The sample and hold circuit according to claim 1 or 2,
The first or the second switch circuit is
A diode having an anode connected to the third or fourth switch circuit, a cathode connected to the first or second output terminal of the differential input amplifier circuit, and an emitter connected to the cathode of the diode; A collector is connected to the positive voltage source, and a base is composed of a first transistor to which the first control signal is applied, and the diode is turned on at the time of sampling by the first control signal, and the first The transistor is controlled to be turned off, the diode is turned off at the time of holding, and the first transistor is controlled to be turned on , thereby eliminating a gain error and feeding without depending on the matching between the elements. Through can be reduced.

請求項４記載の発明は、
請求項２記載のサンプル・ホールド回路において、
前記制御回路が、
コレクタが前記第３のスイッチ回路の入力端子に接続され、ベースには前記第１の制御信号が印加される第５のトランジスタと、コレクタが前記第４のスイッチ回路の入力端子に接続され、ベースには前記第２の制御信号が印加される第６のトランジスタと、コレクタが前記第１及び前記第２のスイッチ回路の制御信号端子にそれぞれ接続され、ベースには前記第２の制御信号がそれぞれ印加される第７及び第８のトランジスタと、一端が前記第６及び前記第８のトランジスタのエミッタにそれぞれ接続され、他端が負電圧源に接続される第２の定電流源と、一端が前記第５及び前記第７のトランジスタのエミッタにそれぞれ接続され、他端が負電圧源に接続される第３の定電流源と、前記第１及び前記第２のスイッチ回路の制御信号端子にそれぞれ接続される第３の抵抗と、前記第３の抵抗の他端に接続される第２の電圧源とから構成され、前記第１及び前記第２の制御信号によりサンプル時には前記第７及び前記第８のトランジスタがオンし、前記第５及び前記第６のトランジスタがオフするように制御され、ホールド時には前記第７及び前記第８のトランジスタがオフし、前記第５及び前記第６のトランジスタがオンするように制御されることにより、ゲインエラーを無くし、素子間の整合性に依存することなくフィードスルーを低減することが可能になる。

The invention according to claim 4
The sample and hold circuit of claim 2,
The control circuit comprises:
The collector is connected to the input terminal of the third switch circuit, the base is connected to the fifth transistor to which the first control signal is applied, and the collector is connected to the input terminal of the fourth switch circuit. Has a sixth transistor to which the second control signal is applied and a collector connected to the control signal terminals of the first and second switch circuits, respectively, and the second control signal to the base. The applied seventh and eighth transistors, one end connected to the emitters of the sixth and eighth transistors, and the other end connected to a negative voltage source, and one end connected to the negative voltage source A third constant current source connected to the emitter of each of the fifth and seventh transistors and the other end connected to a negative voltage source; and a control signal terminal of the first and second switch circuits. The third resistor is connected to each other and the second voltage source is connected to the other end of the third resistor, and the seventh and seventh control signals are sampled by the first and second control signals. And the eighth transistor is turned on, and the fifth and sixth transistors are controlled to be turned off. At the time of holding, the seventh and eighth transistors are turned off, and the fifth and sixth transistors are turned off. By controlling the transistor to be turned on, it is possible to eliminate a gain error and reduce feedthrough without depending on matching between elements.

本発明によれば次のような効果がある。
請求項１〜４の発明によれば、サンプル時は入力信号が入力バッファ及びスイッチ回路を経由してトランジスタのエミッタフォロワ動作により出力バッファより出力されるため、ゲインエラーは発生しない。

The present invention has the following effects.
According to the first to fourth aspects of the present invention, at the time of sampling, the input signal is output from the output buffer by the emitter follower operation of the transistor via the input buffer and the switch circuit, so that no gain error occurs.

また、ホールド時は入力バッファに接続されているダイオードが”ＯＦＦ”となり、さらにコンデンサに接続されているトランジスタも”ＯＦＦ”となるため、出力に現れるフィードスルーを低減することが可能になる。 Further, at the time of holding, the diode connected to the input buffer is turned “OFF”, and the transistor connected to the capacitor is also turned “OFF”, so that it is possible to reduce feedthrough appearing at the output.

以下本発明を図面を用いて詳細に説明する。図１は本発明に係るサンプル・ホールド回路の一実施例を示す構成ブロック図である。 Hereinafter, the present invention will be described in detail with reference to the drawings. FIG. 1 is a block diagram showing the configuration of an embodiment of a sample and hold circuit according to the present invention.

図１において２９は信号入力端子，３０は入力バッファ、３１，３２及び３３はスイッチ回路、３４は加算器、３５は出力バッファ、３６は信号出力端子、３７はホールド時に電圧を保持しておくコンデンサ、３８及び３９は電圧源である。 In FIG. 1, 29 is a signal input terminal, 30 is an input buffer, 31, 32 and 33 are switch circuits, 34 is an adder, 35 is an output buffer, 36 is a signal output terminal, and 37 is a capacitor for holding a voltage during holding. , 38 and 39 are voltage sources.

信号入力端子２９は入力バッファ３０の入力端子に接続され、入力バッファ３０の出力端子はスイッチ回路３１の入力端子に接続される。スイッチ回路３１の一方の出力端子はスイッチ回路３２の一端に接続され、スイッチ回路３１の他方の出力端子は正電圧源”ＶＣＣ”に接続される。スイッチ回路３１の制御端子は加算器３４の出力端子に接続される。 The signal input terminal 29 is connected to the input terminal of the input buffer 30, and the output terminal of the input buffer 30 is connected to the input terminal of the switch circuit 31. One output terminal of the switch circuit 31 is connected to one end of the switch circuit 32, and the other output terminal of the switch circuit 31 is connected to the positive voltage source “VCC”. The control terminal of the switch circuit 31 is connected to the output terminal of the adder 34.

加算器３４の一方の入力端子は電圧源３８の一端に接続され、加算器３４の他方の入力端子はスイッチ回路３３の一端に接続される。スイッチ回路３３の他端は電圧源３９の一端に接続され、電圧源３８の他端及び電圧源３９の他端はそれぞれ接地される。 One input terminal of the adder 34 is connected to one end of the voltage source 38, and the other input terminal of the adder 34 is connected to one end of the switch circuit 33. The other end of the switch circuit 33 is connected to one end of the voltage source 39, and the other end of the voltage source 38 and the other end of the voltage source 39 are grounded.

スイッチ回路３２の他端はコンデンサ３７の一端及び出力バッファ３５の入力端子にそれぞれ接続され、出力バッファ３５の出力端子は信号出力端子３６に接続される。 The other end of the switch circuit 32 is connected to one end of the capacitor 37 and the input terminal of the output buffer 35, and the output terminal of the output buffer 35 is connected to the signal output terminal 36.

ここで、図１に示す実施例の動作を図２を用いて説明する。図２はサンプル時及びホールド時におけるスイッチ回路３１，３２及び３３の動作を示す真理値表である。 Here, the operation of the embodiment shown in FIG. 1 will be described with reference to FIG. FIG. 2 is a truth table showing the operation of the switch circuits 31, 32 and 33 during sampling and holding.

図２に示す真理値表からサンプル時には制御信号”Φ”がハイレベル（Ｈ）、”／Φ”がローレベル（Ｌ）となるので、スイッチ回路３１はスイッチ回路３２を選択し、スイッチ回路３２は出力バッファ３５及びコンデンサ３７にそれぞれ接続し、スイッチ回路３３は電圧源３９に接続される。 Since the control signal “Φ” is at a high level (H) and “/ Φ” is at a low level (L) during sampling from the truth table shown in FIG. 2, the switch circuit 31 selects the switch circuit 32, and the switch circuit 32 Are connected to an output buffer 35 and a capacitor 37, respectively, and the switch circuit 33 is connected to a voltage source 39.

信号入力端子１に入力信号”ＶＩＮ”が印加されると、入力バッファ３０、スイッチ回路３１、スイッチ回路３２及び出力バッファ３５を介して信号出力端子３６より出力信号”ＶＯＵＴ”が出力される。 When the input signal “VIN” is applied to the signal input terminal 1, the output signal “VOUT” is output from the signal output terminal 36 via the input buffer 30, the switch circuit 31, the switch circuit 32, and the output buffer 35.

このとき、入力信号”ＶＩＮ”が入力されてから出力信号”ＶＯＵＴ”が出力されるまでの経路では、図６の従来例に示すような加算器が無いためゲインエラーは発生しない。 At this time, since there is no adder as shown in the conventional example of FIG. 6 in the path from the input signal “VIN” to the output signal “VOUT”, no gain error occurs.

次に、ホールド時の動作を説明する。図２に示す真理値表からホールド時には制御信号”Φ”がローレベル（Ｌ）、”／Φ”がハイレベル（Ｈ）となるので、スイッチ回路３１は正電圧源”ＶＣＣ”を選択し、スイッチ回路３２は開放される。 Next, the operation at the time of holding will be described. Since the control signal “Φ” is at the low level (L) and “/ Φ” is at the high level (H) during the hold from the truth table shown in FIG. 2, the switch circuit 31 selects the positive voltage source “VCC”, The switch circuit 32 is opened.

したがって、コンデンサ３７は入力信号”ＶＩＮ”より絶縁されるため、サンプル時からホールド時に移行する直前の電圧”ＶＨＣ１”が保持される。さらに、コンデンサ３７はスイッチ回路３１及びスイッチ回路３２の２箇所で入力信号”ＶＩＮ”より絶縁されるため、入力信号”ＶＩＮ” の出力信号”ＶＯＵＴ”に対する影響が小さくなる。 Therefore, since the capacitor 37 is insulated from the input signal “VIN”, the voltage “VHC1” immediately before the transition from the sampling time to the holding time is held. Further, since the capacitor 37 is insulated from the input signal “VIN” at two locations of the switch circuit 31 and the switch circuit 32, the influence of the input signal “VIN” on the output signal “VOUT” is reduced.

図３は本発明に係るサンプル・ホールド回路の他の実施例を示す構成ブロック図である。図１に示す実施例と図３に示す実施例の違いは、図１はシングルエンド型回路で、図３は差動型回路である。 FIG. 3 is a block diagram showing the configuration of another embodiment of the sample and hold circuit according to the present invention. The difference between the embodiment shown in FIG. 1 and the embodiment shown in FIG. 3 is that FIG. 1 is a single-ended circuit and FIG. 3 is a differential circuit.

図３において、３１，３２，３３，３４，３５，３７，３８及び３９は図１と同一符号を付しており、４０，４１はスイッチ回路、４２はコンデンサ、４３は出力バッファ、４４は反転出力端子、４５は差動入力の反転入力端子、４６は差動入力の非反転入力端子、４７は差動入力バッファ、７６は非反転出力端子である。 In FIG. 3, 31, 32, 33, 34, 35, 37, 38 and 39 are assigned the same reference numerals as in FIG. 1, 40 and 41 are switch circuits, 42 is a capacitor, 43 is an output buffer, and 44 is inverted. An output terminal, 45 is an inverting input terminal for differential input, 46 is a non-inverting input terminal for differential input, 47 is a differential input buffer, and 76 is a non-inverting output terminal.

非反転入力端子４６は差動入力バッファ４７の非反転入力端子に接続され、差動入力バッファ４７の非反転出力端子はスイッチ回路３１の入力端子に接続される。スイッチ回路３１の一方の出力端子はスイッチ回路３２の一端に接続され、スイッチ回路３１の他方の出力端子は正電圧源”ＶＣＣ”に接続される。スイッチ回路３１の制御端子は加算器３４の出力に接続される。 The non-inverting input terminal 46 is connected to the non-inverting input terminal of the differential input buffer 47, and the non-inverting output terminal of the differential input buffer 47 is connected to the input terminal of the switch circuit 31. One output terminal of the switch circuit 31 is connected to one end of the switch circuit 32, and the other output terminal of the switch circuit 31 is connected to the positive voltage source “VCC”. The control terminal of the switch circuit 31 is connected to the output of the adder 34.

スイッチ回路３２の他端はコンデンサ３７の一端及び出力バッファ３５の入力端子にそれぞれ接続され、出力バッファ３５の出力端子は非反転出力端子７６に接続される。 The other end of the switch circuit 32 is connected to one end of the capacitor 37 and the input terminal of the output buffer 35, and the output terminal of the output buffer 35 is connected to the non-inverting output terminal 76.

反転入力端子４５は差動入力バッファ４７の反転入力端子に接続され、差動入力バッファ４７の反転出力端子はスイッチ回路４０の入力端子に接続される。スイッチ回路４０の一方の出力端子はスイッチ回路４１の一端に接続され、スイッチ回路４０の他方の出力端子は正電圧源”ＶＣＣ”に接続される。スイッチ回路４１の制御端子は加算器３４の出力に接続される。 The inverting input terminal 45 is connected to the inverting input terminal of the differential input buffer 47, and the inverting output terminal of the differential input buffer 47 is connected to the input terminal of the switch circuit 40. One output terminal of the switch circuit 40 is connected to one end of the switch circuit 41, and the other output terminal of the switch circuit 40 is connected to the positive voltage source “VCC”. The control terminal of the switch circuit 41 is connected to the output of the adder 34.

スイッチ回路４１の他端はコンデンサ４２の一端及び出力バッファ４３の入力端子にそれぞれ接続され、出力バッファ４３の出力端子は反転出力端子４４に接続される。 The other end of the switch circuit 41 is connected to one end of the capacitor 42 and the input terminal of the output buffer 43, and the output terminal of the output buffer 43 is connected to the inverting output terminal 44.

ここで、図３に示す実施例の動作を図４を用いて説明する。図４はサンプル時及びホールド時におけるスイッチ回路３１，３２，３３，４０及び４１の動作を示す真理値表である。 Here, the operation of the embodiment shown in FIG. 3 will be described with reference to FIG. FIG. 4 is a truth table showing the operation of the switch circuits 31, 32, 33, 40 and 41 during sampling and holding.

図４に示す真理値表からサンプル時には制御信号”Φ”がハイレベル（Ｈ）、”／Φ”がローレベル（Ｌ）となるので、スイッチ回路３１はスイッチ回路３２を選択し、スイッチ回路３２は出力バッファ３５及びコンデンサ３７にそれぞれ接続し、スイッチ回路３３は電圧源３９に接続される。 Since the control signal “Φ” is at a high level (H) and “/ Φ” is at a low level (L) during sampling from the truth table shown in FIG. 4, the switch circuit 31 selects the switch circuit 32, and the switch circuit 32 Are connected to an output buffer 35 and a capacitor 37, respectively, and the switch circuit 33 is connected to a voltage source 39.

スイッチ回路４０はスイッチ回路４１を選択し、スイッチ回路４１は出力バッファ４３及びコンデンサ４２にそれぞれ接続される。 The switch circuit 40 selects the switch circuit 41, and the switch circuit 41 is connected to the output buffer 43 and the capacitor 42, respectively.

非反転入力端子４６に入力信号”ＶＩＮ”が印加されると、差動入力バッファ４７、スイッチ回路３１、スイッチ回路３２及び出力バッファ３５を介して非反転出力端子７６より出力信号”ＶＯＵＴ”が出力される。 When the input signal “VIN” is applied to the non-inverting input terminal 46, the output signal “VOUT” is output from the non-inverting output terminal 76 via the differential input buffer 47, the switch circuit 31, the switch circuit 32, and the output buffer 35. Is done.

同様に、反転入力端子４５に入力信号”／ＶＩＮ”が印加されると、差動入力バッファ４７、スイッチ回路４０、スイッチ回路４１及び出力バッファ４３を介して反転出力端子４４より出力信号”／ＶＯＵＴ”が出力される。 Similarly, when the input signal “/ VIN” is applied to the inverting input terminal 45, the output signal “/ VOUT” is output from the inverting output terminal 44 via the differential input buffer 47, the switch circuit 40, the switch circuit 41, and the output buffer 43. "Is output.

このとき、入力信号”／ＶＩＮ”が入力されてから出力信号”／ＶＯＵＴ”が出力されるまでの経路では、図６の従来例に示すような加算器が無いためゲインエラーは発生しない。 At this time, in the path from the input signal “/ VIN” being input to the output signal “/ VOUT” being output, there is no adder as shown in the conventional example of FIG.

次に、ホールド時の動作を説明する。図４に示す真理値表からホールド時には制御信号”Φ”がローレベル（Ｌ）、”／Φ”がハイレベル（Ｈ）となるので、スイッチ回路３１は正電圧源”ＶＣＣ”を選択し、スイッチ回路３２は開放される。 Next, the operation at the time of holding will be described. From the truth table shown in FIG. 4, since the control signal “Φ” is at the low level (L) and “/ Φ” is at the high level (H) at the time of holding, the switch circuit 31 selects the positive voltage source “VCC”, The switch circuit 32 is opened.

したがって、コンデンサ３７は入力信号”ＶＩＮ”より絶縁されるため、サンプル時からホールド時に移行する直前の電圧”ＶＨＣ２”が保持される。さらに、コンデンサ３７はスイッチ回路３１及びスイッチ回路３２の２箇所で入力信号”ＶＩＮ”より絶縁されるため、入力信号”ＶＩＮ”の出力信号”ＶＯＵＴ”に対する影響が小さくなる。 Therefore, since the capacitor 37 is insulated from the input signal “VIN”, the voltage “VHC2” immediately before shifting from the sampling time to the holding time is held. Further, since the capacitor 37 is insulated from the input signal “VIN” at two locations of the switch circuit 31 and the switch circuit 32, the influence of the input signal “VIN” on the output signal “VOUT” is reduced.

この結果、ホールド時には出力信号”ＶＯＵＴ”に現れるフィードスルーの低減が可能となる。 As a result, it is possible to reduce the feedthrough appearing in the output signal “VOUT” at the time of holding.

同様に、スイッチ回路４０は正電圧源”ＶＣＣ”を選択し、スイッチ回路４１は開放される。コンデンサ４２は入力信号”／ＶＩＮ”より絶縁されるため、サンプル時からホールド時に移行する直前の電圧”ＶＨＣ３”が保持される。さらに、コンデンサ４２はスイッチ回路４０及びスイッチ回路４１の２箇所で入力信号”／ＶＩＮ”より絶縁されるため、入力信号”／ＶＩＮ”の出力信号”／ＶＯＵＴ”に対する影響が小さくなる。 Similarly, the switch circuit 40 selects the positive voltage source “VCC” and the switch circuit 41 is opened. Since the capacitor 42 is insulated from the input signal “/ VIN”, the voltage “VHC3” immediately before shifting from the sampling time to the holding time is held. Further, since the capacitor 42 is insulated from the input signal “/ VIN” at two locations of the switch circuit 40 and the switch circuit 41, the influence of the input signal “/ VIN” on the output signal “/ VOUT” is reduced.

この結果、ホールド時は出力信号”／ＶＯＵＴ”に現れるフィードスルーの低減が可能となる。 As a result, it is possible to reduce feedthrough appearing in the output signal “/ VOUT” at the time of holding.

次に、図５を用いて本発明の具体的な実施例を説明する。図５は本発明に係るサンプル・ホールド回路の具体例であり、図３の構成ブロック図を具体化した構成回路図である。 Next, a specific embodiment of the present invention will be described with reference to FIG. FIG. 5 is a specific example of the sample and hold circuit according to the present invention, and is a configuration circuit diagram in which the configuration block diagram of FIG. 3 is embodied.

図５において、３１，３２，３３，３４，３５，３７，３８，３９，４０，４１，４２，４３，４４，４５，４６，４７及び７６は図３と同一符号を付しており、４８，４９，５７，５８，６５は抵抗、５１，５２，５３，５６，６０，６１，６３，６４，６８，６９，７０，７１，７２，７３はトランジスタ、５０，５９，６２，６６，６７は定電流源、５４，５５はダイオード、７４は制御信号”Φ”が入力される制御信号端子、７５は制御信号”／Φ”が入力される制御信号端子である。 In FIG. 5, 31, 32, 33, 34, 35, 37, 38, 39, 40, 41, 42, 43, 44, 45, 46, 47 and 76 are assigned the same reference numerals as in FIG. , 49, 57, 58, 65 are resistors, 51, 52, 53, 56, 60, 61, 63, 64, 68, 69, 70, 71, 72, 73 are transistors, 50, 59, 62, 66, 67 Is a constant current source, 54 and 55 are diodes, 74 is a control signal terminal to which a control signal “Φ” is input, and 75 is a control signal terminal to which a control signal “/ Φ” is input.

非反転入力端子４６はトランジスタ５１のベースに接続され、トランジスタ５１のコレクタはダイオード５４のカソード及びトランジスタ５３のエミッタにそれぞれ接続される。 The non-inverting input terminal 46 is connected to the base of the transistor 51, and the collector of the transistor 51 is connected to the cathode of the diode 54 and the emitter of the transistor 53, respectively.

ダイオード５４のアノードは抵抗５７の一端、トランジスタ７３のベース、トランジスタ７０のコレクタ及びトランジスタ６３のコレクタにそれぞれ接続され、抵抗５７の他端は正電圧源”ＶＣＣ”に接続される。 The anode of the diode 54 is connected to one end of the resistor 57, the base of the transistor 73, the collector of the transistor 70, and the collector of the transistor 63, and the other end of the resistor 57 is connected to the positive voltage source “VCC”.

トランジスタ７３のエミッタはトランジスタ７１のコレクタ、コンデンサ４２の一端及び出力バッファ４３の入力端子にそれぞれ接続され、出力バッファ４３の出力端子は反転出力端子４４に接続され、コンデンサ４２の他端は接地される。 The emitter of the transistor 73 is connected to the collector of the transistor 71, one end of the capacitor 42 and the input terminal of the output buffer 43, the output terminal of the output buffer 43 is connected to the inverting output terminal 44, and the other end of the capacitor 42 is grounded. .

反転入力端子４５はトランジスタ５２のベースに接続され、トランジスタ５２のコレクタはダイオード５５のカソード及びトランジスタ５６のエミッタにそれぞれ接続される。 The inverting input terminal 45 is connected to the base of the transistor 52, and the collector of the transistor 52 is connected to the cathode of the diode 55 and the emitter of the transistor 56, respectively.

ダイオード５５のアノードは抵抗５８の一端、トランジスタ７２のベース、トランジスタ６８のコレクタ及びトランジスタ６０のコレクタにそれぞれ接続され、抵抗５８の他端は正電圧源”ＶＣＣ”に接続される。 The anode of the diode 55 is connected to one end of the resistor 58, the base of the transistor 72, the collector of the transistor 68, and the collector of the transistor 60, and the other end of the resistor 58 is connected to the positive voltage source “VCC”.

トランジスタ７２のエミッタはトランジスタ６９のコレクタ、コンデンサ３７の一端及び出力バッファ３５の入力端子にそれぞれ接続され、出力バッファ３５の出力端子は非反転出力端子７６に接続され、コンデンサ３７の他端は接地される。 The emitter of the transistor 72 is connected to the collector of the transistor 69, one end of the capacitor 37 and the input terminal of the output buffer 35, the output terminal of the output buffer 35 is connected to the non-inverting output terminal 76, and the other end of the capacitor 37 is grounded. The

トランジスタ５１のエミッタは抵抗４８の一端に接続され、トランジスタ５２のエミッタは抵抗４９の一端に接続される。抵抗４８の他端及び抵抗４９の他端は定電流源５０の一端にそれぞれ接続され、定電流源５０の他端は負電圧源”ＶＥＥ”に接続される。 The emitter of the transistor 51 is connected to one end of the resistor 48, and the emitter of the transistor 52 is connected to one end of the resistor 49. The other end of the resistor 48 and the other end of the resistor 49 are connected to one end of a constant current source 50, respectively, and the other end of the constant current source 50 is connected to a negative voltage source “VEE”.

トランジスタ５６のベースはトランジスタ５３のベース、抵抗６５の一端、トランジスタ６１のコレクタ及びトランジスタ６４のコレクタにそれぞれ接続され、抵抗６５の他端は電圧源３８の一端に接続され、電圧源３８の他端は接地される。 The base of the transistor 56 is connected to the base of the transistor 53, one end of the resistor 65, the collector of the transistor 61, and the collector of the transistor 64. The other end of the resistor 65 is connected to one end of the voltage source 38, and the other end of the voltage source 38. Is grounded.

トランジスタ５３のコレクタ、トランジスタ５６のコレクタ、トランジスタ７２のコレクタ及びトランジスタ７３のコレクタは正電圧源”ＶＣＣ”にそれぞれ接続される。 The collector of the transistor 53, the collector of the transistor 56, the collector of the transistor 72, and the collector of the transistor 73 are connected to the positive voltage source “VCC”, respectively.

トランジスタ６０のエミッタ及びトランジスタ６１のエミッタは定電流源５９の一端にそれぞれ接続され、定電流源５９の他端は負電圧源”ＶＥＥ”に接続される。 The emitter of the transistor 60 and the emitter of the transistor 61 are respectively connected to one end of a constant current source 59, and the other end of the constant current source 59 is connected to a negative voltage source “VEE”.

トランジスタ６３のエミッタ及びトランジスタ６４のエミッタは定電流源６２の一端にそれぞれ接続され、定電流源６２の他端は負電圧源”ＶＥＥ”に接続される。 The emitter of the transistor 63 and the emitter of the transistor 64 are respectively connected to one end of the constant current source 62, and the other end of the constant current source 62 is connected to the negative voltage source “VEE”.

トランジスタ６８のエミッタ及びトランジスタ６９のエミッタは定電流源６６の一端にそれぞれ接続され、定電流源６６の他端は負電圧源”ＶＥＥ”に接続される。 The emitter of the transistor 68 and the emitter of the transistor 69 are connected to one end of the constant current source 66, respectively, and the other end of the constant current source 66 is connected to the negative voltage source “VEE”.

トランジスタ７０のエミッタ及びトランジスタ７１のエミッタは定電流源６７の一端にそれぞれ接続され、定電流源６７の他端は負電圧源”ＶＥＥ”に接続される。 The emitter of the transistor 70 and the emitter of the transistor 71 are connected to one end of a constant current source 67, respectively, and the other end of the constant current source 67 is connected to a negative voltage source “VEE”.

制御信号端子７４はトランジスタ６１のベース、トランジスタ６４のベース、トランジスタ６９のベース及びトランジスタ７１のベースにそれぞれ接続される。 The control signal terminal 74 is connected to the base of the transistor 61, the base of the transistor 64, the base of the transistor 69, and the base of the transistor 71, respectively.

制御信号端子７５はトランジスタ６０のベース、トランジスタ６３のベース、トランジスタ６８のベース及びトランジスタ７０のベースにそれぞれ接続される。 The control signal terminal 75 is connected to the base of the transistor 60, the base of the transistor 63, the base of the transistor 68, and the base of the transistor 70, respectively.

ここで、図５に示す実施例の動作を説明する。サンプル時は制御信号”Φ”がハイレベル（Ｈ）、”／Φ”がローレベル（Ｌ）となるので、スイッチ回路４１ではトランジスタ７１が”ＯＮ”、トランジスタ７０が”ＯＦＦ”となる。このため、定電流源６７に流れる電流”Ｉ４”はトランジスタ７３を経由して流れるので、トランジスタ７３はエミッタフォロワとして動作する。 Here, the operation of the embodiment shown in FIG. 5 will be described. At the time of sampling, the control signal “Φ” is at a high level (H) and “/ Φ” is at a low level (L), so that in the switch circuit 41, the transistor 71 is “ON” and the transistor 70 is “OFF”. For this reason, since the current “I4” flowing through the constant current source 67 flows through the transistor 73, the transistor 73 operates as an emitter follower.

また、スイッチ回路３２ではトランジスタ６９が”ＯＮ”、トランジスタ６８が”ＯＦＦ”となるため、定電流源６６に流れる電流”Ｉ２”はトランジスタ７２を経由して流れるので、トランジスタ７２はエミッタフォロワとして動作する。 In the switch circuit 32, since the transistor 69 is “ON” and the transistor 68 is “OFF”, the current “I2” flowing through the constant current source 66 flows through the transistor 72, so that the transistor 72 operates as an emitter follower. To do.

また、スイッチ回路３３ではトランジスタ６１及びトランジスタ６４が”ＯＮ”、トランジスタ６０及びトランジスタ６３が”ＯＦＦ”となるため、定電流源５９に流れる電流”Ｉ３”と定電流源６２に流れる電流”Ｉ５”は抵抗５７及び抵抗５８ではなく、抵抗６５を流れることになる。 In the switch circuit 33, the transistor 61 and the transistor 64 are “ON”, and the transistor 60 and the transistor 63 are “OFF”, so that the current “I3” flowing through the constant current source 59 and the current “I5” flowing through the constant current source 62 are both. Will flow through resistor 65 instead of resistor 57 and resistor 58.

これにより、定数を最適化すれば、トランジスタ５３及びトランジスタ５６は”ＯＦＦ”となり、ダイオード５４及びダイオード５５が”ＯＮ”となる。 Thus, if the constant is optimized, the transistor 53 and the transistor 56 are turned “OFF”, and the diode 54 and the diode 55 are turned “ON”.

したがって、入力信号”ＶＩＮ”はトランジスタ５１及び抵抗４８により電流変換され、さらにダイオード５４を経由して抵抗５７の電圧降下により電圧変換される。 Therefore, the input signal “VIN” is converted into a current by the transistor 51 and the resistor 48, and further converted into a voltage by the voltage drop of the resistor 57 via the diode 54.

トランジスタ７３はエミッタフォロワ動作するので、入力信号”ＶＩＮ”の成分が損失することなくコンデンサ４２に伝達される。 Since the transistor 73 operates as an emitter follower, the component of the input signal “VIN” is transmitted to the capacitor 42 without loss.

同様に、入力信号”／ＶＩＮ”はトランジスタ５２及び抵抗４９により電流変換され、さらにダイオード５５を経由して抵抗５８の電圧降下により電圧変換される。この電圧がトランジスタ７２のベースに現れる。 Similarly, the input signal “/ VIN” is converted into a current by the transistor 52 and the resistor 49, and further converted into a voltage by the voltage drop of the resistor 58 via the diode 55. This voltage appears at the base of transistor 72.

トランジスタ７２はエミッタフォロワ動作するので、入力信号”／ＶＩＮ”の成分が損失することなくコンデンサ３７に伝達される。 Since the transistor 72 operates as an emitter follower, the component of the input signal “/ VIN” is transmitted to the capacitor 37 without loss.

したがって、サンプル時は入力から出力までの経路で損失が無くなるため、従来例に示すような利得を下げることなく信号を伝達することが可能となる。 Therefore, since there is no loss in the path from the input to the output during sampling, it is possible to transmit a signal without reducing the gain as shown in the conventional example.

ここで、ホールド時の動作を説明する。ホールド時は制御信号”Φ”がローレベル（Ｌ）、”／Φ”がハイレベル（Ｈ）となるので、スイッチ回路３２ではトランジスタ６９が”ＯＦＦ”、トランジスタ６８が”ＯＮ”となる。 Here, the operation at the time of holding will be described. At the time of holding, since the control signal “Φ” is at the low level (L) and “/ Φ” is at the high level (H), the transistor 69 is “OFF” and the transistor 68 is “ON” in the switch circuit 32.

このため、定電流源６６に流れる電流”Ｉ２”は抵抗５８及びトランジスタ６８を経由して流れるため、トランジスタ７２はエミッタ電流が流れずベースの電位が下がるので”ＯＦＦ”となる。 For this reason, since the current “I2” flowing through the constant current source 66 flows through the resistor 58 and the transistor 68, the transistor 72 is turned “OFF” because the emitter current does not flow and the base potential decreases.

また、スイッチ回路４１ではトランジスタ７１が”ＯＦＦ”、トランジスタ７０が”ＯＮ”となり、定電流源６７に流れる電流”Ｉ４”は抵抗５７及びトランジスタ７０を経由して流れるため、トランジスタ７３はエミッタ電流が流れずベースの電位が下がるので”ＯＦＦ”となる。 In the switch circuit 41, the transistor 71 is “OFF”, the transistor 70 is “ON”, and the current “I4” flowing through the constant current source 67 flows through the resistor 57 and the transistor 70. Therefore, the transistor 73 has an emitter current. Since it does not flow and the potential of the base drops, it is “OFF”.

また、スイッチ回路３３ではトランジスタ６１及びトランジスタ６４が”ＯＦＦ”、トランジスタ６０及びトランジスタ６３が”ＯＮ”となるため、定電流源５９に流れる電流”Ｉ３”と定電流源６２に流れる電流”Ｉ５”は抵抗５７及び抵抗５８を流れることになる。 In the switch circuit 33, the transistor 61 and the transistor 64 are “OFF”, and the transistor 60 and the transistor 63 are “ON”, so that the current “I3” flowing through the constant current source 59 and the current “I5” flowing through the constant current source 62 are both. Flows through the resistor 57 and the resistor 58.

これにより、定数を最適化すれば、トランジスタ５３及びトランジスタ５６は”ＯＮ”となり、ダイオード５４及びダイオード５５が”ＯＦＦ”となる。 Thus, if the constant is optimized, the transistor 53 and the transistor 56 are turned “ON”, and the diode 54 and the diode 55 are turned “OFF”.

したがって、入力信号”ＶＩＮ”はトランジスタ５１及び抵抗４８により電流変換されるが、サンプル時と異なりこの電流はトランジスタ５３を経由する。 Therefore, the input signal “VIN” is converted into a current by the transistor 51 and the resistor 48, but this current passes through the transistor 53 unlike the sampling.

そのため、トランジスタ７３のベースに現れる入力信号”ＶＩＮ”の成分はトランジスタ５３の電流変化に伴うベース−エミッタ間電圧”ＶＢＥ１”の変化がダイオード５４の”ＯＦＦ”時の接合容量を介して漏れてくるのみとなる。 Therefore, the component of the input signal “VIN” appearing at the base of the transistor 73 leaks through the junction capacitance when the diode 54 is “OFF” due to the change in the base-emitter voltage “VBE1” accompanying the current change of the transistor 53. It becomes only.

また、トランジスタ７３は”ＯＦＦ”しているので、コンデンサ４２に伝達される入力信号”ＶＩＮ”の成分はさらに小さくなる。 Further, since the transistor 73 is “OFF”, the component of the input signal “VIN” transmitted to the capacitor 42 is further reduced.

一方、入力信号”／ＶＩＮ”はトランジスタ５２及び抵抗４９により電流変換されるが、サンプル時と異なりこの電流はトランジスタ５６を経由する。 On the other hand, the input signal “/ VIN” is current-converted by the transistor 52 and the resistor 49, but this current passes through the transistor 56 unlike the sampling.

そのため、トランジスタ７２のベースに現れる入力信号”ＶＩＮ”の成分はトランジスタ５６の電流変化に伴うベース−エミッタ間電圧”ＶＢＥ２”の変化がダイオード５５の”ＯＦＦ”時の接合容量を介して漏れてくるのみとなる。 Therefore, the component of the input signal “VIN” appearing at the base of the transistor 72 leaks through the junction capacitance when the diode 55 is “OFF” due to the change in the base-emitter voltage “VBE2” accompanying the current change of the transistor 56. It becomes only.

また、トランジスタ７２は”ＯＦＦ”しているので、コンデンサ３７に伝達される入力信号”／ＶＩＮ”の成分はさらに小さくなる。 Further, since the transistor 72 is “OFF”, the component of the input signal “/ VIN” transmitted to the capacitor 37 is further reduced.

この結果、ホールド時は従来例に示すような素子間の整合性に依存せずにフィードスルーの低減を実現することが可能となる。 As a result, at the time of holding, it is possible to reduce feedthrough without depending on the matching between elements as shown in the conventional example.

なお、図４及び図５の説明では抵抗４８，４９，５７，５８、トランジスタ５１，５２及び定電流源５０で構成される回路を差動入力バッファ４７として定義していたが、抵抗５７，５８を除いて抵抗４８，４９、トランジスタ５１，５２及び定電流源５０で構成される回路を差動入力増幅回路としても構わない。 In the description of FIGS. 4 and 5, the circuit including the resistors 48, 49, 57, 58, the transistors 51, 52 and the constant current source 50 is defined as the differential input buffer 47. A circuit constituted by the resistors 48 and 49, the transistors 51 and 52, and the constant current source 50 may be used as a differential input amplifier circuit.

また、図４及び図５の説明でスイッチ回路３３、加算器３４及び電圧源３８，３９と定義していた回路をまとめて制御回路としても構わない。 In addition, the circuits defined as the switch circuit 33, the adder 34, and the voltage sources 38 and 39 in the description of FIGS. 4 and 5 may be integrated into a control circuit.

また、図３においてスイッチ回路３１及びスイッチ回路４０が正電圧源”ＶＣＣ”を選択した場合、差動入力バッファ４７の非反転出力と反転出力がショートするように見えるが、実際は正電圧源”ＶＣＣ”から電流を引く動作となるため、問題はない。 In addition, when the switch circuit 31 and the switch circuit 40 select the positive voltage source “VCC” in FIG. 3, the non-inverted output and the inverted output of the differential input buffer 47 appear to be short-circuited, but actually the positive voltage source “VCC” There is no problem because the current is drawn from "."

本発明に係るサンプル・ホールド回路の一実施例を示す構成ブロック図である。1 is a configuration block diagram showing an embodiment of a sample and hold circuit according to the present invention. FIG. サンプル時及びホールド時におけるスイッチ回路の動作を示す真理値表である。It is a truth table showing the operation of the switch circuit at the time of sampling and holding. 本発明に係るサンプル・ホールド回路の他の実施例を示す構成ブロック図である。FIG. 6 is a block diagram showing the configuration of another embodiment of the sample and hold circuit according to the present invention. サンプル時及びホールド時におけるスイッチ回路の動作を示す真理値表である。It is a truth table showing the operation of the switch circuit at the time of sampling and holding. 本発明に係るサンプル・ホールド回路の具体例を示す構成回路図である。FIG. 3 is a configuration circuit diagram showing a specific example of a sample and hold circuit according to the present invention. 従来のサンプル・ホールド回路の一例を示す構成ブロック図である。It is a configuration block diagram showing an example of a conventional sample and hold circuit. 従来のサンプル・ホールド回路の具体例を示す構成回路図である。It is a configuration circuit diagram showing a specific example of a conventional sample and hold circuit.

Explanation of symbols

１，２９信号入力端子
２，３０入力バッファ
３，４，３１，３２，３３，４０，４１スイッチ回路
５，３４加算器
６，３５，４３出力バッファ
７，３６信号出力端子
８，３７，４２コンデンサ
９，１２，１４，１６，１８，２１，２２，２４，５１，５２，５３，５６，６０，６１，６３，６４，６８，６９，７０，７１，７２，７３トランジスタ
１０，１５，１９，２３，５０，５９，６２，６６，６７定電流源
１１，２０，２５，２６，４８，４９，５７，５８，６５抵抗
１３，１７，３８，３９電圧源
２７，２８，７４，７５制御信号端子
４４反転出力端子
４５反転入力端子
４６非反転入力端子
４７差動入力バッファ
５４，５５ダイオード
７６非反転出力端子
1, 29 Signal input terminal 2,30 Input buffer 3, 4, 31, 32, 33, 40, 41 Switch circuit 5, 34 Adder 6, 35, 43 Output buffer 7, 36 Signal output terminal 8, 37, 42 Capacitor 9, 12, 14, 16, 18, 21, 22, 24, 51, 52, 53, 56, 60, 61, 63, 64, 68, 69, 70, 71, 72, 73 Transistors 10, 15, 19, 23, 50, 59, 62, 66, 67 Constant current source 11, 20, 25, 26, 48, 49, 57, 58, 65 Resistor 13, 17, 38, 39 Voltage source 27, 28, 74, 75 Control signal Terminal 44 Inverted output terminal 45 Inverted input terminal 46 Non-inverted input terminal 47 Differential input buffer 54, 55 Diode 76 Non-inverted output terminal

Claims

In the sample and hold circuit,
A differential input amplifier circuit to which a differential signal is input; and
A first switch circuit having an input terminal connected to a first output terminal of the differential input amplifier circuit, two output terminals, and a first control signal applied to the control signal terminal;
A second switch circuit having an input terminal connected to a second output terminal of the differential input amplifier circuit, two output terminals, and a control signal terminal to which the first control signal is applied;
A first resistor connected to a first output terminal of the first switch circuit;
An input terminal is connected to a first output terminal of the first switch circuit, the first control signal is applied to a first control signal terminal, and a second control signal is applied to a second control signal terminal. A third switch circuit to which is applied;
A second resistor connected to the first output terminal of the second switch circuit;
An input terminal is connected to a first output terminal of the second switch circuit, the first control signal is applied to a first control signal terminal, and the second control signal is applied to a second control signal terminal. A fourth switch circuit to which a signal is applied;
A positive voltage source connected to a second output terminal of the first and second switch circuits;
A first capacitor connected to an output terminal of the third switch circuit;
A second capacitor connected to the output terminal of the fourth switch circuit;
A first output buffer for outputting the voltage of the first capacitor as an output signal;
A second output buffer that outputs the voltage of the second capacitor as an output signal;
When sampling is performed by the first and second control signals, the first and second switch circuits respectively select the first output terminal, and the third and fourth switch circuits are turned on, At the time of holding, the first and second switch circuits each select the second output terminal, and the third and fourth switch circuits operate so as to be turned off,
The third or the fourth switch circuit is
A second transistor having a base connected to the first or second switch circuit, a collector connected to the positive voltage source, and an emitter connected to the first or second output buffer;
A third transistor having a collector connected to the first or second switch circuit and a base to which the first control signal is applied;
A fourth transistor having a collector connected to the emitter of the second transistor and a base to which the second control signal is applied;
A first constant current source having one end connected to the emitter of each of the third and fourth transistors and the other end connected to a negative voltage source;
When sampling is performed by the first and second control signals, the second and fourth transistors are controlled to be turned on and the third transistor is turned off, and the second transistor is operated as an emitter follower. A sample and hold circuit characterized in that the second and fourth transistors are sometimes turned off and the third transistor is turned on .

In the sample and hold circuit,
A differential input amplifier circuit to which a differential signal is input; and
A first switch circuit having an input terminal connected to a first output terminal of the differential input amplifier circuit and having a control signal terminal and two output terminals;
A second switch circuit having an input terminal connected to a second output terminal of the differential input amplifier circuit and having a control signal terminal and two output terminals;
A first resistor connected to a first output terminal of the first switch circuit;
A third switch circuit having an input terminal connected to the first output terminal of the first switch circuit;
A second resistor connected to the first output terminal of the second switch circuit;
A fourth switch circuit having an input terminal connected to the first output terminal of the second switch circuit;
A first output terminal is connected to an input terminal of the third switch circuit, a second output terminal is connected to an input terminal of the fourth switch circuit, and a third output terminal is connected to the first and the second switch terminals. A control circuit connected to the control signal terminal of the second switch circuit and having a first control signal terminal to which the first control signal is applied and a second control signal terminal to which the second control signal is applied; ,
A positive voltage source connected to a second output terminal of the first and second switch circuits;
A first capacitor connected to an output terminal of the third switch circuit;
A second capacitor connected to the output terminal of the fourth switch circuit;
A first output buffer for outputting the voltage of the first capacitor as an output signal;
A second output buffer that outputs the voltage of the second capacitor as an output signal;
When sampling is performed by the first and second control signals, the first and second switch circuits respectively select the first output terminal, and the third and fourth switch circuits are turned on, At the time of holding, the first and second switch circuits each select the second output terminal, and the third and fourth switch circuits operate so as to be turned off,
The third or the fourth switch circuit is
A second transistor having a base connected to the first or second switch circuit, a collector connected to the positive voltage source, and an emitter connected to the first or second output buffer;
A third transistor having a collector connected to the first or second switch circuit and a base to which the first control signal is applied;
A fourth transistor having a collector connected to the emitter of the second transistor and a base to which the second control signal is applied;
A first constant current source having one end connected to the emitter of each of the third and fourth transistors and the other end connected to a negative voltage source;
When sampling is performed by the first and second control signals, the second and fourth transistors are controlled to be turned on and the third transistor is turned off, and the second transistor is operated as an emitter follower. A sample and hold circuit characterized in that the second and fourth transistors are sometimes turned off and the third transistor is turned on .

The first or the second switch circuit is
A diode having an anode connected to the third or fourth switch circuit and a cathode connected to the first or second output terminal of the differential input amplifier circuit;
An emitter is connected to the cathode of the diode, a collector is connected to the positive voltage source, and a base is configured with a first transistor to which the first control signal is applied,
The first control signal is controlled so that the diode is turned on and the first transistor is turned off when sampling, and the diode is turned off and the first transistor is turned on when holding. Characterized by
The sample and hold circuit according to claim 1 or 2.

The control circuit comprises:
A fifth transistor having a collector connected to the input terminal of the third switch circuit and a base to which the first control signal is applied;
A sixth transistor having a collector connected to the input terminal of the fourth switch circuit and a base to which the second control signal is applied;
Seventh and eighth transistors, each having a collector connected to the control signal terminals of the first and second switch circuits, and a base to which the second control signal is applied;
A second constant current source having one end connected to the emitter of each of the sixth and eighth transistors and the other end connected to a negative voltage source;
A third constant current source having one end connected to the emitters of the fifth and seventh transistors and the other end connected to a negative voltage source;
A third resistor connected to each of the control signal terminals of the first and second switch circuits;
A second voltage source connected to the other end of the third resistor,
The seventh and eighth transistors are controlled to be turned on at the time of sampling by the first and second control signals, and the fifth and sixth transistors are turned off at the time of sampling. The eighth transistor is controlled to be turned off, and the fifth and sixth transistors are controlled to be turned on.
The sample and hold circuit according to claim 2.