JP4765451B2 - サンプル・ホールド回路 - Google Patents

Description

本発明は、サンプル・ホールド回路に関し、特にゲイン特性、フィードスルー特性を改善したサンプル・ホールド回路に関する。

従来のフィードスルーを低減したサンプル・ホールド回路に関連する先行技術文献としては次のようなものがある。

特開平８−３１５５９４号公報

図６はこのような従来のサンプル・ホールド回路の一例を示す構成ブロック図である。図６において１は信号入力端子，２は入力信号を差動信号に変換する入力バッファ、３及び４はスイッチ回路、５は加算器、６は出力バッファ、７は信号出力端子、８はホールド時に電圧を保持しておくコンデンサである。

信号入力端子１は入力バッファ２の入力端子に接続され、入力バッファ２の非反転出力端子からは非反転出力信号”Ｖ１”が出力され、反転出力端子からは反転出力信号”Ｖ２”が出力される。

非反転出力信号”Ｖ１”はスイッチ回路３の一端に接続され、反転出力信号”Ｖ２”はスイッチ回路４の一端に接続され、スイッチ回路３の他端及びスイッチ回路４の他端は加算器５の２つの入力端子にそれぞれ接続される。

加算器５の出力端子は出力バッファ６の入力端子及びコンデンサ８の一端に接続される。出力バッファ６の出力端子は信号出力端子７に接続され、コンデンサ８の他端は接地される。

ここで、図６に示す従来例の動作を説明する。信号入力端子１に入力信号”ＶＩＮ”が印加されると、入力バッファ２から非反転出力信号”Ｖ１”と反転出力信号”Ｖ２”が出力される。非反転出力信号”Ｖ１”と反転出力信号”Ｖ２”の電圧変化は互いに逆相の関係にある。

スイッチ回路３は、サンプル時には入力バッファ２の非反転出力端子と加算器５の一方の入力端子を接続し、ホールド時には入力バッファ２の非反転出力端子と加算器５の一方の入力端子を遮断するように動作する。

スイッチ回路４は、サンプル時、ホールド時に関係なく、常に入力バッファ２の反転出力端子と加算器５の他方の入力端子を遮断した状態となる。サンプル時には非反転出力信号”Ｖ１”は加算器５を経由して出力バッファ６を通り、信号出力端子７より出力される。

ホールド時にはスイッチ回路３は開放され、コンデンサ８にはサンプル時からホールド時に移行する直前の電圧”ＶＨＣ”が保持される。

この時、スイッチ回路３は開放状態であるが、実際は内部トランジスタのベース−エミッタ間接合容量の影響で非反転出力信号”Ｖ１”の電圧成分がわずかに漏れ出てくる。このわずかに漏れ出てきた電圧の漏れ成分を”ＶＬ１”とする。

同様に、スイッチ回路４も開放状態であるが、実際は内部トランジスタのベース−エミッタ間接合容量の影響で反転出力信号”Ｖ２”の電圧成分がわずかに漏れ出てくる。このわずかに漏れ出てきた電圧の漏れ成分を”ＶＬ２”とする。

スイッチ回路３からの漏れ成分”ＶＬ１”が加算器５に印加され、コンデンサ８において保持された電圧”ＶＨＣ”が入力信号”ＶＩＮ”の変化の影響を受ける。これにより、ホールド時におけるフィードスルーが増大する。

しかし、同時に反転出力信号”Ｖ２”のスイッチ回路４からの漏れ成分”ＶＬ２”も加算器５に印加される。非反転出力信号”Ｖ１”と反転出力信号”Ｖ２”の電圧変化は互いに逆相の関係にあるので、スイッチ回路３からの漏れ成分”ＶＬ１”はスイッチ回路４からの漏れ成分”ＶＬ２”により相殺される。

すなわち、コンデンサ８に保持された電圧”ＶＨＣ”は入力信号”ＶＩＮ”の影響で変化することなく、出力バッファ６を介して出力され、ホールド時でのフィードスルーを低減することが可能となる。

次に、図７を用いて従来の具体的な実施例を説明する。図７は従来のサンプル・ホールド回路の具体例を示す構成回路図である。

図７において１，２，６，７，８は図６と同一符号を付してあり、９，１２，１４，１６，１８，２１，２２，２４はトランジスタ、１０，１５，１９，２３は定電流源、１１，２０，２５，２６は抵抗、１３はトランジスタ１２を常に”ＯＮ”するための電圧源、１７はトランジスタ１６を常に”ＯＦＦ”するための電圧源、２７はトランジスタ２１の制御信号”／Φ”が入力される制御信号端子、２８はトランジスタ２４の制御信号”Φ”が入力される制御信号端子である。

信号入力端子１は入力バッファ２の入力端子に接続され、入力バッファ２の非反転出力端子からは非反転出力信号”Ｖ１”が出力され、反転出力端子からは反転出力信号”Ｖ２”が出力される。

入力バッファ２の非反転出力信号”Ｖ１”はトランジスタ１８のベースに接続され、トランジスタ１８のエミッタは抵抗２０の一端及び定電流源１９の一端にそれぞれ接続される。また、抵抗２０の他端はトランジスタ２２のベース及びトランジスタ２１のコレクタにそれぞれ接続され、定電流源１９の他端は負電圧源”ＶＥＥ”に接続される。

トランジスタ２２のコレクタは正電圧源”ＶＣＣ”に接続され、トランジスタ２２のエミッタは抵抗２５の一端及びトランジスタ２４のコレクタにそれぞれ接続される。また、トランジスタ２１のエミッタ及びトランジスタ２４のエミッタは定電流源２３の一端にそれぞれ接続され、定電流源２３の他端は負電源”ＶＥＥ”に接続される。

制御信号端子２７はトランジスタ２１のベースに接続され、制御信号端子２８はトランジスタ２４のベースに接続される。

一方、入力バッファ２の反転出力信号”Ｖ２”はトランジスタ９のベースに接続され、トランジスタ９のエミッタは抵抗１１の一端及び定電流源１０の一端にそれぞれ接続される。また、抵抗１１の他端はトランジスタ１４のベース及びトランジスタ１２のコレクタにそれぞれ接続され、定電流源１０の他端は負電圧源”ＶＥＥ”に接続される。

トランジスタ１４のコレクタは正電圧源”ＶＣＣ”に接続され、トランジスタ１４のエミッタは抵抗２６の一端及びトランジスタ１６のコレクタにそれぞれ接続される。また、トランジスタ１２のエミッタ及びトランジスタ１６のエミッタは定電流源１５の一端にそれぞれ接続され、定電流源１５の他端は負電源”ＶＥＥ”に接続される。

さらに、電圧源１３の一端はトランジスタ１２のベースに接続され、電圧源１３の他端は接地される。電圧源１７の一端はトランジスタ１６のベースに接続され、電圧源１７の他端は接地される。

抵抗２５の他端は抵抗２６の他端、コンデンサ８の一端及び出力バッファ６の入力端子にそれぞれ接続され、出力バッファ６の出力端子は信号出力端子７に接続され、コンデンサ８の他端は接地される。

ここで、図７に示す従来例の動作を説明する。サンプル時にはトランジスタ２１の制御信号”／Φ”がローレベル（Ｌ）、トランジスタ２４の制御信号”Φ”がハイレベル（Ｈ）になり、ホールド時にはトランジスタ２１の制御信号”／Φ”がハイレベル（Ｈ）、トランジスタ２４の制御信号”Φ”がローレベル（Ｌ）になる。

また、サンプル時、ホールド時に関係なく、電圧源１３及び電圧源１７によって、トランジスタ１２は”ＯＮ”、トランジスタ１６は”ＯＦＦ”となる。

サンプル時にはトランジスタ２４が”ＯＮ”、トランジスタ２１が”ＯＦＦ”となるため、定電流源２３の電流”Ｉ２”はトランジスタ２２に流れ、トランジスタ２２はエミッタフォロワとして動作する。

信号入力端子１に入力信号”ＶＩＮ”が印加されると、入力バッファ２により非反転出力信号”Ｖ１”と反転出力信号”Ｖ２”が出力される。非反転出力信号”Ｖ１”は、エミッタフォロワ動作するトランジスタ１８及び抵抗２０を介してトランジスタ２２のベースに入力される。

そして、接続点”Ｎ２”にはトランジスタ２２のエミッタフォロワ動作により、入力信号”ＶＩＮ”からトランジスタ１８及びトランジスタ２２のベース・エミッタ間電圧をそれぞれ差し引いた電圧が現れる。

一方、反転出力信号”Ｖ２”の電圧はトランジスタ１４が”ＯＦＦ”となるため、接続点”Ｎ４”には現れない。

この結果、サンプル時は接続点”Ｎ２”の電圧、すなわち入力信号”ＶＩＮ”からトランジスタ１８及びトランジスタ２２のベース・エミッタ間電圧を差し引いた電圧が出力バッファ６を介して信号出力端子７より出力される。ただし、ここでは抵抗２０及び抵抗２５での電圧降下は無視している。

すなわち、サンプル時は出力信号”ＶＯＵＴ”には入力信号”ＶＩＮ”と同じ利得の信号を出力することが可能になる。

次に、ホールド時はトランジスタ２４が”ＯＦＦ”、トランジスタ２１が”ＯＮ”となるため、定電流源２３の電流”Ｉ２”はトランジスタ１８−抵抗２０−トランジスタ２１の経路を流れ、トランジスタ２２は”ＯＦＦ”となる。

ここで、トランジスタ１４，１６，２２及び２４が全て”ＯＦＦ”となるため、コンデンサ８への電流の出入りはなくなる。従って、コンデンサ８にはサンプル時からホールド時に移行する直前の電圧”ＶＨＣ”が保持される。

しかし、実際にはトランジスタ２２のベース・エミッタ間の接合容量の影響で、僅かながらも非反転出力信号”Ｖ１”の漏れ成分”ＶＬ１”が漏れ、接続点”Ｎ２”に現れる。一方、常に”ＯＦＦ”となっているトランジスタ１４のベース・エミッタ間の接合容量の影響で、反転出力信号”Ｖ２”の漏れ成分”ＶＬ２”が漏れ、接続点”Ｎ４”に現れる。

非反転出力信号”Ｖ１”と反転出力信号”Ｖ２”の電圧変化は互いに逆相の関係にあるので、接続点”Ｎ５”において接続点”Ｎ２”に現れる非反転出力信号”Ｖ１”の漏れ成分”ＶＬ１”は接続点”Ｎ４”に現れる反転出力信号”Ｖ２”の漏れ成分”ＶＬ２”により相殺される。

この結果、入力信号”ＶＩＮ”の変化による影響がコンデンサ８の保持電圧”ＶＨＣ”には現れず、保持電圧”ＶＨＣ”がそのまま出力バッファ６を介して信号出力端子７より出力される。

すなわち、ホールド時は出力信号”ＶＯＵＴ”に現れるフィードスルーの低減が可能となる。

しかし、図７に示す従来例では、サンプル時にトランジスタ１４が”ＯＦＦ”の状態であるにもかかわらず、ベース・エミッタ間の接合容量の影響で入力バッファ２の反転出力信号”Ｖ２”の変化分が抵抗２６を介して接続点”Ｎ５”に現れる。

そのため、非反転出力信号”Ｖ１”と反転出力信号”Ｖ２”の電圧変化が互いに逆相の関係にあるので、接続点”Ｎ５”で利得を下げてしまうと言った問題点があった。

さらに、ホールド時は素子間の整合性、すなわちトランジスタ、抵抗、定電流源などの素子がそれぞれに同じ特性を有していなければ、図７の接続点”Ｎ２”に現れる非反転出力信号”Ｖ１”の漏れ成分”ＶＬ１”と接続点”Ｎ４”に現れる反転出力信号”Ｖ２”の漏れ成分”ＶＬ２”が同じにならないため、接続点”Ｎ５”で相殺することができず、フィードスルーの低減効果が小さくなると言った問題点があった。

従って本発明が解決しようとする課題は、ゲインエラーを無くし、素子間の整合性に依存することなくフィードスルーを低減するサンプル・ホールド回路を実現することにある。

このような課題を達成するために、本発明のうち請求項１記載の発明は、
サンプル・ホールド回路において、
差動信号が入力される差動入力増幅回路と、入力端子が前記差動入力増幅回路の第１の出力端子に接続され、２つの出力端子を有し、制御信号端子には第１の制御信号が印加される第１のスイッチ回路と、入力端子が前記差動入力増幅回路の第２の出力端子に接続され、２つの出力端子を有し、制御信号端子には前記第１の制御信号が印加される第２のスイッチ回路と、前記第１のスイッチ回路の第１の出力端子に接続される第１の抵抗と、入力端子が前記第１のスイッチ回路の第１の出力端子に接続され、第１の制御信号端子には前記第１の制御信号が印加され、第２の制御信号端子には第２の制御信号が印加される第３のスイッチ回路と、前記第２のスイッチ回路の第１の出力端子に接続される第２の抵抗と、入力端子が前記第２のスイッチ回路の第１の出力端子に接続され、第１の制御信号端子には前記第１の制御信号が印加され、第２の制御信号端子には前記第２の制御信号が印加される第４のスイッチ回路と、前記第１及び前記第２のスイッチ回路の第２の出力端子に接続される正電圧源と、前記第３のスイッチ回路の出力端子に接続される第１のコンデンサと、前記第４のスイッチ回路の出力端子に接続される第２のコンデンサと、前記第１のコンデンサの電圧を出力信号として出力する第１の出力バッファと、前記第２のコンデンサの電圧を出力信号として出力する第２の出力バッファとを備え、前記第１及び前記第２の制御信号によりサンプル時には前記第１及び前記第２のスイッチ回路はそれぞれ前記第１の出力端子を選択し、前記第３及び前記第４のスイッチ回路はそれぞれオンし、ホールド時には前記第１及び前記第２のスイッチ回路はそれぞれ前記第２の出力端子を選択し、前記第３及び前記第４のスイッチ回路はオフするように動作し、前記第３若しくは前記第４のスイッチ回路が、ベースが前記第１若しくは前記第２のスイッチ回路に接続され、コレクタが前記正電圧源に接続され、エミッタが前記第１若しくは前記第２の出力バッファに接続される第２のトランジスタと、コレクタが前記第１若しくは前記第２のスイッチ回路に接続され、ベースには前記第１の制御信号が印加される第３のトランジスタと、コレクタが前記第２のトランジスタのエミッタに接続され、ベースには前記第２の制御信号が印加される第４のトランジスタと、一端が前記第３及び前記第４のトランジスタのエミッタにそれぞれ接続され、他端が負電圧源に接続される第１の定電流源とから構成され、前記第１及び第２の制御信号によりサンプル時には前記第２及び前記第４のトランジスタがオンし、前記第３のトランジスタがオフするように制御され、前記第２のトランジスタがエミッタフォロワ動作し、ホールド時には前記第２及び前記第４のトランジスタがオフし、前記第３のトランジスタがオンするように制御されることにより、ゲインエラーを無くし、素子間の整合性に依存することなくフィードスルーを低減することが可能になる。

請求項２記載の発明は、
サンプル・ホールド回路において、
差動信号が入力される差動入力増幅回路と、入力端子が前記差動入力増幅回路の第１の出力端子に接続され、制御信号端子と２つの出力端子を有する第１のスイッチ回路と、入力端子が前記差動入力増幅回路の第２の出力端子に接続され、制御信号端子と２つの出力端子を有する第２のスイッチ回路と、前記第１のスイッチ回路の第１の出力端子に接続される第１の抵抗と、入力端子が前記第１のスイッチ回路の第１の出力端子に接続される第３のスイッチ回路と、前記第２のスイッチ回路の第１の出力端子に接続される第２の抵抗と、入力端子が前記第２のスイッチ回路の第１の出力端子に接続される第４のスイッチ回路と、第１の出力端子が前記第３のスイッチ回路の入力端子に接続され、第２の出力端子が前記第４のスイッチ回路の入力端子に接続され、第３の出力端子が前記第１及び前記第２のスイッチ回路の制御信号端子に接続され、第１の制御信号が印加される第１の制御信号端子と、第２の制御信号が印加される第２の制御信号端子とを有する制御回路と、前記第１及び前記第２のスイッチ回路の第２の出力端子に接続される正電圧源と、前記第３のスイッチ回路の出力端子に接続される第１のコンデンサと、前記第４のスイッチ回路の出力端子に接続される第２のコンデンサと、前記第１のコンデンサの電圧を出力信号として出力する第１の出力バッファと、前記第２のコンデンサの電圧を出力信号として出力する第２の出力バッファとを備え、前記第１及び前記第２の制御信号によりサンプル時には前記第１及び前記第２のスイッチ回路はそれぞれ前記第１の出力端子を選択し、前記第３及び前記第４のスイッチ回路はそれぞれオンし、ホールド時には前記第１及び前記第２のスイッチ回路はそれぞれ前記第２の出力端子を選択し、前記第３及び前記第４のスイッチ回路はそれぞれオフするように動作し、前記第３若しくは前記第４のスイッチ回路が、ベースが前記第１若しくは前記第２のスイッチ回路に接続され、コレクタが前記正電圧源に接続され、エミッタが前記第１若しくは前記第２の出力バッファに接続される第２のトランジスタと、コレクタが前記第１若しくは前記第２のスイッチ回路に接続され、ベースには前記第１の制御信号が印加される第３のトランジスタと、コレクタが前記第２のトランジスタのエミッタに接続され、ベースには前記第２の制御信号が印加される第４のトランジスタと、一端が前記第３及び前記第４のトランジスタのエミッタにそれぞれ接続され、他端が負電圧源に接続される第１の定電流源とから構成され、前記第１及び第２の制御信号によりサンプル時には前記第２及び前記第４のトランジスタがオンし、前記第３のトランジスタがオフするように制御され、前記第２のトランジスタがエミッタフォロワ動作し、ホールド時には前記第２及び前記第４のトランジスタがオフし、前記第３のトランジスタがオンするように制御されることにより、ゲインエラーを無くし、素子間の整合性に依存することなくフィードスルーを低減することが可能になる。

請求項３記載の発明は、
請求項１若しくは請求項２記載のサンプル・ホールド回路において、
前記第１若しくは前記第２のスイッチ回路が、
アノードが前記第３若しくは前記第４のスイッチ回路に接続され、カソードが前記差動入力増幅回路の第１若しくは第２の出力端子に接続されるダイオードと、このダイオードのカソードにエミッタが接続され、コレクタが前記正電圧源に接続され、ベースには前記第１の制御信号が印加される第１のトランジスタとから構成され、前記第１の制御信号によりサンプル時には前記ダイオードがオンし、前記第１のトランジスタがオフするように制御され、ホールド時には前記ダイオードがオフし、前記第１のトランジスタがオンするように制御されることにより、ゲインエラーを無くし、素子間の整合性に依存することなくフィードスルーを低減することが可能になる。

請求項４記載の発明は、
請求項２記載のサンプル・ホールド回路において、
前記制御回路が、
コレクタが前記第３のスイッチ回路の入力端子に接続され、ベースには前記第１の制御信号が印加される第５のトランジスタと、コレクタが前記第４のスイッチ回路の入力端子に接続され、ベースには前記第２の制御信号が印加される第６のトランジスタと、コレクタが前記第１及び前記第２のスイッチ回路の制御信号端子にそれぞれ接続され、ベースには前記第２の制御信号がそれぞれ印加される第７及び第８のトランジスタと、一端が前記第６及び前記第８のトランジスタのエミッタにそれぞれ接続され、他端が負電圧源に接続される第２の定電流源と、一端が前記第５及び前記第７のトランジスタのエミッタにそれぞれ接続され、他端が負電圧源に接続される第３の定電流源と、前記第１及び前記第２のスイッチ回路の制御信号端子にそれぞれ接続される第３の抵抗と、前記第３の抵抗の他端に接続される第２の電圧源とから構成され、前記第１及び前記第２の制御信号によりサンプル時には前記第７及び前記第８のトランジスタがオンし、前記第５及び前記第６のトランジスタがオフするように制御され、ホールド時には前記第７及び前記第８のトランジスタがオフし、前記第５及び前記第６のトランジスタがオンするように制御されることにより、ゲインエラーを無くし、素子間の整合性に依存することなくフィードスルーを低減することが可能になる。

本発明によれば次のような効果がある。
請求項１〜４の発明によれば、サンプル時は入力信号が入力バッファ及びスイッチ回路を経由してトランジスタのエミッタフォロワ動作により出力バッファより出力されるため、ゲインエラーは発生しない。

また、ホールド時は入力バッファに接続されているダイオードが”ＯＦＦ”となり、さらにコンデンサに接続されているトランジスタも”ＯＦＦ”となるため、出力に現れるフィードスルーを低減することが可能になる。

以下本発明を図面を用いて詳細に説明する。図１は本発明に係るサンプル・ホールド回路の一実施例を示す構成ブロック図である。

図１において２９は信号入力端子，３０は入力バッファ、３１，３２及び３３はスイッチ回路、３４は加算器、３５は出力バッファ、３６は信号出力端子、３７はホールド時に電圧を保持しておくコンデンサ、３８及び３９は電圧源である。

信号入力端子２９は入力バッファ３０の入力端子に接続され、入力バッファ３０の出力端子はスイッチ回路３１の入力端子に接続される。スイッチ回路３１の一方の出力端子はスイッチ回路３２の一端に接続され、スイッチ回路３１の他方の出力端子は正電圧源”ＶＣＣ”に接続される。スイッチ回路３１の制御端子は加算器３４の出力端子に接続される。

加算器３４の一方の入力端子は電圧源３８の一端に接続され、加算器３４の他方の入力端子はスイッチ回路３３の一端に接続される。スイッチ回路３３の他端は電圧源３９の一端に接続され、電圧源３８の他端及び電圧源３９の他端はそれぞれ接地される。

スイッチ回路３２の他端はコンデンサ３７の一端及び出力バッファ３５の入力端子にそれぞれ接続され、出力バッファ３５の出力端子は信号出力端子３６に接続される。

ここで、図１に示す実施例の動作を図２を用いて説明する。図２はサンプル時及びホールド時におけるスイッチ回路３１，３２及び３３の動作を示す真理値表である。

図２に示す真理値表からサンプル時には制御信号”Φ”がハイレベル（Ｈ）、”／Φ”がローレベル（Ｌ）となるので、スイッチ回路３１はスイッチ回路３２を選択し、スイッチ回路３２は出力バッファ３５及びコンデンサ３７にそれぞれ接続し、スイッチ回路３３は電圧源３９に接続される。

信号入力端子１に入力信号”ＶＩＮ”が印加されると、入力バッファ３０、スイッチ回路３１、スイッチ回路３２及び出力バッファ３５を介して信号出力端子３６より出力信号”ＶＯＵＴ”が出力される。

このとき、入力信号”ＶＩＮ”が入力されてから出力信号”ＶＯＵＴ”が出力されるまでの経路では、図６の従来例に示すような加算器が無いためゲインエラーは発生しない。

次に、ホールド時の動作を説明する。図２に示す真理値表からホールド時には制御信号”Φ”がローレベル（Ｌ）、”／Φ”がハイレベル（Ｈ）となるので、スイッチ回路３１は正電圧源”ＶＣＣ”を選択し、スイッチ回路３２は開放される。

したがって、コンデンサ３７は入力信号”ＶＩＮ”より絶縁されるため、サンプル時からホールド時に移行する直前の電圧”ＶＨＣ１”が保持される。さらに、コンデンサ３７はスイッチ回路３１及びスイッチ回路３２の２箇所で入力信号”ＶＩＮ”より絶縁されるため、入力信号”ＶＩＮ” の出力信号”ＶＯＵＴ”に対する影響が小さくなる。

すなわち、ホールド時は出力信号”ＶＯＵＴ”に現れるフィードスルーの低減が可能となる。

図３は本発明に係るサンプル・ホールド回路の他の実施例を示す構成ブロック図である。図１に示す実施例と図３に示す実施例の違いは、図１はシングルエンド型回路で、図３は差動型回路である。

図３において、３１，３２，３３，３４，３５，３７，３８及び３９は図１と同一符号を付しており、４０，４１はスイッチ回路、４２はコンデンサ、４３は出力バッファ、４４は反転出力端子、４５は差動入力の反転入力端子、４６は差動入力の非反転入力端子、４７は差動入力バッファ、７６は非反転出力端子である。

非反転入力端子４６は差動入力バッファ４７の非反転入力端子に接続され、差動入力バッファ４７の非反転出力端子はスイッチ回路３１の入力端子に接続される。スイッチ回路３１の一方の出力端子はスイッチ回路３２の一端に接続され、スイッチ回路３１の他方の出力端子は正電圧源”ＶＣＣ”に接続される。スイッチ回路３１の制御端子は加算器３４の出力に接続される。

加算器３４の一方の入力端子は電圧源３８の一端に接続され、加算器３４の他方の入力端子はスイッチ回路３３の一端に接続される。スイッチ回路３３の他端は電圧源３９の一端に接続され、電圧源３８の他端及び電圧源３９の他端はそれぞれ接地される。

スイッチ回路３２の他端はコンデンサ３７の一端及び出力バッファ３５の入力端子にそれぞれ接続され、出力バッファ３５の出力端子は非反転出力端子７６に接続される。

反転入力端子４５は差動入力バッファ４７の反転入力端子に接続され、差動入力バッファ４７の反転出力端子はスイッチ回路４０の入力端子に接続される。スイッチ回路４０の一方の出力端子はスイッチ回路４１の一端に接続され、スイッチ回路４０の他方の出力端子は正電圧源”ＶＣＣ”に接続される。スイッチ回路４１の制御端子は加算器３４の出力に接続される。

スイッチ回路４１の他端はコンデンサ４２の一端及び出力バッファ４３の入力端子にそれぞれ接続され、出力バッファ４３の出力端子は反転出力端子４４に接続される。

ここで、図３に示す実施例の動作を図４を用いて説明する。図４はサンプル時及びホールド時におけるスイッチ回路３１，３２，３３，４０及び４１の動作を示す真理値表である。

図４に示す真理値表からサンプル時には制御信号”Φ”がハイレベル（Ｈ）、”／Φ”がローレベル（Ｌ）となるので、スイッチ回路３１はスイッチ回路３２を選択し、スイッチ回路３２は出力バッファ３５及びコンデンサ３７にそれぞれ接続し、スイッチ回路３３は電圧源３９に接続される。

スイッチ回路４０はスイッチ回路４１を選択し、スイッチ回路４１は出力バッファ４３及びコンデンサ４２にそれぞれ接続される。

非反転入力端子４６に入力信号”ＶＩＮ”が印加されると、差動入力バッファ４７、スイッチ回路３１、スイッチ回路３２及び出力バッファ３５を介して非反転出力端子７６より出力信号”ＶＯＵＴ”が出力される。

このとき、入力信号”ＶＩＮ”が入力されてから出力信号”ＶＯＵＴ”が出力されるまでの経路では、図６の従来例に示すような加算器が無いためゲインエラーは発生しない。

同様に、反転入力端子４５に入力信号”／ＶＩＮ”が印加されると、差動入力バッファ４７、スイッチ回路４０、スイッチ回路４１及び出力バッファ４３を介して反転出力端子４４より出力信号”／ＶＯＵＴ”が出力される。

このとき、入力信号”／ＶＩＮ”が入力されてから出力信号”／ＶＯＵＴ”が出力されるまでの経路では、図６の従来例に示すような加算器が無いためゲインエラーは発生しない。

次に、ホールド時の動作を説明する。図４に示す真理値表からホールド時には制御信号”Φ”がローレベル（Ｌ）、”／Φ”がハイレベル（Ｈ）となるので、スイッチ回路３１は正電圧源”ＶＣＣ”を選択し、スイッチ回路３２は開放される。

したがって、コンデンサ３７は入力信号”ＶＩＮ”より絶縁されるため、サンプル時からホールド時に移行する直前の電圧”ＶＨＣ２”が保持される。さらに、コンデンサ３７はスイッチ回路３１及びスイッチ回路３２の２箇所で入力信号”ＶＩＮ”より絶縁されるため、入力信号”ＶＩＮ”の出力信号”ＶＯＵＴ”に対する影響が小さくなる。

この結果、ホールド時には出力信号”ＶＯＵＴ”に現れるフィードスルーの低減が可能となる。

同様に、スイッチ回路４０は正電圧源”ＶＣＣ”を選択し、スイッチ回路４１は開放される。コンデンサ４２は入力信号”／ＶＩＮ”より絶縁されるため、サンプル時からホールド時に移行する直前の電圧”ＶＨＣ３”が保持される。さらに、コンデンサ４２はスイッチ回路４０及びスイッチ回路４１の２箇所で入力信号”／ＶＩＮ”より絶縁されるため、入力信号”／ＶＩＮ”の出力信号”／ＶＯＵＴ”に対する影響が小さくなる。

この結果、ホールド時は出力信号”／ＶＯＵＴ”に現れるフィードスルーの低減が可能となる。

次に、図５を用いて本発明の具体的な実施例を説明する。図５は本発明に係るサンプル・ホールド回路の具体例であり、図３の構成ブロック図を具体化した構成回路図である。

図５において、３１，３２，３３，３４，３５，３７，３８，３９，４０，４１，４２，４３，４４，４５，４６，４７及び７６は図３と同一符号を付しており、４８，４９，５７，５８，６５は抵抗、５１，５２，５３，５６，６０，６１，６３，６４，６８，６９，７０，７１，７２，７３はトランジスタ、５０，５９，６２，６６，６７は定電流源、５４，５５はダイオード、７４は制御信号”Φ”が入力される制御信号端子、７５は制御信号”／Φ”が入力される制御信号端子である。

非反転入力端子４６はトランジスタ５１のベースに接続され、トランジスタ５１のコレクタはダイオード５４のカソード及びトランジスタ５３のエミッタにそれぞれ接続される。

ダイオード５４のアノードは抵抗５７の一端、トランジスタ７３のベース、トランジスタ７０のコレクタ及びトランジスタ６３のコレクタにそれぞれ接続され、抵抗５７の他端は正電圧源”ＶＣＣ”に接続される。

トランジスタ７３のエミッタはトランジスタ７１のコレクタ、コンデンサ４２の一端及び出力バッファ４３の入力端子にそれぞれ接続され、出力バッファ４３の出力端子は反転出力端子４４に接続され、コンデンサ４２の他端は接地される。

反転入力端子４５はトランジスタ５２のベースに接続され、トランジスタ５２のコレクタはダイオード５５のカソード及びトランジスタ５６のエミッタにそれぞれ接続される。

ダイオード５５のアノードは抵抗５８の一端、トランジスタ７２のベース、トランジスタ６８のコレクタ及びトランジスタ６０のコレクタにそれぞれ接続され、抵抗５８の他端は正電圧源”ＶＣＣ”に接続される。

トランジスタ７２のエミッタはトランジスタ６９のコレクタ、コンデンサ３７の一端及び出力バッファ３５の入力端子にそれぞれ接続され、出力バッファ３５の出力端子は非反転出力端子７６に接続され、コンデンサ３７の他端は接地される。

トランジスタ５１のエミッタは抵抗４８の一端に接続され、トランジスタ５２のエミッタは抵抗４９の一端に接続される。抵抗４８の他端及び抵抗４９の他端は定電流源５０の一端にそれぞれ接続され、定電流源５０の他端は負電圧源”ＶＥＥ”に接続される。

トランジスタ５６のベースはトランジスタ５３のベース、抵抗６５の一端、トランジスタ６１のコレクタ及びトランジスタ６４のコレクタにそれぞれ接続され、抵抗６５の他端は電圧源３８の一端に接続され、電圧源３８の他端は接地される。

トランジスタ５３のコレクタ、トランジスタ５６のコレクタ、トランジスタ７２のコレクタ及びトランジスタ７３のコレクタは正電圧源”ＶＣＣ”にそれぞれ接続される。

トランジスタ６０のエミッタ及びトランジスタ６１のエミッタは定電流源５９の一端にそれぞれ接続され、定電流源５９の他端は負電圧源”ＶＥＥ”に接続される。

トランジスタ６３のエミッタ及びトランジスタ６４のエミッタは定電流源６２の一端にそれぞれ接続され、定電流源６２の他端は負電圧源”ＶＥＥ”に接続される。

トランジスタ６８のエミッタ及びトランジスタ６９のエミッタは定電流源６６の一端にそれぞれ接続され、定電流源６６の他端は負電圧源”ＶＥＥ”に接続される。

トランジスタ７０のエミッタ及びトランジスタ７１のエミッタは定電流源６７の一端にそれぞれ接続され、定電流源６７の他端は負電圧源”ＶＥＥ”に接続される。

制御信号端子７４はトランジスタ６１のベース、トランジスタ６４のベース、トランジスタ６９のベース及びトランジスタ７１のベースにそれぞれ接続される。

制御信号端子７５はトランジスタ６０のベース、トランジスタ６３のベース、トランジスタ６８のベース及びトランジスタ７０のベースにそれぞれ接続される。

ここで、図５に示す実施例の動作を説明する。サンプル時は制御信号”Φ”がハイレベル（Ｈ）、”／Φ”がローレベル（Ｌ）となるので、スイッチ回路４１ではトランジスタ７１が”ＯＮ”、トランジスタ７０が”ＯＦＦ”となる。このため、定電流源６７に流れる電流”Ｉ４”はトランジスタ７３を経由して流れるので、トランジスタ７３はエミッタフォロワとして動作する。

また、スイッチ回路３２ではトランジスタ６９が”ＯＮ”、トランジスタ６８が”ＯＦＦ”となるため、定電流源６６に流れる電流”Ｉ２”はトランジスタ７２を経由して流れるので、トランジスタ７２はエミッタフォロワとして動作する。

また、スイッチ回路３３ではトランジスタ６１及びトランジスタ６４が”ＯＮ”、トランジスタ６０及びトランジスタ６３が”ＯＦＦ”となるため、定電流源５９に流れる電流”Ｉ３”と定電流源６２に流れる電流”Ｉ５”は抵抗５７及び抵抗５８ではなく、抵抗６５を流れることになる。

これにより、定数を最適化すれば、トランジスタ５３及びトランジスタ５６は”ＯＦＦ”となり、ダイオード５４及びダイオード５５が”ＯＮ”となる。

したがって、入力信号”ＶＩＮ”はトランジスタ５１及び抵抗４８により電流変換され、さらにダイオード５４を経由して抵抗５７の電圧降下により電圧変換される。

トランジスタ７３はエミッタフォロワ動作するので、入力信号”ＶＩＮ”の成分が損失することなくコンデンサ４２に伝達される。

同様に、入力信号”／ＶＩＮ”はトランジスタ５２及び抵抗４９により電流変換され、さらにダイオード５５を経由して抵抗５８の電圧降下により電圧変換される。この電圧がトランジスタ７２のベースに現れる。

トランジスタ７２はエミッタフォロワ動作するので、入力信号”／ＶＩＮ”の成分が損失することなくコンデンサ３７に伝達される。

したがって、サンプル時は入力から出力までの経路で損失が無くなるため、従来例に示すような利得を下げることなく信号を伝達することが可能となる。

ここで、ホールド時の動作を説明する。ホールド時は制御信号”Φ”がローレベル（Ｌ）、”／Φ”がハイレベル（Ｈ）となるので、スイッチ回路３２ではトランジスタ６９が”ＯＦＦ”、トランジスタ６８が”ＯＮ”となる。

このため、定電流源６６に流れる電流”Ｉ２”は抵抗５８及びトランジスタ６８を経由して流れるため、トランジスタ７２はエミッタ電流が流れずベースの電位が下がるので”ＯＦＦ”となる。

また、スイッチ回路４１ではトランジスタ７１が”ＯＦＦ”、トランジスタ７０が”ＯＮ”となり、定電流源６７に流れる電流”Ｉ４”は抵抗５７及びトランジスタ７０を経由して流れるため、トランジスタ７３はエミッタ電流が流れずベースの電位が下がるので”ＯＦＦ”となる。

また、スイッチ回路３３ではトランジスタ６１及びトランジスタ６４が”ＯＦＦ”、トランジスタ６０及びトランジスタ６３が”ＯＮ”となるため、定電流源５９に流れる電流”Ｉ３”と定電流源６２に流れる電流”Ｉ５”は抵抗５７及び抵抗５８を流れることになる。

これにより、定数を最適化すれば、トランジスタ５３及びトランジスタ５６は”ＯＮ”となり、ダイオード５４及びダイオード５５が”ＯＦＦ”となる。

したがって、入力信号”ＶＩＮ”はトランジスタ５１及び抵抗４８により電流変換されるが、サンプル時と異なりこの電流はトランジスタ５３を経由する。

そのため、トランジスタ７３のベースに現れる入力信号”ＶＩＮ”の成分はトランジスタ５３の電流変化に伴うベース−エミッタ間電圧”ＶＢＥ１”の変化がダイオード５４の”ＯＦＦ”時の接合容量を介して漏れてくるのみとなる。

また、トランジスタ７３は”ＯＦＦ”しているので、コンデンサ４２に伝達される入力信号”ＶＩＮ”の成分はさらに小さくなる。

一方、入力信号”／ＶＩＮ”はトランジスタ５２及び抵抗４９により電流変換されるが、サンプル時と異なりこの電流はトランジスタ５６を経由する。

そのため、トランジスタ７２のベースに現れる入力信号”ＶＩＮ”の成分はトランジスタ５６の電流変化に伴うベース−エミッタ間電圧”ＶＢＥ２”の変化がダイオード５５の”ＯＦＦ”時の接合容量を介して漏れてくるのみとなる。

また、トランジスタ７２は”ＯＦＦ”しているので、コンデンサ３７に伝達される入力信号”／ＶＩＮ”の成分はさらに小さくなる。

この結果、ホールド時は従来例に示すような素子間の整合性に依存せずにフィードスルーの低減を実現することが可能となる。

なお、図４及び図５の説明では抵抗４８，４９，５７，５８、トランジスタ５１，５２及び定電流源５０で構成される回路を差動入力バッファ４７として定義していたが、抵抗５７，５８を除いて抵抗４８，４９、トランジスタ５１，５２及び定電流源５０で構成される回路を差動入力増幅回路としても構わない。

また、図４及び図５の説明でスイッチ回路３３、加算器３４及び電圧源３８，３９と定義していた回路をまとめて制御回路としても構わない。

また、図３においてスイッチ回路３１及びスイッチ回路４０が正電圧源”ＶＣＣ”を選択した場合、差動入力バッファ４７の非反転出力と反転出力がショートするように見えるが、実際は正電圧源”ＶＣＣ”から電流を引く動作となるため、問題はない。

本発明に係るサンプル・ホールド回路の一実施例を示す構成ブロック図である。 サンプル時及びホールド時におけるスイッチ回路の動作を示す真理値表である。 本発明に係るサンプル・ホールド回路の他の実施例を示す構成ブロック図である。 サンプル時及びホールド時におけるスイッチ回路の動作を示す真理値表である。 本発明に係るサンプル・ホールド回路の具体例を示す構成回路図である。 従来のサンプル・ホールド回路の一例を示す構成ブロック図である。 従来のサンプル・ホールド回路の具体例を示す構成回路図である。

符号の説明

１，２９ 信号入力端子
２，３０ 入力バッファ
３，４，３１，３２，３３，４０，４１ スイッチ回路
５，３４ 加算器
６，３５，４３ 出力バッファ
７，３６ 信号出力端子
８，３７，４２ コンデンサ
９，１２，１４，１６，１８，２１，２２，２４，５１，５２，５３，５６，６０，６１，６３，６４，６８，６９，７０，７１，７２，７３ トランジスタ
１０，１５，１９，２３，５０，５９，６２，６６，６７ 定電流源
１１，２０，２５，２６，４８，４９，５７，５８，６５ 抵抗
１３，１７，３８，３９ 電圧源
２７，２８，７４，７５ 制御信号端子
４４ 反転出力端子
４５ 反転入力端子
４６ 非反転入力端子
４７ 差動入力バッファ
５４，５５ ダイオード
７６ 非反転出力端子

Claims (4)

1. サンプル・ホールド回路において、
   差動信号が入力される差動入力増幅回路と、
   入力端子が前記差動入力増幅回路の第１の出力端子に接続され、２つの出力端子を有し、制御信号端子には第１の制御信号が印加される第１のスイッチ回路と、
   入力端子が前記差動入力増幅回路の第２の出力端子に接続され、２つの出力端子を有し、制御信号端子には前記第１の制御信号が印加される第２のスイッチ回路と、
   前記第１のスイッチ回路の第１の出力端子に接続される第１の抵抗と、
   入力端子が前記第１のスイッチ回路の第１の出力端子に接続され、第１の制御信号端子には前記第１の制御信号が印加され、第２の制御信号端子には第２の制御信号が印加される第３のスイッチ回路と、
   前記第２のスイッチ回路の第１の出力端子に接続される第２の抵抗と、
   入力端子が前記第２のスイッチ回路の第１の出力端子に接続され、第１の制御信号端子には前記第１の制御信号が印加され、第２の制御信号端子には前記第２の制御信号が印加される第４のスイッチ回路と、
   前記第１及び前記第２のスイッチ回路の第２の出力端子に接続される正電圧源と、
   前記第３のスイッチ回路の出力端子に接続される第１のコンデンサと、
   前記第４のスイッチ回路の出力端子に接続される第２のコンデンサと、
   前記第１のコンデンサの電圧を出力信号として出力する第１の出力バッファと、
   前記第２のコンデンサの電圧を出力信号として出力する第２の出力バッファとを備え、
   前記第１及び前記第２の制御信号によりサンプル時には前記第１及び前記第２のスイッチ回路はそれぞれ前記第１の出力端子を選択し、前記第３及び前記第４のスイッチ回路はそれぞれオンし、ホールド時には前記第１及び前記第２のスイッチ回路はそれぞれ前記第２の出力端子を選択し、前記第３及び前記第４のスイッチ回路はオフするように動作し、
   前記第３若しくは前記第４のスイッチ回路が、
   ベースが前記第１若しくは前記第２のスイッチ回路に接続され、コレクタが前記正電圧源に接続され、エミッタが前記第１若しくは前記第２の出力バッファに接続される第２のトランジスタと、
   コレクタが前記第１若しくは前記第２のスイッチ回路に接続され、ベースには前記第１の制御信号が印加される第３のトランジスタと、
   コレクタが前記第２のトランジスタのエミッタに接続され、ベースには前記第２の制御信号が印加される第４のトランジスタと、
   一端が前記第３及び前記第４のトランジスタのエミッタにそれぞれ接続され、他端が負電圧源に接続される第１の定電流源とから構成され、
   前記第１及び第２の制御信号によりサンプル時には前記第２及び前記第４のトランジスタがオンし、前記第３のトランジスタがオフするように制御され、前記第２のトランジスタがエミッタフォロワ動作し、ホールド時には前記第２及び前記第４のトランジスタがオフし、前記第３のトランジスタがオンするように制御されることを特徴とするサンプル・ホールド回路。
2. サンプル・ホールド回路において、
   差動信号が入力される差動入力増幅回路と、
   入力端子が前記差動入力増幅回路の第１の出力端子に接続され、制御信号端子と２つの出力端子を有する第１のスイッチ回路と、
   入力端子が前記差動入力増幅回路の第２の出力端子に接続され、制御信号端子と２つの出力端子を有する第２のスイッチ回路と、
   前記第１のスイッチ回路の第１の出力端子に接続される第１の抵抗と、
   入力端子が前記第１のスイッチ回路の第１の出力端子に接続される第３のスイッチ回路と、
   前記第２のスイッチ回路の第１の出力端子に接続される第２の抵抗と、
   入力端子が前記第２のスイッチ回路の第１の出力端子に接続される第４のスイッチ回路と、
   第１の出力端子が前記第３のスイッチ回路の入力端子に接続され、第２の出力端子が前記第４のスイッチ回路の入力端子に接続され、第３の出力端子が前記第１及び前記第２のスイッチ回路の制御信号端子に接続され、第１の制御信号が印加される第１の制御信号端子と、第２の制御信号が印加される第２の制御信号端子とを有する制御回路と、
   前記第１及び前記第２のスイッチ回路の第２の出力端子に接続される正電圧源と、
   前記第３のスイッチ回路の出力端子に接続される第１のコンデンサと、
   前記第４のスイッチ回路の出力端子に接続される第２のコンデンサと、
   前記第１のコンデンサの電圧を出力信号として出力する第１の出力バッファと、
   前記第２のコンデンサの電圧を出力信号として出力する第２の出力バッファとを備え、
   前記第１及び前記第２の制御信号によりサンプル時には前記第１及び前記第２のスイッチ回路はそれぞれ前記第１の出力端子を選択し、前記第３及び前記第４のスイッチ回路はそれぞれオンし、ホールド時には前記第１及び前記第２のスイッチ回路はそれぞれ前記第２の出力端子を選択し、前記第３及び前記第４のスイッチ回路はそれぞれオフするように動作し、
   前記第３若しくは前記第４のスイッチ回路が、
   ベースが前記第１若しくは前記第２のスイッチ回路に接続され、コレクタが前記正電圧源に接続され、エミッタが前記第１若しくは前記第２の出力バッファに接続される第２のトランジスタと、
   コレクタが前記第１若しくは前記第２のスイッチ回路に接続され、ベースには前記第１の制御信号が印加される第３のトランジスタと、
   コレクタが前記第２のトランジスタのエミッタに接続され、ベースには前記第２の制御信号が印加される第４のトランジスタと、
   一端が前記第３及び前記第４のトランジスタのエミッタにそれぞれ接続され、他端が負電圧源に接続される第１の定電流源とから構成され、
   前記第１及び第２の制御信号によりサンプル時には前記第２及び前記第４のトランジスタがオンし、前記第３のトランジスタがオフするように制御され、前記第２のトランジスタがエミッタフォロワ動作し、ホールド時には前記第２及び前記第４のトランジスタがオフし、前記第３のトランジスタがオンするように制御されることを特徴とするサンプル・ホールド回路。
3. 前記第１若しくは前記第２のスイッチ回路が、
   アノードが前記第３若しくは前記第４のスイッチ回路に接続され、カソードが前記差動入力増幅回路の第１若しくは第２の出力端子に接続されるダイオードと、
   このダイオードのカソードにエミッタが接続され、コレクタが前記正電圧源に接続され、ベースには前記第１の制御信号が印加される第１のトランジスタとから構成され、
   前記第１の制御信号によりサンプル時には前記ダイオードがオンし、前記第１のトランジスタがオフするように制御され、ホールド時には前記ダイオードがオフし、前記第１のトランジスタがオンするように制御されることを特徴とする
   請求項１若しくは請求項２記載のサンプル・ホールド回路。
4. 前記制御回路が、
   コレクタが前記第３のスイッチ回路の入力端子に接続され、ベースには前記第１の制御信号が印加される第５のトランジスタと、
   コレクタが前記第４のスイッチ回路の入力端子に接続され、ベースには前記第２の制御信号が印加される第６のトランジスタと、
   コレクタが前記第１及び前記第２のスイッチ回路の制御信号端子にそれぞれ接続され、ベースには前記第２の制御信号がそれぞれ印加される第７及び第８のトランジスタと、
   一端が前記第６及び前記第８のトランジスタのエミッタにそれぞれ接続され、他端が負電圧源に接続される第２の定電流源と、
   一端が前記第５及び前記第７のトランジスタのエミッタにそれぞれ接続され、他端が負電圧源に接続される第３の定電流源と、
   前記第１及び前記第２のスイッチ回路の制御信号端子にそれぞれ接続される第３の抵抗と、
   前記第３の抵抗の他端に接続される第２の電圧源とから構成され、
   前記第１及び前記第２の制御信号によりサンプル時には前記第７及び前記第８のトランジスタがオンし、前記第５及び前記第６のトランジスタがオフするように制御され、ホールド時には前記第７及び前記第８のトランジスタがオフし、前記第５及び前記第６のトランジスタがオンするように制御されることを特徴とする
   請求項２記載のサンプル・ホールド回路。

Images