JP4797271B2

JP4797271B2 - Silicon carbide semiconductor device and manufacturing method thereof

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Publication number: JP4797271B2
Application number: JP2001101595A
Authority: JP
Inventors: クマールラジェシュ; 淳小島
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2001-03-30
Filing date: 2001-03-30
Publication date: 2011-10-19
Anticipated expiration: 2021-03-30
Also published as: JP2002299638A

Description

【０００１】
【発明の属する技術分野】
本発明は、炭化珪素（以下、ＳｉＣという）半導体装置及びその製造方法に関するもので、特にＪ−ＦＥＴに適用して好適である。
【０００２】
【従来の技術】
図２０に、パワー素子として用いられるＳｉＣ半導体装置の一例としてｎチャネル型のＪ−ＦＥＴの断面構成を示す。図２０に示されるように、ｎチャネル型のＪ−ＦＥＴは、ＳｉＣからなるｎ⁺型基板Ｊ１の上にｎ^-型エピ層Ｊ２を成長させた基板を用いて形成される。ｎ^-型エピ層Ｊ２の表層部にはｐ型の第１ゲート領域Ｊ３が形成されている。そして、第１ベース領域Ｊ３上を含み、ｎ^-型エピ層Ｊ２の上にチャネル層Ｊ４が形成されている。そして、このチャネル層Ｊ４のうち第１ベース領域Ｊ３よりも上層に位置する領域にｎ⁺型ソース領域Ｊ５が形成されている。また、第１ゲート領域Ｊ３のうちｎ⁺型ソース領域Ｊ５よりも突き出すように延設された部分とオーバラップするように、チャネル層Ｊ４の表面にはｐ型の第２ゲート領域Ｊ６が形成されている。そして、第１、第２ゲート領域Ｊ３、Ｊ６と接するように第１、第２ゲート電極Ｊ７、Ｊ８が形成されていると共に、ｎ⁺型ソース領域Ｊ５と接するようにソース電極Ｊ９が形成され、さらに、ｎ⁺型基板Ｊ１と接するようにドレイン電極Ｊ１０が形成されて図２０に示すＪ−ＦＥＴが構成されている。
【０００３】
【発明が解決しようとする課題】
このような構成のＪ−ＦＥＴは、第１、第２ゲート領域Ｊ３、Ｊ６からチャネル層Ｊ４に向けて伸びる空乏層幅を制御することでチャネルを形成し、チャネルを通じてソース−ドレイン間に電流を流すことで動作するようになっている。
【０００４】
この従来のＪ−ＦＥＴでは、第１、第２ゲート領域Ｊ３、Ｊ６やｎ⁺型ソース領域Ｊ５をイオン注入もしくはエピタキシャル成長にて形成しているが、これら各不純物層をセルフアライン（自己整合）で形成していないため、作製時のマスクずれによるバラツキ、具体的にはチャネル長のバラツキが生じる。このため、１セル中でオン抵抗の高い部分と低い部分、あるいは耐圧の高い部分と低い部分が形成されるという問題を発生させ、パワー素子全体のオン抵抗を増加させると共に、耐圧の低下をもたらすという問題を発生させる。
【０００５】
本発明は上記点に鑑みて、チャネル長のバラツキによって発生する素子のオン抵抗の増加や耐圧の低下を防止することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、炭化珪素からなる第１導電型の半導体基板（１）と、半導体基板の主表面上に形成され、該半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）と、半導体層の表層部の所定領域に形成され、所定深さを有する第２導電型の第１ゲート領域（３）と、半導体層及び第１ゲート領域の上に形成された第１導電型のチャネル層（５）と、チャネル層のうち第１ゲート領域の上に位置する部位に形成された第１導電型のソース領域（６）と、チャネル層の上又はチャネル層の表層部において、第１ゲート領域と対向する部位を含むように形成された第２導電型の第２ゲート領域（７）と、ソース領域に電気的に接続されたソース電極（９）と、第１ゲート領域に電気的に接続された第１ゲート電極（１０）と、第２ゲート領域に電気的に接続された第２ゲート電極（１１）と、半導体基板の裏面側に形成されたドレイン電極（１３）とを有し、第２ゲート領域には、第１ゲート領域の上に位置する部位内において、該第２ゲート領域の接合深さを部分的に深くした第２導電型のチャネル設定領域（７ａ、７ｂ）が備えられていることを特徴としている。
【０００７】
このように、第２ゲート領域の接合深さを部分的に深くするチャネル設定領域を形成することで、このチャネル設定領域によってチャネル長が設定されることになる。このため、チャネル長のバラツキをなくすことができ、チャネル長のバラツキによって発生する素子のオン抵抗の増加や耐圧の低下を防止することができる。
【０００８】
請求項２に記載の発明では、第１ゲート領域には、第２ゲート領域の下に位置する部位内において、該第１ゲート領域の接合深さを部分的に浅くした第２導電型のチャネル設定領域（３ａ、３ｂ）が備えられていることを特徴としている。このように、第１ゲート領域側にチャネル設定領域を形成しても、請求項１と同様の効果を得ることができる。
【０００９】
請求項４に記載の発明では、第１ゲート領域の端部において第１ゲート領域形成の際に注入された第２導電型不純物を熱拡散させることによってチャネル設定領域を形成していることを特徴としている。また、請求項５に記載の発明では、チャネル設定領域は、不純物を熱拡散させることによって形成されていることを特徴としている。これらの構成によれば、逆バイアス時には低濃度となる部分において空乏層が伸び易くなることから耐圧を稼ぐことができ、順バイアス時には低濃度であることから空乏層を一気に縮めることができる。さらに、逆バイアス時には活性化されていないボロンが活性化状態となって耐圧を稼ぐことが可能となるが、順方向バイアス時にはボロンが活性化状態になることはないため大電流を流すことができるという効果も得られる。
【００１０】
請求項６に記載の発明は、請求項１に記載の半導体装置の製造方法に関し、請求項７に記載の発明は、請求項２に記載の半導体装置の製造方法に関する。これらの方法により、請求項１、２に記載の半導体装置を製造することができる。
【００１１】
請求項９に記載の発明では、チャネル設定領域を形成する工程、ソース領域を形成する工程は、チャネル層の上に、チャネル設定領域の形成予定位置およびソース領域の形成予定位置に開口部が形成された第１のマスク材（２１）を形成する工程と、第１のマスク材の開口部のうち、ソース領域の形成予定位置に形成されたものを覆う第２のマスク材（２２）を形成したのち、該第２のマスク材および第１のマスク材をマスクとしたイオン注入を行うことで、チャネル設定領域を形成する工程と、第１のマスク材の開口部のうち、チャネル設定領域の形成予定位置に形成されたものを覆う第３のマスク材（２３）を形成したのち、該第３のマスク材および第１のマスク材をマスクとしたイオン注入を行うことで、ソース領域を形成する工程とを有していることを特徴としている。
【００１２】
このように、ソース領域やチャネル設定領域の形成予定位置に開口部が形成された第１のマスク材を用い、この第１のマスク材の開口部のうち、ソース領域の形成予定位置やチャネル設定領域の形成予定位置を順に覆ってイオン注入を行うことで、ソース領域やチャネル設定領域をセルフアライン（自己整合）で形成することができる。これにより、チャネル長のバラツキをなくすことができ、チャネル長のバラツキによって発生する素子のオン抵抗の増加や耐圧の低下を防止することができる。
【００１３】
請求項１０に記載の発明では、第２ゲート領域を形成する工程は、ソース領域及びチャネル設定領域を形成したのち、第１のマスク材に対してパターニングすることで、第１のマスクに第２ゲート領域の形成予定位置に開口部を形成する工程と、第１のマスク材の開口部のうち、ソース領域の形成予定位置に形成されたものを覆う第４のマスク材（２４）を形成したのち、該第４のマスク材および第１のマスク材をマスクとしたイオン注入を行うことで、第２ゲート領域を形成する工程とを有していることを特徴としている。このように、第２ゲート領域に関しても第１のマスク材を用いることで、この第２ゲート領域もセルフアラインで形成することができる。
【００１４】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００１５】
【発明の実施の形態】
（第１実施形態）
図１に、本発明の第１実施形態における炭化珪素半導体装置として、ダブルゲート駆動タイプのｎチャネル型Ｊ−ＦＥＴの断面構造を示す。以下、図１に基づいてＪ−ＦＥＴの構成についての説明を行う。
【００１６】
図１は、Ｊ−ＦＥＴは１セル分の断面構成を示したものである。炭化珪素からなるｎ⁺型基板１は上面を主表面とし、主表面の反対面である下面を裏面としている。このｎ⁺型基板１の主表面上には、基板１よりも低いドーパント濃度を有する炭化珪素からなるｎ^-型エピ層２がエピタキシャル成長されている。
【００１７】
ｎ^-型エピ層２の表層部における所定領域には、紙面左右において略対称にｐ⁺型層からなる第１ゲート領域３が形成されている。また、第１ゲート領域３上を含み、ｎ^-型エピ層２の表面にはｎ^-型層で構成されたチャネル層５がエピタキシャル成長されている。このチャネル層５の中層部のうち第１ゲート領域３の上に位置する領域にはｎ⁺型ソース領域６が形成されており、また、チャネル層５の表層部のうち少なくとも第１ゲート領域３の上に位置する部位にはｐ⁺型層からなる第２ゲート領域７が形成されている。
【００１８】
この第２ゲート領域７は、紙面左右それぞれの第１ゲート領域３の上に位置する部位内において、部分的に接合深さが深くされ、第１ゲート領域３との距離が最も短くなるようにされた領域７ａ、７ｂを備えている。これら各領域７ａ、７ｂは、チャネル長の方向における幅Ｌが等しくなるように形成され、これら各領域７ａ、７ｂによって、紙面左右に形成されるチャネルの長さ（チャネル長）が同じ長さで設定されている。以下、これら各領域７ａ、７ｂをチャネル設定領域という。
【００１９】
また、チャネル層５には、ｎ⁺型ソース領域６の表面部や第１ゲート領域３の表面部まで達する凹部８が形成されている。この凹部８の内には、ｎ⁺型ソース領域６に電気的に接続されたソース電極９が形成されていると共に、第１ゲート領域３に電気的に接続された第１ゲート電極１０が形成された構成となっている。そして、第２ゲート領域７の上層部には、第２ゲート領域７の電位を制御するための第２ゲート電極１１が形成され、ソース電極９、第１、第２ゲート電極１０、１１それぞれがパッシベーション膜１２によって絶縁分離された状態となっている。
【００２０】
さらに、ｎ⁺型基板１の裏面側には、ｎ⁺型基板１と電気的に接続されたドレイン電極１３が形成されている。このようにして、本実施形態におけるＪ−ＦＥＴが構成されている。
【００２１】
以上のように構成されたＪ−ＦＥＴは、ノーマリオフ型で動作するように構成されている。すなわち、第１、第２ゲート電極１０、１１に電圧を印加していない時には、チャネル層５が第１ゲート領域３から伸びる空乏層と第２ゲート領域７のチャネル設定領域７ａ、７ｂから伸びる空乏層とによってピンチオフされる。そして、第１、第２ゲート電極１０、１１に所望の電圧を印加すると、第１、第２ゲート領域３、７からの空乏層の伸び量が小さくなり、チャネルが形成されて、ソース電極９→ｎ⁺型ソース領域６→チャネル層５→ｎ^-型エピ層２→ｎ⁺型基板１→ドレイン電極１３の順で電流が流れるようになっている。
【００２２】
このようなＪ−ＦＥＴにおいては、オン抵抗や耐圧が、チャネルの長さ、つまり第２ゲート領域７のうち接合深さが深くなっているチャネル設定領域７ａ、７ｂのチャネル長方向の幅によって決定されることになる。これに対し、本実施形態では、上述したように、チャネル設定領域７ａ、７ｂのチャネル長方向の幅Ｌが等しい関係となっているため、紙面左右両側においてチャネル長さが等しくなる。このため、チャネル長のバラツキによって発生する素子のオン抵抗の増加や耐圧の低下を防止することが可能となる。
【００２３】
次に、図１に示すＪ−ＦＥＴの製造工程を図２〜図５を用いて説明する。
【００２４】
〔図２（ａ）に示す工程〕
まず、ｎ型４Ｈ、６Ｈ、３Ｃ又は１５Ｒ−ＳｉＣ基板、すなわちｎ⁺型基板１を用意する。例えば、ｎ⁺型基板１として、厚さが４００μｍ、主表面が（０００１）Ｓｉ面、又は、（１１２−０）ａ面のものを用意する。そして、この基板１の主表面に厚さ５μｍのｎ^-型エピ層２をエピタキシャル成長させる。この場合、ｎ^-型エピ層２は下地の基板１と同様の結晶が得られ、ｎ型４Ｈ、６Ｈ、３Ｃ又は１５Ｒ−ＳｉＣ層となる。
【００２５】
〔図２（ｂ）に示す工程〕
ｎ^-型エピ層２の上の所定領域にＬＴＯ（Low Temperature Oxide）膜２０を配置したのち、フォトリソグラフィによってＬＴＯ膜２０をパターニングして所定領域を開口させる。そして、ＬＴＯ膜２０をマスクとしてイオン注入を行う。具体的には、第１ゲート領域３を形成する予定位置にｐ型不純物としてボロンをイオン注入する。また、このとき、必要に応じて第１ゲート領域３を形成する予定位置の表面にコンタクト用にアルミニウムをイオン注入しても良い。
【００２６】
この後、熱処理を施すことで注入されたイオンを活性化させ、第１ゲート領域３を形成する。なお、この第１ゲート領域３の形成に際し、あまりｐ型不純物を熱拡散させたくない場合には、熱拡散しにくいＡｌを用いるか、もしくはボロンに対して炭素を一定割合（好ましくはボロン：炭素＝１：１０）注入することで熱拡散し難くするとよい。
【００２７】
〔図２（ｃ）に示す工程〕
ＬＴＯ膜２０を除去したのち、第１ゲート領域３上を含み、ｎ^-型エピ層２の上にエピタキシャル成長によって、ｎ^-型層からなるチャネル層５を形成する。このとき、よりノーマリオフ型のＪ−ＦＥＴとし易くするために、チャネル層５の不純物濃度をｎ^-型エピ層２よりも低濃度とすると良い。
【００２８】
〔図３（ａ）に示す工程〕
チャネル層５の表面に第１のマスク材となるＬＴＯ膜２１を成膜したのち、フォトリソグラフィによってＬＴＯ膜２１をパターニングし、ｎ⁺型ソース領域６の形成予定位置および第２ゲート領域７のうちのチャネル設定領域７ａ、７ｂの形成予定位置と対向する部位においてＬＴＯ膜２１に開口部を形成する。
【００２９】
〔図３（ｂ）に示す工程〕
ＬＴＯ膜２１上を含み、チャネル層５の上に第２のマスク材となるポリシリコン膜２２を積層したのち、フォトリソグラフィによってポリシリコン膜２２をパターニングし、ＬＴＯ膜２１に形成された開口部のうちｎ⁺型ソース領域６の形成予定位置に形成された部分をポリシリコン膜２２で覆う。
【００３０】
そして、ＬＴＯ膜２１及びポリシリコン膜２２をマスクとしたイオン注入を行う。具体的には、ｐ型不純物であるボロン又はアルミニウムをイオン注入する。これにより、チャネル設定領域７ａ、７ｂの形成予定位置にｐ型不純物が注入される。この後、熱処理によってｐ型不純物を活性化させることでチャネル設定領域７ａ、７ｂを形成する。なお、このチャネル設定領域７ａ、７ｂの形成に際しても、あまりｐ型不純物を熱拡散させたくない場合には、熱拡散しにくいＡｌを用いるか、もしくはボロンに対して炭素を一定割合（好ましくはボロン：炭素＝１：１０）注入することで熱拡散し難くするとよい。
【００３１】
〔図３（ｃ）に示す工程〕
ポリシリコン膜２２を除去したのち、再び、第３のマスク材となるポリシリコン膜２３を積層したのち、フォトリソグラフィによってポリシリコン膜２３をパターニングし、ＬＴＯ膜２１に形成された開口部のうちチャネル設定領域７ａ、７ｂの形成予定位置に形成れた部分をポリシリコン膜２３で覆う。
【００３２】
そして、ＬＴＯ膜２１及びポリシリコン膜２３をマスクとしたイオン注入を行う。具体的には、ｎ型不純物である窒素又はリンをイオン注入する。これにより、ｎ⁺型ソース領域６を形成する予定位置にｎ型不純物が注入される。この後、熱処理によってｎ型不純物を活性化させることでｎ⁺型ソース領域６を形成する。
【００３３】
なお、図３（ｂ）に示す工程と本工程とは順番を入れ替えても良く、また、各工程における熱処理による不純物の活性化を同時に行うようにしても良い。
【００３４】
〔図４（ａ）に示す工程〕
ポリシリコン膜２３を除去したのち、再びＬＴＯ膜２１のパターニングを行い、ＬＴＯ膜２１に対して第２ゲート領域７の形成予定位置に開口部を形成する。その後、第４のマスク材となるポリシリコン膜２４を積層したのち、フォトリソグラフィによってポリシリコン膜２４をパターニングし、ＬＴＯ膜２１に形成された開口部のうちｎ⁺型ソース領域６の形成予定位置に形成された部分をポリシリコン膜２４で覆う。
【００３５】
そして、ＬＴＯ膜２１及びポリシリコン膜２４をマスクとしたイオン注入を行う。ｐ型不純物であるボロン又はアルミニウムをイオン注入する。これにより、第２ゲート領域７のうちチャネル設定領域７ａ、７ｂ以外の部分の形成予定位置にｐ型不純物が注入される。この後、熱処理によってｐ型不純物を活性化させることで第２ゲート領域７を形成する。
【００３６】
なお、この第２ゲート領域７の形成に際しても、あまりｐ型不純物を熱拡散させたくない場合には、熱拡散しにくいＡｌを用いるか、もしくはボロンに対して炭素を一定割合（好ましくはボロン：炭素＝１：１０）注入することで熱拡散し難くするとよい。また、このときの熱処理によって、図３（ｂ）に示す工程でのチャネル設定領域７ａ、７ｂや図３（ｃ）に示す工程でのｎ⁺型ソース領域６の活性化を兼ねても良い。
【００３７】
〔図４（ｂ）、（ｃ）に示す工程〕
まず、図４（ｂ）に示すように、ポリシリコン膜２４を除去すると共に、ＬＴＯ膜２１を除去する。そして、ＬＴＯ膜２５を成膜したのち、フォトリソグラフィによってＬＴＯ膜２５をパターニングすることで、図４（ｃ）に示すように、ｎ⁺型ソース領域６上の所定領域においてＬＴＯ膜２５に開口部を形成する。
【００３８】
〔図５（ａ）、（ｂ）に示す工程〕
ＬＴＯ膜２５をマスクとしたエッチング、例えば反応性イオンエッチング（ＲＩＥ）を施すことで、図５（ａ）に示すように、ｎ⁺型ソース領域６を貫通し、第１ゲート領域３に達する凹部８を形成する。その後、図５（ｂ）に示すように、ＬＴＯ膜２５を除去した後、凹部８内を含む基板表面側に層間絶縁膜１２を形成する。
【００３９】
〔図５（ｃ）に示す工程〕
層間絶縁膜１２をパターニングすることで第１、第２ゲート領域３、７やｎ⁺型ソース領域６と連通するコンタクトホールを形成したのち、層間絶縁膜１２上に電極層を成膜し、さらに電極層をパターニングすることでソース電極９および第１、第２ゲート電極１０、１１を形成する。この後、基板裏面側にドレイン電極１３を形成することで図１に示すＪ−ＦＥＴが完成する。
【００４０】
以上のような製造方法によると、１つのＬＴＯ膜２１をマスクとしてチャネル設定領域７ａ、７ｂ、ｎ⁺型ソース領域６、および第２ゲート領域７を形成していることから、これらをセルフアライン（自己整合）で形成することができる。このため、マスクずれによる各要素のバラツキをなくすことが可能となる。
【００４１】
また、上述したように、第２ゲート領域７を部分的に深くしたチャネル設定領域７ａ、７ｂを設け、このチャネル設定領域７ａ、７ｂによってチャネルが設定されるようにしている。そして、上記製造方法によれば、チャネル設定領域７ａ、７ｂが必ず第１ゲート領域３の上に形成されるようにできることから、仮に、チャネル設定領域７ａ、７ｂの形成位置にバラツキが生じたとしても、チャネル長がチャネル設定領域７ａ、７ｂの幅Ｌ１、Ｌ２によって決定され、紙面左右両側において必ず同じチャネル長となるようにできる。
【００４２】
従って、本実施形態に示すＪ−ＦＥＴによれば、チャネル長のバラツキによって発生するＪ−ＦＥＴのオン抵抗の増加や耐圧の低下を防止することが可能となる。
【００４３】
（第２実施形態）
本実施形態は、第１実施形態に対してＪ−ＦＥＴの製造方法を変えたものである。すなわち、第１実施形態の図３（ｂ）に示す工程に代え、図６（ａ）に示す工程のように、ｐ型不純物としてボロンを用い、熱処理の際にボロンを拡散させるようにしても良い。このようにすれば、図６（ｂ）に示すように、チャネル設定領域７ａ、７ｂが熱拡散によって形成されたＪ−ＦＥＴとなる。このようにしても、第１実施形態と同様の効果を得ることができる。
【００４４】
また、このようなｐ型不純物の拡散によってチャネル形成領域７ａ、７ｂを形成する場合、チャネル設定領域７ａ、７ｂは、中央部が高濃度となり、外周部に近づくにつれて低濃度化していく構成となる。このような構成によれば、逆バイアス時には低濃度となる部分において空乏層が伸び易くなることから耐圧を稼ぐことができ、順バイアス時には低濃度であることから空乏層を一気に縮めることができる。
【００４５】
さらに、逆バイアス時には活性化されていないボロンが活性化状態となって耐圧を稼ぐことが可能となるが、順方向バイアス時にはボロンが活性化状態になることはないため大電流を流すことができるという効果も得られる。
【００４６】
（第３実施形態）
本実施形態は、第１実施形態に対してＪ−ＦＥＴの構造及び製造方法を変更したものである。図７に、本実施形態に示すＪ−ＦＥＴの断面構成を示す。
【００４７】
この図に示すように、本実施形態では、第１実施形態において形成されていた凹部８が備えられておらず、第１ゲート領域３と第１ゲート電極１０との電気的接続をコンタクト領域１４によって行っている。このようにしても第１実施形態と同様の効果を得ることができる。なお、このような構造は、第１実施形態における図５（ａ）に示す工程に代え、この工程においてｐ型不純物のイオン注入および、注入された不純物の活性化を行うことで形成される。
【００４８】
（第４実施形態）
本実施形態は、第１実施形態に対してＪ−ＦＥＴの構造及び製造方法を変更したものである。図８に、本実施形態におけるＪ−ＦＥＴの断面構成を示す。
【００４９】
この図に示すように、本実施形態では、第１実施形態におけるチャネル設定領域７ａ、７ｂ（図１参照）に代えて、チャネル設定領域３ａ、３ｂを形成している。つまり、本実施形態では、第１ゲート領域３を部分的に接合深さを浅くすることで、第１ゲート領域３側に第２ゲート領域７との間の距離が最も短くなるチャネル設定領域３ａ、３ｂを形成し、このチャネル設定領域３ａ、３ｂが必ず第２ゲート領域７と対向する部位に形成されるようにしたものである。
【００５０】
このように、第１ゲート領域３側にチャネルを設定するためのチャネル設定領域３ａ、３ｂを持ってきても第１実施形態と同様の効果を得ることができる。
【００５１】
次に、本実施形態におけるＪ−ＦＥＴの製造工程を図９〜図１２に示し、これらの図に基づき、本実施形態のＪ−ＦＥＴの製造方法について説明する。
【００５２】
まず、図９（ａ）〜図１０（ａ）に示す工程では、第１実施形態における図２（ａ）〜図３（ａ）と同様の工程を施す。続いて、図１０（ｂ）に示す工程において、第１実施形態の図１０（ｂ）と同様にして第２のマスクとなるポリシリコン膜２２を形成したのち、ＬＴＯ膜２１及びポリシリコン膜２２をマスクとしたイオン注入を行い、チャネル設定領域３ａ、３ｂの形成予定位置にｐ型不純物を注入する。この後、熱処理によって注入されたｐ型不純物を活性化させ、チャネル設定領域３ａ、３ｂを形成する。
【００５３】
この後、図１０（ｃ）〜図１２（ｃ）に示す工程では、第１実施形態における図３（ｃ）〜図５（ｃ）と同様の工程を施すことで、図８に示す本実施形態のＪ−ＦＥＴが完成する。このような製造方法により、チャネル設定領域３ａ、３ｂ、第２ゲート領域７およびｎ⁺型ソース領域６がセルフアラインで形成されるため、第１実施形態と同様の効果を得ることが可能である。
【００５４】
（第５実施形態）
本実施形態は、第４実施形態に対してＪ−ＦＥＴの製造方法を変えたものである。すなわち、第４実施形態の図１０（ｂ）に示す工程に代え、図１３（ａ）に示す工程のように、ｐ型不純物としてボロンを用い、熱処理の際にボロンを拡散させるようにしても良い。このようにすれば、図１３（ｂ）に示すように、チャネル設定領域７ａ、７ｂが熱拡散によって形成されたＪ−ＦＥＴとなる。このようにしても、第４実施形態と同様の効果を得ることができる。
【００５５】
（第６実施形態）
本実施形態は、第４実施形態に対してＪ−ＦＥＴの構造及び製造方法を変更したものである。図１４に、本実施形態におけるＪ−ＦＥＴの断面構成を示す。
【００５６】
この図に示すように、本実施形態では、第４実施形態において形成されていた凹部８が備えられておらず、第１ゲート領域３と第１ゲート電極１０との電気的接続をコンタクト領域１４によって行っている。このようにしても第４実施形態と同様の効果を得ることができる。なお、このような構造は、第４実施形態における図１２（ａ）に示す工程に代え、この工程においてｐ型不純物のイオン注入および、注入された不純物の活性化を行うことで形成される。
【００５７】
（第７実施形態）
本実施形態では、第４実施形態に対してＪ−ＦＥＴの構造及び製造方法を変更したものである。図１５に、本実施形態におけるＪ−ＦＥＴの断面構成を示す。
【００５８】
この図に示されるＪ−ＦＥＴは、ｐ型不純物を高濃度にドーピングしたエピ層によって第２ゲート領域７を形成したものである。このように、第２ゲート領域７がエピ層で構成されたＪ−ＦＥＴであっても第１実施形態と同様の効果を得ることができる。
【００５９】
次に、本実施形態におけるＪ−ＦＥＴの製造工程を図１６〜図１９に示し、これらの図に基づき、本実施形態のＪ−ＦＥＴの製造方法について説明する。
【００６０】
まず、第１実施形態における図２（ａ）〜（ｃ）と同様の工程を施す。続いて、図１６（ａ）に示す工程において、チャネル層５の表面上にｐ型不純物を含んだエピ層を成長させることで、第２ゲート領域７を形成する。この後、図１６（ｂ）〜１７（ａ）に示す工程において、第４実施形態における図１０（ｂ）、（ｃ）と同様の工程を施す。
【００６１】
その後、図１７（ｂ）に示すように、ＬＴＯ膜２１及びポリシリコン膜２３をマスクとしたまま、第２ゲート領域７の一部をエッチングしたのち、図１７（ｃ）に示すように、ＬＴＯ膜２１及びポリシリコン膜２３を除去する。
【００６２】
そして、図１８（ａ）に示すようにＬＴＯ膜３１を成膜したのち、パターニングすることでＬＴＯ膜３１のうちのｎ⁺型ソース領域６の上部に開口部を形成する。続いて、図１８（ｂ）に示すように、ＬＴＯ膜３１をマスクとしてｎ⁺型ソース領域６を貫通し、第１ゲート領域３に達する凹部８を形成したのち、ＬＴＯ膜３１を除去する。
【００６３】
この後、図１８（ｃ）に示す工程において、第４実施形態における図１２（ｂ）と同様の工程を行うことで層間絶縁膜１２を形成し、最後に、図１２（ｃ）と同様の工程を行うことで、図１５に示す本実施形態のＪ−ＦＥＴが完成する。
【００６４】
このような製造方法によれば、チャネル設定領域３ａ、３ｂ、第２ゲート領域７およびｎ⁺型ソース領域６がセルフアラインで形成されるため、第４実施形態と同様の効果を得ることが可能である。
【００６５】
なお、本実施形態においても、第５実施形態と同様に、チャネル設定領域３ａ、３ｂを熱拡散させるようにして形成しても良い。
【００６６】
（第８実施形態）
本実施形態では、第７実施形態に対してＪ−ＦＥＴの構造及び製造方法を変更したものである。図１９に、本実施形態におけるＪ−ＦＥＴの断面構成を示す。
【００６７】
この図に示されるＪ−ＦＥＴは、第１ゲート領域３の端部を熱拡散させることで、チャネル設定領域３ａ、３ｂを形成している。このように、第１ゲート領域３の端部を熱拡散させるようにしてチャネル設定領域３ａ、３ｂを形成しても第７実施形態と同様の効果を得ることができる。
【００６８】
なお、このような構成のＪ−ＦＥＴは、第７実施形態における第１ゲート領域３の形成の際のイオン注入時に、第１ゲート領域３の端部以外の部分にはボロンと共に炭素を注入することで、ボロンの熱拡散が起き難くなるようにしておき、第１ゲート領域３の端部にはボロンのみが注入されるようにすることで形成される。
【００６９】
（他の実施形態）
上記各実施形態では、第１、第２ゲート領域３、７における電位を共に制御可能なダブルゲート構造のＪ−ＦＥＴについて説明したが、第１、第２ゲート領域３、７のいずれか一方のみの電位が制御可能なシングルゲート構造のＪ−ＦＥＴに対しても上記各実施形態を適用することができる。その場合、第１、第２ゲート電極１０、１１のいずれか一方がソース電極９と接続された構成となる。
【００７０】
なお、上記実施形態では、ｎチャネル型のＪ−ＦＥＴに関して説明したが、勿論、各構成要素の導電型を逆にしたＪ−ＦＥＴにも本発明を適用することが可能である。
【図面の簡単な説明】
【図１】本発明の第１実施形態におけるＪ−ＦＥＴの断面構成を示す図である。
【図２】図１におけるＪ−ＦＥＴの製造工程を示した図である。
【図３】図２に続くＪ−ＦＥＴの製造工程を示した図である。
【図４】図３に続くＪ−ＦＥＴの製造工程を示した図である。
【図５】図４に続くＪ−ＦＥＴの製造工程を示した図である。
【図６】本発明の第２実施形態におけるＪ−ＦＥＴの製造工程を示した図である。
【図７】本発明の第３実施形態におけるＪ−ＦＥＴの断面構成を示す図である。
【図８】本発明の第４実施形態におけるＪ−ＦＥＴの断面構成を示す図である。
【図９】図８におけるＪ−ＦＥＴの製造工程を示した図である。
【図１０】図９に続くＪ−ＦＥＴの製造工程を示した図である。
【図１１】図１０に続くＪ−ＦＥＴの製造工程を示した図である。
【図１２】図１１に続くＪ−ＦＥＴの製造工程を示した図である。
【図１３】本発明の第５実施形態におけるＪ−ＦＥＴの製造工程を示した図である。
【図１４】本発明の第６実施形態におけるＪ−ＦＥＴの断面構成を示す図である。
【図１５】本発明の第７実施形態におけるＪ−ＦＥＴの製造工程を示した図である。
【図１６】図１５におけるＪ−ＦＥＴの製造工程を示した図である。
【図１７】図１６に続くＪ−ＦＥＴの製造工程を示した図である。
【図１８】図１７に続くＪ−ＦＥＴの製造工程を示した図である。
【図１９】本発明の第８実施形態におけるＪ−ＦＥＴの断面構成を示す図である。
【図２０】従来のＪ−ＦＥＴの断面構成を示す図である。
【符号の説明】
１…ｎ⁺型基板、２…ｎ^-型エピ層、３…第１ゲート領域、
３ａ、３ｂ…チャネル設定領域、５…チャネル層、６…ｎ⁺型ソース領域、
７…第２ゲート領域、７ａ、７ｂ…チャネル設定領域、８…凹部、
９…ソース電極、１０、１１…第１、第２ゲート電極、１３…ドレイン電極。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a silicon carbide (hereinafter referred to as SiC) semiconductor device and a method for manufacturing the same, and is particularly suitable for application to a J-FET.
[0002]
[Prior art]
FIG. 20 shows a cross-sectional configuration of an n-channel J-FET as an example of a SiC semiconductor device used as a power element. As shown in FIG. 20, the n-channel J-FET is formed using a substrate in which an n ⁻ type epilayer J2 is grown on an n ⁺ type substrate J1 made of SiC. A p-type first gate region J3 is formed in the surface layer portion of the n ⁻ -type epi layer J2. A channel layer J4 is formed on the n ⁻ -type epi layer J2 including the first base region J3. An n ⁺ -type source region J5 is formed in a region located above the first base region J3 in the channel layer J4. Further, a p-type second gate region J6 is formed on the surface of the channel layer J4 so as to overlap with a portion of the first gate region J3 that extends so as to protrude from the n ⁺ -type source region J5. ing. The first and second gate electrodes J7 and J8 are formed so as to be in contact with the first and second gate regions J3 and J6, and the source electrode J9 is formed so as to be in contact with the n ⁺ -type source region J5. Further, a drain electrode J10 is formed so as to be in contact with the n ⁺ type substrate J1, and the J-FET shown in FIG. 20 is configured.
[0003]
[Problems to be solved by the invention]
The J-FET having such a configuration forms a channel by controlling the width of the depletion layer extending from the first and second gate regions J3 and J6 toward the channel layer J4, and allows a current to flow between the source and drain through the channel. It is designed to work by flowing.
[0004]
In this conventional J-FET, the first and second gate regions J3 and J6 and the n ⁺ -type source region J5 are formed by ion implantation or epitaxial growth. These impurity layers are formed by self-alignment (self-alignment). Since they are not formed, variations due to mask displacement during production, specifically, variations in channel length occur. For this reason, there arises a problem that a portion having a high on-resistance and a portion having a low on-resistance, or a portion having a high withstand voltage and a portion having a low withstand voltage are formed in one cell. Cause the problem.
[0005]
In view of the above, an object of the present invention is to prevent an increase in on-resistance and a decrease in breakdown voltage due to variations in channel length.
[0006]
[Means for Solving the Problems]
In order to achieve the above object, according to the first aspect of the present invention, the first conductivity type semiconductor substrate (1) made of silicon carbide and the main surface of the semiconductor substrate are formed and have a higher resistance than the semiconductor substrate. A first conductivity type semiconductor layer (2) made of silicon carbide; a second conductivity type first gate region (3) having a predetermined depth formed in a predetermined region of a surface layer portion of the semiconductor layer; A first conductivity type channel layer (5) formed on the first gate region, and a first conductivity type source region (6) formed in a portion of the channel layer located on the first gate region. And a second conductivity type second gate region (7) formed so as to include a portion facing the first gate region on the channel layer or on the surface layer portion of the channel layer, and electrically connected to the source region Electrically connected to the source electrode (9) and the first gate region. A first gate electrode (10) formed, a second gate electrode (11) electrically connected to the second gate region, and a drain electrode (13) formed on the back side of the semiconductor substrate, The second gate region includes a second conductivity type channel setting region (7a, 7b) in which a junction depth of the second gate region is partially deepened in a portion located on the first gate region. It is characterized by being.
[0007]
Thus, by forming a channel setting region that partially increases the junction depth of the second gate region, the channel length is set by this channel setting region. Therefore, variations in channel length can be eliminated, and an increase in on-resistance and a decrease in breakdown voltage caused by variations in channel length can be prevented.
[0008]
According to the second aspect of the present invention, in the first gate region, a channel of the second conductivity type in which the junction depth of the first gate region is partially shallowed in a portion located below the second gate region. The setting area (3a, 3b) is provided. Thus, even if the channel setting region is formed on the first gate region side, the same effect as in the first aspect can be obtained.
[0009]
According to a fourth aspect of the present invention, the channel setting region is formed by thermally diffusing the second conductivity type impurity implanted at the time of forming the first gate region at the end of the first gate region. It is said. According to a fifth aspect of the present invention, the channel setting region is formed by thermally diffusing impurities. According to these configurations, the depletion layer easily grows at a low concentration portion at the time of reverse bias, so that a withstand voltage can be obtained, and at the time of forward bias, the depletion layer can be contracted at a stroke because of the low concentration. In addition, boron that has not been activated becomes active in reverse bias and can withstand a breakdown voltage. However, since boron does not become active in forward bias, a large current can flow. The effect is also obtained.
[0010]
A sixth aspect of the invention relates to a method of manufacturing the semiconductor device according to the first aspect, and a seventh aspect of the invention relates to a method of manufacturing the semiconductor device according to the second aspect. By these methods, the semiconductor device according to claims 1 and 2 can be manufactured.
[0011]
According to the ninth aspect of the invention, in the step of forming the channel setting region and the step of forming the source region, an opening is formed on the channel layer at a planned position for forming the channel setting region and a predetermined position for forming the source region. Forming the formed first mask material (21), and forming a second mask material (22) covering an opening of the first mask material, which is formed at the planned formation position of the source region After that, by performing ion implantation using the second mask material and the first mask material as a mask, the step of forming a channel setting region, and the channel setting region of the opening portion of the first mask material are formed. A source region is formed by forming a third mask material (23) that covers what is to be formed and then performing ion implantation using the third mask material and the first mask material as a mask. And the process It is characterized by having.
[0012]
As described above, the first mask material in which the opening is formed in the planned formation position of the source region and the channel setting region is used, and the planned formation position and channel setting of the source region in the opening of the first mask material are used. By performing ion implantation while sequentially covering the region formation planned position, the source region and the channel setting region can be formed by self-alignment (self-alignment). Thereby, variations in channel length can be eliminated, and an increase in on-resistance and a decrease in breakdown voltage due to variations in channel length can be prevented.
[0013]
In the invention according to claim 10, the step of forming the second gate region includes forming the source region and the channel setting region, and then patterning the first mask material to form the second mask region. A step of forming an opening at a position where the gate region is to be formed, and a fourth mask material (24) covering the one formed at the position where the source region is to be formed among the openings of the first mask material are formed. Then, the second gate region is formed by performing ion implantation using the fourth mask material and the first mask material as a mask. As described above, the second gate region can also be formed by self-alignment by using the first mask material for the second gate region.
[0014]
In addition, the code | symbol in the bracket | parenthesis of each said means shows the correspondence with the specific means as described in embodiment mentioned later.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
FIG. 1 shows a cross-sectional structure of a double gate drive type n-channel J-FET as a silicon carbide semiconductor device according to the first embodiment of the present invention. Hereinafter, the configuration of the J-FET will be described with reference to FIG.
[0016]
FIG. 1 shows a cross-sectional configuration of one cell of a J-FET. The n ⁺ type substrate 1 made of silicon carbide has an upper surface as a main surface and a lower surface opposite to the main surface as a back surface. On the main surface of n ⁺ type substrate 1, n ⁻ type epi layer 2 made of silicon carbide having a dopant concentration lower than that of substrate 1 is epitaxially grown.
[0017]
In a predetermined region in the surface layer portion of the n ⁻ type epi layer 2, a first gate region 3 made of a p ⁺ type layer is formed substantially symmetrically on the left and right sides of the paper. A channel layer 5 composed of an n ⁻ type layer is epitaxially grown on the surface of the n ⁻ type epi layer 2 including the first gate region 3. An n ⁺ type source region 6 is formed in a region located above the first gate region 3 in the middle layer portion of the channel layer 5, and at least the first gate region 3 in the surface layer portion of the channel layer 5. A second gate region 7 made of a p ⁺ -type layer is formed in a portion located above.
[0018]
The second gate region 7 is partially deepened in the portion located on the first gate region 3 on the left and right sides of the paper so that the distance from the first gate region 3 is the shortest. Regions 7a and 7b. These regions 7a and 7b are formed so that the widths L in the channel length direction are equal, and the lengths of the channels (channel lengths) formed on the left and right sides of the paper surface by these regions 7a and 7b are the same. Is set. Hereinafter, these regions 7a and 7b are referred to as channel setting regions.
[0019]
The channel layer 5 is formed with a recess 8 reaching the surface portion of the n ⁺ -type source region 6 and the surface portion of the first gate region 3. A source electrode 9 electrically connected to the n ⁺ -type source region 6 and a first gate electrode 10 electrically connected to the first gate region 3 are formed in the recess 8. It has been configured. A second gate electrode 11 for controlling the potential of the second gate region 7 is formed on the upper layer portion of the second gate region 7. The source electrode 9, the first gate electrode 10, and the second gate electrode 11 are respectively The insulating film is isolated by the passivation film 12.
[0020]
Further, on the back side of the n ⁺ -type substrate 1, n ⁺ -type substrate 1 and electrically connected to the drain electrode 13 are formed. In this way, the J-FET in the present embodiment is configured.
[0021]
The J-FET configured as described above is configured to operate in a normally-off type. That is, when no voltage is applied to the first and second gate electrodes 10, 11, the channel layer 5 is depleted from the first gate region 3 and the depletion from the channel setting regions 7 a, 7 b of the second gate region 7. Pinch off by layer. When a desired voltage is applied to the first and second gate electrodes 10 and 11, the amount of depletion layer extending from the first and second gate regions 3 and 7 is reduced, and a channel is formed. The current flows in the order of n ⁺ type source region 6 → channel layer 5 → n ⁻ type epi layer 2 → n ⁺ type substrate 1 → drain electrode 13.
[0022]
In such a J-FET, the on-resistance and breakdown voltage are determined by the channel length, that is, the width in the channel length direction of the channel setting regions 7a and 7b in which the junction depth of the second gate region 7 is deep. Will be. On the other hand, in the present embodiment, as described above, since the channel setting regions 7a and 7b have the same width L in the channel length direction, the channel lengths are equal on both the left and right sides of the page. For this reason, it is possible to prevent an increase in on-resistance and a decrease in breakdown voltage caused by variations in channel length.
[0023]
Next, the manufacturing process of the J-FET shown in FIG. 1 will be described with reference to FIGS.
[0024]
[Step shown in FIG. 2 (a)]
First, an n-type 4H, 6H, 3C or 15R-SiC substrate, that is, an n ⁺ -type substrate 1 is prepared. For example, an n ⁺ type substrate 1 having a thickness of 400 μm and a main surface of (0001) Si plane or (112-0) a plane is prepared. Then, an n ⁻ type epi layer 2 having a thickness of 5 μm is epitaxially grown on the main surface of the substrate 1. In this case, the n ⁻ -type epi layer 2 has the same crystal as the underlying substrate 1 and becomes an n-type 4H, 6H, 3C, or 15R—SiC layer.
[0025]
[Step shown in FIG. 2 (b)]
After an LTO (Low Temperature Oxide) film 20 is disposed in a predetermined region on the n ⁻ -type epi layer 2, the LTO film 20 is patterned by photolithography to open the predetermined region. Then, ion implantation is performed using the LTO film 20 as a mask. Specifically, boron is ion-implanted as a p-type impurity at a position where the first gate region 3 is to be formed. At this time, if necessary, aluminum may be ion-implanted for contact on the surface of the position where the first gate region 3 is to be formed.
[0026]
Thereafter, heat treatment is performed to activate the implanted ions, and the first gate region 3 is formed. In the formation of the first gate region 3, if it is not desired to thermally diffuse the p-type impurity, Al that is difficult to thermally diffuse is used, or a certain ratio of carbon to boron (preferably boron: carbon = 1: 10) It is preferable that the thermal diffusion is difficult by injection.
[0027]
[Step shown in FIG. 2 (c)]
After removing the LTO film 20, a channel layer 5 made of an n ⁻ -type layer is formed by epitaxial growth on the n ⁻ -type epi layer 2 including the first gate region 3. At this time, the impurity concentration of the channel layer 5 is preferably lower than that of the n ⁻ -type epi layer 2 in order to facilitate the normally-off type J-FET.
[0028]
[Step shown in FIG. 3 (a)]
After the LTO film 21 serving as the first mask material is formed on the surface of the channel layer 5, the LTO film 21 is patterned by photolithography, and the n ⁺ -type source region 6 and the second gate region 7 are to be formed. An opening is formed in the LTO film 21 at a portion facing the formation position of the channel setting regions 7a and 7b.
[0029]
[Step shown in FIG. 3B]
After the polysilicon film 22 serving as the second mask material is stacked on the channel layer 5 including the LTO film 21, the polysilicon film 22 is patterned by photolithography, and the openings formed in the LTO film 21 are formed. A portion of the n ⁺ type source region 6 where the n ⁺ type source region 6 is to be formed is covered with a polysilicon film 22.
[0030]
Then, ion implantation is performed using the LTO film 21 and the polysilicon film 22 as a mask. Specifically, boron or aluminum which is a p-type impurity is ion-implanted. As a result, the p-type impurity is implanted into the position where the channel setting regions 7a and 7b are to be formed. Thereafter, channel setting regions 7a and 7b are formed by activating p-type impurities by heat treatment. In the formation of the channel setting regions 7a and 7b, if it is not desired to thermally diffuse p-type impurities, Al which is difficult to thermally diffuse is used, or a certain ratio of carbon to boron (preferably boron) : Carbon = 1: 10) It is preferable that thermal diffusion is difficult by injection.
[0031]
[Step shown in FIG. 3 (c)]
After the polysilicon film 22 is removed, a polysilicon film 23 serving as a third mask material is laminated again, and then the polysilicon film 23 is patterned by photolithography, and a channel in the opening formed in the LTO film 21 is channeled. The portions formed at the planned formation positions of the setting regions 7 a and 7 b are covered with the polysilicon film 23.
[0032]
Then, ion implantation is performed using the LTO film 21 and the polysilicon film 23 as a mask. Specifically, nitrogen or phosphorus which is an n-type impurity is ion-implanted. As a result, an n-type impurity is implanted at a position where the n ⁺ -type source region 6 is to be formed. Thereafter, n ⁺ type source region 6 is formed by activating n type impurities by heat treatment.
[0033]
Note that the order of the step shown in FIG. 3B and this step may be interchanged, and the activation of impurities by heat treatment in each step may be performed simultaneously.
[0034]
[Step shown in FIG. 4 (a)]
After removing the polysilicon film 23, the LTO film 21 is patterned again, and an opening is formed in the LTO film 21 at a position where the second gate region 7 is to be formed. Thereafter, after a polysilicon film 24 to be a fourth mask material is stacked, the polysilicon film 24 is patterned by photolithography, and the n ⁺ -type source region 6 is to be formed in the opening formed in the LTO film 21. The portion formed in the step is covered with a polysilicon film 24.
[0035]
Then, ion implantation is performed using the LTO film 21 and the polysilicon film 24 as a mask. Boron or aluminum which is a p-type impurity is ion-implanted. As a result, the p-type impurity is implanted into the formation planned position of the second gate region 7 other than the channel setting regions 7a and 7b. Thereafter, the second gate region 7 is formed by activating the p-type impurity by heat treatment.
[0036]
In the formation of the second gate region 7, if it is not desired to thermally diffuse the p-type impurity, Al which is difficult to thermally diffuse is used, or a certain ratio of carbon to boron (preferably boron: Carbon = 1: 10) It is preferable that thermal diffusion is difficult by injection. Further, the heat treatment at this time may also serve as activation of the channel setting regions 7a and 7b in the step shown in FIG. 3B and the n ⁺ type source region 6 in the step shown in FIG.
[0037]
[Steps shown in FIGS. 4B and 4C]
First, as shown in FIG. 4B, the polysilicon film 24 is removed and the LTO film 21 is removed. Then, after forming the LTO film 25, the LTO film 25 is patterned by photolithography, so that an opening is formed in the LTO film 25 in a predetermined region on the n ⁺ -type source region 6 as shown in FIG. Form.
[0038]
[Steps shown in FIGS. 5A and 5B]
By performing etching using the LTO film 25 as a mask, for example, reactive ion etching (RIE), a recess that penetrates the n ⁺ type source region 6 and reaches the first gate region 3 as shown in FIG. 8 is formed. Thereafter, as shown in FIG. 5B, after removing the LTO film 25, the interlayer insulating film 12 is formed on the substrate surface side including the inside of the recess 8.
[0039]
[Step shown in FIG. 5 (c)]
After the contact hole communicating with the first and second gate regions 3 and 7 and the n ⁺ type source region 6 is formed by patterning the interlayer insulating film 12, an electrode layer is formed on the interlayer insulating film 12, and The source electrode 9 and the first and second gate electrodes 10 and 11 are formed by patterning the electrode layer. Thereafter, the drain electrode 13 is formed on the back side of the substrate to complete the J-FET shown in FIG.
[0040]
According to the manufacturing method as described above, the channel setting regions 7a and 7b, the n ⁺ -type source region 6 and the second gate region 7 are formed using one LTO film 21 as a mask. Self-aligned). For this reason, it is possible to eliminate variations in each element due to mask displacement.
[0041]
Further, as described above, channel setting regions 7a and 7b in which the second gate region 7 is partially deepened are provided, and channels are set by the channel setting regions 7a and 7b. According to the above manufacturing method, since the channel setting regions 7a and 7b can always be formed on the first gate region 3, it is assumed that the formation positions of the channel setting regions 7a and 7b vary. Also, the channel length is determined by the widths L1 and L2 of the channel setting regions 7a and 7b, and the channel length can always be the same on both the left and right sides of the page.
[0042]
Therefore, according to the J-FET shown in the present embodiment, it is possible to prevent an increase in on-resistance and a decrease in breakdown voltage caused by variations in channel length.
[0043]
(Second Embodiment)
In the present embodiment, the manufacturing method of the J-FET is changed from that of the first embodiment. That is, instead of the process shown in FIG. 3B of the first embodiment, boron is used as a p-type impurity and boron is diffused during the heat treatment as in the process shown in FIG. good. In this way, as shown in FIG. 6B, the channel setting regions 7a and 7b are J-FETs formed by thermal diffusion. Even if it does in this way, the effect similar to 1st Embodiment can be acquired.
[0044]
Further, when the channel formation regions 7a and 7b are formed by such p-type impurity diffusion, the channel setting regions 7a and 7b have a configuration in which the central portion is highly concentrated and the concentration is decreased as the outer peripheral portion is approached. . According to such a configuration, the depletion layer easily grows at a low concentration portion at the time of reverse bias, so that a withstand voltage can be obtained, and at the time of forward bias, the depletion layer can be contracted at a stroke because of the low concentration.
[0045]
In addition, boron that has not been activated becomes active in reverse bias and can withstand a breakdown voltage. However, since boron does not become active in forward bias, a large current can flow. The effect is also obtained.
[0046]
(Third embodiment)
In the present embodiment, the structure and manufacturing method of the J-FET are changed with respect to the first embodiment. FIG. 7 shows a cross-sectional configuration of the J-FET shown in this embodiment.
[0047]
As shown in this figure, in the present embodiment, the concave portion 8 formed in the first embodiment is not provided, and the electrical connection between the first gate region 3 and the first gate electrode 10 is performed in the contact region 14. Is going by. Even if it does in this way, the effect similar to 1st Embodiment can be acquired. Such a structure is formed by performing ion implantation of p-type impurities and activation of the implanted impurities in this step instead of the step shown in FIG. 5A in the first embodiment.
[0048]
(Fourth embodiment)
In the present embodiment, the structure and manufacturing method of the J-FET are changed with respect to the first embodiment. FIG. 8 shows a cross-sectional configuration of the J-FET in this embodiment.
[0049]
As shown in this figure, in this embodiment, channel setting regions 3a and 3b are formed instead of the channel setting regions 7a and 7b (see FIG. 1) in the first embodiment. That is, in the present embodiment, the channel setting region 3a in which the distance from the second gate region 7 to the first gate region 3 side is the shortest by partially reducing the junction depth of the first gate region 3. 3b is formed, and the channel setting regions 3a and 3b are always formed at portions facing the second gate region 7.
[0050]
Thus, even if the channel setting regions 3a and 3b for setting the channel are provided on the first gate region 3 side, the same effect as that of the first embodiment can be obtained.
[0051]
Next, the manufacturing process of the J-FET in the present embodiment is shown in FIGS. 9 to 12, and the method for manufacturing the J-FET of the present embodiment will be described based on these drawings.
[0052]
First, in the steps shown in FIGS. 9A to 10A, the same steps as in FIGS. 2A to 3A in the first embodiment are performed. Subsequently, in the step shown in FIG. 10B, after the polysilicon film 22 serving as the second mask is formed in the same manner as in FIG. 10B of the first embodiment, the LTO film 21 and the polysilicon film 22 are formed. Is used as a mask, and p-type impurities are implanted into the formation positions of the channel setting regions 3a and 3b. Thereafter, the p-type impurity implanted by the heat treatment is activated to form channel setting regions 3a and 3b.
[0053]
Thereafter, in the steps shown in FIGS. 10 (c) to 12 (c), the same steps as in FIGS. 3 (c) to 5 (c) in the first embodiment are performed, so that the present embodiment shown in FIG. The form of J-FET is completed. By such a manufacturing method, the channel setting regions 3a and 3b, the second gate region 7 and the n ⁺ -type source region 6 are formed by self-alignment, so that the same effect as in the first embodiment can be obtained. .
[0054]
(Fifth embodiment)
In the present embodiment, a method for manufacturing a J-FET is changed with respect to the fourth embodiment. In other words, instead of the step shown in FIG. 10B of the fourth embodiment, boron is used as the p-type impurity and boron is diffused during the heat treatment as in the step shown in FIG. good. If it does in this way, as shown in FIG.13 (b), it will become J-FET in which the channel setting area | regions 7a and 7b were formed by thermal diffusion. Even if it does in this way, the effect similar to 4th Embodiment can be acquired.
[0055]
(Sixth embodiment)
In the present embodiment, the structure and manufacturing method of the J-FET are changed with respect to the fourth embodiment. FIG. 14 shows a cross-sectional configuration of the J-FET in this embodiment.
[0056]
As shown in this figure, in the present embodiment, the concave portion 8 formed in the fourth embodiment is not provided, and the electrical connection between the first gate region 3 and the first gate electrode 10 is performed in the contact region 14. Is going by. Even if it does in this way, the effect similar to 4th Embodiment can be acquired. Such a structure is formed by performing ion implantation of p-type impurities and activation of the implanted impurities in this step instead of the step shown in FIG. 12A in the fourth embodiment.
[0057]
(Seventh embodiment)
In the present embodiment, the structure and manufacturing method of the J-FET are changed with respect to the fourth embodiment. FIG. 15 shows a cross-sectional configuration of the J-FET in the present embodiment.
[0058]
In the J-FET shown in this figure, the second gate region 7 is formed by an epi layer doped with a high concentration of p-type impurities. Thus, even if the second gate region 7 is a J-FET formed of an epi layer, the same effect as in the first embodiment can be obtained.
[0059]
Next, the manufacturing process of the J-FET in this embodiment is shown in FIGS. 16 to 19, and the manufacturing method of the J-FET of this embodiment will be described based on these drawings.
[0060]
First, steps similar to those in FIGS. 2A to 2C in the first embodiment are performed. Subsequently, in the step shown in FIG. 16A, the second gate region 7 is formed by growing an epi layer containing a p-type impurity on the surface of the channel layer 5. Thereafter, in the steps shown in FIGS. 16B to 16A, the same steps as in FIGS. 10B and 10C in the fourth embodiment are performed.
[0061]
Thereafter, as shown in FIG. 17B, a part of the second gate region 7 is etched while using the LTO film 21 and the polysilicon film 23 as a mask, and then, as shown in FIG. The film 21 and the polysilicon film 23 are removed.
[0062]
Then, after forming the LTO film 31 as shown in FIG. 18A, patterning is performed to form an opening in the upper portion of the n ⁺ type source region 6 in the LTO film 31. Subsequently, as shown in FIG. 18B, the recess 8 reaching the first gate region 3 is formed through the n ⁺ -type source region 6 using the LTO film 31 as a mask, and then the LTO film 31 is removed.
[0063]
Thereafter, in the process shown in FIG. 18C, the interlayer insulating film 12 is formed by performing the same process as in FIG. 12B in the fourth embodiment, and finally, the same process as in FIG. By performing the process, the J-FET of this embodiment shown in FIG. 15 is completed.
[0064]
According to such a manufacturing method, since the channel setting regions 3a and 3b, the second gate region 7 and the n ⁺ type source region 6 are formed by self-alignment, it is possible to obtain the same effect as in the fourth embodiment. It is.
[0065]
Also in this embodiment, the channel setting regions 3a and 3b may be formed so as to be thermally diffused as in the fifth embodiment.
[0066]
(Eighth embodiment)
In the present embodiment, the structure and manufacturing method of the J-FET are changed with respect to the seventh embodiment. FIG. 19 shows a cross-sectional configuration of the J-FET in this embodiment.
[0067]
The J-FET shown in this figure forms channel setting regions 3a and 3b by thermally diffusing the end portion of the first gate region 3. As described above, even when the channel setting regions 3a and 3b are formed by thermally diffusing the end portion of the first gate region 3, the same effect as in the seventh embodiment can be obtained.
[0068]
In the J-FET having such a configuration, carbon is implanted together with boron into a portion other than the end portion of the first gate region 3 at the time of ion implantation when forming the first gate region 3 in the seventh embodiment. Thus, the thermal diffusion of boron is difficult to occur, and only boron is implanted into the end portion of the first gate region 3.
[0069]
(Other embodiments)
In each of the above embodiments, the J-FET having a double gate structure capable of controlling both the potentials in the first and second gate regions 3 and 7 has been described. However, only one of the first and second gate regions 3 and 7 is described. The embodiments described above can also be applied to a J-FET having a single gate structure in which the potential of the above can be controlled. In that case, one of the first and second gate electrodes 10 and 11 is connected to the source electrode 9.
[0070]
In the above embodiment, the n-channel type J-FET has been described, but the present invention can of course be applied to a J-FET in which the conductivity type of each component is reversed.
[Brief description of the drawings]
FIG. 1 is a diagram showing a cross-sectional configuration of a J-FET in a first embodiment of the present invention.
2 is a view showing a manufacturing process of the J-FET in FIG. 1. FIG.
3 is a diagram showing manufacturing steps of the J-FET following FIG. 2. FIG.
4 is a diagram showing manufacturing steps of the J-FET following FIG. 3. FIG.
5 is a diagram showing manufacturing steps of the J-FET following FIG. 4. FIG.
FIG. 6 is a diagram showing a manufacturing process of a J-FET in a second embodiment of the present invention.
FIG. 7 is a diagram showing a cross-sectional configuration of a J-FET in a third embodiment of the present invention.
FIG. 8 is a diagram showing a cross-sectional configuration of a J-FET in a fourth embodiment of the present invention.
9 is a view showing a manufacturing process of the J-FET in FIG. 8. FIG.
10 is a drawing showing the manufacturing process for the J-FET following FIG. 9. FIG.
FIG. 11 is a view showing a manufacturing process of the J-FET following FIG. 10;
12 is a diagram showing manufacturing steps of the J-FET following FIG. 11. FIG.
FIG. 13 is a diagram showing a manufacturing process of a J-FET in a fifth embodiment of the invention.
FIG. 14 is a diagram showing a cross-sectional configuration of a J-FET in a sixth embodiment of the present invention.
FIG. 15 is a diagram showing manufacturing steps of a J-FET in a seventh embodiment of the present invention.
16 is a view showing a manufacturing process of the J-FET in FIG. 15;
FIG. 17 is a view showing the manufacturing process of the J-FET following FIG. 16;
FIG. 18 is a view showing a manufacturing process of the J-FET following FIG. 17;
FIG. 19 is a diagram showing a cross-sectional configuration of a J-FET in an eighth embodiment of the present invention.
FIG. 20 is a diagram showing a cross-sectional configuration of a conventional J-FET.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... n ^<+> type | mold substrate, 2 ... n < ^- > type | mold epilayer, 3 ... 1st gate region,
3a, 3b ... channel setting region, 5 ... channel layer, 6 ... n ⁺ type source region,
7: Second gate region, 7a, 7b ... Channel setting region, 8 ... Recess,
9 ... Source electrode, 10, 11 ... First and second gate electrodes, 13 ... Drain electrode.

Claims

A first conductivity type semiconductor substrate (1) made of silicon carbide;
A first conductivity type semiconductor layer (2) made of silicon carbide formed on a main surface of the semiconductor substrate and having a higher resistance than the semiconductor substrate;
A first conductivity type first gate region (3) formed in a predetermined region of a surface layer portion of the semiconductor layer and having a predetermined depth;
A first conductivity type channel layer (5) formed on the semiconductor layer and the first gate region;
A source region (6) of a first conductivity type formed in a portion of the channel layer located above the first gate region;
A second gate region (7) of a second conductivity type formed so as to include a portion facing the first gate region on the channel layer or in a surface layer portion of the channel layer;
A source electrode (9) electrically connected to the source region;
A first gate electrode (10) electrically connected to the first gate region;
A second gate electrode (11) electrically connected to the second gate region;
A drain electrode (13) formed on the back side of the semiconductor substrate;
In the second gate region, a second conductivity type channel setting region (7a, 7b) in which a junction depth of the second gate region is partially deepened in a portion located on the first gate region. A silicon carbide semiconductor device comprising:

A first conductivity type semiconductor substrate (1) made of silicon carbide;
A first conductivity type semiconductor layer (2) made of silicon carbide formed on a main surface of the semiconductor substrate and having a higher resistance than the semiconductor substrate;
A first conductivity type first gate region (3) formed in a predetermined region of a surface layer portion of the semiconductor layer and having a predetermined depth;
A first conductivity type channel layer (5) formed on the semiconductor layer and the first gate region;
A source region (6) of a first conductivity type formed in a portion of the channel layer located above the first gate region;
A second gate region (7) of a second conductivity type formed so as to include a portion facing the first gate region on the channel layer or in a surface layer portion of the channel layer;
A source electrode (9) electrically connected to the source region;
A first gate electrode (10) electrically connected to the first gate region;
A second gate electrode (11) electrically connected to the second gate region;
A drain electrode (13) formed on the back side of the semiconductor substrate;
In the first gate region, a second conductivity type channel setting region (3a, 3b) in which a junction depth of the first gate region is partially shallowed in a portion located below the second gate region. A silicon carbide semiconductor device comprising:

3. The silicon carbide semiconductor device according to claim 2, wherein the second gate region is constituted by an epi layer grown on the channel layer so as to include a second conductivity type impurity. 4.

3. The channel setting region is formed by thermally diffusing a second conductivity type impurity implanted at the time of forming the first gate region at an end portion of the first gate region. Or the silicon carbide semiconductor device of 3.

The silicon carbide semiconductor device according to claim 1, wherein the channel setting region is formed by thermally diffusing impurities.

Forming a first conductive type semiconductor layer (2) made of silicon carbide having a higher resistance than the semiconductor substrate on a main surface of the first conductive type semiconductor substrate (1) made of silicon carbide;
Forming a second conductivity type first gate region (3) having a predetermined depth in a predetermined region of a surface layer portion of the semiconductor layer;
Forming a channel layer (5) of a first conductivity type on the semiconductor layer and the first gate region;
Forming a first conductivity type source region (6) in a portion of the channel layer located on the first gate region;
Forming a second conductivity type second gate region (7) on the channel layer or in a surface layer portion of the channel layer so as to include a portion facing the first gate region;
A source electrode (9) electrically connected to the source region, a first gate electrode (10) electrically connected to the first gate region, and a second electrically connected to the second gate region. Forming a gate electrode (11);
Forming a drain electrode (13) on the back side of the semiconductor substrate, the method for manufacturing a silicon carbide semiconductor device,
Forming a second conductivity type channel setting region (7a, 7b) by partially deepening a junction depth of the second gate region within a portion located on the first gate region; A method for manufacturing a silicon carbide semiconductor device, comprising:

Forming a first conductive type semiconductor layer (2) made of silicon carbide having a higher resistance than the semiconductor substrate on a main surface of the first conductive type semiconductor substrate (1) made of silicon carbide;
Forming a second conductivity type first gate region (3) having a predetermined depth in a predetermined region of a surface layer portion of the semiconductor layer;
Forming a channel layer (5) of a first conductivity type on the semiconductor layer and the first gate region;
Forming a first conductivity type source region (6) in a portion of the channel layer located on the first gate region;
Forming a second conductivity type second gate region (7) on the channel layer or in a surface layer portion of the channel layer so as to include a portion facing the first gate region;
A source electrode (9) electrically connected to the source region, a first gate electrode (10) electrically connected to the first gate region, and a second electrically connected to the second gate region. Forming a gate electrode (11);
Forming a drain electrode (13) on the back side of the semiconductor substrate, the method for manufacturing a silicon carbide semiconductor device,
Forming a second conductivity type channel setting region (3a, 3b) by partially reducing the junction depth of the first gate region within a portion located below the second gate region; A method for manufacturing a silicon carbide semiconductor device, comprising:

8. The step of forming the second gate region includes forming the second gate region by growing an epi layer on the channel layer so as to include a second conductivity type impurity. The manufacturing method of the silicon carbide semiconductor device of description.

The step of forming the channel setting region and the step of forming the source region include
Forming a first mask material (21) having an opening formed on the channel layer at a planned position for forming the channel setting region and a planned position for forming the source region;
After forming a second mask material (22) that covers an opening of the first mask material that is formed at the planned formation position of the source region, the second mask material and the first mask material are formed. A step of forming the channel setting region by performing ion implantation using a mask material as a mask;
The third mask material and the first mask material are formed after forming a third mask material (23) that covers an opening of the first mask material that is formed at a position where the channel setting region is to be formed. The silicon carbide semiconductor device according to claim 6, further comprising: a step of forming the source region by performing ion implantation using the mask material as a mask. Production method.

Forming the second gate region comprises:
Forming an opening at a position where the second gate region is to be formed in the first mask by patterning the first mask material after forming the source region and the channel setting region;
After forming a fourth mask material (24) that covers an opening of the first mask material that is formed at the planned formation position of the source region, the fourth mask material and the first mask material are formed. The method for manufacturing a silicon carbide semiconductor device according to claim 9, further comprising: forming the second gate region by performing ion implantation using a mask material as a mask.

In the step of forming the channel setting region, the channel setting region is formed by thermally diffusing the second conductivity type impurity implanted at the time of forming the first gate region at the end of the first gate region. A method for manufacturing a silicon carbide semiconductor device according to claim 7 or 8.

The method for manufacturing a silicon carbide semiconductor device according to claim 6, wherein, in the channel setting region forming step, the channel setting region is formed by thermally diffusing impurities.