JP4800224B2

JP4800224B2 - 構成可能な相互接続トポロジを用いたｉ／ｏ帯域幅の適応割当て

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Publication number: JP4800224B2
Application number: JP2006551401A
Authority: JP
Inventors: チン，マイケル; ウー，スティーブン，シー．
Original assignee: ラムバス・インコーポレーテッド
Priority date: 2004-01-28
Filing date: 2005-01-25
Publication date: 2011-10-26
Anticipated expiration: 2025-01-25
Also published as: US20050165970A1; EP1716474A4; US8149874B2; EP1716474B1; WO2005072335A3; US7420990B2; JP2011204254A; US20080276020A1; JP2007524166A; EP2293198A1; WO2005072335A2; US20070071032A1; US20110219162A1; US8073009B2; EP1716474A2; EP2293447A1; US7158536B2

Description

本発明は、電気信号の転送に関する。

バス又はポイントツーポイントリンクなどの相互接続は、集積回路（「ＩＣ」）などの電子的構成部品、プリント回路基板又は電子デバイスの間で電気信号を転送するために使用される。バスは、典型的に「送受信」（すなわち送信又は受信）用の２つ以上の接続点を各々が有する複数の信号線を示す。各接続点は、トランシーバ回路（すなわち送受信機）又は単一の送信機又は受信機回路の一方に電気的に接続するか又は結合する。「ポイントツーポイントリンク」は１つ又は複数の信号線を示し、各々の信号線は典型的に２つのトランシーバ接続点を有し、各々のトランシーバ接続点は、送信機回路、受信機回路又はトランシーバ回路に結合される。例えば、ポイントツーポイントリンクは、一方の端部に又はその近くに結合された送信機と、他方の端部に又はその近くに結合された受信機とを含んでもよい。バス及びポイントツーポイントリンクの両方は、少なくとも１つの信号線として示された「リンク」を含み、各々は少なくとも２つの接続点を有する。各々の接続点は、送信機回路、受信機回路又はトランシーバ回路に電気的に結合される。

電子的構成部品の機能又は意図するワークロードに応じて、電子的構成部品の入力／出力（「Ｉ／Ｏ」）インタフェースの接点には、特定の電気信号方向を割り当ててもよい。電子的構成部品インタフェース、特に接点の数及び種類により、転送できる電気信号又はＩ／Ｏ帯域幅の量が制限される。例えば、電子的構成部品は、それによって送信されるか又は受信される電気信号の数が大きく変わる場合、多数の双方向接点を有してもよい。双方向接点は、使用時、共に電気信号の送信及び受信の両方を行う接点として示される。しかし、双方向接点は、電気信号の送受信の間の「ターンアラウンド」又は移行のために時間を必要とする。ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）などのいくつかの電子的構成部品では、双方向接点の「ターンアラウンド」に必要な時間はまた、ＤＲＡＭの内部回路の状態機械の移行遅延に左右される。このターンアラウンド時間は、電気信号を転送するために利用可能な時間を消費し、このように、インタフェース電気信号転送効率又はＩ／Ｏ帯域幅を減少させる。対照的に、電子的構成部品は、送受信すべき電気信号の数が一般に知られている場合、多数の一方向接点を有することが可能である。一方向接点は、電気信号の送信又は受信に使用される接点として示される。一方向接点は、ターンアラウンド時間を必要とせず、したがって、インタフェース電気信号の転送効率又はＩ／Ｏ帯域幅を増大させるが、一方向接点は、送信又は受信される信号の数の大きな変化を効率的に処理できる柔軟性も有しない。

したがって、電気信号を転送するために適切な数及び種類の接点を含むように、電子的構成部品インタフェースを適応構成するための装置及び方法を提供することが望ましい。

装置及び方法は、Ｉ／Ｏインタフェースを様々な種類のインタフェースに構成することによって、ＩＣなどの電気的構成部品のＩ／Ｏ帯域幅を割り当てる。本発明の一実施形態では、Ｉ／Ｏインタフェースは、双方向、一方向（専用の送信用接点又は専用の受信用接点のいずれかを含む）あるいはメンテナンス目的用（例えば、メンテナンス用接点又は較正動作モードを用いる）に構成される。Ｉ／Ｏインタフェースは、デフォルト又はユーザ選択可能な設定によって初期化設定される。Ｉ／Ｏインタフェースは、電子的構成部品内のデータワークロードの変化などのシステムパラメータに応答して、Ｉ／Ｏ帯域幅を最適に割り当てるように周期的に再構成可能である。システムパラメータには、１）送信・受信バスターンアラウンドの数、２）送信及び／又は受信コマンドの数、３）送信及び／又は受信データパケットの数、４）送信／受信バースト長の特性、５）１つ以上の電子的構成部品からの直接リクエスト、６）１つ以上の電子的構成部品内の待ち行列のトランザクションの数、７）バスコマンドの持続時間又はサイクルカウント、及び書込み可能、チップ選択、データバリッド、データレディなどの制御ストローブ、８）１つ以上の電気的構成部品の電力及び／又は温度、９）ソフトウェアアプリケーション又はオペレーティングシステムなどの実行可能なインストラクションからの情報、１０）ユーザ選択可能な構成設定又はオーバライド、１１）異なる帯域幅割当てを用いてより優れた性能が得られるかどうかを決定するために、それぞれの期間にわたる多数の統計値が含まれるが、それらに限定されない。システムパラメータの重要性は、本発明の実施形態で時間の経過に応じて加重することが可能である。

装置のＩ／Ｏ相互接続の効率（図２に図示）は、相互接続トポロジと、相互接続された電子的構成部品の間で送信されるワークロードとによって決定される。双方向インタフェース又は接点は、送信対受信データの比率の変化と共にワークロードについてより大きな柔軟性を提供する。しかし、電気バス又は送受信データの間の相互接続ターンアラウンド時間は、利用可能な合計送信時間の一部を消費する。図２のチャート２００の曲線２０１で示したように、Ｉ／Ｏ相互接続の効率は、ワークロードが完全に送信又は受信された場合に１００％に近づくが、この理由は、相互接続ターンアラウンドがそれらの場合に生じないからである。最悪の場合のワークロードは、５０％／５０％でインタリーブされた送信／受信データであり、この場合、電気的相互接続ターンアラウンドは、Ｉ／Ｏ相互接続の効率を最も悪化させる。この例では、Ｉ／Ｏ相互接続の効率は７０％に悪化しているのが示されている。電気的相互接続のターンアラウンドによる実際の劣化は、データバースト長、データ送信時間、及び相互接続ターンアラウンド時間によって決定される。チャート２００はＩ／Ｏ相互接続の効率のみを示し、メモリコアバンクコンフリクト、データストールなどの他のバス効率の損失を考慮していない。

５０％／５０％でインタリーブされた送信／受信データなどの例では、Ｉ／Ｏ相互接続の効率は、Ｉ／Ｏインタフェースの半分を一方向送信接点に、残りのインタフェースを一方向受信接点に構成することによって増加させることが可能である。一方向接点は、相互接続ターンアラウンドを必要とせず、図２の曲線２０２で示したように、特定のワークロードについて１００％の効率をもたらす。しかし、一方向接点は、ワークロードについて、送信／受信データの１つの特定の比率よりも低い効率を提供する。一方向接点の二次効果は、バスターンアラウンドの待機の可能性がないので固定待ち時間を含み、特定量のデータの送信により長くかかるので僅かにより長い充てん時間を含む。

図１は、相互接続１４０によって電子的構成部品１２０に結合された電子的構成部品１１０を含む装置１００を示している。本発明の一実施形態では、電子的構成部品１１０と１２０は、それぞれ、別個にパッケージされた半導体基板に形成された論理回路である。代わりの一実施形態では、電子的構成部品１１０は、メモリコントローラ、汎用プロセッサ又はグラフィックスプロセッサなどのマスタデバイスであり、電子的構成部品１２０は、マスタデバイスと通信するメモリデバイス、コプロセッサ、又は周辺Ｉ／Ｏブリッジなどの少なくとも１つの別個にパッケージされたＩＣ又はチップである。他の実施形態では、電子的構成部品１１０と１２０は、互いに通信する集積回路でもよい。

本発明の一実施形態では、メモリデバイスは、ＤＲＡＭ、リードオンリーメモリ（「ＲＯＭ」）、強誘電性ＲＡＭ（「ＦＲＡＭ」）、磁気抵抗又は磁気ＲＡＭ（「ＭＲＡＭ」）、スタティックアクセスメモリ（「ＳＲＡＭ」）、フラッシュメモリ（「フラッシュ」）、ダブルデータレートＳＤＲＡＭ（「ＤＤＲ」）又はそれらの等価物などのメモリセルのアレイを有する集積回路デバイスの共通クラスである。メモリデバイスの例は、ダイレクトランバス（ＤｉｒｅｃｔＲａｍｂｕｓ）（登録商標）メモリデバイス（「ＤＲＤＲＡＭ」）、ＸＤＲ（商標）メモリデバイス又はそれらの等価物を含む。

本発明の一実施形態では、電子的構成部品１２０は、コネクタインタフェースを有する基板に配置された複数のメモリデバイスを含むメモリモジュールである。

本発明の一実施形態では、電子的構成部品１１０と１２０は、同一のプリント回路基板に又は異なるそれぞれの回路基板に配置される。本発明の一実施形態では、電子的構成部品１１０と１２０は、単独で又は組み合わせて、汎用コンピュータ、サーバ、ビデオゲームコンソール、コンピュータグラフィックスカード又はプリンタなどの処理デバイスに含まれる。

本発明のさらに他の実施形態では、２つよりも多くの電子的構成部品が相互接続１４０によって結合される。

本発明の一実施形態では、相互接続１４０は、少なくとも２つの電子的構成部品、特に電子的構成部品インタフェースの間で電気信号を転送するためのバス又はポイントツーポイントリンクである。本発明の一実施形態では、相互接続１４０の導電要素１４０は、電気信号を導くためのワイヤ又は金属トレースである。１つ以上のターミネータ（例えば抵抗要素）により、本発明の実施形態の相互接続１４０の各々の信号線を終端することが可能である。

相互接続１４０は、データを含み得る電気信号、制御及びメンテナンス信号を単独で又は組み合わせて転送する。多数の専用データ又は制御信号群を含むデータ及び制御信号は、本発明の実施形態の専用線でマルチプレクスするか又は転送することが可能である。電圧又は電流モード信号処理を使用してもよい。本発明の一実施形態では、データ信号及び制御信号をサンプリングするためのクロック情報は、相互接続１４０で転送される。

装置１００の事象の同期に使用されるクロック方法は、グローバル同期クロック（すなわち、単一のクロック周波数源が様々な電子的構成部品に配分される）、ソース同期クロック（すなわち、クロック及びデータがスキューを許容するように、データがクロックに沿ってソースからディスティネーションに搬送される）及びデータとクロックの両方の符号化の任意のものを含む。一実施形態では、差動信号処理が使用され、そして差動対線にわたって搬送される。代わりの実施形態では、１つ以上の共通の電圧又は電流基準が、それぞれの１つ以上の電流／電圧モードレベル信号処理で使用される。さらに他の実施形態では、多信号（すなわち、電圧／電流）レベルから形成されたシンボルを使用して情報が転送されるマルチレベル信号処理が、使用される。

相互接続１４０にわたる信号処理は、ノンリターンゼロ（「ＮＲＺ」）、マルチレベルのパルス振幅変調（「ＰＡＭ」）、位相シフトキーイング、遅延又は時間変調、直交位相変調（「ＱＡＭ」）及びトレリス符号化などの異なる変調方法を組み込むことが可能である。他の信号処理方法及び装置、例えば、光ファイバ、容量的に又はＲＦ結合された構成要素ベースの装置及び方法を相互接続１４０によって使用してもよい。

本発明の一実施形態では、データは、データパケットと共に送受信コマンドを使用して転送される。送信コマンドは、読取り、書込み、又はプレチャージコマンドを含み得るが、それらに限定されない。

電子的構成部品１１０と１２０の各々は、インタフェース１１９と１２９をそれぞれ含む。本発明の一実施形態では、インタフェース１１９と１２９は複数の各接点１１６ａ−ｎと１２６ａ−ｎを含む。接点は、電子的構成部品に電気信号を入力するか又はそこから出力するための導電要素又はノードである。接点は、本発明の実施形態に金属面、ワイヤ、ピン又はそれらの等価物を含んでもよい。

相互接続１４０は、本発明の実施形態にｎの信号線、電子的構成部品１１０から電子的構成部品１２０に電気信号を送信するためのｔの信号線、電子的構成部品１１０と１２０の間で電気信号の送信及び受信の両方を行うためのｂの信号線、電子的構成部品１２０から電子的構成部品１１０に電気信号を受信するためのｒの信号線（ｎ−ｔ−ｂ−ｍ）、及びメンテナンス動作モード用のｍの信号線を含む。本発明の一実施形態では、ｎの信号線は、インタフェース１１９内の接点１１６ａ−ｎに、及びインタフェース１２９内の接点１２６ａ−ｎにそれぞれ結合される。本発明の一実施形態では、接点１１６ａ−ｎは、トランシーバ１１５ａ−ｎにそれぞれ結合され、接点１２６ａ−ｎはトランシーバ１２６ａ−ｎにそれぞれ結合される。

トランシーバ１１５ａ−ｎと１２５ａ−ｎは、帯域幅割当て制御（「ＢＡＣ」）ロジック１３０からの制御信号１３３と１３４に応答して、双方向又は一方向動作モードで動作するための送受信回路を含む。双方向動作モードで、トランシーバは、ターンアラウンド時間の後に電気信号を送信又は受信できる。一方向動作モードで、トランシーバは、電気信号の送信のみ又は受信のみ行うことができる。メンテナンス動作モードで、トランシーバは、データの送信又は受信に関しディスエーブルにされる。本発明の一実施形態では、各トランシーバ１１５ａ−ｎと１２５ａ−ｎは、制御信号１３３と１３４に応答してトランシーバの動作を決定するプログラマブルレジスタに結合される。

少なくとも１つのトランシーバが１つの動作モードから他の動作モードに変更されるとき、インタフェース１１９又は１２９が、単独で、構成される。両方のインタフェース１１９と１２０は、共通の信号線に結合された少なくとも２つのトランシーバが、１つの動作モードから他の動作モードに同一又は相補的な動作モードに変更されるときに構成される。例えば、インタフェース１２９は、ｎ／２のトランシーバを一方向動作モード（送信）にプログラミングし、ｎ／２のトランシーバを双方向動作モードにプログラミングすることによって構成可能である。同様に、インタフェース１１９は、ｎ／２のトランシーバを一方向動作モード（受信、及び電子的構成部品１２０内の一方向トランシーバと同一のそれぞれの信号線に結合される）にプログラミングし、ｎ／２のトランシーバを双方向動作モードにプログラミングすることによって構成可能である。このように、本発明の実施形態では、インタフェースは、複数のトランシーバの動作モードを変更することによって構成され、この場合、複数のトランシーバのそれぞれの組のトランシーバは、同一又は相補的モードで動作し、組はヌル又はゼロの組を含んでもよい。

本発明の実施形態では、電子的構成部品は、一方向動作モードで動作する多数のトランシーバを有することが可能である（例えば、一方は送信のみで動作、他方は受信のみで動作する２つのトランシーバ、あるいは両方が送信又は受信で動作する２つのトランシーバ）。一方向動作モードは、本発明の実施形態で異なるバースト長を含むことが可能である。例えば、電子的構成部品１１０で送信一方向動作モードで動作するトランシーバは、電子的構成部品１２０で送信一方向動作モードで動作するトランシーバよりも大きなバースト長を転送してもよい。本発明の実施形態では、一方向動作モードにより、無秩序に又は並列にデータを転送することも可能である。

本発明の一実施形態では、トランシーバ１１５ａ−ｎは、電子的構成部品１１０の出力Ｍｕｘ／シリアル回路１１１及び入力Ｍｕｘ／デシリアル回路１１２に結合される。出力Ｍｕｘ／シリアル回路１１１は、パラレル信号をトランシーバ１１５ａ−ｎのシリアル信号に変換する。入力Ｍｕｘ／デシリアル回路１１２は、トランシーバ１１５ａ−ｎのシリアル信号をパラレル信号に変換する。出力Ｍｕｘ／シリアル回路１１１及び入力Ｍｕｘ／デシリアル回路１１２は、ＢＡＣロジック１３０からの制御信号１３１に応答して構成される。

トランシーバ１２５ａ−ｎは、電子的構成部品１２０の出力Ｍｕｘ／シリアル回路１２１及び入力Ｍｕｘ／デシリアル回路１２２に結合される。出力Ｍｕｘ／シリアル回路１２１は、パラレル信号をトランシーバ１２５ａ−ｎのシリアル信号に変換する。入力Ｍｕｘ／デシリアル回路１２２は、トランシーバ１２５ａ−ｎのシリアル信号をパラレル信号に変換する。出力Ｍｕｘ／シリアル回路１１１及び入力Ｍｕｘ／デシリアル回路１２２は、ＢＡＣロジック１３０からの制御信号１３２に応答して構成される。

本発明の一実施形態では、出力Ｍｕｘ／シリアル回路１１１、入力Ｍｕｘ／デシリアル回路１１２、入力Ｍｕｘ／デシリアル回路１２２及び出力Ｍｕｘ／シリアル回路１２１は、データ情報を並べ替えることが可能なそれぞれの先入れ先出し（「ＦＩＦＯ」）バッファに結合される。

本発明の代わりの一実施形態では、電子的構成部品１１０と１２０は、出力ｍｕｘ／シリアル又は入力ｍｕｘ／デシリアル回路を使用しない。トランシーバ１１５ａ−ｎとトランシーバ１２５ａ−ｎとに結合された電気回路は、それぞれ、直接的に又は当該電気回路のロジック又はデジタル信号処理技術の組み合わせを通して、入出力信号の変化するビット幅を受け入れる。

ＢＡＣロジック１３０は、インタフェース１１９と１２９を構成するために、トランシーバ１１５ａ−ｎと１２５ａ−ｎに、及びそれらから、ならびに出力Ｍｕｘ／シリアル回路１１１、入力Ｍｕｘ／デシリアル回路１１２、入力Ｍｕｘ／デシリアル回路１２２及び出力Ｍｕｘ／シリアル回路１２１に、制御信号を発生する。本発明の一実施形態では、ＢＡＣロジック制御信号は、符号化されたコマンドによって相互接続１４０に転送される。本発明の代わりの一実施形態では、ＢＡＣロジック１３０は、電子的構成部品１１０又は１２０に含まれる。本発明のなお他の実施形態では、ＢＡＣロジック１３０は、電子的構成部品１１０と１２０とは別個の電子的構成部品に配置されるか、あるいはソフトウェアコード又は実行可能なインストラクションを通してバーチャルに実施される。本発明のさらに他の実施形態では、同様に、インタフェースを構成するための別のロジックは、いずれか又は両方の電子的構成部品１１０と１２０に配置される。本発明の一実施形態では、ＢＡＣロジック１３０、ならびにここに記載した他のロジックは、単独又は組み合わせたハードウェア及びソフトウェアを含む。

図３は、本発明の実施形態の様々なそれぞれのシステムパラメータに応答してインタフェース１１９と１２９を構成するためのＢＡＣロジック１３０に、単独で又は組み合わせて、様々な種類のロジックを含む装置３００を示している。装置３００は、図１に示した同様の参照した要素を含み、これらは同様に動作し、上に説明されている。しかし、ＢＡＣロジック１３０は、本発明の実施形態に、単独で又は組み合わせて、送受信（「Ｔ／Ｒ」）ターンアラウンドプロフィールロジック（ＴｒａｎｓｍｉｔａｎｄＲｅｃｅｉｖｅ（“Ｔ／Ｒ”）ＴｕｒｎａｒｏｕｎｄＰｒｏｆｉｌｅｌｏｇｉｃ）３０４、Ｔ／Ｒプロフィールロジック（Ｔ／ＲＰｒｏｆｉｌｅｌｏｇｉｃ）３０１、メンテナンスロジック（Ｍａｉｎｔｅｎａｎｃｅｌｏｇｉｃ）３０２、及びマニュアルオーバライド及び制限ロジック（ＭａｎｕａｌＯｖｅｒｒｉｄｅｓａｎｄＬｉｍｉｔｓｌｏｇｉｃ）３０３を含む。マニュアルオーバライド及び制限信号３１０（ＭａｎｕａｌＯｖｅｒｒｉｄｅａｎｄＬｉｍｉｔｓｓｉｇｎａｌ）は、本発明の一実施形態でマニュアルオーバライド及び制限ロジック（ＭａｎｕａｌＯｖｅｒｒｉｄｅｓａｎｄＬｉｍｉｔｓｌｏｇｉｃ）３０３に入力される。同様に、メンテナンス信号（Ｍａｉｎｔｅｎａｎｃｅｓｉｇｎａｌ）３１０は、本発明の一実施形態でメンテナンスロジック（Ｍａｉｎｔｅｎａｎｃｅｌｏｇｉｃ）３０２に入力される。

図１に示した装置３００は、低いＩ／Ｏ接点要件及び利用可能な低いシステムボードエリアを有するＩＣなどの電子的構成部品に好ましい。デフォルトとして又は装置３００の初期化において、インタフェース１１９と１２９は、本発明の実施形態で双方向インタフェースに構成される。ＢＡＣロジック１３０、特にＴ／Ｒターンアラウンドプロフィールロジック（Ｔ／ＲＴｕｒｎａｒｏｕｎｄＰｒｏｆｉｌｅｌｏｇｉｃ）３０４及びＴ／Ｒプロフィールロジック（Ｔ／ＲＰｒｏｆｉｌｅｌｏｇｉｃ）３０１は、バストラフィックを監視して、相互接続１４０のトラフィック値に応答してインタフェース１１９と１２９を再構成する。Ｔ／Ｒターンアラウンドプロフィールロジック（Ｔ／ＲＴｕｒｎａｒｏｕｎｄＰｒｏｆｉｌｅｌｏｇｉｃ）３０４は、ある期間いくつかの相互接続ターンアラウンドを監視し、Ｔ／Ｒプロフィールロジック（Ｔ／ＲＰｒｏｆｉｌｅｌｏｇｉｃ）は、ある期間にわたって送信データ及び受信データの量を監視する。

図４は、相互接続ターンアラウンド数に基づき電子的構成部品のインタフェースを本発明の実施形態に構成するための方法４００を示している。本発明の一実施形態では、ここに記載した当該方法に示したロジックブロック又はステップは、通常動作、又は両方の初期化におけるインタフェースを構成するためのユーザ選択可能な設定を表す。本発明のなお他の実施形態では、ここに記載した当該方法に示したロジックブロック又はステップは、ハードウェア動作の実行を表す。本発明の代わりの一実施形態では、ロジックブロックは、単独で又は組み合わせて、ソフトウェアプログラム、ソフトウェアオブジェクト、ソフトウェアファンクション、ソフトウェアサブルーチン、ソフトウェアメソッド、ソフトウェアインスタンス、コードフラグメントなどのソフトウェアコンポーネントの実行を表す。本発明のなお他の実施形態では、ロジックブロックは、単独で又は組み合わせて、ソフトウェアオペレーション、ハードウェアオペレーション、ユーザオペレーションを表す。本発明の代わりの実施形態では、ここに記載した方法で、より少ないか又はより多いロジックブロックが実施される。

図４は、ロジックブロック４０１によって示されるように、パワーアップ又は初期化においてデフォルト設定として双方向インタフェースの構成を開始する。相互接続ターンアラウンドは、ロジックブロック４０２で示したようにある期間カウントされる。相互接続ターンアラウンドは、トランシーバ１１５ａ−ｎと１２５ａ−ｎが、電気信号の送信と電気信号の受信との間で移行するときとして規定される。本発明の一実施形態では、トランシーバ１１５ａ−ｎと１２５ａ−ｎからの制御信号１３３と１３４は、相互接続ターンアラウンドの数をＴ／Ｒターンアラウンドプロフィールロジック（Ｔ／ＲＴｕｒｎａｒｏｕｎｄＰｒｏｆｉｌｅｌｏｇｉｃ）３０４に提供する。ロジックブロック４０３で示したように、相互接続ターンアラウンドのカウントされた数が相互接続ターンアラウンド閾値を越えたかどうかについて、決定される。本発明の一実施形態では、ターンアラウンド閾値は、Ｔ／Ｒターンアラウンドプロフィールロジック（Ｔ／ＲＴｕｒｎａｒｏｕｎｄＰｒｏｆｉｌｅｌｏｇｉｃ）３０４に記憶される。ターンアラウンド閾値を超えた場合、制御はロジックブロック４０４に移行し、さもなければ、制御はロジックブロック４０２に移行して戻る。本発明の一実施形態では、制御がロジックブロック４０４に移行する前に、ターンアラウンド閾値が特定の期間にわたってロジックブロック４０２で数回越えた場合、一致投票がある。ロジックブロック４０４では、双方向インタフェースは一方向インタフェースに構成される。双方向動作モードの所定数のトランシーバは、一方向送信動作モードに構成され、所定数の双方向トランシーバが一方向受信動作モードに構成される。本発明の最良の形態の実施形態では、すべてのｎのトランシーバは、ロジックブロック４０１及びロジックブロック４０４の双方向動作モードに構成され、１）ｎ／２のトランシーバは一方向送信動作モードに構成され、ｎ／２のトランシーバは一方向受信動作モードに構成され、あるいは２）３ｎ／４のトランシーバは一方向送信動作モードに構成され、ｎ／４のトランシーバは一方向受信動作モードに構成される。ロジックブロック４０５で、相互接続１４０の利用が監視される。ロジックブロック４０６で示したように、相互接続１４０の利用が、利用閾値未満に低下したかどうかが決定される。本発明の一実施形態では、利用閾値は、Ｔ／Ｒプロフィールロジック（Ｔ／ＲＰｒｏｆｉｌｅｌｏｇｉｃ）３０１に記憶される。相互接続１４０の利用が相互接続閾値未満に低下した場合、制御はロジックブロック４０１に移行して戻り、この場合、一方向インタフェースは双方向インタフェースに戻って構成され、さもなければ、制御はロジックブロック４０７に移行し、このブロックにより、本発明の最良の形態の実施形態の一方向動作モードにあるトランシーバが再構成される。再構成中、トランシーバの数には、送信のみ又は受信のみが再割当てされる。次に、制御はロジックブロック４０５に移行する。本発明の代わりの実施形態では、平均バースト長が監視され、バースト長閾値値と比較される。

図５は、電子的構成部品によって送受信されたデータパケットの絶対数、あるいは本発明の実施形態による電子的構成部品によって送信又は受信された送信対受信データパケットの比率に応答してインタフェースを構成するための方法５００を示している。図５は、ロジックブロック５０１によって示されるように、パワーアップ又は初期化においてデフォルト設定として双方向インタフェースへの構成を開始する。送受信されたデータパケットは、ロジックブロック５０２で示したようにある期間カウントされる。本発明の一実施形態では、トランシーバ１１５ａ−ｎと１２５ａ−ｎからの制御信号１３３と１３４は、送受信データパケットの数をＴ／Ｒプロフィールロジック（Ｔ／ＲＰｒｏｆｉｌｅｌｏｇｉｃ）３０１に提供する。ロジックブロック５０３で示したように、送受信されたデータパケットのカウントされた数又はその比率がＴ／Ｒ閾値を越えたかどうかについて、決定される。本発明の一実施形態では、Ｔ／Ｒ閾値は、Ｔ／Ｒプロフィールロジック（Ｔ／ＲＰｒｏｆｉｌｅｌｏｇｉｃ）３０１に記憶される。Ｔ／Ｒ閾値を超えた場合、制御はロジックブロック５０４に移行し、さもなければ、制御はロジックブロック５０２に移行して戻る。ロジックブロック５０４では、双方向インタフェースは一方向インタフェースに構成される。所定数のトランシーバは、一方向送信動作モードに構成され、所定数の双方向トランシーバが一方向受信動作モードに構成される。ロジックブロック５０５では、特定のシステムパラメータの状態を示す制御信号が受信されたかどうかについて、決定される。以下に説明するように、制御信号は、電子的構成部品又はアプリケーションソフトウェアプログラムから要求された帯域幅を示すことが可能である。代わりの一実施形態では、制御信号は、ホストリクエストコマンドと組み合わせて、読取り／書込みコラム動作又はアドレス／データストローブ（「ＡＤＳ」）（Ａｄｄｒｅｓｓ／Ｄａｔａｓｔｒｏｂｅ（“ＡＤＳ”））を示す。制御信号が受信された場合、制御はロジックブロック５０２に移行して戻り、さもなければ、制御はロジックブロック５０６に移行し、ここで、インタフェースがさらに再構成される。例えば、インタフェースは、ロジックブロック５０４で、ｎ／２の一方向送信動作モード及びｎ／２の一方向受信動作モードに構成されていた可能性がある。この場合、インタフェースは、電子的構成部品がまもなく大量のデータを送信することを示す制御信号に基づき、ｎ／４の一方向受信動作モード及び３ｎ／４の一方向送信動作モードに再構成可能である。本発明の他の実施形態では、ロジック５０５の制御信号は、相互接続利用の所定の閾値に応答する。

本発明の他の実施形態では、高い優先順位を有するデータパケットが重み付けされる。アプリケーション用にクオリティオブサービスが重要である場合、インタフェースは、送信キューの高い優先順位を有するデータパケットに応答して構成される。クオリティオブサービスは、より高い優先順位のデータパケットがより迅速に処理されることができるように、他のデータパケットよりも高い優先順位を特定のデータパケットに付与することを指す。この優先的な処理は、これらのより高い優先順位のデータパケットのサービス時間を短縮するために意図される。

高い優先順位のデータパケットを可能な限り速く処理させるために、ｎの一方向送信モードにインタフェースを構成して、決定された速度又は時間で高い優先順位のデータパケットを送信することが可能である。

本発明の代わりの一実施形態では、インタフェースは、データパケットに関し上述のようにいくつかの送受信コマンド又はその比率に応答して構成される。本発明の代わりの一実施形態では、送受信コマンドの数は、重みが付けられた高い優先性のデータを有するコマンドでカウントされる。

図６は、トランシーバのいくつかがディスエーブルにされるメンテナンス又は較正モード中に、インタフェースを構成するための方法６００を示している。本発明の一実施形態では、メンテナンスロジック３０２は、メンテナンス信号３１０に応答してこの機能を実行する。方法６００は、メンテナンス信号（Ｍａｉｎｔｅｎａｎｃｅｓｉｇｎａｌ）が受信されたかどうかを決定することによって始まる。メンテナンス信号が受信された場合、制御はロジックブロック６０２に移行し、さもなければ、制御はロジックブロック６０１に移行して戻る。次に、インタフェースは、ロジックブロック６０２で一時的に又は永続的にディスエーブルにされる所定数のトランシーバに構成される。本発明の一実施形態では、ｎ／４のトランシーバは一方向送信動作モードに構成され、ｎ／２は一方向受信動作モードに構成され、ｎ／４はメンテナンス動作モードに構成されるか又はディスエーブルにされる。本発明の他の実施形態では、ｎ／２のトランシーバは双方向動作モードにあり、ｎ／２はメンテナンス動作モードにあるか又はディスエーブルにされたリンクである。メンテナンス動作は、ロジックブロック６０３で実行される。本発明の一実施形態では、メンテナンス動作は、位相又はインピーダンス較正ならびに信号又は電子的構成部品の故障に基づくディスエーブルを含む。本発明の一実施形態では、電気信号は、ディスエーブルにされなかった相互接続で転送される。メンテナンス動作モードがロジックブロック６０４で完了したかどうかについて、決定が行われる。メンテナンス動作モードが完了していない場合、制御はロジックブロック６０３に通過して戻り、さもなければ、インタフェースがメンテナンス動作モードの前にその以前の構成に再構成された場合、制御はロジックブロック６０５に移行する。本発明の一実施形態では、方法６００が何回も繰り返される。

図７は、マニュアルオーバライド及び限界に応答してインタフェースを構成するための方法７００を示している。本発明の一実施形態では、マニュアルオーバライド及び制限ロジック（ＭａｎｕａｌＯｖｅｒｒｉｄｅｓａｎｄＬｉｍｉｔｓｌｏｇｉｃ）３０３は、マニュアルオーバライド及び制限信号３２０に応答してこの機能を実行する。方法７００は、ロジックブロック７０１によって示されるように、双方向インタフェース及び／又は一方向インタフェースの構成を決定することから始める。本発明の一実施形態では、ロジックブロック７０１は、上述のように方法４００又は５００によって実行される。ロジックブロック７０２では、双方向動作モード及び一方向動作モードの最小数のトランシーバが獲得される。本発明の一実施形態では、それぞれのモードのトランシーバの最小の数が、マニュアルオーバライド及び制限ロジック（ＭａｎｕａｌＯｖｅｒｒｉｄｅｓａｎｄＬｉｍｉｔｓｌｏｇｉｃ）３０３に記憶されるか、あるいはマニュアルオーバライド及び限界信号（ＭａｎｕａｌＯｖｅｒｒｉｄｅｓａｎｄＬｉｍｉｔｓｓｉｇｎａｌ）３２０によってマスタデバイス又は記憶レジスタから提供される。決定された構成がロジックブロック７０３の構成の最小を越えたかどうかについて、決定が行われる。構成の最小を越えた場合、最小の構成が、ロジックブロック７０４で示したように提示された構成で置き換えられる。例えば、ロジックブロック７０１が、インタフェースが一方向送信動作モードで動作すべきであり、少なくとも１つの一方向受信動作モードの最小が限界値又は要件であることを決定した場合、ロジックブロック７０４は、双方向動作モードで動作するｎ−１のトランシーバ、及び一方向受信動作モードで動作する１つのトランシーバへのインタフェースを構成する。本発明の他の実施形態では、マニュアルオーバライドは、最小値又は最大値と対照的に絶対値に設定してもよい。ロジックブロック７０５では、固定待ち時間が必要であるかどうかについて、あるいは相互接続ターンアラウンドを回避して、そして決定待ち時間を維持するために、一方向の方向性が常に限界値であるかどうかについて、決定が行われる。固定待ち時間が限界値でない場合、制御はロジックブロック７０７に移行し、さもなければ、制御はロジックブロック７０６に移行し、ロジックブロック７０１によって決定された構成は、固定待ち時間の限界値の構成によって優先される。ロジックブロック７０７では、電子的構成部品による特定の帯域幅に対するコマンドが受信されたかどうかについて、決定が行われる。電子的構成部品がより多くの読取り／書込み帯域幅を要求する場合、ロジックブロック７０８は、インタフェースがロジックブロック７０１で決定されるよりも、むしろ電子的構成部品によって要求されるように構成されることを示す。さもなければ、方法７００は終了する。本発明の一実施形態では、方法７００が何回も繰り返される。

本発明の代わりの一実施形態では、図９は、構成不可能な専用の一方向トランシーバと、当初双方向動作モードで動作する構成可能なトランシーバとの組み合わせを有する装置９００を示している。本実施態様は、ある程度のワークロード柔軟性をなお維持しつつ、低いシリコンの領域及びＩ／Ｏインタフェースの低電力消費を必要とする用途に好ましい。電子的構成部品１１０のインタフェース１１９は接点９１６ａ〜９１６ｎを含み、電子的構成部品１２０は接点９２６ａ〜９２６ｎを含む。電子的構成部品１１０は、信号線ｔ１とｔ２に結合された専用の一方向トランシーバ又は送信機９１１と９１３、ならびに信号線ｒ１とｒ２に結合された一方向送信機又は受信機９１５と９１７を含む。同様に、電子的構成部品１２０は、信号線ｔ１とｔ２に結合された専用の一方向トランシーバ又は受信機９２２と９２４、ならびに信号線ｒ１とｒ２に結合されたトランシーバ又は送信機９２６と９２８を含む。構成可能なトランシーバ９５１と９５３は、それぞれ、信号線ｂ１とｂｎによって構成可能なトランシーバ９５２と９５４に結合される。ＢＡＣロジック１３０は、Ｉ／Ｏ帯域幅を割り当てるために、一方向動作モードに構成可能なトランシーバを構成する。例えば、ｎ／３のトランシーバは専用の受信機一方向動作モードにあり、ｎ／３のトランシーバは専用の送信動作モードにあり、受信又は送信動作モードに構成することができるｎ／３のトランシーバは双方向動作モードにある。デフォルトとして又は初期化時、ＢＡＣロジック１３０は、インタフェースを、特にｎ／３のトランシーバを双方向動作モードで構成する。次に、ＢＡＣロジック１３０は、ｎ／３のトランシーバ送信及び２ｎ／３のトランシーバ受信から、２ｎ／３のトランシーバ送信及びｎ／３のトランシーバ受信の範囲に、インタフェースを構成するように、システムパラメータに応答してインタフェースを構成する。

図８は、専用の一方向トランシーバに結合されたインタフェースの双方向動作モードでトランシーバを構成するための方法８００を示している。方法８００は、インタフェースがｎ／２のトランシーバ送信（専用の一方向トランシーバ送信及び送信に構成された双方向トランシーバを含む）及びｎ／２のトランシーバ受信（専用の一方向トランシーバ及び受信に構成された双方向トランシーバを含む）からなるデフォルト構成を有するように、ロジックブロック８０１で、トランシーバを双方向動作で半分を送信に、及び半分を受信に設定することによって始まる。ロジックブロック８０２から理解されるように、インタフェースの意図する構成について、決定が行われる。本発明の一実施形態では、ロジックブロック８０２のインタフェースの意図する構成を決定するために、方法４００又は５００が使用される。次に、双方向動作モードの適切な数のトランシーバがロジックブロック８０３で構成され、方法８００が終わる。本発明の一実施形態では、構成すべきトランシーバの数は、１の粒度だけ線形的に又は２進系列の粒度で増加させられる。本発明のなお他の実施形態では、方法８００が何回も繰り返される。

図１０は、本発明の実施形態の帯域幅リクエスト制御信号に応答してインタフェースを構成するためのＢＡＣロジック１３０のＩＣ調停ロジック（ＩＣＡｒｂｉｔｒａｔｅｌｏｇｉｃ）１０４０を含む装置１０００を示している。装置１０００は、図１に示した同様の参照した要素を含み、これらは同様に動作し、上に説明されている。ＢＡＣロジック１３０は、本発明の実施形態に、単独で又は組み合わせて、それぞれの電子的構成部品１１０と１２０の調停ロジック１０４０及び制御ロジック１０１０と１０２０を含む。制御ロジック１０１０と１０２０は、予想されるＩＣインタフェース要件に基づき、ＢＡＣロジック１３０へのＩ／Ｏ帯域幅リクエスト制御信号１０３１と１０３２を発生する。本発明の一実施形態では、ＢＡＣロジック１３０は、単独で又は組み合わせて、Ｉ／Ｏ帯域幅リクエスト制御信号１０３１と１０３２に応答して相互接続１４０を構成する。両方のＩ／Ｏ帯域幅リクエスト信号が受信された場合、調停ロジック１０４０がコンフリクトを解決する。例えば、調停ロジック１０４０は、接続された電子的構成部品の優先順位リストを含み、本発明の実施形態で、ある期間中に、最高の優先順位の電子的構成部品からのＩ／Ｏ帯域幅リクエストを容認して、他のリクエストを無視する。本発明の代わりの一実施形態では、調停ロジック１０４０は、それぞれの電子的構成部品からのＩ／Ｏ帯域幅リクエストを交互に容認する。制御ロジック１０１０と１０２０は、ファームウェア、汎用プロセッサ、コンビネーション及びシーケンシャルロジック、本発明の実施形態のオペレーティングシステム又はハイレベルソフトウェアなどの機械読取り可能なインストラクションを実行する処理ユニットである。

図１５は、本発明の実施形態の調停ロジック１０４０、制御ロジック１０１０と１０２０の機能を実行するための方法１５００を示している。方法１５００は、ロジックブロック１５０１で示したように、リクエストされたＩ／Ｏ帯域幅を示す制御信号を発生する電子的構成部品を発生することによって始まる。例えば、制御ロジック１０２０は、すべてのトランシーバ送信をリクエストする調停ロジック１０４０への制御信号１０３２を発生する。ロジックブロック１５０２によって示されるように、多数のＩ／Ｏ帯域幅リクエストがそれぞれの電子的構成部品から受信されたかどうかについて、決定が行われる。本発明の一実施形態では、調停ロジック１０４０は、多数のＩ／Ｏ帯域幅リクエストが受信されたかどうかについて決定する。多数のＩ／Ｏ帯域幅リクエストが、ある期間内に受信されなかった場合、制御はロジックブロック１５０４に移行し、ここで、インタフェースは、Ｉ／Ｏ帯域幅リクエスト制御信号によって示されるように構成され、方法１５００が終わる。多数のＩ／Ｏ帯域幅リクエストが、ある期間内に受信された場合、ロジックブロック１５０３で示したように、リクエストが調停される。本発明の一実施形態では、方法１５００が何回も繰り返される。本発明の実施形態では、調停ロジック１０４０は、上述のようにＩ／Ｏ帯域幅リクエスト制御信号を調停する。

図１１は、本発明の実施形態に、単独で又は組み合わせて、それぞれの電子的構成部品１１０と１２０に、データパケットキュー１１５０と１１６０、及びキューモニタロジック１１１０と１１２０を含む装置１１００を示している。キューモニタロジック１１１０と１１２０は、相互接続１４０に送信すべき待ち行列のデータパケットの数又はデータパケットがデータパケットキュー１１５０と１１６０に記憶される平均時間にそれぞれ応答して、ＢＡＣロジック１３０への制御信号１１３１と１１３２を発生する。装置１１００は、図１に示した同様の参照した要素を含み、これらは同様に動作し、上に説明されている。しかし、ＢＡＣロジック１３０は、いくつかの待ち行列のデータパケット又は送信すべきデータパケットの平均待機時間に応答して発生された制御信号１１３１と１１３２に応答してインタフェースを構成する。

図１６は、相互接続１４０に送信すべき待ち行列のデータパケットの数又はキューに記憶されたデータパケットの平均待機時間に応答してインタフェースを構成するための方法１６００を示している。方法１６００は、ロジックブロック１６０１で示したように、送信待機しているデータパケットの数を獲得することによって始まる。データパケット閾値が獲得されて、ロジックブロック１６０２に示したように、送信待機しているデータパケットの数と比較される。本発明の一実施形態では、キューモニタロジック１１１０と１１２０は、同一又は異なる値であり得るデータパケット閾値を記憶する。待機しているデータパケットの数がデータパケット閾値を越えた場合、制御はロジックブロック１６０５に移行する。さもなければ、制御信号は、ロジックブロック１６０３で示したように発生される。本発明の一実施形態では、キューモニタロジック１１１０と１１２０は、それぞれ、ＢＡＣロジック１３０への制御信号１１３１と１１３２を発生する。次に、インタフェースは、ロジックブロック１６０４で示したように制御信号１１３１と１１３２に応答してＢＡＣロジック１３０によって構成される。次に、データパケットを送信するための平均待機時間は、ロジックブロック１６０５で示したように獲得される。キューモニタロジック１１１０と１１２０は、それぞれ、データパケットキュー１１５０と１１６０で待ち行列のデータパケットの平均待機時間を獲得する。次に、平均待機時間の閾値が獲得されて、ロジックブロック１６０６で示したように、測定された平均待機時間と比較される。本発明の一実施形態では、平均待機時間の閾値は、それぞれ、キューモニタロジック１１１０と１１２０に記憶される。測定された平均待機時間が平均待機時間の閾値を越えた場合、制御はロジックブロック１６０７に移行し、ここで、制御信号がロジックブロック１６０７で示したように発生される。制御はロジックブロック１６０８に移行し、ここで、インタフェースが構成される。本発明の一実施形態では、キューモニタロジック１１１０と１１２０は、それぞれ、制御信号１１３１と１１３２を発生する。次に、インタフェースが、ロジックブロック１６０８で示されるように制御信号１１３１と１１３２に応答してＢＡＣロジック１３０によって構成され、方法１６００が終わる。本発明の一実施形態では、方法１６００が何回も繰り返される。

方法１６００及び装置１１００は、データパケットを待機するための送信キューのデプスを低減する。データパケットキュー１１５０と１１６０がいっぱいになった場合、これは、送信すべき新しいデータパケットを追加するためのキューエントリがないので、送信用電子的構成部品のストールを引き起こす。キューデプスの監視により、キューが、常にある空きのキューエントリを有することを保証することにより、電子的構成部品による計算の維持が可能になる。同様に、データパケットがキューで待機する時間量の監視は、キューサービス時間の測定である。各々の電子的構成部品のキューサービス時間を平均化することにより、送信機がタイムリにキューエントリを流すことを保証することによって、かつ受信機がタイムリにデータを得ることを保証することによって、性能の向上をもたらすことができる。本発明のなお他の実施形態では、インタフェースは、受信待機しているデータパケットの数又はデータパケットが受信される前の時間量に応答して再構成される。

図１２は、単独で又は組み合わせて、それぞれの電子的構成部品１１０と１２０の電力モニタロジック１２１０と１２３０、及び温度（「Ｔｅｍｐ」）モニタロジック１２２０と１２４０と、本発明の実施形態のＢＡＣロジック１３０の電力及び温度（「Ｐ／Ｔ」）調停ロジック１２８０とを含む装置１２００を示している。温度モニタロジック１２２０と１２４０、及び電力モニタロジック１２１０と１２３０は、電子的構成部品１１０又は１２０にそれぞれ統合するか、又は構成要素１１０又は１２０に別個に結合可能である。電力モニタロジック１２１０と１２３０は、電子的構成部品１１０と１２０の電力消費に応答して、ＢＡＣロジック１３０への制御信号１２３３と１２３２を発生する。同様に、温度（Ｔｅｍｐ）モニタロジック１２２０と１２４０は、電子的構成部品１１０と１２０の温度に応答して、ＢＡＣロジック１３０への制御信号１２３１と１２３４を発生する。装置１２００は、図１に示した同様の参照した要素を含み、これらは同様に動作し、上に説明されている。しかし、ＢＡＣロジック１３０、特にＰ／Ｔ調停ロジック１２８０は、それぞれの電子的構成部品１１０と１２０によって消費された温度及び電力に応答して発生された制御信号１２３１と１２３４に応答してインタフェースを構成する。本発明の一実施形態では、電力モニタロジック１２１０と１２３０は、電子的構成部品１１０と１２０の個々の構成部品用の電力センサを含む。例えば、電力モニタロジック１２１０と１２３０は、様々な動作状態における電子的構成部品の送信機及び受信機の電力消費を監視して、記録する。同様に、温度（Ｔｅｍｐ）モニタロジック１２２０と１２４０は、個々の構成要素の温度、ならびに本発明の実施形態で異なる冷却力学を有し得る全体の電子的構成部品温度を監視するために、個々の温度センサを含む。したがって、インタフェースは、バッテリなどの電力源を計画するか又は長持ちさせるために、電子的構成部品１１０と１２０の電力消費及び温度に応答して構成することができる。同様に、インタフェースはまた、性能、信頼性を低下させるか、あるいは故障を引き起こす可能性がある電子的構成部品１１０と１２０に対する熱効果を低減するために、電子的構成部品１１０と１２０の温度に応答して構成することができる。異なる電子的構成部品は異なる冷却メカニズムを有する場合があり、インタフェースの動的構成により、電子的構成部品が過熱して、信号、電子的構成部品の故障、又は性能劣化を引き起こす可能性を低減することが可能である。

図１７は、電力消費に応答してインタフェースを構成するための方法１７００を示している。方法１７００は、ロジックブロック１７０１で示したように電子的構成部品による電力消費から始まる。電力消費閾値が獲得されて、ロジックブロック１７０２に示したように測定された電力消費値と比較される。本発明の一実施形態では、電力モニタロジック１２１０と１２３０は、同一又は異なるそれぞれの値であり得る電力消費閾値を記憶する。ロジックブロック１７０３では、比較に応答して制御信号が発生される。次に、インタフェースが、ロジックブロック１７０４で示したように制御信号に応答して構成される。ロジックブロック１７０５で、多数の電子的構成部品が電力消費制御信号を発生したかどうかについて、決定が行われる。単一の電力消費制御信号が受信された場合、方法１７００が終わり、さもなければ、制御はロジックブロック１７０６に移行し、ここで、それぞれの電子的構成部品からの多数の電力消費制御信号が調停され、インタフェースが、ロジックブロック１７０７で示したように調停に応答して構成される。本発明の一実施形態では、方法１７００が何回も繰り返される。本発明の一実施形態では、図１０に関して上述したように、多数の電力消費制御信号が調停される。

図１８は、温度に応答してインタフェースを構成するための方法１８００を示している。方法１８００は、ロジックブロック１８０１で示したように電子的構成部品による温度獲得から始まる。温度閾値が獲得されて、ロジックブロック１８０２に示したように、測定された温度値と比較される。本発明の一実施形態では、温度（Ｔｅｍｐ）モニタロジック１２２０と１２４０は、同一又は異なるそれぞれの値であり得る温度閾値を記憶する。ロジックブロック１８０３では、比較に応答して制御信号が発生される。次に、インタフェースが、ロジックブロック１８０４で示したように制御信号に応答して構成される。ロジックブロック１８０５で、多数の電子的構成部品が温度制御信号を発生したかどうかについて、決定が行われる。単一の温度制御信号が受信された場合、方法１８００が終わり、さもなければ、制御はロジックブロック１８０６に移行し、ここで、それぞれの電子的構成部品からの多数の温度制御信号が調停され、インタフェースが、ロジックブロック１８０７で示したように調停に応答して構成される。本発明の一実施形態では、方法１８００が何回も繰り返される。本発明の一実施形態では、図１０に関して上述したように、多数の温度制御信号が調停される。

図１３は、本発明の実施形態に、単独で又は組み合わせて、それぞれの電子的構成部品１１０と１２０に、統計値ロジック１３２０と１３３０を含む装置１３００を示している。統計値ロジック１３２０と１３３０は、統計値に応答してＢＡＣロジック１３０への制御信号１３３１と１３３２を発生する。本発明の他の実施形態では、統計値ロジック１３２０又は１３３０は、電子的構成部品１１０、１２０に又はソフトウェアコードにあってもよい。装置１３００は、図１に示した同様の参照した要素を含み、これらは同様に動作し、上に説明されている。しかし、ＢＡＣロジック１３０は、それぞれの電子的構成部品１１０と１２０によって獲得された統計値によって発生された制御信号１３１−１３４及び制御信号１３３１と１３３２に応答してインタフェースを構成する。本発明の一実施形態では、統計値ロジック１３２０と１３３０は、ある期間にわたって統計値を獲得して、異なる帯域幅割当て又は異なるインタフェース構成を用いてより優れた性能が得られるかどうかを決定する。例えば、統計値ロジック１３２０と１３３０は、帯域幅利用及び／又は様々な構成（すべて一方向、すべて双方向、一方向及び双方向の混合）に対するサービス時間のようなパフォーマンスメトリックスに関する式を含む。同様の動作条件の下に以前の期間にわたって獲得された統計値を使用して、最適な帯域幅割当て又は構成を決定することができる。

図１９は、統計値に応答してインタフェースを構成するための方法１９００を示している。方法１９００は、ロジックブロック１９０１によって示したようにそれぞれの期間にわたって、それぞれのインタフェース構成の多数の統計値を獲得することによって始まる。例えば、ゲームソフトウェアアプリケーションのそれぞれの実行中にデータを転送するための構成は、データを転送するためのそれぞれの転送時間と共に記憶される。次に、ロジックブロック１９０２は、ゲームソフトウェアアプリケーションの実行中にデータを転送するための最小の時間量などの単一又は多数の統計値に基づき最適なインタフェース構成を決定する。本発明の一実施形態では、統計値ロジック１３２０と１３３０は、様々な統計値を測定しかつ計算して、対応するそれぞれのインタフェース構成を記憶する機能を実行する。次に、最適なインタフェース構成を含む制御信号１３３１と１３３２などの統計値制御信号は、ロジックブロック１９０３で示したように発生される。次に、インタフェースが、ロジックブロック１９０４で示したように統計値制御信号に応答して構成され、方法１９００が終わる。本発明の他の実施形態では、方法１９００は、１回繰り返すか又は何回繰り返してもよい。

図１４は、本発明の実施形態に、単独で又は組み合わせて、それぞれの電子的構成部品１１０と１２０に、ソフトウェアコンポーネント１４２０と１４３０を含む装置１４００を示している。ソフトウェアコンポーネント１４２０と１４３０は、ファームウェア、アプリケーションソフトウェア又はオペレーティングシステムなどの実行可能な機械読取り可能なインストラクションである。本発明の実施形態では、ソフトウェアコンポーネントは、単独で又は組み合わせて、ソフトウェアプログラム、ソフトウェアオブジェクト、ソフトウェアファンクション、ソフトウェアサブルーチン、ソフトウェアメソッド、ソフトウェアインスタンス、コードフラグメントを含む。ソフトウェアコンポーネント１４３０と１４２０は、ソフトウェア構成要素１４３０と１４２０のインストラクションのイベント、状態又は実行に応答して、ＢＡＣロジック１３０への制御信号１４３１と１４３２を発生する。例えば、ソフトウェアコンポーネント１４３０は、特定のインストラクションコードセグメントの実行中の特定のインタフェース構成のために、リクエスト又は制御信号１４３２を発生するゲームソフトウェアアプリケーションである。装置１４００は、図１に示した同様の参照した要素を含み、これらは同様に動作し、上に説明されている。

図２０は、ソフトウェアに応答してインタフェースを構成するための方法２０００を示している。方法２０００は、ロジックブロック２００１で示したようにゲームアプリケーションソフトウェアプログラムなどのソフトウェアコンポーネントを実行することによって始まる。次に、ソフトウェアコンポーネントは、ロジックブロック２００２で示したようにソフトウェアコンポーネントの実行に応答して制御信号を発生する。本発明の一実施形態では、制御信号は、特定の構成をリクエストするか又は送信状態などの電子的構成部品の状態又は到来する状態を示す。インタフェースは、ロジックブロック２００３で示したように制御信号に応答して構成され、方法２０００が終わる。本発明の一実施形態では、方法２０００が何回も繰り返される。

本発明の好ましい実施態様の前述の説明は、例示と説明の目的で提示してきた。包括的であること、又は開示した正確な形態に本発明を限定することは意図されない。明らかに、多くの修正及び変更が当業者には明白であろう。本発明の原理とその実用上の用途を最良に説明し、これによって、様々な実施形態について、かつ意図される特定の使用に適する種々の修正について、他の当業者が本発明を理解できるようにするために、実施形態を選択し、説明してきた。本発明の範囲は、冒頭の特許請求の範囲及びそれらの等価物によって規定されることが意図される。

本発明の実施形態による帯域幅割当て制御ロジック（ＢａｎｄｗｉｄｔｈＡｌｌｏｃａｔｉｏｎＣｏｎｔｒｏｌｌｏｇｉｃ）１３０を含む装置１００の図面である。相互接続トポロジの関数及び送信／受信データの比率としてのバス効率を示したチャートを示す図である。本発明の実施形態による送信・受信ターンアラウンドロジック（Ｔｒａｎｓｍｉｔ−ＲｅｃｅｉｖｅＴｕｒｎａｒｏｕｎｄｌｏｇｉｃ）、送信・受信ロジック（Ｔｒａｎｓｍｉｔ−Ｒｅｃｅｉｖｅｌｏｇｉｃ）、メンテナンスロジック（Ｍａｉｎｔｅｎａｎｃｅｌｏｇｉｃ）、及びマニュアルオーバライド及び制限ロジック（ＭａｎｕａｌＯｖｅｒｒｉｄｅａｎｄＬｉｍｉｔｓｌｏｇｉｃ）を有する帯域幅割当て制御ロジック（ＢａｎｄｗｉｄｔｈＡｌｌｏｃａｔｉｏｎＣｏｎｔｒｏｌｌｏｇｉｃ）を含む装置３００の図面である。本発明の実施形態による送信・受信ターンアラウンド方法（Ｔｒａｎｓｍｉｔ−ＲｅｃｅｉｖｅＴｕｒｎａｒｏｕｎｄｍｅｔｈｏｄ）４００のフローチャートを示す図である。本発明の実施形態による送信・受信方法（Ｔｒａｎｓｍｉｔ−Ｒｅｃｅｉｖｅｍｅｔｈｏｄ）５００のフローチャートを示す図である。本発明の実施形態によるメンテナンス方法（Ｍａｉｎｔｅｎａｎｃｅｍｅｔｈｏｄ）６００のフローチャートを示す図である。本発明の実施形態によるマニュアルオーバライド及び制限方法（ＭａｎｕａｌＯｖｅｒｒｉｄｅａｎｄＬｉｍｉｔｓｍｅｔｈｏｄ）７００のフローチャートを示す図である。本発明の実施形態によるインタフェース構成方法８００のフローチャートを示す図である。本発明の実施形態による帯域幅割当て制御ロジック（ＢａｎｄｗｉｄｔｈＡｌｌｏｃａｔｉｏｎＣｏｎｔｒｏｌｌｏｇｉｃ）１３０及び専用の一方向インタフェースを含む装置１００の図面である。本発明の実施形態によるＩＣ調停ロジック（ＩＣＡｒｂｉｔｒａｔｅｌｏｇｉｃ）１０４０を含む装置１０００の図面である。本発明の実施形態によるキューモニタロジック（ＱｕｅｕｅＭｏｎｉｔｏｒｌｏｇｉｃ）１１１０を含む装置１１００の図面である。本発明の実施形態によるＩＣ電力及び温度調停ロジック（ＩＣＰｏｗｅｒａｎｄＴｅｍｐｅｒａｔｕｒｅＡｒｂｉｔｒａｔｅｌｏｇｉｃ）１２８０を含む装置１２００の図面である。本発明の実施形態による統計値ロジック（Ｓｔａｔｉｓｔｉｃｓｌｏｇｉｃ）１３２０と１３３０を含む装置１３００の図面である。本発明の実施形態によるソフトウェア構成要素１４２０と１４３０を含む装置１４００の図面である。本発明の実施形態によるＩＣリクエスト方法（ＩＣＲｅｑｕｅｓｔｍｅｔｈｏｄ）１５００の図面である。本発明の実施形態によるキューモニタ方法（ＱｕｅｕｅＭｏｎｉｔｏｒｍｅｔｈｏｄ）１６００の図面である。本発明の実施形態によるＩＣ電力方法（ＩＣＰｏｗｅｒｍｅｔｈｏｄ）１７００の図面である。本発明の実施形態によるＩＣ電力散逸方法（ＩＣＰｏｗｅｒＤｉｓｓｉｐａｔｉｏｎｍｅｔｈｏｄ）１８００の図面である。本発明の実施形態による統計値方法（Ｓｔａｔｉｓｔｉｃｓｍｅｔｈｏｄ）１９００の図面である。本発明の実施形態による方法２０００の図面である。

Claims

複数の信号線を含むバスを介してメモリデバイスと通信するメモリコントローラであって、
前記複数の信号線の第１の一つに結合された第１の接点、及び、前記複数の信号線の第２の一つに結合された第２の接点を含むインタフェースと、
前記第１の接点に結合された第１のトランシーバと、
前記第２の接点に結合された第２のトランシーバと、
を備え、
前記メモリコントローラが、第１のモード及び第２のモードで動作可能であり、
前記第１の動作モード中に、前記第１のトランシーバは、前記メモリデバイスへ信号を送信しかつ前記メモリデバイスから信号を受信し、前記第２のトランシーバは、前記メモリデバイスへ信号を送信しかつ前記メモリデバイスから信号を受信し、前記メモリコントローラは、制御信号に応答して前記第１の動作モードで動作し、
前記第２の動作モード中に、前記第１のトランシーバは前記メモリデバイスへ一方向信号を送信し、前記第２のトランシーバは前記メモリデバイスから一方向信号を受信し、
前記メモリコントローラが、前記制御信号を出力する制御ロジックをさらに備え、
前記制御信号が、前記第１のトランシーバがある期間中に送信信号と受信信号との間で移行する回数に応答して提供される、メモリコントローラ。
複数の信号線を含むバスを介してメモリデバイスと通信するメモリコントローラであって、
前記複数の信号線の第１の一つに結合された第１の接点、及び、前記複数の信号線の第２の一つに結合された第２の接点を含むインタフェースと、
前記第１の接点に結合された第１のトランシーバと、
前記第２の接点に結合された第２のトランシーバと、
を備え、
前記メモリコントローラが、第１のモード及び第２のモードで動作可能であり、
前記第１の動作モード中に、前記第１のトランシーバは、前記メモリデバイスへ信号を送信しかつ前記メモリデバイスから信号を受信し、前記第２のトランシーバは、前記メモリデバイスへ信号を送信しかつ前記メモリデバイスから信号を受信し、前記メモリコントローラは、制御信号に応答して前記第１の動作モードで動作し、
前記第２の動作モード中に、前記第１のトランシーバは前記メモリデバイスへ一方向信号を送信し、前記第２のトランシーバは前記メモリデバイスから一方向信号を受信し、
前記メモリコントローラが、前記制御信号を出力する制御ロジックをさらに備え、
前記制御信号が、送信コマンドの数と受信コマンドの数とに応答して提供される、メモリコントローラ。
前記制御信号が、初期化においてユーザ選択可能な設定に応答して提供される、請求項２に記載のメモリコントローラ。
前記制御信号が、通常動作モード中にユーザ選択可能な設定に応答して提供される、請求項２に記載のメモリコントローラ。
前記制御信号が、データの優先度に応答して提供される、請求項２に記載のメモリコントローラ。
前記制御信号が、送信データパケット数と受信データパケット数とに応答して提供される、請求項２に記載のメモリコントローラ。
前記制御信号が、データの優先度に応答して提供される、請求項６に記載のメモリコントローラ。
前記制御ロジックが他の集積回路に含まれ、前記制御ロジックが帯域幅要件に関する情報を有する、請求項２に記載のメモリコントローラ。
前記制御ロジックが、実行可能なインストラクションを含む、請求項２に記載のメモリコントローラ。
前記実行可能なインストラクションが、アプリケーションソフトウェアプログラムに含まれる、請求項９に記載のメモリコントローラ。
前記実行可能なインストラクションが、オペレーティングソフトウェアプログラムに含まれる、請求項９に記載のメモリコントローラ。
前記実行可能なインストラクションが、ファームウェアに含まれる、請求項９に記載のメモリコントローラ。
前記制御信号が、送信されるべく待機するデータパケット数に応答して提供される、請求項２に記載のメモリコントローラ。
前記制御信号が、受信されるべく待機するデータパケット数に応答して提供される、請求項２に記載のメモリコントローラ。
複数の信号線を含むバスを介してメモリデバイスと通信するメモリコントローラであって、
前記複数の信号線の第１の一つに結合された第１の接点、及び、前記複数の信号線の第２の一つに結合された第２の接点を含むインタフェースと、
前記第１の接点に結合された第１のトランシーバと、
前記第２の接点に結合された第２のトランシーバと、
を備え、
前記メモリコントローラが、第１のモード及び第２のモードで動作可能であり、
前記第１の動作モード中に、前記第１のトランシーバは、前記メモリデバイスへ信号を送信しかつ前記メモリデバイスから信号を受信し、前記第２のトランシーバは、前記メモリデバイスへ信号を送信しかつ前記メモリデバイスから信号を受信し、前記メモリコントローラは、制御信号に応答して前記第１の動作モードで動作し、
前記第２の動作モード中に、前記第１のトランシーバは前記メモリデバイスへ一方向信号を送信し、前記第２のトランシーバは前記メモリデバイスから一方向信号を受信し、
前記メモリコントローラが、前記制御信号を出力する制御ロジックをさらに備え、
前記制御信号が、送信されるべくデータパケットが待機する平均時間に応答して提供される、メモリコントローラ。
複数の信号線を含むバスを介してメモリデバイスと通信するメモリコントローラであって、
前記複数の信号線の第１の一つに結合された第１の接点、及び、前記複数の信号線の第２の一つに結合された第２の接点を含むインタフェースと、
前記第１の接点に結合された第１のトランシーバと、
前記第２の接点に結合された第２のトランシーバと、
を備え、
前記メモリコントローラが、第１のモード及び第２のモードで動作可能であり、
前記第１の動作モード中に、前記第１のトランシーバは、前記メモリデバイスへ信号を送信しかつ前記メモリデバイスから信号を受信し、前記第２のトランシーバは、前記メモリデバイスへ信号を送信しかつ前記メモリデバイスから信号を受信し、前記メモリコントローラは、制御信号に応答して前記第１の動作モードで動作し、
前記第２の動作モード中に、前記第１のトランシーバは前記メモリデバイスへ一方向信号を送信し、前記第２のトランシーバは前記メモリデバイスから一方向信号を受信し、
前記メモリコントローラが、前記制御信号を出力する制御ロジックをさらに備え、
前記制御信号が、前記メモリコントローラの電力消費に応答して提供される、メモリコントローラ。
複数の信号線を含むバスを介してメモリデバイスと通信するメモリコントローラであって、
前記複数の信号線の第１の一つに結合された第１の接点、及び、前記複数の信号線の第２の一つに結合された第２の接点を含むインタフェースと、
前記第１の接点に結合された第１のトランシーバと、
前記第２の接点に結合された第２のトランシーバと、
を備え、
前記メモリコントローラが、第１のモード及び第２のモードで動作可能であり、
前記第１の動作モード中に、前記第１のトランシーバは、前記メモリデバイスへ信号を送信しかつ前記メモリデバイスから信号を受信し、前記第２のトランシーバは、前記メモリデバイスへ信号を送信しかつ前記メモリデバイスから信号を受信し、前記メモリコントローラは、制御信号に応答して前記第１の動作モードで動作し、
前記第２の動作モード中に、前記第１のトランシーバは前記メモリデバイスへ一方向信号を送信し、前記第２のトランシーバは前記メモリデバイスから一方向信号を受信し、
前記メモリコントローラが、前記制御信号を出力する制御ロジックをさらに備え、
前記制御信号が、前記メモリコントローラの温度に応答して提供される、メモリコントローラ。
複数の信号線を含むバスを介してメモリデバイスと通信するメモリコントローラであって、
前記複数の信号線の第１の一つに結合された第１の接点、及び、前記複数の信号線の第２の一つに結合された第２の接点を含むインタフェースと、
前記第１の接点に結合された第１のトランシーバと、
前記第２の接点に結合された第２のトランシーバと、
を備え、
前記メモリコントローラが、第１のモード及び第２のモードで動作可能であり、
前記第１の動作モード中に、前記第１のトランシーバは、前記メモリデバイスへ信号を送信しかつ前記メモリデバイスから信号を受信し、前記第２のトランシーバは、前記メモリデバイスへ信号を送信しかつ前記メモリデバイスから信号を受信し、前記メモリコントローラは、制御信号に応答して前記第１の動作モードで動作し、
前記第２の動作モード中に、前記第１のトランシーバは前記メモリデバイスへ一方向信号を送信し、前記第２のトランシーバは前記メモリデバイスから一方向信号を受信し、
前記メモリコントローラが、前記制御信号を出力する制御ロジックをさらに備え、
前記制御信号が、第１の期間中に獲得された第１の統計値と、第２の期間中に獲得された第２の統計値とに応答して提供される、メモリコントローラ。
複数の信号線を含むバスを介してメモリデバイスと通信するメモリコントローラであって、
前記複数の信号線の第１の一つに結合された第１の接点、及び、前記複数の信号線の第２の一つに結合された第２の接点を含むインタフェースと、
前記第１の接点に結合された第１のトランシーバと、
前記第２の接点に結合された第２のトランシーバと、
を備え、
前記メモリコントローラが、第１のモード及び第２のモードで動作可能であり、
前記第１の動作モード中に、前記第１のトランシーバは、前記メモリデバイスへ信号を送信しかつ前記メモリデバイスから信号を受信し、前記第２のトランシーバは、前記メモリデバイスへ信号を送信しかつ前記メモリデバイスから信号を受信し、前記メモリコントローラは、制御信号に応答して前記第１の動作モードで動作し、
前記第２の動作モード中に、前記第１のトランシーバは前記メモリデバイスへ一方向信号を送信し、前記第２のトランシーバは前記メモリデバイスから一方向信号を受信し、
前記メモリコントローラが、前記制御信号を出力する制御ロジックをさらに備え、
前記メモリコントローラが第１の帯域幅リクエストを提供し、前記メモリデバイスが第２の帯域幅リクエストを提供し、前記制御信号が、前記第１の帯域幅リクエストと前記第２の帯域幅リクエストとに応答して提供される、メモリコントローラ。
複数の信号線を含むバスを介してメモリデバイスと通信するメモリコントローラであって、
前記複数の信号線の第１の一つに結合された第１の接点、及び、前記複数の信号線の第２の一つに結合された第２の接点を含むインタフェースと、
前記第１の接点に結合された第１のトランシーバと、
前記第２の接点に結合された第２のトランシーバと、
を備え、
前記メモリコントローラが、第１のモード及び第２のモードで動作可能であり、
前記第１の動作モード中に、前記第１のトランシーバは、前記メモリデバイスへ信号を送信しかつ前記メモリデバイスから信号を受信し、前記第２のトランシーバは、前記メモリデバイスへ信号を送信しかつ前記メモリデバイスから信号を受信し、前記メモリコントローラは、制御信号に応答して前記第１の動作モードで動作し、
前記第２の動作モード中に、前記第１のトランシーバは前記メモリデバイスへ一方向信号を送信し、前記第２のトランシーバは前記メモリデバイスから一方向信号を受信し、
前記メモリコントローラが、前記制御信号を出力する制御ロジックをさらに備え、
前記メモリコントローラが、前記メモリコントローラの温度を表す第１の温度信号を提供し、前記メモリデバイスが、前記メモリデバイスの温度を表す第２の温度信号を提供し、前記制御信号が、前記第１の温度信号と前記第２の温度信号とに応答して提供される、メモリコントローラ。
前記制御信号が周期的に提供される、請求項２に記載のメモリコントローラ。
前記制御ロジックが、オーバライド信号に応答して前記制御信号を提供する、請求項２に記載のメモリコントローラ。
複数の信号線を含むバスを介してメモリデバイスと通信するメモリコントローラであって、
前記複数の信号線の第１の一つに結合された第１の接点、及び、前記複数の信号線の第２の一つに結合された第２の接点を含むインタフェースと、
前記第１の接点に結合された第１のトランシーバと、
前記第２の接点に結合された第２のトランシーバと、
を備え、
前記メモリコントローラが、第１のモード及び第２のモードで動作可能であり、
前記第１の動作モード中に、前記第１のトランシーバは、前記メモリデバイスへ信号を送信しかつ前記メモリデバイスから信号を受信し、前記第２のトランシーバは、前記メモリデバイスへ信号を送信しかつ前記メモリデバイスから信号を受信し、前記メモリコントローラは、制御信号に応答して前記第１の動作モードで動作し、
前記第２の動作モード中に、前記第１のトランシーバは前記メモリデバイスへ一方向信号を送信し、前記第２のトランシーバは前記メモリデバイスから一方向信号を受信し、
前記メモリコントローラが、前記制御信号を出力する制御ロジックをさらに備え、
前記制御ロジックが、最小帯域幅を示す閾値に応答して前記制御信号を出力する、メモリコントローラ。
複数の信号線を含むバスを介してメモリデバイスと通信するメモリコントローラであって、
前記複数の信号線の第１の一つに結合された第１の接点、及び、前記複数の信号線の第２の一つに結合された第２の接点を含むインタフェースと、
前記第１の接点に結合された第１のトランシーバと、
前記第２の接点に結合された第２のトランシーバと、
を備え、
前記メモリコントローラが、第１のモード及び第２のモードで動作可能であり、
前記第１の動作モード中に、前記第１のトランシーバは、前記メモリデバイスへ信号を送信しかつ前記メモリデバイスから信号を受信し、前記第２のトランシーバは、前記メモリデバイスへ信号を送信しかつ前記メモリデバイスから信号を受信し、前記メモリコントローラは、制御信号に応答して前記第１の動作モードで動作し、
前記第２の動作モード中に、前記第１のトランシーバは前記メモリデバイスへ一方向信号を送信し、前記第２のトランシーバは前記メモリデバイスから一方向信号を受信し、
前記メモリコントローラが、前記制御信号を出力する制御ロジックをさらに備え、
前記制御ロジックが、最高温度値を示す閾値に応答して前記制御信号を出力する、メモリコントローラ。
複数の信号線を含むバスを介してメモリデバイスと通信するメモリコントローラであって、
前記複数の信号線の第１の一つに結合された第１の接点、及び、前記複数の信号線の第２の一つに結合された第２の接点を含むインタフェースと、
前記第１の接点に結合された第１のトランシーバと、
前記第２の接点に結合された第２のトランシーバと、
を備え、
前記メモリコントローラが、第１のモード及び第２のモードで動作可能であり、
前記第１の動作モード中に、前記第１のトランシーバは、前記メモリデバイスへ信号を送信しかつ前記メモリデバイスから信号を受信し、前記第２のトランシーバは、前記メモリデバイスへ信号を送信しかつ前記メモリデバイスから信号を受信し、前記メモリコントローラは、制御信号に応答して前記第１の動作モードで動作し、
前記第２の動作モード中に、前記第１のトランシーバは前記メモリデバイスへ一方向信号を送信し、前記第２のトランシーバは前記メモリデバイスから一方向信号を受信し、
前記メモリコントローラが、前記制御信号を出力する制御ロジックをさらに備え、
前記制御ロジックが、最大電力消費値を示す閾値に応答して前記制御信号を出力する、メモリコントローラ。
複数の信号線を含むバスを介してメモリデバイスと通信するメモリコントローラであって、
前記複数の信号線の第１の一つに結合された第１の接点、及び、前記複数の信号線の第２の一つに結合された第２の接点を含むインタフェースと、
前記第１の接点に結合された第１のトランシーバと、
前記第２の接点に結合された第２のトランシーバと、
を備え、
前記メモリコントローラが、第１のモード及び第２のモードで動作可能であり、
前記第１の動作モード中に、前記第１のトランシーバは、前記メモリデバイスへ信号を送信しかつ前記メモリデバイスから信号を受信し、前記第２のトランシーバは、前記メモリデバイスへ信号を送信しかつ前記メモリデバイスから信号を受信し、前記メモリコントローラは、制御信号に応答して前記第１の動作モードで動作し、
前記第２の動作モード中に、前記第１のトランシーバは前記メモリデバイスへ一方向信号を送信し、前記第２のトランシーバは前記メモリデバイスから一方向信号を受信し、
前記メモリコントローラが、前記制御信号を出力する制御ロジックをさらに備え、
前記制御ロジックが、最小の待ち時間値を示す閾値に応答して前記制御信号を出力する、メモリコントローラ。
前記メモリコントローラが第３のモードで動作可能であり、
前記第３の動作モード中に、前記第１のトランシーバは信号を送受信し、前記第２のトランシーバは信号を送受信することをディスエーブルにされる、請求項２に記載のメモリコントローラ。
前記第３の動作モードが位相較正モードである、請求項２７に記載のメモリコントローラ。
前記第３の動作モードがインピーダンス較正モードである、請求項２７に記載のメモリコントローラ。
前記第２のトランシーバが、電力制約に応答してディスエーブルにされる、請求項２７に記載のメモリコントローラ。
前記第２のトランシーバが、ハードウェア装置の故障に応答してディスエーブルにされる、請求項２７に記載のメモリコントローラ。
前記第２のトランシーバが、信号故障に応答してディスエーブルにされる、請求項２７に記載のメモリコントローラ。
前記メモリコントローラが第３のモードで動作可能であり、
前記第３の動作モード中に、前記第１のトランシーバは一方向信号を送信し、前記第２のトランシーバはディスエーブルにされる、
請求項２に記載のメモリコントローラ。
前記メモリコントローラが、第３のモードで動作可能であり、
前記第３の動作モード中に、前記第１のトランシーバは一方向信号を受信し、前記第２のトランシーバはディスエーブルにされる、
請求項２に記載のメモリコントローラ。
前記第３の動作モードが位相較正モードである、請求項３４に記載のメモリコントローラ。
前記第３の動作モードがインピーダンス較正モードである、請求項３４に記載のメモリコントローラ。
前記第１のトランシーバ及び前記第２のトランシーバが、入力マルチプレックスデシリアライザ回路及び出力マルチプレックスシリアライザ回路に結合される、請求項２に記載のメモリコントローラ。
装置であって、
複数の信号線を含むバスを介してメモリデバイスと通信するメモリコントローラであって、
第１のトランシーバに結合された第１の接点であって、前記複数の信号線の第１の一つに結合された第１の接点と、
第２のトランシーバに結合された第２の接点であって、前記複数の信号線の第２の一つに結合された第２の接点と、を含み、
前記メモリコントローラが、第１のモード及び第２のモードで動作可能であり、
前記第１の動作モード中に、前記第１のトランシーバは、前記メモリデバイスへ信号を送信しかつ前記メモリデバイスから信号を受信し、前記第２のトランシーバは、前記メモリデバイスへ信号を送信しかつ前記メモリデバイスから信号を受信し、前記メモリコントローラは、制御信号に応答して前記第１の動作モードで動作し、
前記第２の動作モード中に、前記第１のトランシーバは前記メモリデバイスへ信号を送信し、前記第２のトランシーバは前記メモリデバイスから信号を受信する、メモリコントローラと、
前記メモリコントローラに結合されたメモリデバイスであって、
第１のトランシーバに結合された第１の接点と、
第２のトランシーバに結合された第２の接点と、を含み、
前記メモリデバイスが、第１のモード及び第２のモードで動作可能であり、
前記第１の動作モード中に、前記第１のトランシーバは信号を送受信し、前記第２のトランシーバは信号を送受信し、前記メモリデバイスは、制御信号に応答して前記第１の動作モードで動作し、
前記第２の動作モード中に、前記第１のトランシーバは信号を受信し、前記第２のトランシーバは信号を送信する、メモリデバイスと、
を備え、
前記装置は、前記制御信号を出力する制御ロジックをさらに備え、
前記制御信号が、前記第１のトランシーバがある期間中に送信信号と受信信号との間で移行する回数に応答して提供される、装置。
前記メモリコントローラと前記メモリデバイスとに結合された第２のメモリデバイスをさらに含み、
前記第２のメモリデバイスは、
第１のトランシーバに結合された第１の接点と、
第２のトランシーバに結合された第２の接点と、を含み、
前記第２のメモリデバイスが、第１のモード及び第２のモードで動作可能であり、
前記第１の動作モード中に、前記第１のトランシーバは信号を送受信し、前記第２のトランシーバは信号を送受信し、
前記第２の動作モード中に、前記第１のトランシーバは信号を受信し、前記第２のトランシーバは信号を送信する、請求項３８に記載の装置。
前記装置が汎用コンピュータである、請求項３９に記載の装置。
前記装置がコプロセッサである、請求項３９に記載の装置。
前記装置がビデオゲームコンソールである、請求項３９に記載の装置。
前記装置がコンピュータグラフィックスカードである、請求項３９に記載の装置。
前記装置がプリンタである、請求項３９に記載の装置。
装置であって、
複数の信号線を含むバスを介してメモリデバイスと通信するメモリコントローラであるマスタデバイスであって、
前記複数の信号線の第１の一つに結合された第１の接点、及び、前記複数の信号線の第２の一つに結合された第２の接点を含むコネクタインタフェースと、
前記第１の接点に結合された第１のトランシーバと、
前記第２の接点に結合された第２のトランシーバと、を含み、
前記マスタデバイスが、第１のモード及び第２のモードで動作可能であり、
前記第１の動作モード中に、前記第１のトランシーバは、前記メモリデバイスへ信号を送信しかつ前記メモリデバイスから信号を受信し、前記第２のトランシーバは、前記メモリバイスへ信号を送信しかつ前記メモリデバイスから信号を受信し、前記マスタデバイスは、制御信号に応答して前記第１の動作モードで動作し、
前記第２の動作モード中に、前記第１のトランシーバは前記メモリデバイスへ一方向信号を送信し、前記第２のトランシーバは前記メモリデバイスから一方向信号を受信する、マスタデバイスと、
前記マスタデバイスに結合されたメモリデバイスであって、
第１の接点と第２の接点とを含むコネクタインタフェースと、
前記第１の接点に結合された第１のトランシーバと、
前記第２の接点に結合された第２のトランシーバと、を含み、
前記メモリが、第１のモード及び第２のモードで動作可能であり、
前記第１の動作モード中に、前記第１のトランシーバは信号を送受信し、前記第２のトランシーバは信号を送受信し、前記メモリデバイスは、制御信号に応答して前記第１の動作モードで動作し、
前記第２の動作モード中に、前記第１のトランシーバは一方向信号を受信し、前記第２のトランシーバは一方向信号を送信する、メモリデバイスと、
を備え、
前記装置は、前記制御信号を出力する制御ロジックをさらに備え、
前記制御信号が、送信コマンドの数と受信コマンドの数とに応答して提供される、装置。
前記マスタデバイスがプロセッサである、請求項４５に記載の装置。
前記マスタデバイス及びメモリデバイスが、メモリコマンドに応答して第１の動作モードで動作する、請求項４５に記載の装置。