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JP4822841B2 - 半導体記憶装置及びその製造方法 - Google Patents
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Description

この発明は、電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係り、特に複数の不揮発性メモリセルが半導体基板上に縦積みされてＮＡＮＤセルユニットを構成する半導体記憶装置とその製造方法に関する。
ＥＥＰＲＯＭの一つとして、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリは、複数のメモリセルがソース／ドレイン拡散層を共有して直列接続されてＮＡＮＤセルユニットを構成する。この様なセルアレイ構成を採用することにより、単位セル面積がＮＯＲ型に比べて小さく、従って大容量化が容易である。
またＮＡＮＤ型フラッシュメモリは、書き込みにＦＮトンネル電流を利用するため、ホットキャリア注入を利用するＮＯＲ型に比べて消費電流が少なくて済む。従って、同時書き込みのページ容量を大きくすることができ、実質的に高速の書き込み／読み出しが可能になる。
メモリセルが単層で形成される従来方式では、単位面積当たりの記録密度を高めるためには、更なる微細化を進めるか、或いは多値記憶を行う必要がある。しかし、微細化には限界がある。多値化による記録密度向上も、データの信頼性の点から限界がある。
これに対して、ＮＡＮＤ型フラッシュメモリの一層の高集積化を図るために、メモリセルを基板に縦積みする考えが既に提案されている（例えば、特許文献１参照）。しかし特許文献１の方式は、種々の難点がある。
第１に、縦積みされるメモリセルユニットのチャネル部とソース及びドレイン領域とを、通常の平面型におけると同様に、異なる導電型としているため、微細化による短チャネル効果の影響が大きい。
第２に、縦積みされるメモリセルを多くし、従ってメモリセルユニットの高さ（ユニット長）を大きくすると、アスペクト比が増大する。これは、プロセスの信頼性を損なうだけでなく、メモリセルの動作遅延の原因となる。
第３に、浮遊ゲートと制御ゲートとが柱状半導体の側面に垂直に重ねられた状態となっている。この構造を実現するためには、一つずつのメモリセルを形成するたびに高抵抗絶縁材で埋め込むという工程を繰り返す必要がある。従ってユニットのメモリセル数の増加に比例して工程数が増加し、それだけ信頼性が低下する。
これらの難点を解消できる可能性をもつＮＡＮＤ型フラッシュメモリの構造及び製法として、特許文献１より先に、特許文献２が提案されている。これは、縦型メモリセルを縦積みするＮＡＮＤ型フラッシュメモリ構造であって、ゲート配線積層体を先に形成し、その後ゲート配線積層体の側面にゲート絶縁膜を介して対向するように半導体活性層を形成する。
しかし、特許文献２においては、半導体基板上のゲート配線積層体をパターニングした後、シリコン層形成前に、選択拡散によってＮＡＮＤセルユニット（ＮＡＮＤストリング）のソース拡散層を形成している。この様にソース拡散層を選択的に形成することは、チャネルボディとなるシリコン層をｐ型としてＮＡＮＤセルユニットをｎチャネル型とする場合に、そのｐ型シリコン層をｐ型基板にコンタクトさせるために必要となる。しかしこの方法では、シリコン層の最下部に形成される選択ゲートトランジスタは、そのソース拡散層がゲート端部から離れたオフセット構造となる。これを回避する対策は示されておらず、このままでは、所望のＮＡＮＤ型フラッシュメモリの動作が実現できない。
更に特許文献２では、ワード線や選択ゲート線となるゲート配線として、多結晶シリコン膜を用いている。しかしこれでは、ワード線や選択ゲート線の低抵抗化に限界があり、実用的なＮＡＮＤ型フラッシュメモリを実現することは困難である。
特開２００５−８５９３８号公報 特開平１０−９３０８３号公報
この発明は、縦型メモリセルを縦積みしたＮＡＮＤセルユニットをもつ半導体記憶装置とその製造方法を提供することを目的とする。
この発明の一態様による半導体記憶装置は、
半導体基板と、
前記半導体基板のセルアレイ領域全面に形成されたセルアレイの共通ソース線となる不純物拡散層と、
前記半導体基板のセルアレイ領域上に一方向に細長いパターンをもって配列された、それぞれ金属又は金属シリサイドにより形成された複数層のゲート配線が絶縁膜で互いに分離されて積層されかつそれらのゲート配線と絶縁膜とが交互に露出する側面をもつ複数のゲート配線積層体と、
前記各ゲート配線積層体の側面に形成された絶縁性の電荷蓄積層を内部に含むゲート絶縁膜と、
前記ゲート配線の長手方向に所定ピッチで配列されて、少なくとも一側面が前記ゲート配線積層体に前記ゲート絶縁膜を介して対向し他の側面が素子分離絶縁膜に接する、前記不純物拡散層と同じ導電型でそれより低不純物濃度の複数のピラー状半導体と、
前記各ピラー状半導体の上面にコンタクトして、前記ゲート配線と直交するように形成されたデータ線と、を有することを特徴とする。
この発明の他の態様による半導体記憶装置の製造方法は、
セルアレイ領域全面に不純物拡散層が形成された半導体基板上に、絶縁膜で互いに分離された複数の多結晶シリコン膜を形成する工程と、
前記複数の多結晶シリコン膜と絶縁膜の積層膜を短冊状にエッチングして、それぞれ複数層のゲート配線と絶縁膜とが交互に露出する側面をもつ細長いパターンの複数のゲート配線積層体を形成する工程と、
前記ゲート配線積層体を形成する工程の後、前記ゲート配線積層体の側面に電荷蓄積層を内部に含むゲート絶縁膜を形成する工程と、
一側面が前記ゲート配線積層体に前記ゲート絶縁膜を介して対向すると共に前記ゲート配線方向に所定ピッチで配列された、前記不純物拡散層と同じ導電型でそれより低不純物濃度の複数のピラー状半導体を形成する工程と、
前記ゲート配線積層体の前記ピラー状半導体に対向する側面と反対側の側面を露出させてこの面に金属膜を形成し、アニールを行って各ゲート配線をシリサイド化する工程と、
前記各ピラー状半導体の上面にコンタクトするように、前記ゲート配線と直交するデータ線を形成する工程と、を有することを特徴とする。
この発明によれば、縦型メモリセルを縦積みしたＮＡＮＤセルユニットをもつ半導体記憶装置とその製造方法を提供することができる。
以下、図面を参照して、この発明の実施の形態を説明する。
［実施の形態１］
図１は、実施の形態１によるＮＡＮＤ型フラッシュメモリのメモリセルアレイの平面図であり、図２，図３及び図４はそれぞれ図１のＩ−Ｉ’，II−II’及びIII−III’断面図である。
シリコン基板１上に、層間絶縁膜５により互いに分離された複数のゲート配線２１が積層されたゲート配線積層体２が、基板のｘ−ｙ平面内のｘ方向に細長いパターンをなして、複数個配列形成されている。ゲート配線２１は、低抵抗配線とするために、多結晶シリコンより低比抵抗の金属、例えばタングステン（Ｗ）、アルミニウム（Ａｕ）或いは銅（Ｃｕ）等）又はそのシリサイドにより形成される。またゲート配線２１は、多結晶シリコン膜をベースとし、ゲート配線積層体２を形成した後にサリサイド（Self Aligned Silicide）工程によってこれをシリサイド化してもよい。これにより、多結晶シリコン膜では得られない低抵抗ゲート配線を形成することができる。
積層されているゲート配線２１は具体的には、最下部と最上部のものが、ＮＡＮＤセルユニットの選択ゲートトランジスタのゲート配線である選択ゲート線（ＳＧＳ，ＳＧＤ）であり、それらの間に配置された４本がメモリセルの制御ゲートであるワード線ＷＬ（ＷＬ０−ＷＬ３）を構成する。
選択ゲート線ＳＧＳ，ＳＧＤとなるゲート配線の膜厚（ゲート長）はこれらに挟まれるメモリセルのゲート配線（ワード線ＷＬ）に比べて大きく設定されている。これは選択ゲートトランジスタのカットオフ特性を良好なものとするためである。ここでは、１ＮＡＮＤセルユニットが４ワード線で構成される場合を示しているが、これに限られるわけではない。
ゲート配線積層体２の一側面には、内部に絶縁性の電荷蓄積層を有するゲート絶縁膜３が形成されている。このゲート絶縁膜３を介してゲート配線積層体２の一側面に対向するように、メモリセルの活性層となるピラー状シリコン４が形成されている。ピラー状シリコン４は、ゲート配線積層体２と同程度の高さの柱状をなして、ゲート配線の長手方向（ｘ方向）に所定ピッチで配列されている。ピラー状シリコン４のゲート配線積層体２に対向する面以外の面は、素子分離用絶縁膜６に接している。
ピラー状シリコン４は、低不純物濃度のＮ−型層であり、その上端部にはビット線コンタクト用のＮ＋型層４２が形成され、下端部には基板１の表面に形成されたＮ＋型拡散層１１からの不純物拡散により形成されたＮ＋型層４１が形成されている。基板表面のＮ＋型層１１は、メモリセルアレイ領域全面に形成されていて、これがセルアレイの共通ソース線となる。
図２に破線で示したように、一つのゲート配線（ワード線）２１とこれにゲート絶縁膜３を挟んで対向するピラー状シリコン４が一つの電気的書き換え可能な不揮発性メモリセルＣｅｌｌとなる。即ちメモリセルは、ゲート配線２１の厚みをゲート長（チャネル長）とする縦型セルとなり、これが複数個縦積みされてＮＡＮＤセルユニット（ＮＡＮＤストリング）が構成される。
図５は一つのメモリセルを拡大して示したものである。ゲート絶縁膜３は、積層絶縁膜であってその中間層３２が電荷蓄積層として機能する。例えばこの積層膜は、３１がシリコン酸化膜（Ｏxide）、３２がシリコン窒化膜（Ｎitride）、３３がシリコン酸化膜（Ｏxide）である、いわゆるＯＮＯ膜である。
但しシリコン窒化膜３２の代わりに他の絶縁膜を用いることもできるし、またシリコン酸化膜３３の代わりにこれより誘電率の高い他の絶縁膜を用いることもできる。このメモリセルは、従来ＭＯＮＯＳ(Metal Oxide Nitride Oxide Semiconductor)型セルと呼ばれている。
このメモリセルでは、電荷蓄積層を含むゲート絶縁膜全体が絶縁体であるため、フローティングゲート型メモリセルのように、セル毎にフローティングゲートを分離するというプロセスが必要ない。即ち、ゲート絶縁膜３は、ゲート配線積層体２の側面全面に形成すればよく、パターニングの必要がないために、容易に縦型メモリセルを縦積みした構造を実現できることになる。
縦積みされるメモリセルのソース，ドレイン拡散層をイオン注入等により選択的に形成することは、技術的に難しい。したがってこの実施の形態では、Ｎ−型のピラー状シリコン４には、前述した上下端のＮ＋型層４１，４２を除き、ソース、ドレイン拡散層は形成されない。即ちＮ−型シリコン層４をそのままチャネル領域及びソース、ドレイン領域として用いる。従って、選択トランジスタのしきい値電圧が負になることもあり得、後に説明するようにこれをオフにするためには負電圧を用いることもあり得る。
ＮＡＮＤセルユニットの上部は絶縁膜６で覆われ、この上にデータ線即ちビット線７が形成される。ビット線７は、ｙ方向に並ぶＮＡＮＤセルユニットの上部拡散層４２にコンタクトし、ｙ方向に連続するパターンとして形成される。
図６は、この様に縦積みされたＮＡＮＤセルユニットにより構成されるメモリセルアレイの等価回路を示している。メモリセルＭ０−Ｍ３のゲート配線２１がワード線ＷＬ０−ＷＬ３となり、選択ゲートトランジスタＳＧ１，ＳＧ２のゲート配線２１が選択ゲート線ＳＧＤ，ＳＧＳとなる。
セルアレイ領域の基板表面に形成されるＮ＋型層１１は、共通ソース線ＣＥＬＳＲＣとなる。ワード線方向に並ぶＮＡＮＤセルユニットの集合は、消去単位となるブロックを構成する。
この実施の形態のＮＡＮＤ型フラッシュメモリの動作を説明する。メモリセルアレイは、しきい値が負の状態が消去状態（例えばデータ“１”）であり、書き込みにより選択的にメモリセルは正のしきい値電圧状態（データ“０”）に設定される。これが基本的な二値記憶動作である。
しきい値電圧状態をより多く設定すれば、多値記憶が可能である。例えば、正のしきい値状態を３つ設定することにより、４値記憶が行われる。
データ消去は、ブロック単位で行われる。図７に示すように、選択ブロックについて、選択ゲート線ＳＧＤ，ＳＧＳ及びビット線ＢＬをフローティングに保ち、全ワード線ＷＬに０Ｖを、共通ソース線ＣＥＬＳＲＣに昇圧された正の消去電圧Ｖｅｒａを与える。これにより、選択ブロック内の電気蓄積層が保持する電子がチャネルに放出され、しきい値が負の消去状態になる。
非選択ブロックでは、選択ゲート線ＳＧＤ，ＳＧＳ、ビット線ＢＬと共に、全ワード線をフローティングにする。これらフローティングの全ノードは容量カップリングによって電位上昇し、電荷蓄積層とシリコンピラーのチャネル間に大きな電界がかからず、データ消去されない。また選択ブロックに隣接する非選択ブロックのピラー状シリコンの上昇電位は、容量結合によって選択ブロックのピラー状シリコンの電位を引き下げることなく、選択ブロックのピラー状シリコンを消去に必要な電位に保持する働きをする。
データ読み出しは、図８に示すように、選択ブロックについて、選択ゲート線ＳＧＤ，ＳＧＳに選択ゲートトランジスタを十分にオン状態にする正電圧を与え、選択ワード線に０Ｖを、残りの非選択ワード線にセルデータによらずメモリセルをオンにできる正の読み出しパス電圧Ｖｒｅａｄを与える。共通ソース線ＣＥＬＳＲＣは０Ｖである。例えばビット線ＢＬは、予め所定の電圧ＶＢＬにプリチャージした後、フローティング状態に保持する。
これにより、選択メモリセルのデータに応じてビット線ＢＬは放電される。従って一定のビット線放電動作の後、ビット線の電圧を検出することにより、データを読み出すことができる。
非選択ブロックでは、図８に示すように、選択ゲート線ＳＧＤ，ＳＧＳに選択ゲートトランジスタをオフに保つ負電圧を与える。これにより非選択ブロックはビット線から切り離される。
データ書き込みは、図９に示すように、選択ブロックのソース側選択ゲート線ＳＧＳには負電圧を与えて選択ゲートトランジスタＳＧ２をオフに保ち、ビット線側選択ゲート線ＳＧＤに正の電圧Ｖｓｇを与えて選択ゲートトランジスタＳＧ１をオンにし、選択ワード線には昇圧された正の書き込み電圧Ｖｐｇｍを、非選択ワード線には書き込み中間電圧Ｖｍ（＜Ｖｐｇｍ）を与える。
ビット線ＢＬには書き込みデータに応じて、“０”書き込みの場合はＶｓｓ（＝０Ｖ）を、“１”書き込み（書き込み禁止）の場合は、Ｖｄｄを与える。これにより、選択ＮＡＮＤセルチャネルは、“０”書き込みの場合０Ｖに設定される。“１”書き込みの場合は、ビット線側選択ゲートトランジスタのソースがＶｓｇ−Ｖｔｈ（Ｖｔｈは選択ゲートトランジスタのしきい値電圧）まで上昇して、選択ＮＡＮＤセルチャネルがフローティングになる。
この結果、“０”書き込み選択セルでは、ＦＮトンネル電流により電荷蓄積層内に電子が注入されて、しきい値が正の状態になる。“１”書き込みセルでは、容量カップリングによりチャネル電位が上昇して、電子注入が起こらず、消去状態（“１”データ状態）を維持する。
非選択ブロックでは、全ワード線に０Ｖを与え、選択ゲート線ＳＧＤ，ＳＧＳに０Ｖ乃至負電圧を与えて、ＮＡＮＤセルユニットをビット線から切り離した状態とする。
次に、図１０から図２０を参照して、この実施の形態のフラッシュメモリの製造工程を説明する。図１０−図１７及び図１９は、図２に対応する図１のＩ−Ｉ’断面を中心として示した製造工程斜視図である。
シリコン基板１には、そのセルアレイ形成領域全面にＮ＋型拡散層１１が形成されている。このシリコン基板１上に、図１０に示すように、層間絶縁膜５を形成した後、ゲート配線材料膜２０を形成し、以下同様の膜堆積工程を繰り返す。これにより、層間絶縁膜５で分離された複数層のゲート配線材料膜２０を形成する。ゲート配線材料膜２０はこの実施の形態では、Ｗ膜又はＷＳｉ膜である。或いは他の高融点金属またはそのシリサイドを用いることができる。
続いて、このゲート配線材料膜の積層構造をＲＩＥ法により垂直にエッチング加工し、図１１に示すように、ｘ方向に細長いゲート配線２１が積層された状態のストライプパターンの複数のゲート配線積層体２に分離する。この短冊状のゲート配線積層体２は、その側面（ｘ−ｚ面）に各ゲート配線２１と絶縁膜とが交互に露出した状態になる。
この後、図１２に示すように、ゲート絶縁膜３を堆積する。ゲート絶縁膜３は、ステップカバレージの良好な膜堆積法を利用して、ゲート配線積層体２の側面に均一な膜厚をもって形成されるようにする。ゲート絶縁膜３は前述のように、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造である。そして堆積されたゲート絶縁膜３をエッチバックして、図１３に示すように、各ゲート配線積層体２の側面のみに残す。
次に、ゲート配線積層体２のスペースを埋めるように絶縁膜３１を堆積して平坦化した後、これをＲＩＥ法により選択エッチングして、図１４に示すように、ゲート配線積層体２の一方の側面（活性層を形成すべき面）のみ露出させる。
続いて、図１５に示すように、アモルファスシリコン層４０を堆積し、アニールを行って、シリコン基板１を種として上部まで結晶化させる。シリコン層４０は、不純物濃度が１０Ｅ１９／ｃｍ３以下の比較的低濃度のＮ−型層とする。結晶化アニールの工程でシリコン基板１の表面に形成したＮ＋型層１１の不純物がシリコン層４０に拡散し、下部のＮ＋型拡散層４１が形成される。
この拡散層４１は、その上面が最下部のゲート配線２１（即ち選択ゲート線ＳＧＳ）の底面位置に達するようにして、選択ゲートトランジスタがオフセットにならないようにする。そのために必要なら、結晶化アニールとは別に熱工程を加えることができる。
この後、シリコン層４０をエッチングし、図１６に示すように、各ゲート配線積層体２の一側面のみに残す。この状態でＮ型不純物のイオン注入を行って、各ゲート配線積層体２毎に分離されたシリコン層４０の上面に、ビット線コンタクトとなるＮ＋型層４１を形成する。
次に、図１７に示すように、絶縁膜３２を堆積し、表面を平坦化する。
この後、この段階でｘ方向に連続しているシリコン層４０を、ｘ方向に飛び飛びのピラー状シリコン４となるように加工する。そのために、平坦化した表面に図１８に示すようなレジストパターン３３を形成する。レジストパターン３３は、ｘ方向に連続しているシリコン層４０を所定ピッチで分離するための、エッチング開口３３ａを有する。
このレジストパターン３３を用いてまず絶縁膜３２をシリコン層４０が露出するまでエッチングし、その後露出したシリコン層４０を基板に達するまでエッチングする。
図１９は、絶縁膜３２に、レジストパターン３３の開口３３ａに対応する窓３３ｂが開けられた状態を示している。この窓３３ｂを介してシリコン層４０をエッチングすることにより、図２０（図１のIII−III’断面）に示すように、ゲート配線積層体２の側面に沿って、所定ピッチで分散配置されたピラー状シリコン４が形成される。
この後、図１〜図４に示したように、更に絶縁膜６を堆積し、コンタクト開口を開け、ピラー状シリコン４の上部Ｎ＋型層４２にコンタクトするビット線７を形成する。これにより、メモリセルアレイが完成する。ピラー状シリコン４は、ゲート配線積層体２に対向する以外の面は、絶縁膜３２，６により形成される素子分離絶縁膜に接する状態になる。
図２１は、積層されるゲート配線２１の取り出し構造を示している。図２１に示すように、ゲート配線２１のメモリセルアレイ領域の端部からの延在部を、下層ほど長くなる状態に形成する。そしてゲート配線構造体を覆う層間絶縁膜３６に各ゲート配線２１の端部に接続するコンタクトプラグ３５を埋め込む。これにより、各ゲート配線２１を層間絶縁膜３６の上面上に並ぶ対応するメタル配線に接続することができる。
この実施の形態によると、ゲート配線積層体は、平坦な半導体基板面にゲート配線材料膜と絶縁膜の交互堆積を行った後、その積層構造を短冊状にエッチングして形成される。そして、側面に露出したゲート配線材をゲート電極として、その上に電荷特積層を含むゲート絶縁膜及びシリコン活性膜を形成し、その後シリコン活性膜をＮＡＮＤセル毎にピラー状に分離加工することにより、縦積みのＮＡＮＤセルユニットが完成する。
最初にシリコンピラーを形成し、その後このシリコンピラーを取り巻くように選択ゲート配線及びワード線を形成する特許文献１の手法は、選択ゲート配線及びワード線をライン／スペース状に形成する工程が複雑であり、実用化は困難であった。
これに対してこの実施の形態では、ゲート配線積層体の形成後にゲート絶縁膜及びピラー状シリコン活性層を形成するため、ゲート配線積層体は、平坦な半導体基板上でのゲート配線材料膜と絶縁膜の交互堆積で形成することができる。従って、寸法精度の高いゲート配線積層体を容易に形成することが可能である。
更にメモリセルを縦積みとする場合、それらのソース，ドレイン拡散層をイオン注入等により形成し、或いは電荷蓄積層を各メモリセル毎に形成することは、製造プロセス的に極めて困難である。この点を考慮してこの実施の形態では、縦積みされるメモリセルは、Ｎ−型シリコン活性層をそのままソース、ドレイン及びチャネルとして用いて、選択不純物イオン注入を不要としている。
更に、ピラー状シリコン（チャネルボディ）をＰ型とする場合には、特許文献２に示されるように、そのチャネルボディをフローティング状態にせずにＰ型半導体基板にコンタクトさせるには、ソース拡散層を選択的に形成することが必要となる。これに対してこの実施の形態ではピラー状シリコンをＮ−型として、縦積みされるメモリセルのソース，ドレイン拡散層も形成しない。従って半導体基板のセルアレイ形成領域全面に予めＮ＋型拡散層を形成し、これをセルアレイの共通ソース線として用いる。これにより、全ＮＡＮＤセルユニットのチャネルボディの電位が共通ソース線により規定されることになる。
またこの実施の形態では、メモリセルをＭＯＮＯＳ（絶縁膜の電荷蓄積層）構造として、メモリセル毎に浮遊ゲート型電荷蓄積層を形成する工程を不要としている。これにより、縦積みメモリセルを、制御性よく形成することが可能になる。
これらの結果、縦型メモリトランジスタの縦積み構造を容易に形成することができ、メモリセルアレイの単位セル面積を通常のＮＡＮＤ型フラッシュメモリに比べて遙かに小さいものとすることが可能である。従って小さいチップ面積で大容量のＮＡＮＤ型フラッシュメモリを得ることができる。
更に、ゲート配線はＷ膜またはＷＳｉ膜等の低抵抗メタル膜を用いて形成することにより、縦積みメモリセル構造でかつ実用的なメモリ容量であって、十分に低抵抗のワード線や選択ゲート線をもつものが得られる。
図２２は、周辺回路を含めて実施の形態のＮＡＮＤ型フラッシュメモリの断面構造を示している。セルアレイの共通ソース線となるＮ＋型拡散層１１が形成されたシリコン基板１は、Ｐ型であるとする。このとき、周辺回路のＰＭＯＳトランジスタＱＰは、Ｎ型ウェル１２を形成してその中に形成される。ＮＭＯＳトランジスタＱＮは、Ｐ型シリコン基板１に形成される。これにより、ＣＭＯＳ構成の周辺回路が形成される。
以下に、メモリセルアレイの他の構成例であるいくつかの実施の形態を説明する。以下の実施の形態において、先の実施の形態１と対応する部分には同一符号を付して詳細な説明は省く。
［実施の形態２］
図２３は実施の形態２によるＮＡＮＤ型フラッシュメモリのメモリセルアレイ平面図を、図１と対応させて示している。図２４は、図２３のＩ−Ｉ’断面を図２に対応させて示している。
先の実施の形態１では、複数のゲート配線積層体２に対して、交互に逆の側面に対向するようにピラー状シリコン４を配置している。これに対してこの実施の形態２では、複数のゲート配線積層体２の同じ側の側面にピラー状シリコン４を対向させている。
その他実施の形態１と同じである。ピラー状シリコン４の一側面がゲート絶縁膜を介してゲート配線積層体２に対向し、残りの３側面は素子分離絶縁膜に接する状態となるのも実施の形態１と同じである。図２３のII−II’断面及びIII−III’断面は、実施の形態１の図３及び図４と同じである。製造工程も、実施の形態１と同じである。従って、実施の形態１と同様の効果が得られる。
[実施の形態３]
図２５は、実施の形態３のＮＡＮＤ型フラッシュメモリのメモリセルアレイの平面図を、実施の形態１の図１に対応させて示している。図２６は図２５のＩ−Ｉ’断面図である。II−II’断面及びIII−III’断面はそれぞれ、図３及び図４と同じである。製造工程も実施の形態１と変わらない。
実施の形態１では、二つのゲート配線積層体２の間に、それぞれにより駆動される二つのピラー状シリコン４を配置しているのに対し、この実施の形態３では、二つのゲート配線積層体２が一列のピラー状シリコン４を共有する形になっている。言い換えれば、実施の形態１，２では、ピラー状シリコン４の一つの側面がゲート配線積層体２に対向し、残りの３側面が素子分離絶縁膜に接するのに対し、この実施の形態３では、ピラー状シリコン４の相対向する二つの側面がゲート配線積層体２に対向し、残りの２側面が素子分離絶縁膜に接する状態となる。
この実施の形態によると、一つのピラー状シリコン４の相対抗する２面を利用することで、ピラー状シリコン４の数が実施の形態１の１／２となり、メモリセルの高密度化を図ることができる。
一方、この実施の形態のように二つのＮＡＮＤセルユニットが一つのピラー状シリコン４をチャネルボディとして共有すると、ピラー状シリコン４の幅がある程度以下に小さくなった場合には、これを共有する２つのＮＡＮＤセルユニット間の相互干渉が問題になる。具体的には後に説明するが、読み出し時選択ＮＡＮＤセルユニットで無用なチャネル電流が流れる可能性がある。その様な相互干渉の影響を考慮したデータ読み出しモードについて、図３７及び図３８を参照して説明する。
図３７は、一つのピラー状シリコン４を共有する二つのＮＡＮＤセルユニットについて、等価回路と読み出し時のバイアス条件とを示している。図３８は、４値データ記憶を行うものとして、データしきい値分布とそのビット割付の例を示している。
４値データは、４つのデータレベル（しきい値レベル）Ｌ０，Ｌ１，Ｌ２及びＬ３により規定される。最下位レベルＬ０は、一括消去により得られる負しきい値状態である。レベルＬ１−Ｌ３は、正のしきい値の書き込み状態である。４値データを、上位ビットＨＢと下位ビットＬＢにより（ＨＢ，ＬＢ）で表すものとして、例えば次のようにビット割り付けが行われる。
最下位レベルＬ０をデータ（１，１）とする。次のデータレベルＬ１は、データレベルＬ０のセルに対して、選択的にしきい値を上昇させる下位ビット書き込みにより得られるデータ（１，０）とする。レベルＬ２及びＬ３はそれぞれ、レベルＬ１及びＬ０のデータ状態セルに対して選択的に上位ビット書き込みを行って得られるデータ（０，０）及び（０，１）である。
この様なデータ記憶を行うものとして、図３７に示す二つのＮＡＮＤセルユニットの一方が選択、他方が非選択である場合、選択されたＮＡＮＤセルユニットのデータ読み出しにおいて、非選択ＮＡＮＤセルユニットのチャネルが無用な干渉を起こさないようにすることが必要である。例えば、非選択ＮＡＮＤセルニット内に負しきい値のデータ（１，１）状態のセルがあるとすると、その対応ワード線を０Ｖとしてもそのチャネルは導通状態にある。そうすると、選択ＮＡＮＤセルユニットの読み出し動作において、本来流れるはずのないチャネル電流が、非選択ＮＡＮＤセルユニットのオンセルのチャネルをバイパスして流れる可能性が生じる。
これは、非選択ＮＡＮＤセルユニットの選択ゲートトランジスタがオフであっても避けられず、誤読み出しとなる可能性がある。特に、図２６に示すように、二つのＮＡＮＤセルユニットが共有するチャネルボディ即ちピラー状シリコン４の幅Ｄが、メモリセルのゲート長Ｌの４倍以下という小さい幅である場合には、その様な事態が生じる可能性が高くなる。
図３７では、その様な相互干渉を起こさないように考慮された読み出しバイアス条件を示している。選択ＮＡＮＤセルユニット側では、破線で示す選択セル対応のワード線にはセルデータに応じて読み出し電圧Ｒ０（又はＲ１又はＲ２）を与え、残りの非選択ワード線には、セルデータによらずセルをオンさせるパス電圧Ｖｒｅａｄを与え、選択ゲート線には、選択ゲートトランジスタがオンになる電圧Ｖｓｇ（ｏｎ）を与える。
読み出し電圧Ｒ０−Ｒ３は、図３８に示すように選択される。即ち上位ビットＨＢ読み出しの場合には、データレベルＬ１とＬ２の間に設定された読み出し電圧Ｒ１が用いられる。上位ビットＨＢが“１”の場合の下位ビットＬＢ読み出しには、データレベルＬ０とＬ１との間の読み出し電圧Ｒ０が用いられる。上位ビットＨＢが“０”の場合の下位ビットＬＢ読み出しには、データレベルＬ２とＬ３との間の読み出し電圧Ｒ２が用いられる。
これにより、選択セルのオン又はオフに応じて、選択ＮＡＮＤセルユニットにセル電流が流れる。このセル電流の検出は例えば、ビット線を予めプリチャージし、それが放電されるか否かをセンスアンプにより検出することで行う。
これに対して、非選択ＮＡＮＤセルユニットでは、セルデータによらず、全てのメモリセルがチャネルオフの状態を保つようにする。即ちメモリセルのしきい値をＶｔ、共通ソース線ＣＥＬＳＲＣの電圧をＶｓ、最下位データレベルＬ０の下限値をＶｔｍｉｎとして、全てのワード線に与える電圧をＶｃｇ（ｏｆｆ）＝Ｖｔｍｉｎ−Δ＋Ｖｓとする。選択ゲート線に与える電圧は、Ｖｓｇ（ｏｆｆ）＜Ｖｔ＋Ｖｓとする。
最下位データレベルＬ０の下限値Ｖｔｍｉｎは、一括消去動作でこのデータレベルＬ０を得る場合には判定されることはない。また、しばしば過消去となるメモリセルが存在するため、下限値Ｖｔｍｉｎは予測も難しい。この下限値Ｖｔｍｉｎを一定値に設定するためには、一括消去動作後に、Ｖｔｍｉｎを書き込みベリファイ電圧として予備的書き込みを行うことが好ましい。この様にすれば、データレベルＬ０の下限値Ｖｔｍｉｎから一定レベルΔだけ低い制御電圧Ｖｃｇ（ｏｆｆ）を選んで、非選択ＮＡＮＤセルユニットのチャネルを確実にオフにすることができる。
この様な読み出しバイアスを適用することによって、二つのＮＡＮＤセルユニットがピラー状シリコンを挟んで形成される場合に、それらのＮＡＮＤセルユニット間の相互干渉の影響を除いたデータ読み出しが可能になる。
二つのＮＡＮＤセルユニットがチャネルボディを共有して構成される場合には、４値データ記憶に限らず、２値データ記憶の場合或いは４値以上の多値データ記憶を行う場合にも同様の配慮が必要である。即ち、チャネルボディを共有する二つのＮＡＮＤセルユニットの非選択側のワード線には、セルデータの如何に拘わらず、セルチャネルがオフになるようなバイアスを与える。これにより、二つのＮＡＮＤセルユニット間の相互干渉の影響を除いたデータ読み出しが可能になる。
［実施の形態４］
図２７は、実施の形態４のメモリセルアレイ平面図であり、図２８はそのＩ−Ｉ’断面図である。II−II’断面及びIII−III’断面はそれぞれ、図３及び図４と同じである。製造工程も実施の形態１と変わらない。
この実施の形態では、一つのゲート配線積層体２の両側面にゲート絶縁膜３を介して対向するようにピラー状シリコン４が配置されている。言い換えれば、一つのワード線で駆動される二つのメモリセルがビット線を共有して配置されたことになる。この場合、一つのゲート配線積層体２とこれをはさむ二つのピラー状シリコン４は、独立のＮＡＮＤセルユニットとしては用いられない。即ちビット線とワード線をそれぞれ共有する二つのメモリセルは、独立のデータを記憶することはできないが、信号電荷量が多くなることから、データの信頼性向上、またＳ／Ｎ比向上が可能である。このことは特に、多値記憶を行う場合に有効である。
［実施の形態５］
図２９は、実施の形態５のメモリセルアレイ平面図である。これは、図２７の実施の形態４と同様に、一つのゲート配線積層体２の両側面にゲート絶縁膜３を介して二つのピラー状シリコン４を対向させているが、これらを実施の形態４とは異なり、それぞれ別のビット線７ａ，７ｂに接続している。
図３０は図２９のＩ−Ｉ’断面図である。II−II’断面は、図３と基本的に変わらない。製造工程も実施の形態１と変わらない。
これにより、ゲート配線積層体２を挟む二つのピラー状シリコン４には、同時にワード線駆動がなされるが、ビット線が別々であるため、それぞれに別々のデータを記憶することが可能なＮＡＮＤセルユニットが構成される。
ビット線７ａ，７ｂは、同一導体膜をパターニングしたものでもよいし、あるいは別々の導体層とすることもできる。図３１のIII−III’断面は、前者の場合であり、図３２のIII−III’断面は、後者の場合を示している。
［実施の形態６］
図３３は、実施の形態６のメモリセルアレイ平面図である。これは、一つのゲート配線積層体２の両側面にゲート絶縁膜３を介して二つのピラー状シリコン４を対向させている点で、図２７の実施の形態４と共通する。また、一つのピラー状シリコン４に着目すると、その両側面にゲート配線積層体２を対向させている点で、図２５の実施の形態３と共通する。
図３３は図３２のＩ−Ｉ’断面図である。II−II’断面及びIII−III’断面はそれぞれ、図３及び図４と変わらない。製造工程も実施の形態１と変わらない。
この実施の形態でも、一つのゲート配線積層体２とこれをはさむ二つのシリコン４は、独立のＮＡＮＤセルユニットとしては用いられない。即ちビット線とワード線をそれぞれ共有する二つのメモリセルは、独立のデータを記憶することはできないが、信号電荷量が多くなることから、特に多値化する場合のデータの信頼性向上、またＳ／Ｎ比向上が可能である。
［実施の形態７］
図３５は、実施の形態７のメモリセルアレイ平面図である。これは、ゲート配線積層体２とピラー状シリコン４の配置は、図３３の実施の形態６と同様であるが、ゲート配線積層体２の両側面にゲート絶縁膜３を介して対向する二つのピラー状シリコン４を別のビット線７ａ，７ｂに接続している。
図３６は図３５のＩ−Ｉ’断面図である。II−II’断面は、図３と基本的に変わらない。製造工程も実施の形態１と変わらない。
これにより、ゲート配線積層体２を挟む二つのピラー状シリコン４には、同時にワード線駆動がなされるが、別々のデータを記憶することが可能なＮＡＮＤセルユニットが構成される。
実施の形態５と同様に、ビット線７ａ，７ｂは、同一導体膜をパターニングしてもよいし、あるいは別々の導体層とすることもできる。従って、図３５のIII−III’断面は、図３１あるいは図３２と同様になる。
［実施の形態８］
ここまでの実施の形態では、積層されるゲート配線にＷ膜又はＷＳｉ膜を用いることにより、その低抵抗化を実現している。これに対して、ゲート配線に多結晶シリコン膜を用いた場合には、セルアレイがほぼ完成した状態でサリサイド（Self Aligned Silicide）技術によって多結晶シリコンゲート配線をシリサイド化する。
その様な実施の形態８の製造工程を、図３９〜図４４を参照して説明する。図３９〜図４４では、実施の形態１のセルアレイ構成を基本として、そのIII−III’断面と共に、周辺回路トランジスタの断面を併せて示している。
図３９に示すように、シリコン基板１上に、絶縁膜５により分離された複数のゲート電極材料膜２０として多結晶シリコン膜を積層する。シリコン基板１のセルアレイの領域には、先の各実施の形態と同様に全面にＮ＋型拡散層１１が形成されている。周辺回路領域には、多結晶シリコン膜積層に先だって、ＳＴＩ（Shallow Trench Isolation）法によって素子分離絶縁膜５１が埋め込まれる。
図４０に示すように、セルアレイ領域で多結晶シリコン膜積層構造を基板に達するまでエッチングして、溝５２を形成し、複数のストライプ状のゲート配線積層体２を形成する。この段階でゲート配線積層体２は、実施の形態１の図１１の工程で示したようには、完全に分離されておらず、図１１の２本ずつのゲート配線積層体２が一体に連結された状態である。
この後、図４１に示すように、ゲート配線積体２の側面に電荷蓄積層をもつゲート絶縁膜３を形成し、更にゲート絶縁膜３を介してゲート配線積層体２の側面に対向するピラー状シリコン４を形成する。ピラー状シリコン４は、図の断面に直交する方向に複数個配列される。ピラー状シリコン４の底部には、基板のＮ＋型拡散層１１からの不純物拡散によるＮ＋型層が形成され、上部にはイオン注入によりＮ＋型層が形成される。
以上のゲート絶縁膜３の形成からピラー状シリコン４の形成までは、実施の形態１と同様である。そして、セルアレイ領域は層間絶縁膜５５で覆われ、その上にシリコン窒化膜５６ａが形成される。
セルアレイ領域を覆うシリコン窒化膜５６ａをマスクとして、周辺回路領域のゲート配線積層体をエッチング除去し、周辺回路トランジスタを形成する。即ちゲート絶縁膜を介して多結晶シリコンゲート５３を形成し、側壁絶縁膜を形成した後、ソース及びドレイン拡散層５４を形成する。
この後、セルアレイ領域を覆う窒化膜５６ａを一旦除去し、改めて全面にシリコン窒化膜５６ｂを形成する。そしてセルアレイ領域でシリコン窒化膜５６ｂをパターニングして、これをマスクとしてゲート配線積層体２を基板に達するまでエッチングして、最終的なゲート配線２１の積層体としてパターニングする。即ちゲート配線積層体２を二つの異なるワード線及び選択ゲート線の束となるように２分割する溝５７を形成する。このとき周辺回路領域は、シリコン窒化膜５６ｂで保護された状態を保つ。
この後、シリコン窒化膜５６をエッチング除去した後、図４３に示すように、Ｃｏ，Ｎｉ，Ｐｄ等の金属膜５８をスパッタリングにより形成する。スパッタリングはステップカバレージがよくはないが、金属膜５８はゲート配線積層体２の間に開けた溝４７に埋め込まれればよく、ボイドが形成されてもよい。
この後アニールを行うと、ゲート配線２１の側面から金属が浸透して多結晶シリコン膜２０と反応して、シリサイド５９が形成される。金属膜５８がＣｏ，Ｎｉの場合、反応により形成されるシリサイド５９はほとんど膨張がなく、ゲート配線２１の側面から突出しない状態に形成される。特にＣｏの場合は、ほぼ完全に多結晶シリコン膜２０内部に浸透して反応し、多結晶シリコン膜２０の内部にシリサイド５７が形成される。
このサリサイド工程において、周辺回路トランジスタにおいても、ゲート電極５３及び、ソース及びドレイン拡散層５４に自己整合的にシリサイド５９が形成される。
以上のサリサイド工程の後、未反応の金属膜５８は、ウェットエッチングにより除去する。
その後、図４４に示すように、セルアレイ領域及び周辺回路領域を覆うように、層間絶縁膜６０を堆積する。この後は図示しないが、ビット線を始めとする必要なメタル配線を形成する。
この実施の形態によると、ＮＡＮＤセルユニットの積層されたゲート配線（ワード線及び選択ゲート線）をサリサイド技術により低抵抗化することができる。なおここでは、周辺回路トランジスタに対してセルアレイ領域と同時にサリサイド工程が適用される例を示したが、周辺回路トランジスタについてはサリサイド技術を適用しない場合や、セルアレイ領域とは別工程でサリサイド技術を適用する場合もあり得る。
［実施の形態９］
ここまでの実施の形態においては、縦積みされるＮＡＮＤセルユニットについて、メモリセルと選択ゲートトランジスタを含めて、内部に電荷蓄積層を持つＯＮＯ膜等のゲート絶縁膜を用いたが、ＮＡＮＤセルユニットの特性安定化のためには、上下の選択ゲートトランジスタのうち少なくとも一方について、電荷蓄積層を含まないゲート絶縁膜とすることは好ましい。
図４５〜図４７はそのような実施の形態について、一つのＮＡＮＤセルユニット部の構成を示している。先の各実施の形態と対応する部分には同一符号を付して詳細な説明は省く。
図４５は、ＮＡＮＤセルユニットの下部の、即ちソース線側の選択ゲートトランジスタＳＧ２について、ゲート絶縁膜３ｓを、電荷蓄積層を含むゲート絶縁膜３とは別に形成した例である。
図４６は、ＮＡＮＤセルユニットの上部の、即ちビット線側の選択ゲートトランジスタＳＧ１について、ゲート絶縁膜３ｄを、電荷蓄積層を含むゲート絶縁膜３とは別に形成した例である。
図４７は、二つの選択ゲートトランジスタＳＧ１，ＳＧ２について共に、ゲート絶縁膜３ｄ，３ｓを、電荷蓄積層を含むゲート絶縁膜３とは別に形成した例である。
図４５のようなＮＡＮＤセルユニット構造を得るための製造方法を、図４８〜図５７を参照して説明する。ここでは、二つのゲート配線積層体２がその間に挟まれたピラー状シリコン４を共有する図２５のセルアレイ方式を用いた場合について説明する。
図４８は、複数のゲート配線２１が積層されたゲート配線積層体２をパターン形成した状態である。ここまでは先の実施の形態と同様である。この後、図４９に示すように、電荷蓄積層を含まないゲート絶縁膜３ｓとして、例えばシリコン酸化膜を形成する。
この後、図５０に示すように、ゲート絶縁膜３ｓを選択エッチングするためのマスク材７１を堆積し、これをエッチバックして、ゲート配線積層体２の間の溝底部即ち、下部の選択ゲートトランジスタＳＧ２の形成部分に残す。例えばゲート絶縁膜３ｓがシリコン酸化膜（ＳｉＯ２）の場合、このマスク材７１としてはシリコン窒化膜（ＳｉＮ）を用い得る。或いはシリコン酸化膜よりエッチング速度が遅いエッチング条件を選択できる多結晶シリコン膜を用いることもできる。
そして、図５１に示すように、マスク材７１をマスクとして、ゲート絶縁膜３ｓを下部選択ゲートトランジスタ部のみに残して、エッチング除去する。
この後、図５２に示すように、電荷蓄積層を内部に含むゲート絶縁膜３を形成する。そして、マスク材７１をエッチングして、図５３に示すように、ゲート配線積層体２の間の基板面を露出させる。
この後、非晶質シリコン層を堆積し結晶化アニールを行って、図５４に示すように、Ｎ−型シリコン層４を形成する。シリコン層４の底部には、先の実施の形態と同様に、基板１からの不純物拡散により、Ｎ＋型拡散層４１が形成される。
続いて、シリコン層４の上部に不純物拡散を行って、図５５に示すように、Ｎ＋型拡散層４２を形成する。この後シリコン層４は、図示しないが、ゲート配線積層体２の長手方向に飛び飛びのピラー状シリコンとして分布するように、加工する。
この後、図５６に示すように、層間絶縁膜６を形成し、コンタクトを開けて、図５７に示すように、Ｎ＋型拡散層４２にコンタクトするビット線７を形成する。
これにより、ＮＡＮＤセルユニットの下部選択ゲートトランジスタＳＧ２の動作が安定化し、従ってＮＡＮＤセルユニットの特性が安定化する。
上下選択ゲートトランジスタＳＧ１，ＳＧ２共に、電荷蓄積層を持たないゲート絶縁膜３ｄ，３ｓとする図４７の構造を作るためには、図５３の構造まで形成した後、図５８〜図６５の工程を適用すればよい。即ち、図５３の状態で、再度マスク材７２を堆積しエッチバックして、図５８に示すように、ゲート配線積層体２の間に、メモリセルのゲート絶縁膜３を残すべき高さまで埋め込む。ゲート絶縁膜３がＯＮＯ膜の場合、マスク材７２としては先のマスク材７１と同様にシリコン窒化膜或いは多結晶シリコン膜を用いうる。
そして、図５９に示すように、マスク材７２をマスクとして、ゲート絶縁膜３をエッチング除去した後、図６０に示すように、電荷蓄積層を含まないゲート絶縁膜３ｄ、例えばシリコン酸化膜を形成する。
この後、マスク材７２をエッチングして、図６１に示すように、ゲート配線積層体２の間の基板面を露出させる。以下、活性層シリコン４を形成し、これをパターニングし、コンタクト拡散層４２を形成してビット線７を形成する図６２〜図６５の工程は、図５４〜図５７と同じである。
これにより、ＮＡＮＤセルユニットの上下選択ゲートトランジスタ共に、動作安定化を図ることができる。
上部選択ゲートトランジスタのゲート絶縁膜のみ、電荷蓄積層を持たないものとする図４６の構造を得るには、全体に電荷蓄積層を含むゲート絶縁膜３を形成した後に、図５８以下の工程を適用すればよい。
この発明の実施の形態によるＮＡＮＤ型フラッシュメモリのメモリセルアレイ平面図である。 図１のＩ−Ｉ’断面図である。 図１のII−II’断面図である。 図１のIII−III’断面図である。 図２における一つのメモリセルの拡大断面図である。 同メモリセルアレイの等価回路である。 同実施の形態のフラッシュメモリの消去動作を説明するためのバイアス電圧関係を示す図である。 同実施の形態のフラッシュメモリの読み出し動作を説明するためのバイアス電圧関係を示す図である。 同実施の形態のフラッシュメモリの書き込み動作を説明するためのバイアス電圧関係を示す図である。 同実施の形態のフラッシュメモリのゲート配線材料膜堆積工程を示す図である。 ゲート配線積層体をパターニングする工程を示す図である。 ゲート絶縁膜形成工程を示す図である。 ゲート絶縁膜の不要部分をエッチングする工程を示す図である。 ゲート配線積層体の一側面に絶縁膜を形成する工程を示す図である。 メモリセル活性層となるシリコン層を形成する工程を示す図である。 シリコン層をゲート配線積層体の一側面に残すようにエッチングする工程を示す図である。 絶縁膜を堆積して平坦化する工程を示す図である。 シリコン層エッチングのためのレジストマスクパターンを示す図である。 同レジスタマスクを用いて絶縁膜エッチングとシリコンエッチングを行う工程を示す図である。 シリコンエッチングによりピラー状シリコンが分離形成された状態のIII−III’断面図である。 ゲート配線の引き出し部の構造を示す図である。 周辺回路を含むフラッシュメモリの断面構造を示す図である。 他の実施の形態によるメモリセルアレイ平面図である。 図２３のＩ−Ｉ’断面図である。 他の実施の形態によるメモリセルアレイ平面図である。 図２５のＩ−Ｉ’断面図である。 他の実施の形態によるメモリセルアレイ平面図である。 図２７のＩ−Ｉ’断面図である。 他の実施の形態によるメモリセルアレイ平面図である。 図２９のＩ−Ｉ’断面図である。 ビット線が単層の場合の図２９のIII−III’断面図である。 ビット線が２層の場合の図２９のIII−III’断面図である。 他の実施の形態によるメモリセルアレイ平面図である。 図３３のＩ−Ｉ’断面図である。 他の実施の形態によるメモリセルアレイ平面図である。 図３５のＩ−Ｉ’断面図である。 図２５の実施の形態のセルアレイにおける読み出しバイアス条件を説明するための図である。 同じく４値データのしきい値分布とビット割り付け例を示す図である。 他の実施の形態のフラッシュメモリの多結晶シリコン膜積層工程を示す断面図である。 その多結晶シリコン膜積層構造のパターニング工程を示す断面図である。 ゲート配線積層体の側面にゲート絶縁膜を形成し、更にピラー状シリコンを形成する工程を示す断面図である。 ゲート配線積層体を２分するためのエッチング工程を示す断面図である。 ゲート配線積層体の各ゲート配線及び周辺回路トランジスタのゲート，ドレイン及びソースをシリサイド化するサリサイド工程を示す断面図である。 セルアレイ領域及び周辺回路領域を覆う層間絶縁膜を形成する工程を示す断面図である。 下部選択ゲートトランジスタのゲート絶縁膜が電荷蓄積層を持たないＮＡＮＤセルユニットの構造例を示す断面図である。 上部選択ゲートトランジスタのゲート絶縁膜が電荷蓄積層を持たないＮＡＮＤセルユニットの構造例を示す断面図である。 上部及び下部選択ゲートトランジスタのゲート絶縁膜が電荷蓄積層を持たないＮＡＮＤセルユニットの構造例を示す断面図である。 図４５の構造を得るためのゲート配線積層体の形成工程を示す断面図である 電荷蓄積層を含まないゲート絶縁膜３ｓ形成工程を示す断面図である。 マスク材埋め込み工程を示す断面図である。 ゲート絶縁膜３ｓのエッチング工程を示す断面図である。 電荷蓄積層を含むゲート絶縁膜３の形成工程を示す断面図である。 マスク材を除去して基板面を露出させる工程を示す断面図である。 シリコン層形成と結晶化アニールの工程を示す断面図である。 コンタクト用拡散層の形成工程を示す断面図である。 層間絶縁膜の形成工程を示す断面図である。 ビット線の形成工程を示す断面図である。 図４７の構造を作るための、図５３の工程に続くマスク材埋め込み工程を示す断面図である。 ゲート絶縁膜３のエッチング工程を示す断面図である。 電荷蓄積層を含まないゲート絶縁膜３ｄの形成工程を示す断面図である。 マスク材を除去して基板面を露出させる工程を示す断面図である。 シリコン層形成と結晶化アニールの工程を示す断面図である。 コンタクト用拡散層の形成工程を示す断面図である。 層間絶縁膜の形成工程を示す断面図である。 ビット線の形成工程を示す断面図である。
符号の説明
１…シリコン基板、２…ゲート配線積層体、３…ゲート絶縁膜、４…ピラー状シリコン、５，６…絶縁膜、７…ビット線、１１，４１，４２…Ｎ＋型層、２０…ゲート配線材料膜、２１…ゲート配線、５８…金属膜、５９…シリサイド。

Claims (8)

  1. 半導体基板と、
    前記半導体基板のセルアレイ領域全面に形成されたセルアレイの共通ソース線となる不純物拡散層と、
    前記半導体基板のセルアレイ領域上に一方向に細長いパターンをもって配列された、それぞれ金属又は金属シリサイドにより形成された複数層のゲート配線が絶縁膜で互いに分離されて積層されかつそれらのゲート配線と絶縁膜とが交互に露出する側面をもつ複数のゲート配線積層体と、
    前記各ゲート配線積層体の側面に形成された絶縁性の電荷蓄積層を内部に含むゲート絶縁膜と、
    前記ゲート配線の長手方向に所定ピッチで配列されて、下面が前記不純物拡散層に接し、少なくとも一側面が前記ゲート配線積層体に前記ゲート絶縁膜を介して対向し他の側面が素子分離絶縁膜に接する、前記不純物拡散層と同じ導電型でそれより低不純物濃度の複数のピラー状半導体と、
    前記各ピラー状半導体の上面にコンタクトして、前記ゲート配線と直交するように形成されたデータ線と、
    を有し、
    一つのピラー状半導体を用いて一つのＮＡＮＤセルユニットが構成される
    ことを特徴とする半導体記憶装置。
  2. 一つのゲート配線積層体とこれにゲート絶縁膜を介して対向する一つのピラー状半導体とによって一つのＮＡＮＤセルユニットが構成され、各ＮＡＮＤセルユニットは、ピラー状半導体の最下部と最上部にこれに対向するゲート配線を選択ゲート線として形成された縦型選択ゲートトランジスタと、これらの選択ゲートトランジスタの間に形成されたゲート配線をワード線として複数個縦積みされた縦型メモリセルとを有する
    ことを特徴とする請求項１記載の半導体記憶装置。
  3. 一つのピラー状半導体は、その一つの側面がゲート絶縁膜を介してゲート配線積層体に対向し残りの３側面が素子分離絶縁膜に接する
    ことを特徴とする請求項２記載の半導体記憶装置。
  4. 前記ＮＡＮＤセルユニットの上下の縦型選択ゲートトランジスタのうち少なくとも一方が、電荷蓄積層を含まないゲート絶縁膜を有する
    ことを特徴とする請求項２記載の半導体記憶装置。
  5. 前記不純物拡散層はＮ＋型であり、
    前記ピラー状半導体は、低不純物濃度のＮ−型層であり、上端部にビット線コンタクト用のＮ＋型層が形成され、下端部にＮ＋型層が形成されている
    ことを特徴とする請求項２記載の半導体記憶装置。
  6. セルアレイ領域全面に不純物拡散層が形成された半導体基板上に、絶縁膜で互いに分離された複数の多結晶シリコン膜を形成する工程と、
    前記複数の多結晶シリコン膜と絶縁膜の積層膜を短冊状にエッチングして、それぞれ複数層のゲート配線と絶縁膜とが交互に露出する側面をもつ細長いパターンの複数のゲート配線積層体を形成する工程と、
    前記ゲート配線積層体を形成する工程の後、前記ゲート配線積層体の側面に電荷蓄積層を内部に含むゲート絶縁膜を形成する工程と、
    前記不純物拡散層上に、一側面が前記ゲート配線積層体に前記ゲート絶縁膜を介して対向すると共に前記ゲート配線方向に所定ピッチで配列された、前記不純物拡散層と同じ導電型でそれより低不純物濃度の複数のピラー状半導体を形成する工程と、
    前記ゲート配線積層体の前記ピラー状半導体に対向する側面と反対側の側面を露出させてこの面に金属膜を形成し、アニールを行って各ゲート配線をシリサイド化する工程と、
    前記各ピラー状半導体の上面にコンタクトするように、前記ゲート配線と直交するデータ線を形成する工程と、
    を有することを特徴とする半導体記憶装置の製造方法。
  7. 前記ゲート絶縁膜の形成工程は、
    第１のシリコン酸化膜、電荷蓄積層となるシリコン窒化膜、第２のシリコン酸化膜ないしはシリコン酸化膜より誘電率の高い絶縁膜をこの順に堆積する工程と、
    堆積されたゲート絶縁膜を前記ゲート配線積層体の側面に残してエッチングする工程とを有する
    ことを特徴とする請求項６記載の半導体記憶装置の製造方法。
  8. 前記複数のピラー状半導体の形成工程は、
    前記ゲート配線積層体が配列されその側面にゲート絶縁膜が形成された半導体基板上に半導体層を形成する工程と、
    前記半導体層を結晶化するためのアニール工程と、
    前記半導体層を複数のピラー状半導体に分離するためのパターニング工程とを有する
    ことを特徴とする請求項６記載の半導体記憶装置の製造方法。
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