JP5317664B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents
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Description
本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置の製造方法に関する。
従来、シリコン基板上の２次元平面内に素子を集積して、ＬＳＩが形成されてきた。メモリの記憶容量を増加させるには、一素子の寸法を小さくする（微細化する）しかないが、近年その微細化もコスト的、技術的に困難なものになってきた。微細化のためにはフォトリソグラフィの技術向上が必要であるが、例えば、現在のＡｒＦ液浸露光技術では４０ｎｍ付近のルールが解像限界となっており、更なる微細化のためにはＥＵＶ露光機の導入が必要である。しかし、ＥＵＶ露光機はコスト高であり、コストを考えた場合には現実的ではない。また、仮に微細化が達成されたとしても、駆動電圧などがスケーリングされない限り、素子間の耐圧など物理的な限界点を迎える事が予想される。つまり、デバイスとしての動作が困難になる可能性が高い。
そこで、近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が多数提案されている（特許文献１参照）。
メモリセルを３次元的に配置した従来の半導体記憶装置の一つに、円柱型構造のトランジスタを用いた半導体記憶装置がある（特許文献１）。円柱型構造のトランジスタを用いた半導体記憶装置においては、ゲート電極となる多層に積層された積層導電層、及びピラー状の柱状半導体層が設けられる。柱状半導体層は、トランジスタのチャネル（ボディ）部として機能する。柱状半導体層の周りには、ＭＯＮＯＳ層（Metal-Oxide-Nitride-Oxide-Semiconductor）が設けられる。これら積層導電層、柱状半導体層、ＭＯＮＯＳ層を含む構成は、メモリストリングと呼ばれる。
上記メモリストリングにおいて、ＭＯＮＯＳ層は、複数層の積層導電層に亘って、分断されることなく形成されている。したがって、ＭＯＮＯＳ層にて電荷の移動が生じ、信号量低下等が懸念される。このようなことから、半導体記憶装置の信頼性の確保が求められている。
特開２００７−２６６１４３号
本発明は、信頼性の高い不揮発性半導体記憶装置の製造方法を提供する。
本発明の一態様に係る不揮発性半導体記憶装置の製造方法は、電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングを有する不揮発性半導体記憶装置の製造方法であって、基板の上層に第１層間絶縁層を介して複数の第１導電層を形成する工程と、複数の前記第１導電層及び前記第１層間絶縁層を貫通させて、第１ホールを形成する工程と、前記第１ホールに面する側壁に、順次、絶縁層にて囲まれた第２導電層、及び第１半導体層を形成する工程と、複数の前記第１導電層及び前記第１層間絶縁層を貫通させて、前記基板と平行な第１方向に延びる第１溝を形成する工程と、前記第１溝を介して、前記第１層間絶縁層を除去して、積層方向に並ぶ前記第１導電層の間に空隙を形成する工程と、前記第１溝及び前記空隙を介して前記第２導電層の一部を酸化する工程とを備えることを特徴とする。
本発明は、信頼性の高い不揮発性半導体記憶装置の製造方法を提供することが可能となる。
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の一実施形態について説明する。
（実施形態に係る不揮発性半導体記憶装置１００の構成）
図１は、本発明の実施形態に係る不揮発性半導体記憶装置１００の概略図を示す。図１に示すように、実施形態に係る不揮発性半導体記憶装置１００は、主として、メモリトランジスタ領域１２、ワード線駆動回路１３、ソース側選択ゲート線（ＳＧＳ）駆動回路１４、ドレイン側選択ゲート線（ＳＧＤ）駆動回路１５、センスアンプ１６、ソース線駆動回路１７、及びバックゲートトランジスタ駆動回路１８を有する。メモリトランジスタ領域１２は、データを記憶するメモリトランジスタを有する。ワード線駆動回路１３は、ワード線ＷＬに印加する電圧を制御する。ソース側選択ゲート線（ＳＧＳ）駆動回路１４は、ソース側選択ゲート線ＳＧＳに印加する電圧を制御する。ドレイン側選択ゲート線（ＳＧＤ）駆動回路１５は、ドレイン側選択ゲート線ＳＧＤに印加する電圧を制御する。センスアンプ１６は、メモリトランジスタから読み出した電位を増幅する。ソース線駆動回路１７は、ソース線ＳＬに印加する電圧を制御する。バックゲートトランジスタ駆動回路１８は、バックゲート線ＢＧに印加する電圧を制御する。なお、上記の他、第１実施形態に係る不揮発性半導体記憶装置１００は、ビット線ＢＬに印加する電圧を制御するビット線駆動回路を有する（図示略）。
図１は、本発明の実施形態に係る不揮発性半導体記憶装置１００の概略図を示す。図１に示すように、実施形態に係る不揮発性半導体記憶装置１００は、主として、メモリトランジスタ領域１２、ワード線駆動回路１３、ソース側選択ゲート線（ＳＧＳ）駆動回路１４、ドレイン側選択ゲート線（ＳＧＤ）駆動回路１５、センスアンプ１６、ソース線駆動回路１７、及びバックゲートトランジスタ駆動回路１８を有する。メモリトランジスタ領域１２は、データを記憶するメモリトランジスタを有する。ワード線駆動回路１３は、ワード線ＷＬに印加する電圧を制御する。ソース側選択ゲート線（ＳＧＳ）駆動回路１４は、ソース側選択ゲート線ＳＧＳに印加する電圧を制御する。ドレイン側選択ゲート線（ＳＧＤ）駆動回路１５は、ドレイン側選択ゲート線ＳＧＤに印加する電圧を制御する。センスアンプ１６は、メモリトランジスタから読み出した電位を増幅する。ソース線駆動回路１７は、ソース線ＳＬに印加する電圧を制御する。バックゲートトランジスタ駆動回路１８は、バックゲート線ＢＧに印加する電圧を制御する。なお、上記の他、第１実施形態に係る不揮発性半導体記憶装置１００は、ビット線ＢＬに印加する電圧を制御するビット線駆動回路を有する（図示略）。
次に、図２を参照して、メモリトランジスタ領域１２の回路構成について説明する。図２は、メモリトランジスタ領域１２の回路図である。
メモリトランジスタ領域１２は、図２に示すように、複数のメモリブロックＭＢにて構成されている。メモリブロックＭＢは、複数のメモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを備える。メモリストリングＭＳは、直列接続されたメモリトランジスタＭＴｒ１〜ＭＴｒ８、及びバックゲートトランジスタＢＴｒにて構成されている。メモリトランジスタＭＴｒ１〜ＭＴｒ８は、フローティングゲートに電荷を捕獲させることで、情報を記憶する。バックゲートトランジスタＢＴｒは、メモリトランジスタＭＴｒ４とメモリトランジスタＭＴｒ５との間に接続されている。ドレイン側選択トランジスタＳＤＴｒは、メモリストリングＭＳの一端（メモリトランジスタＭＴｒ１）に接続されている。ソース側選択トランジスタＳＳＴｒは、メモリストリングＭＳの他端（メモリトランジスタＭＴｒ８）に接続されている。
図２に示すように、メモリブロックＭＢにおいて、ロウ方向に一列に配列されたメモリトランジスタＭＴｒ１の制御ゲートは、ロウ方向に延びるワード線ＷＬ１に共通接続されている。同様に、ロウ方向に一列に配列されたメモリトランジスタＭＴｒ２〜ＭＴｒ８の制御ゲートは、ロウ方向に延びるワード線ＷＬ２〜ＷＬ８に共通接続されている。また、ロウ方向及びカラム方向にマトリクス状に配列されたバックゲートトランジスタＢＴｒの制御ゲートは、バックゲート線ＢＧに共通接続されている。
図２に示すように、メモリブロックＭＢにおいて、ロウ方向に一列に配列された各ドレイン側選択トランジスタＳＤＴｒの制御ゲートは、ドレイン側選択ゲート線ＳＧＤに共通接続されている。ドレイン側選択ゲート線ＳＧＤは、複数のメモリブロックＭＢを跨いでロウ方向に延びるように形成されている。また、カラム方向に一列に配列されたドレイン側選択トランジスタＳＤＴｒの他端は、ビット線ＢＬに共通に接続されている。ビット線ＢＬは、複数のメモリブロックＭＢを跨いでカラム方向に延びるように形成されている。
図２に示すように、メモリブロックＭＢにおいて、ロウ方向に一列に配列された各ソース側選択トランジスタＳＳＴｒの制御ゲートは、ソース側選択ゲート線ＳＧＳに共通接続されている。ソース側選択ゲート線ＳＧＳは、複数のメモリブロックＭＢを跨いでロウ方向に延びるように形成されている。また、ソース側選択トランジスタＳＳＴｒの他端は、ロウ方向に延びるソース線ＳＬに共通に接続されている。ソース線ＳＬは、複数のメモリブロックＭＢを跨いでロウ方向に延びるように形成されている。
次に、図３及び図４を参照して、上記図２に示した回路構成を実現する実施形態に係る不揮発性半導体装置１００の積層構造について説明する。図３は、実施形態に係る不揮発性半導体記憶装置１００のメモリトランジスタ領域１２の一部省略斜視図であり、図４は、メモリトランジスタ領域１２の断面図である。図５は、図４のＡ部拡大図である。
図３及び図４に示すように、メモリセトランジスタ領域１２は、半導体基板Ｂａから積層方向に、順次、バックゲートトランジスタ層２０、メモリトランジスタ層３０、選択トランジスタ層４０、及び配線層５０を有する。バックゲートトランジスタ層２０は、上述したバックゲートトランジスタＢＴｒとして機能する。メモリトランジスタ層３０は、上述したメモリストリングＭＳ（メモリトランジスタＭＴｒ１〜ＭＴｒ８）として機能する。選択トランジスタ層４０は、上述したソース側選択トランジスタ層ＳＳＴｒ及びドレイン側選択トランジスタＳＤＴｒとして機能する。
バックゲートトランジスタ層２０は、半導体基板Ｂａの上に順次積層されたバックゲート絶縁層２１、及びバックゲート導電層２２を有する。これらバックゲート絶縁層２１、及びバックゲート導電層２２は、メモリトランジスタ領域１２の端部までロウ方向及びカラム方向に広がって形成されている。
バックゲート導電層２２は、後述するＵ字状半導体層３５の連結部３５ｂの下面及び側面を覆い且つ連結部３５ｂの上面と同じ高さまで形成されている。バックゲート絶縁層２１は、酸化シリコン（ＳｉＯ２）にて構成されている。バックゲート導電層２２は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
また、バックゲートトランジスタ層２０は、バックゲート導電層２２を堀込むように形成されたバックゲートホール２３を有する。バックゲートホール２３は、ロウ方向に短手方向、カラム方向に長手方向を有する開口にて構成されている。バックゲートホール２３は、ロウ方向及びカラム方向に所定間隔毎に形成されている。換言すると、バックゲートホール２３は、ロウ方向及びカラム方向を含む面内にてマトリクス状に形成されている。
メモリトランジスタ層３０は、積層方向に所定ピッチを設けて形成された第１〜第４ワード線導電層３１ａ〜３１ｄ、及び第１〜第４ワード線導電層３１ａ〜３１ｄの間を埋めるように形成された層間絶縁層３６を有する。
第１〜第４ワード線導電層３１ａ〜３１ｄは、ロウ方向に延びるように且つカラム方向に所定間隔を設けて繰り返しストライプ状に形成されている。第１〜第４ワード線導電層３１ａ〜３１ｄは、図５に示すように、積層方向に第１長さ（厚さ）Ｌ１をもって形成されている。第１〜第４ワード線導電層３１ａ〜３１ｄは、ロウ方向の端部にて階段状に加工されている。第１〜第４ワード線導電層３１ａ〜３１ｄは、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
また、カラム方向に隣接する第１〜第４ワード線導電層３１ａ〜３１ｄの側面には、保護層３２ａが形成されている。第１〜第４ワード線導電層３１ａ〜３１ｄの上面及び下面には、酸化層３２ｂが形成されている。
保護層３２ａは、ポリシリコンにて構成された第１〜第４ワード線導電層３１ａ〜３１ｄよりも希フッ酸処理による選択比が高い窒化シリコン（ＳｉＮ）にて構成されている。酸化層３２ｂは、酸化シリコン（ＳｉＯ２）にて構成されている。
メモリトランジスタ層３０は、第１〜第４ワード線導電層３１ａ〜３１ｄ、及び層間絶縁層３６を貫通するように形成されたメモリホール３３を有する。メモリホール３３は、各バックゲートホール２３のカラム方向の両端近傍の位置に整合するように形成されている。
また、上記バックゲートトランジスタ層２０及びメモリトランジスタ層３０は、メモリゲート絶縁層３４、及びＵ字状半導体層３５を有する。
メモリゲート絶縁層３４は、図５に示すように、メモリホール３３、及びバックゲートホール２３に面する側面に形成されている。メモリゲート絶縁層３４は、ブロック絶縁層３４ａ、浮遊電極層３４ｂａ、分離絶縁層３４ｂｂ、トンネル絶縁層３４ｃにて構成されている。ブロック絶縁層３４ａは、メモリホール３３、及びバックゲートホール２３に面する側面に亘って第１〜第４ワード線導電層３１ａ〜３１ｄと接するように形成されている。浮遊電極層３４ｂａ及び分離絶縁層３４ｂｂは、ブロック絶縁層３４ａの側面に形成されている。浮遊電極層３４ｂａは、各々の第１〜第４ワード線導電層３１ａ〜３１ｄと同層に形成されている。すなわち、浮遊電極層３４ｂａは、積層方向に所定ピッチをもって複数形成されている。分離絶縁層３４ｂｂは、積層方向に並ぶ各浮遊電極層３４ｂａの間（上下）に形成されている。トンネル絶縁層３４ｃは、浮遊電極層３４ｂａの側面及び分離絶縁層３４ｂｂの側面に亘ってＵ字状半導体層３５と接するように形成されている。
ここで、浮遊電極層３４ｂａは、図５に示すように、積層方向に第２長さ（厚さ）Ｌ２（Ｌ２＜Ｌ１）をもって形成されている。すなわち、浮遊電極層３４ｂａの積層方向の第２長さＬ２は、第１〜第４ワード線導電層３１ａ〜３１ｄの積層方向の第１長さＬ１よりも短い。
ブロック絶縁層３４ａ、分離絶縁層３４ｂｂ、及びトンネル絶縁層３４ｃは、酸化シリコン（ＳｉＯ２）にて構成されている。浮遊電極層３４ｂａは、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
Ｕ字状半導体層３５は、ロウ方向からみてＵ字状に形成されている。Ｕ字状半導体層３５は、トンネル絶縁層３４ｃに接し且つバックゲートホール２３及びメモリホール３３を埋めるように形成されている。Ｕ字状半導体層３５は、ロウ方向からみて半導体基板Ｂａに対して垂直方向に延びる一対の柱状部３５ａ、及び一対の柱状部３５ａの下端を連結させるように形成された連結部３５ｂを有する。Ｕ字状半導体層３５は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
上記バックゲートトランジスタ層２０及びメモリトランジスタ層３０の構成において、バックゲート導電層２２は、バックゲートトランジスタＢＴｒの制御ゲート電極として機能する。バックゲート導電層２２は、バックゲート線ＢＧとして機能する。第１〜第４ワード線導電層３２ａ〜３２ｄは、メモリトランジスタＭＴｒ１〜ＭＴｒ８の制御ゲート電極として機能すると共に、ワード線ＷＬ１〜ＷＬ８として機能する。浮遊電極層３４ｂａは、メモリトランジスタＭＴｒ〜ＭＴｒ８のフローティングゲートとして機能する。
上記メモリトランジスタ層３０の構成を換言すると、トンネル絶縁層３４ｃは、柱状部３５ａの側面を取り囲むように形成されている。浮遊電極層３４ｂａ及び分離絶縁層３４ｂｂは、トンネル絶縁層３４ｃの側面を取り囲むように形成されている。ブロック絶縁層３４ａは、浮遊電極層３４ｂａの側面、及び分離絶縁層３４ｂｂの側面を取り囲むように形成されている。第１〜第４ワード線導電層３２ａ〜３２ｄは、ブロック絶縁層３４ａの側面を取り囲むように形成されている。
選択トランジスタ層４０は、メモリトランジスタ層３０の上に堆積された第１絶縁層４１、ドレイン側導電層４２ａ、ソース側導電層４２ｂ、第２絶縁層４３、保護層４４、及び層間絶縁層４５を有する。
第１絶縁層４１は、第４ワード線導電層３１ｄ上に形成されている。ドレイン側導電層４２ａ、及びソース側導電層４２ｂは、第１絶縁層４１の上面に形成されている。ドレイン側導電層４２ａ、及びソース側導電層４２ｂは、ロウ方向に延びるように且つカラム方向に所定間隔を設けて繰り返しストライプ状に形成されている。ドレイン側導電層４２ａ、及びソース側導電層４２ｂは、カラム方向に２つずつ交互に設けられている。第２絶縁層４３は、ドレイン側導電層４２ａ、及びソース側導電層４２ｂの上面に形成されている。
保護層４４は、第１絶縁層４１の側面、ドレイン側導電層４２ａの側面、及び第２絶縁層４３の側面を覆うように形成されている。保護層４４は、第１絶縁層４１の側面、ソース側導電層４２ｂの側面、及び第２絶縁層４３の側面を覆うように形成されている。層間絶縁層４５は、第１絶縁層４１、保護層４４の側面を覆うように、保護層４４の上面まで形成されている。層間絶縁層４５は、メモリトランジスタ層３０の層間絶縁層３６と連続して一体に形成されている。
第１絶縁層４１、第２絶縁層４３、及び層間絶縁層４５は、酸化シリコン（ＳｉＯ２）にて構成されている。ドレイン側導電層４２ａ、及びソース側導電層４２ｂは、ポリシリコン（ｐ−Ｓｉ）にて構成されている。保護層４４は、窒化シリコン（ＳｉＮ）にて構成されているので、ポリシリコンにて構成されたドレイン側導電層４２ａ、及びソース側導電層４２ｂよりも希フッ酸処理による選択比が高い。
さらに、選択トランジスタ層４０は、ドレイン側ホール４６ａ、及びソース側ホール４６ｂを有する。
ドレイン側ホール４６ａは、層間絶縁層４５、第２絶縁層４３、ドレイン側導電層４２ａ、及び第１絶縁層４１を貫通するように形成されている。ソース側ホール４６ｂは、層間絶縁層４５、第２絶縁層４３、ソース側導電層４２ｂ、及び第１絶縁層４１を貫通するように形成されている。ドレイン側ホール４６ａ及びソース側ホール４６ｂは、メモリホール３３に整合する位置に形成されている。
また、選択トランジスタ層４０は、ドレイン側ゲート絶縁層４７ａ、ソース側ゲート絶縁層４７ｂ、ドレイン側柱状半導体層４８ａ、ソース側柱状半導体層４８ｂ、及びプラグ導電層４９を有する。
ドレイン側ゲート絶縁層４７ａは、ドレイン側ホール４６ａに面する側面に形成され、ドレイン側柱状半導体層４８ａと接している。ソース側ゲート絶縁層４７ｂは、ソース側ホール４６ｂに面する側面に形成され、ソース側柱状半導体層４８ｂと接している。ドレイン側柱状半導体層４８ａは、ドレイン側ホール４６ａを所定高さまで埋めるように形成されている。ソース側柱状半導体層４８ｂは、ソース側ホール４６ｂを所定高さまで埋めるように形成されている。プラグ導電層４９は、ドレイン側柱状半導体層４８ａ及びソース側柱状半導体層４８ｂの上面に形成されている。プラグ導電層４９は、ドレイン側ホール４６ａ及びソース側ホール４６ｂを埋めるように形成されている。
ドレイン側ゲート絶縁層４７ａ、及びソース側ゲート絶縁層４７ｂは、窒化シリコン（ＳｉＮ）にて構成されている。ドレイン側柱状半導体層４８ａ、及びソース側柱状半導体層４８ｂは、ポリシリコン（ｐ−Ｓｉ）にて構成されている。プラグ導電層４９は、タングステン（Ｗ）／窒化チタン（ＴｉＮ）／チタン（Ｔｉ）の積層構造にて構成されている。
上記選択トランジスタ層４０の構成において、ドレイン側導電層４２ａは、ドレイン側選択トランジスタ層ＳＤＴｒの制御ゲート電極、及びドレイン側選択線ＳＧＤとして機能する。ソース側導電層４２ｂは、ソース側選択トランジスタＳＳＴｒの制御ゲート電極、及びソース側選択線ＳＧＳとして機能する。
上記選択トランジスタ層４０の構成を換言すると、ドレイン側ゲート絶縁層４７ａは、ドレイン側柱状半導体層４８ａの側面を取り囲むように形成されている。ドレイン側導電層４２ａは、ドレイン側ゲート絶縁層４７ａの側面を取り囲むように形成されている。ソース側ゲート絶縁層４７ｂは、ソース側柱状半導体層４８ｂの側面を取り囲むように形成されている。ソース側導電層４２ｂは、ソース側ゲート絶縁層４７ｂの側面を取り囲むように形成されている。
配線層５０は、選択トランジスタ層４０の上に堆積されたソース線導電層５１、層間絶縁層５２、及びビット線導電層５３を有する。
ソース線導電層５１は、カラム方向に隣接する一対のソース側柱状半導体層４８ｂの上層（プラグ導電層４９）に接するように形成されている。ソース側導電層５１は、ロウ方向に延びるように形成されている。層間絶縁層５２は、ソース線導電層５１を覆うように形成されている。ビット線導電層５３は、ロウ方向に所定ピッチをもって、カラム方向に延びるストライプ状に形成されている。
ソース線導電層５１、及びビット線導電層５３は、タングステン（Ｗ）／窒化チタン（ＴｉＮ）／チタン（Ｔｉ）の積層構造にて構成されている。層間絶縁層５２は、酸化シリコン（ＳｉＯ２）にて構成されている。
また、配線層５０は、ホール５４、及びプラグ導電層５５を有する。
ホール５４は、層間絶縁層５２を貫通するように形成されている。ホール５４は、ドレイン側ホール４６ａに整合する位置に形成されている。プラグ導電層５５は、ホール５４を埋めるように形成されている。プラグ導電層５５は、タングステン（Ｗ）／窒化チタン（ＴｉＮ）／チタン（Ｔｉ）の積層構造にて構成されている。
上記配線層５０の構成において、ソース線導電層５１は、ソース線ＳＬとして機能する。ビット線導電層５３は、ビット線ＢＬとして機能する。
（実施形態に係る不揮発性半導体記憶装置１００の製造方法）
次に、図６〜図２７を参照して、実施形態に係る不揮発性半導体記憶装置１００の製造方法について説明する。図６〜図１２、図１４〜図２４、図２６は、実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。図１３は、図１２のＢ部拡大図である。図２５は、図２４のＣ部拡大図である。図２７は、図２６のＤ部拡大図である。
次に、図６〜図２７を参照して、実施形態に係る不揮発性半導体記憶装置１００の製造方法について説明する。図６〜図１２、図１４〜図２４、図２６は、実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。図１３は、図１２のＢ部拡大図である。図２５は、図２４のＣ部拡大図である。図２７は、図２６のＤ部拡大図である。
先ず、図６に示すように、半導体基板Ｂａ上に酸化シリコン（ＳｉＯ２）及びポリシリコン（ｐ−Ｓｉ）を堆積させ、バックゲート絶縁層２１及びバックゲート導電層２２を形成する。ここで、ポリシリコン（ｐ−Ｓｉ）は、砒素（Ａｓ）、リン（Ｐ）、及びボロン（Ｂ）のいずれかを注入したものを用いる。例えば、バックゲート絶縁層２１は、１００ｎｍ堆積させ、バックゲート導電層２２は、２００ｎｍ堆積させる。
次に、図７に示すように、リソグラフィ法やＲＩＥ（Reactive Ion Etching）法を用いて、バックゲート導電層２２を彫り込み、バックゲートホール２３を形成する。
続いて、図８に示すように、バックゲートホール２３を埋めるように、窒化シリコン（ＳｉＮ）を堆積させ、犠牲層６１を形成する。
次に、図９に示すように、バックゲート導電層２２及び犠牲層６１の上に、酸化シリコン（ＳｉＯ２）及びポリシリコン（ｐ−Ｓｉ）を交互に堆積させ、犠牲層６２ａ〜６２ｅ、及び導電層３１Ａａ〜３１Ａｄを形成する。ここで、ポリシリコン（ｐ−Ｓｉ）は、砒素（Ａｓ）、リン（Ｐ）、及びボロン（Ｂ）のいずれかを注入したものを用いる。
続いて、図１０に示すように、犠牲層６２ａ〜６２ｅ、及び導電層３１ａＡ〜３１ｄＡを貫通させて、メモリホール３３を形成する。メモリホール３３は、犠牲層６１のカラム方向の両端上面に達するように形成する。
次に、図１１に示すように、メモリホール３３を介して、熱燐酸処理（Ｈｏｔ Ｈ３ＰＯ４）を行い、犠牲層６１を除去する。
続いて、図１２、及び図１３に示すように、メモリホール３３の側面、及びバックゲートホール２３の側面に、順次、酸化シリコン（ＳｉＯ２）、ポリシリコン（ｐ−Ｓｉ）、酸化シリコン（ＳｉＯ２）、及びポリシリコン（ｐ−Ｓｉ）を堆積させる。この工程により、メモリホール３３の側面、及びバックゲートホール２３の側面から、順次、酸化シリコン層３４ａＡ、ポリシリコン層３４ｂＡ、酸化シリコン層３４ｃＡ、及びＵ字状半導体層３５が形成される。なお、Ｕ字状半導体層３５は、中空３５ｃをもって形成される。例えば、酸化シリコン層３４ａＡは、１０ｎｍ堆積させる。ポリシリコン層３４ｂＡは、１０ｎｍ堆積させる。酸化シリコン層３４ｃＡは、７ｎｍ堆積させる。
次に、図１４に示すように、酸化シリコン３４ａＡ、ポリシリコン層３４ｂＡ、及び酸化シリコン絶縁層３４ｃＡの上端をエッチング除去する。この工程により、酸化シリコン３４層ａＡは、ブロック絶縁層３４ａとなる。酸化シリコン層３４ｃＡは、トンネル絶縁層３４ｃとなる。
続いて、図１５に示すように、犠牲層６２ａ〜６２ｅ、及び導電層３１ａＡ〜３１ｄＡを貫通するように溝６３を形成する。溝６３は、カラム方向に隣接するメモリホール３３の間に形成する。溝６３は、ロウ方向に延びるように形成する。この工程により導電層３１ａＡ〜３１ｄＡは、第１〜第４ワード線導電層３１ａ〜３１ｄとなる。
次に、図１６に示すように、第４ワード線導電層３１ｄの上面まで溝６３を埋めるようにポリシラザンを堆積させ、犠牲層６４を形成する。
続いて、図１７に示すように、犠牲層６２ｅ上に、順次、酸化シリコン（ＳｉＯ２）、ポリシリコン（ｐ−Ｓｉ）、及び酸化シリコン（ＳｉＯ２）を堆積させる。ここで、ポリシリコン（ｐ−Ｓｉ）には、砒素（Ａｓ）、リン（Ｐ）、及びボロン（Ｂ）にいずれかを注入する。この工程により、犠牲層６２ｅは、絶縁層４１Ａとなる。また、その絶縁層４１Ａ上に、導電層４２Ａ、及び絶縁層４３Ａが形成される。
次に、図１８に示すように、絶縁層４３Ａ、導電層４２Ａ、及び絶縁層４１Ａを貫通するように、ドレイン側ホール４６ａ、及びソース側ホール４６ｂを形成する。ドレイン側ホール４６ａ、及びソース側ホール４６ｂは、メモリホール３３と整合する位置に形成する。
続いて、図１９に示すように、ドレイン側ホール４６ａの側面、及びソース側ホール４６ｂの側面に、順次、窒化シリコン（ＳｉＮ）、及びポリシリコン（ｐ−Ｓｉ）を形成する。この工程により、ドレイン側ホール４６ａの側面にドレイン側ゲート絶縁層４７ａが形成される。ドレイン側ホール４６ａを埋めるようにドレイン側柱状半導体層４８ａが形成される。また、ソース側ホール４６ｂの側面にソース側ゲート絶縁層４７ｂが形成される。ソース側ホール４６ｂを埋めるようにソース側柱状半導体層４８ｂが形成される。
次に、図２０に示すように、絶縁層４３Ａ、導電層４２Ａ、及び絶縁層４１Ａを貫通するように溝６５を形成する。溝６５は、ロウ方向に延びるように形成する。溝６５は、下層に位置する溝６３と整合する位置に形成する。この工程により、絶縁層４１Ａは、第１絶縁層４１となる。導電層４２Ａは、ドレイン側導電層４２ａとなる。また、導電層４２Ａは、ソース側導電層４２ｂとなる。絶縁層４３Ａは、第２絶縁層４３となる。
続いて、図２１に示すように、溝６５に面する側面を覆うように窒化シリコン（ＳｉＮ）を堆積させ、保護層４４を形成する。窒化シリコン（ＳｉＮ）は、フッ酸耐性を有する。
次に、図２２に示すように、溝６５を介して、希フッ酸処理を行い、選択的に犠牲層６４を除去する。この際、第１絶縁層４１の側面、ドレイン側導電層４２ａの側面（ソース側導電層４２ｂ）、及び第２絶縁層４３の側面は、保護層４４により覆われているので、除去されることはない。
続いて、図２３に示すように、溝６５、及び溝６３を介して、アンモニア窒化処理を行い、第１〜第４ワード線導電層３１ａ〜３１ｄの側面に、窒化シリコン（ＳｉＮ）を堆積させ、保護層３２ａを形成する。
次に、図２４及び図２５に示すように、溝６５、及び溝６３を介して、犠牲層６２ａ〜６２ｄを除去する。この際、第１〜第４ワード線導電層３１ａ〜３１ｄの側面は、保護層３２ａにて覆われているので、除去されることはない。この工程により、積層方向における第１〜第４ワード線導電層３１ａ〜３１ｄの間に、空隙Ａｇが形成される。
続いて、図２６及び図２７に示すように、溝６５、溝６３、及び空隙Ａｇを介して、ポリシリコン層３４ｂＡを酸化する。これにより、ポリシリコン層３４ｂＡは、浮遊電極層３４ｂａ、及び分離絶縁層３４ｂｂとなる。この際、第１〜第４ワード線導電層３１ａ〜３１ｄの上面及び下面は、酸化され、酸化層３２ｂとなる。
次に、図２６及び図２７に示す工程に続いて、溝６５、溝６３、及び空隙Ａｇを埋めるように、酸化シリコン（ＳｉＯ２）を堆積させ、連続して一体に層間絶縁層３６及び層間絶縁層４５を形成する。また、ドレイン側ホール４６ａ、及びソース側ホール４６ｂを埋めるように、タングステン（Ｗ）／窒化チタン（ＴｉＮ）／チタン（Ｔｉ）を堆積させ、プラグ層４９を形成する。そして、配線層５０を形成し、図４に示す不揮発性半導体記憶装置１００が形成される。
（実施形態に係る不揮発性半導体記憶装置１００の効果）
次に、実施形態に係る不揮発性半導体記憶装置１００の効果について説明する。実施形態に係る不揮発性半導体記憶装置１００は、積層方向に所定ピッチをもって複数形成された、メモリトランジスタＭＴｒ１〜ＭＴｒ８のフローティングゲートとして機能する浮遊電極層３４ｂａを有する。したがって、隣接する浮遊電極層３４ｂａにて、電荷が移動することはなく、信号量低下等が懸念されることはない。すなわち、実施形態に係る不揮発性半導体記憶装置１００は、信頼性を確保することができる。
次に、実施形態に係る不揮発性半導体記憶装置１００の効果について説明する。実施形態に係る不揮発性半導体記憶装置１００は、積層方向に所定ピッチをもって複数形成された、メモリトランジスタＭＴｒ１〜ＭＴｒ８のフローティングゲートとして機能する浮遊電極層３４ｂａを有する。したがって、隣接する浮遊電極層３４ｂａにて、電荷が移動することはなく、信号量低下等が懸念されることはない。すなわち、実施形態に係る不揮発性半導体記憶装置１００は、信頼性を確保することができる。
続いて、図２８及び図２９を参照して、カップリング比に関する効果を説明する。図２８は、本実施形態に係るカップリング比を説明するための図である。図２９は、メモリホール３３の半径φ、メモリゲート絶縁層３４の厚みに対応するカップリング比を示す図である。
図２８に示すように、メモリホール３３の半径を「φ」とする。Ｕ字状半導体層３５と浮遊電極層３４ｂａ（フローティングゲート）との間の寄生容量を「Ｃ１」とする。浮遊電極層３４ｂａ（フローティングゲート）と第１ワード線導電層３１ａ（第２〜第４ワード線導電層３１ｄ）との間の寄生容量を「Ｃ２」とする。これら上記の記号を用いると、カップリング比Ｃｒは、以下に示す（式１）で表すことができる。
Ｃｒ＝Ｃ２／（Ｃ１＋Ｃ２） …（式１）
ここで、一般に、カップリング比Ｃｒが少なくとも、０．５以上でなければ、メモリトランジスタＭＴｒ１〜ＭＴｒ８は、書き込み及び消去動作を実行することができない。これに対し、本実施形態に係る不揮発性半導体記憶装置１００においては、図２９に示すように、ブロック絶縁層３４ａの厚み、浮遊電極層３４ｂａの厚み、トンネル絶縁層３４ｃの厚み、及びメモリホール３３の半径φを変化させることで、カップリング比Ｃｒを調整し、０．５以上とすることができる。
ここで、一般に、カップリング比Ｃｒが少なくとも、０．５以上でなければ、メモリトランジスタＭＴｒ１〜ＭＴｒ８は、書き込み及び消去動作を実行することができない。これに対し、本実施形態に係る不揮発性半導体記憶装置１００においては、図２９に示すように、ブロック絶縁層３４ａの厚み、浮遊電極層３４ｂａの厚み、トンネル絶縁層３４ｃの厚み、及びメモリホール３３の半径φを変化させることで、カップリング比Ｃｒを調整し、０．５以上とすることができる。
［その他実施形態］
以上、不揮発性半導体記憶装置の一実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
以上、不揮発性半導体記憶装置の一実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
例えば、上記実施形態において、Ｕ字状半導体層３５は、中空３５ｃをもって形成されている。しかしながら、Ｕ字状半導体層３５は、中空３５ｃを有さず、その内部をポリシリコンにて埋められた構成であってもよい。この構成は、図１２、及び図１３に示す工程においてメモリホール３３内、及びバックゲートホール２３内を完全にポリシリコンにて埋めることによって実現される。
１００…不揮発性半導体記憶装置、 ２０…バックゲートトランジスタ層、 ３０…メモリトランジスタ層、 ４０…選択トランジスタ層、 Ｂａ…半導体基板、 ＭＴｒ１〜ＭＴｒ８…メモリトランジスタ、 ＢＴｒ…バックゲートトランジスタ、 ＳＳＴｒ…ソース側選択トランジスタ、 ＳＤＴｒ…ドレイン側選択トランジスタ。
Claims (6)
- 電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングを有する不揮発性半導体記憶装置の製造方法であって、
基板の上層に第１層間絶縁層を介して複数の第１導電層を形成する工程と、
複数の前記第１導電層及び前記第１層間絶縁層を貫通させて、第１ホールを形成する工程と、
前記第１ホールに面する側壁に、順次、絶縁層にて囲まれた第２導電層、及び第１半導体層を形成する工程と、
複数の前記第１導電層及び前記第１層間絶縁層を貫通させて、前記基板と平行な第１方向に延びる第１溝を形成する工程と、
前記第１溝を介して、前記第１層間絶縁層を除去して、積層方向に並ぶ前記第１導電層の間に空隙を形成する工程と、
前記第１溝及び前記空隙を介して前記第２導電層の一部を酸化する工程と
を備えることを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記第１溝を形成した後であって前記空隙を形成する前に、前記第１溝に面する前記第１導電層の側面に第１保護層を形成し、
前記第１導電層よりも希フッ酸処理による選択比が高くなるように、前記第１保護層を形成する
ことを特徴とする請求項１記載の不揮発性半導体記憶装置の製造方法。 - 前記第１保護層を、窒化シリコンにて構成する
ことを特徴とする請求項２記載の不揮発性半導体記憶装置の製造方法。 - 前記第１溝を形成した後であって前記空隙を形成する前に、前記第１溝を犠牲層にて埋め、
前記犠牲層及び前記第１導電層の上層に第２層間絶縁層を介して第３導電層を堆積させ、
前記第２層間絶縁層及び前記第３導電層を貫通させて、前記第１ホールと整合する位置に第２ホールを形成し、
前記第２ホールに面する側面に、順次、絶縁層及び第２半導体層を形成し、
前記第２層間絶縁層及び前記第３導電層を貫通させて、前記第１溝と整合する位置に前記第１方向に延びる第２溝を形成し、
前記第２溝に面する前記第３導電層の側面に第２保護層を形成し、
前記第２溝を介して前記犠牲層を除去し、
前記第３導電層よりも希フッ酸処理による選択比が高くなるように、前記第２保護層を形成する
ことを特徴とする請求項１乃至請求項３のいずれか１項記載の不揮発性半導体記憶装置の製造方法。 - 前記第２保護層を、窒化シリコンにて構成する
ことを特徴とする請求項４記載の不揮発性半導体記憶装置の製造方法。 - 前記第２導電層を、ポリシリコンにて構成する
ことを特徴とする請求項１乃至請求項５のいずれか１項記載の不揮発性半導体記憶装置の製造方法。
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