JP4827490B2

JP4827490B2 - Semiconductor device manufacturing system

Info

Publication number: JP4827490B2
Application number: JP2005310582A
Authority: JP
Inventors: 博基北川; 陽一郎上田; 知規伊藤; 大道光明寺
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2004-10-27
Filing date: 2005-10-26
Publication date: 2011-11-30
Anticipated expiration: 2025-10-26
Also published as: JP2006156978A

Description

本発明は、半導体装置の製造システムに関する。 The present invention relates to the production system of the semiconductor device.

従来、基板にＩＣチップが実装されてなる半導体装置は、多数の集積回路が形成されたウエハを切断（ダイシング）して多数のＩＣチップを得るとともに、これらＩＣチップを所定の基板上にダイボンディングした後、ワイヤボンディングを施し、樹脂封止を行った後、全体をモールディングすることにより、製造されていた。 Conventionally, a semiconductor device in which IC chips are mounted on a substrate cuts (dices) a wafer on which a large number of integrated circuits are formed to obtain a large number of IC chips, and these IC chips are die-bonded on a predetermined substrate. Then, after wire bonding and resin sealing, the whole was molded by molding.

そして、その製造途中においては、特にワイヤボンディング工程の後に、不良品を検出するために、外観検査工程が設けられていた。
特開２００１−２９６２５３号 In the middle of the manufacture, an appearance inspection process is provided in order to detect defective products, particularly after the wire bonding process.
JP 2001-296253 A

上述した従来の半導体製造装置においては、半導体装置の全体を観察する外観検査が行われていたが、ＩＣチップの内部についてまでは検査されていなかった。
すなわち、従来のＩＣチップにおける設計ルール、例えばゲート長などは１３０ｎｍ（ナノメートル）程度であり、ＩＣチップの構成材料である絶縁層の機械的強度が十分に強いため、ボンディング工程での加圧作業により、内部に欠陥が発生するといった心配がなかった。 In the conventional semiconductor manufacturing apparatus described above, an appearance inspection for observing the entire semiconductor device has been performed, but the inside of the IC chip has not been inspected.
That is, the design rule in the conventional IC chip, for example, the gate length is about 130 nm (nanometer), and the mechanical strength of the insulating layer, which is the constituent material of the IC chip, is sufficiently strong. As a result, there was no worry that defects would occur inside.

しかし、最近、ＩＣチップの薄型化および小型化が進み、当然、ＩＣチップ内の配線が微細化し、その設計ルールは６０〜４０ｎｍ程度まで考慮されており、このため絶縁層の強度が従来のものに比べて１／１０〜１／１００程度まで脆弱化することになる。したがって、ボンディング工程においては、加圧とともに加熱も行われるため、配線層に損傷が発生する虞が生じるとともに、損傷が発生したまま、後工程に移送されると、欠陥製品を製造することになり、無駄な工程が行われるという問題がある。 However, recently, the IC chip has been made thinner and smaller, and naturally the wiring in the IC chip has been miniaturized, and the design rule has been taken into consideration up to about 60 to 40 nm. Therefore, the strength of the insulating layer is conventional. It becomes weaker to about 1/10 to 1/100 compared to. Therefore, in the bonding process, heating is performed together with pressurization, so that there is a possibility that the wiring layer may be damaged, and if the damage is generated and transferred to a subsequent process, a defective product is manufactured. There is a problem that a useless process is performed.

そこで、本発明は、製造途中で半導体装置の内部を検査するとともに、その検査結果に基づき少なくとも後工程での実装工程そのものを変更して、欠陥製品の製造を極力減らすことができる半導体装置の製造システムを提供することを目的とする。 Accordingly, the present invention inspects the inside of a semiconductor device during manufacturing, and changes the mounting process itself in at least a subsequent process based on the inspection result to manufacture a semiconductor device that can reduce the manufacturing of defective products as much as possible. an object of the present invention is to provide a system.

上記課題を解決するため、本発明の請求項１に係る半導体装置の製造システムは、ＩＣチップを基板に実装して半導体装置を製造するシステムであって、
ダイシング装置と、非破壊検査装置と、ワイヤボンディング装置と、フリップチップ装置と、制御手段とを備え、
前記ダイシング装置によりウエハを切断してＩＣチップを得るダイシング工程の後に、前記非破壊検査装置によりＩＣチップ内部の欠陥を検査する非破壊検査工程を設け、
上記非破壊検査工程の後に、前記ワイヤボンディング装置によりＩＣチップを基板上に実装するワイヤボンディング工程および前記フリップチップ装置によりＩＣチップを基板上に実装するフリップチップ工程を並列に設けて、
前記制御手段が、上記非破壊検査工程にて欠陥が発見された場合に、その欠陥の度合いに応じて、当該ＩＣチップをワイヤボンディング工程またはフリップチップ工程に移行させる
ようにしたものである。 In order to solve the above problems, a semiconductor device manufacturing system according to claim 1 of the present invention is a system for manufacturing a semiconductor device by mounting an IC chip on a substrate,
A dicing device, a nondestructive inspection device, a wire bonding device, a flip chip device, and a control means are provided.
Said cutting the wafer after the dicing step of obtaining an IC chip by a dicing device, set the non-destructive inspection step for inspecting a defect of the IC chip by the nondestructive inspection apparatus,
After said nondestructive inspection step, provided a flip-chip process for mounting the IC chip on the substrate by a wire bonding process and the flip-chip device mounting an IC chip on the substrate by the wire bonding apparatus in parallel,
When a defect is found in the non-destructive inspection process , the control means shifts the IC chip to a wire bonding process or a flip chip process according to the degree of the defect.

また、請求項２に係る半導体装置の製造システムは、請求項１に記載の製造システムにおいて、電気検査装置をさらに備え、ワイヤボンディング工程またはフリップチップ工程でＩＣチップが基板に実装されてなる半導体装置の電気検査を前記電気検査装置によって行う電気検査工程の後に、前記非破壊検査装置により当該ＩＣチップ内部の欠陥を検査する非破壊検査工程を設けて、前記制御手段が、電気検査工程の後に設けられた非破壊検査工程での検査結果に応じて、半導体装置の製品としてのランクを決定するようにしたものである。 The manufacturing system for a semiconductor device according to claim 2, in have you to manufacture system of claim 1, further comprising an electrical inspection apparatus, IC chip mounted on the substrate by wire bonding process or flip chip process the electrical inspection of the semiconductor device after the electrical inspection process performed by the electric inspection device, said only set the non-destructive inspection step for inspecting a defect of the internal the IC chip by a non-destructive inspection apparatus, said control means, electrical inspection process The rank of the semiconductor device as a product is determined in accordance with the inspection result in the nondestructive inspection process provided after the step.

また、請求項３に係る半導体装置の製造システムは、ダイシング装置と、ボンディング装置と、モールディング装置と、電気検査装置とを備え、複数の集積回路が形成されたウエハを前記ダイシング装置によって切断して複数個のＩＣチップを得るダイシング工程と、このダイシング工程で得られたＩＣチップを前記ボンディング装置によって基板上に載置して電気的に接続するボンディング工程と、このボンディング工程で基板にＩＣチップが電気的に接続されてなる半導体装置の樹脂封止を前記モールディング装置によって行うモールディング工程と、この樹脂封止が行われた半導体装置の電気検査を前記電気検査装置によって行う電気検査工程とを実行して半導体装置を製造するシステムにおいて、
ボンディング装置としてワイヤボンディング装置およびフリップチップ装置を備えるとともに、非破壊検査装置および制御手段をさらに備え、
ボンディング工程として、前記ワイヤボンディング装置によるワイヤボンディング工程と前記フリップチップ装置によるフリップチップ工程とを並列に設けるとともに、上記ダイシング工程および電気検査工程の後に、前記非破壊検査装置によってＩＣチップの内部を非破壊にて検査する非破壊検査工程をそれぞれ設けて、
前記制御手段が、上記ダイシング工程の後に設けられた非破壊検査工程での検査結果に基づき、ワイヤボンディング工程またはフリップチップ工程に移行させる
ようにしたものである。 According to a third aspect of the present invention, there is provided a semiconductor device manufacturing system including a dicing device, a bonding device, a molding device, and an electrical inspection device , wherein a wafer on which a plurality of integrated circuits are formed is cut by the dicing device. A dicing process for obtaining a plurality of IC chips, a bonding process in which the IC chip obtained in the dicing process is placed on the substrate by the bonding apparatus and electrically connected thereto, and the IC chip is mounted on the substrate in the bonding process. run a molding step for resin encapsulation of a semiconductor device in which are electrically connected by the molding apparatus, and an electrical inspection step of performing electrical inspection of the semiconductor device to which the resin sealing is performed by the electrical inspection apparatus In a system for manufacturing semiconductor devices,
In addition to a wire bonding apparatus and a flip chip apparatus as a bonding apparatus, the apparatus further includes a nondestructive inspection apparatus and a control means,
As a bonding process, a wire bonding process by the wire bonding apparatus and a flip chip process by the flip chip apparatus are provided in parallel, and after the dicing process and the electrical inspection process, the inside of the IC chip is non- destructed by the nondestructive inspection apparatus. Each has a non-destructive inspection process to inspect by destruction,
The control means shifts to a wire bonding process or a flip chip process based on an inspection result in a nondestructive inspection process provided after the dicing process.

また、請求項４に係る半導体装置の製造システムは、請求項３に記載の製造システムにおいて、前記制御手段が、電気検査工程の後に設けられた非破壊検査工程での検査結果に基づき、当該半導体装置の製品ランクを決定するようにしたものである。 The manufacturing system for a semiconductor device according to claim 4 is have you the production system according to claim 3, wherein the control means, based on the test results of non-destructive inspection step provided after the electrical testing step, The product rank of the semiconductor device is determined.

また、請求項５に係る半導体装置の製造システムは、請求項１乃至４のいずれか一項に記載の製造システムにおける非破壊検査工程で検出される欠陥がクラックであることを特徴とする。 A semiconductor device manufacturing system according to a fifth aspect is characterized in that the defect detected in the nondestructive inspection step in the manufacturing system according to any one of the first to fourth aspects is a crack.

また、請求項６に係る半導体装置の製造システムは、請求項１乃至４のいずれか一項に記載の製造システムにおいて、超短光パルス照射手段をさらに備え、非破壊検査工程で、前記超短光パルス照射手段による超短光パルス照射を用いたことを特徴とする。
The manufacturing system for a semiconductor device according to claim 6 is have you the production system according to any one of claims 1 to 4, further comprising an ultra-short optical pulse irradiation means, a non-destructive inspection step, wherein It is characterized by using ultrashort light pulse irradiation by an ultrashort light pulse irradiation means .

上記の各構成によると、ダイシング工程の後の工程に、例えば超短光パルス照射により、ＩＣチップの内部状態を非破壊にて検査する非破壊検査工程を設けるとともに、その検査結果に基づいて、少なくとも後工程での実装工程そのものを変更するようにしたので、例えば半導体装置の微細化が進み設計ルールが非常に厳しくなってクラックなどの内部欠陥が生じやすくなる場合でも、内部欠陥を迅速に検出し得るとともに後工程での実装工程を内部欠陥が進展しないような工程に変更することができ、したがって無駄になる半導体装置を製造する必要がなくなるので、経済的な製造システムを提供することができる。 According to each of the above-described configurations, a non-destructive inspection process for inspecting the internal state of the IC chip in a non-destructive manner by , for example, ultrashort light pulse irradiation is provided in the process after the dicing process, and based on the inspection result, At least the post-mounting process itself has been changed, so even if, for example, semiconductor devices are miniaturized and design rules become very strict and internal defects such as cracks are likely to occur, internal defects can be detected quickly. the mounting process in a later step inside defects can be changed in steps so as not to progress, therefore it is unnecessary to manufacture a semiconductor device wasted, it is possible to provide an economical manufacturing system with be .

また、検査結果に基づいて、少なくとも後工程での実装工程そのものを変更することにより、たとえ欠陥が存在している場合でも、致命的な欠陥に進展させることなく製品として仕上げることができるとともに、欠陥の度合いに応じたランク仕様の製品として出荷することができる。 Also, by changing the mounting process itself at least in the subsequent process based on the inspection result, even if a defect exists, it can be finished as a product without progressing to a fatal defect. It can be shipped as a product with a rank specification according to the degree.

［実施の形態１］
以下、本発明の実施の形態１に係る半導体装置の製造システムおよび製造方法を、図１〜図４に基づき説明する。 [Embodiment 1]
A semiconductor device manufacturing system and method according to Embodiment 1 of the present invention will be described below with reference to FIGS.

この半導体装置の製造システムは、図１に示すように、シリコンウエハの表面に多数の集積回路すなわちＩＣ部を形成するウエハ処理工程１と、このウエハ処理工程１で多数のＩＣ部が形成されたウエハの裏面を研削して薄くするバックグライディング工程２と、このバックグライディング工程２で薄くされたウエハを各ＩＣ部ごとに切断（個片化）して多数のＩＣチップを得るためのダイシング工程３と、このダイシング工程３で得られたＩＣチップを所定の基板上に載置して固定するためのダイボンディング工程４と、このダイボンディング工程４で載置されたＩＣチップと基板側とを電気的に接続するワイヤボンディング工程５と、このワイヤボンディング工程５で電気的に接続されたＩＣチップの気密封止を合成樹脂にて行う封止工程６と、この封止工程６で気密封止が行われた基板全体を合成樹脂で覆い保護するためのモールディング工程７と、このモールディング工程７でモールディングされてなる半導体装置の電気的な最終検査を行う最終電気検査工程８とが具備されており、さらに上記ダイシング工程３、ダイボンディング工程４およびワイヤボンディング工程５の後に、ＩＣチップの内部を非破壊方法にて検査する第１〜第３非破壊検査工程１１〜１３が設けられている。 In this semiconductor device manufacturing system, as shown in FIG. 1, a wafer processing step 1 for forming a large number of integrated circuits, that is, IC portions on the surface of a silicon wafer, and a large number of IC portions are formed in the wafer processing step 1. Back gliding process 2 in which the back surface of the wafer is ground and thinned, and a dicing process 3 for obtaining a large number of IC chips by cutting the wafer thinned in the back gliding process 2 into individual IC parts. A die bonding step 4 for mounting and fixing the IC chip obtained in the dicing step 3 on a predetermined substrate, and the IC chip placed in the die bonding step 4 and the substrate side are electrically connected. Wire bonding step 5 to be connected electrically, and a sealing work for hermetically sealing the IC chip electrically connected in this wire bonding step 5 with a synthetic resin 6 and a molding process 7 for covering and protecting the whole substrate hermetically sealed in the sealing process 6 with a synthetic resin, and an electrical final inspection of the semiconductor device molded in the molding process 7 And a final electrical inspection step 8 to be performed. Further, after the dicing step 3, the die bonding step 4 and the wire bonding step 5, the first to third nondestructive inspections are performed for the inside of the IC chip by a nondestructive method. Inspection steps 11 to 13 are provided.

ここで、上記製造システムにて製造される半導体装置について説明しておく。
この製造システムの製造対象となっている半導体装置のＩＣチップは、その微細化が進み、設計ルールが９０ｎｍ以下に、例えば９０〜４５ｎｍ程度まで細くされており、しかもその機械的強度（例えば、硬度、ヤング率など）が、従来の１３０ｎｍ以上のものに比べて１／１０〜１／１００程度と、非常に、脆弱化したものになっている。 Here, the semiconductor device manufactured by the manufacturing system will be described.
The IC chip of a semiconductor device to be manufactured by this manufacturing system has been miniaturized, the design rule is reduced to 90 nm or less, for example, about 90 to 45 nm, and the mechanical strength (for example, hardness) , Young's modulus, etc.) is about 1/10 to 1/100, which is very weak compared to conventional ones of 130 nm or more.

したがって、その実装工程の途中において、ＩＣチップには種々の物理的な外力が加えられるが、従来、殆ど心配することがなかった実装時の加圧力、加熱量などを考慮しないと、配線層間の絶縁層の剥れ、配線層が断線するなどの虞が生じることになる。 Accordingly, various physical external forces are applied to the IC chip in the middle of the mounting process. However, unless the pressure, heating amount, etc. at the time of mounting, which has conventionally been hardly worried, are considered, There is a risk that the insulating layer may peel off or the wiring layer may be disconnected.

このため、本製造システムにおいては、ＩＣチップに物理的な外力が作用する工程の後に、第１〜第３非破壊検査工程１１〜１３を配置して、その内部状態を検査する、すなわちＩＣチップ内の欠陥（ダメージ）の度合いを検出するようにされている。 For this reason, in the present manufacturing system, the first to third nondestructive inspection steps 11 to 13 are arranged after the step of applying a physical external force to the IC chip to inspect the internal state thereof, that is, the IC chip. The degree of defects (damage) is detected.

以下、この非破壊検査工程１１〜１３における検査方法について説明する。
この非破壊検査工程１１〜１３に配置される非破壊検査装置（図示せず）では、フェムト秒レーザ照射方式（超短光パルス照射方式）が用いられる。 Hereinafter, the inspection method in the nondestructive inspection steps 11 to 13 will be described.
In the nondestructive inspection apparatus (not shown) arranged in the nondestructive inspection steps 11 to 13, a femtosecond laser irradiation method (ultrashort light pulse irradiation method) is used.

すなわち、この非破壊検査装置では、超短光パルスであるフェムト秒レーザがＩＣチップ全体に走査されて照射が行われ、このフェムト秒レーザ照射によりＩＣチップ内部ではテラヘルツ電磁波が発生し、この発生した電磁波がＧａＡｓ光伝導アンテナを介して受信されてテラヘルツ電磁波の分布が得られる。 That is, in this non-destructive inspection apparatus, a femtosecond laser that is an ultrashort light pulse is scanned and irradiated on the entire IC chip, and the terahertz electromagnetic wave is generated inside the IC chip by this femtosecond laser irradiation. The electromagnetic wave is received through the GaAs photoconductive antenna, and the distribution of the terahertz electromagnetic wave is obtained.

このテラヘルツ電磁波の分布状態により、ＩＣチップの内部状態が検査され、すなわち欠陥の度合いが、例えば内部に発生したクラックの数および大きさ、並びに断線の有無などに基づき判断される。 Based on the distribution state of the terahertz electromagnetic wave, the internal state of the IC chip is inspected, that is, the degree of the defect is determined based on, for example, the number and size of cracks generated in the inside and the presence or absence of disconnection.

ここで、フェムト秒レーザ照射方式による非破壊検査装置での検査動作について、図４に基づき説明する。
まず、ローダ３１により上手側工程からＩＣチップ３０が搬送されてＸ−Ｙステージ３２上に載置される。搬送されたＩＣチップ３０を真空吸着などの保持手段（真空吸着には限定されるものでもない）にてＸ−Ｙステージ３２上に固定する。次に、当該検査装置に設けられているフェムト秒レーザ発振装置（光パルス発振装置）３３からフェムト秒レーザを発振し、反射ミラー３４、集光レンズ３５およびハーフミラー３６を介してＸ−Ｙステージ３２上に固定されているＩＣチップ３０に照射する。フェムト秒レーザが照射されたＩＣチップ３０からは、テラヘルツ電磁波が発生するため、ハーフミラー３６を介してＧａＡｓ光伝導アンテナなどの検出器３７にてテラヘルツ電磁波を検出する。勿論、このテラヘルツ電磁波の検出動作は、Ｘ−Ｙステージ３２を移動させながらＩＣチップ３０の全体に亘って行われる。そして、検査が終了すると、アンローダ３８により搬出される。なお、このフェムト秒レーザ照射方式とテラヘル電磁波の検出方式は標準化されたものではなく、一例にすぎず、例えば検査するＩＣチップの種類、照射するフェムト秒レーザの種類、または検出精度などにより、ミラーの配置、レンズ構成、信号処理系統が適宜変更し得るものである。 Here, the inspection operation in the nondestructive inspection apparatus using the femtosecond laser irradiation method will be described with reference to FIG.
First, the IC chip 30 is transported from the upper process by the loader 31 and placed on the XY stage 32. The conveyed IC chip 30 is fixed on the XY stage 32 by holding means such as vacuum suction (not limited to vacuum suction). Next, a femtosecond laser is oscillated from a femtosecond laser oscillating device (optical pulse oscillating device) 33 provided in the inspection apparatus, and an XY stage is passed through a reflecting mirror 34, a condensing lens 35, and a half mirror 36. The IC chip 30 fixed on the surface 32 is irradiated. Since the terahertz electromagnetic wave is generated from the IC chip 30 irradiated with the femtosecond laser, the terahertz electromagnetic wave is detected by the detector 37 such as a GaAs photoconductive antenna through the half mirror 36. Of course, this terahertz electromagnetic wave detection operation is performed over the entire IC chip 30 while moving the XY stage 32. When the inspection is completed, the unloader 38 carries out the inspection. The femtosecond laser irradiation method and the terahertz electromagnetic wave detection method are not standardized, and are merely examples. For example, depending on the type of IC chip to be inspected, the type of femtosecond laser to be irradiated, or the detection accuracy, the mirror The lens arrangement, lens configuration, and signal processing system can be changed as appropriate.

なお、検出器３７として用いられる光伝導アンテナは、半絶縁性ＧａＡｓ基板上に光伝導膜として働く低温成長ＧａＡｓ薄膜を成長させ、さらにその上に５μｍ程度の間隔をもうけたアンテナ構造を金合金により作成したものであるが、光伝導アンテナを構成する材料、薄膜上に形成されるアンテナ構造は、このようなものに限定されず、光伝導アンテナにおける電磁波検出感度性能の向上を図り得る構造が開発されれば適宜変更し得るものである。 The photoconductive antenna used as the detector 37 has a low temperature growth GaAs thin film that acts as a photoconductive film on a semi-insulating GaAs substrate, and further, an antenna structure with an interval of about 5 μm is made of a gold alloy. Although it was created, the material constituting the photoconductive antenna and the antenna structure formed on the thin film are not limited to this, and a structure that can improve the electromagnetic wave detection sensitivity performance of the photoconductive antenna has been developed. It can be changed as appropriate.

また、集光レンズ３５は、被検査体であるＩＣチップ３０上でのフェムト秒レーザのスポット径をより絞る機能と、フェムト秒レーザがＩＣチップ３０へ照射されることで当該ＩＣチップ３０からある程度の広がりを持って放出されるテラヘルツ電磁波を集光してから当該テラヘルツ電磁波をハーフミラー３６へ導く機能とを有している。すなわち、集光レンズ３５により、フェムト秒レーザのスポット径に依存している検査領域の高分解能化と電磁波検出感度の向上を図り得る。 Further, the condenser lens 35 has a function of further reducing the spot diameter of the femtosecond laser on the IC chip 30 that is an object to be inspected, and the IC chip 30 is irradiated with the femtosecond laser to a certain extent. And the function of guiding the terahertz electromagnetic wave to the half mirror 36 after condensing the terahertz electromagnetic wave emitted with the spread of. In other words, the condensing lens 35 can increase the resolution of the inspection region depending on the spot diameter of the femtosecond laser and improve the electromagnetic wave detection sensitivity.

そして、上記非破壊検査工程１１〜１３で得られたＩＣチップの欠陥の度合い（内部状態）に基づき、後工程での実装条件の変更が行われる。
ここで、欠陥の度合いの判断項目として、クラックを用いた場合について説明する。 Then, based on the degree of defect (internal state) of the IC chip obtained in the nondestructive inspection steps 11 to 13, the mounting conditions are changed in the subsequent steps.
Here, a case where a crack is used as an item for determining the degree of defect will be described.

まず、図２に示すように、ＩＣチップ２１において、基準となるＡｌパッド２２を特定するとともに、そのＡｌパッド２２の中心を全体の座標原点とし、真上から見た場合に、「発生したクラック２３の長さｄ」と「クラック２３とＡｌパッド２２との中心間距離Ｌ」を算出するとともに、これらの値を下記（１）式に代入してＩＣチップ２１の欠陥の度合いとしてのクラック量Ｎを求める。 First, as shown in FIG. 2, in the IC chip 21, the reference Al pad 22 is specified, and the center of the Al pad 22 is set to the origin of the entire coordinate. 23 "and" the distance L between the centers of the crack 23 and the Al pad 22 ", and by substituting these values into the following equation (1), the crack amount as the degree of defect of the IC chip 21 N is obtained.

Ｎ（クラック量）＝Σｄ_ｎ×Ｌ_ｎ（ｎ：自然数）・・・（１）
なお、所定の許容長さ以下のクラックについては、重要でないクラックとみなしてクラック量の計算は行わない。この許容長さをどの程度にするかについては、予め、実験により求めておく。 N (amount of cracks) = Σd _n × L _n (n: natural number) (1)
In addition, about the crack below predetermined | prescribed allowable length, it considers that it is an unimportant crack and does not calculate the amount of cracks. The extent to which this permissible length is set is obtained in advance by experiments.

基本的には、上記の方法で算出したクラック量Ｎに応じて実装条件（工程条件ともいう）が変更される。
例えば、予め、クラック量の基準値（閾値ともいう）Ｎ_ｓｔを決めておき、Ｎ≦Ｎ_ｓｔの場合は、ＩＣチップ内部のクラック量が基準値以下であることから、初期値として設定されている実装条件でＩＣチップの実装が行われる。 Basically, the mounting conditions (also referred to as process conditions) are changed according to the crack amount N calculated by the above method.
For example, a reference value (also referred to as a threshold) N _st of the crack amount is determined in advance, and when N ≦ N _st , the crack amount inside the IC chip is equal to or less than the reference value. The IC chip is mounted under the mounting conditions.

一方、Ｎ＞Ｎ_ｓｔの場合は、ＩＣチップ内部のクラック量が基準値を超えていることから、内部のクラックが大きくなる（欠陥が進展する）のを防止するために、別の実装条件（後述する）に変更される。 On the other hand, in the case of N> N _{st, since} the amount of cracks inside the IC chip exceeds the reference value, another mounting condition (in order to prevent internal cracks from increasing (defects progressing)) To be described later.

なお、各ＩＣチップについて、どのような条件で実装されたかが記憶されており、完成した半導体装置と実装条件との関係が明確にされている。
また、実験によりＩＣチップ内部のクラック量の上限値Ｎ_ｍａｘが決められており、Ｎ＞Ｎ_ｍａｘである場合には、実装条件の変更を行うことなく、当該ＩＣチップを不良品とみなして廃棄処分とし、それ以降の実装工程は行わないようにされている。 Note that the conditions for mounting each IC chip are stored, and the relationship between the completed semiconductor device and the mounting conditions is clarified.
Further, the upper limit value N _max of the crack amount inside the IC chip is determined by experiment. If N> N _max , the IC chip is regarded as a defective product and discarded without changing the mounting conditions. Disposal is performed, and subsequent mounting processes are not performed.

さらに、図３に示すように、予め、特別エリアとして、基準となるＡｌパッド２２の中心から半径Ｌ４以内の領域Ａ（またはＣＡＤデータにおける配線上の領域）を設定し、当該領域Ａ内でクラック２３が検出された場合、そのクラック数ｎに拘わらず、領域Ａ内のクラック長ｄ４だけに基づき実装条件を変更するか否かを判断してもよく、または領域Ａ内にクラック２３が存在するだけで、直ちに、当該ＩＣチップ２１を不良品とみなして廃棄処分するようにしてもよい。 Further, as shown in FIG. 3, a region A (or a region on the wiring in CAD data) within a radius L4 from the center of the reference Al pad 22 is set in advance as a special area, and cracks are generated in the region A. If 23 is detected, it may be determined whether or not to change the mounting condition based on only the crack length d4 in the region A, regardless of the number of cracks n, or the crack 23 exists in the region A. However, the IC chip 21 may be immediately regarded as a defective product and discarded.

上記製造システムの全体の製造フローについて説明する。
まず、ウエハ処理工程１で所定の集積回路が形成されたウエハは、バックグライディング工程２で薄くされた後、ダイシング工程３で各集積回路ごとに切断されて多数のＩＣチップが得られる。 The overall manufacturing flow of the manufacturing system will be described.
First, a wafer on which a predetermined integrated circuit is formed in the wafer processing step 1 is thinned in the back gliding step 2 and then cut into each integrated circuit in the dicing step 3 to obtain a large number of IC chips.

次に、この得られたＩＣチップは、第１非破壊検査工程１１でフェムト秒レーザ照射が行われてその内部欠陥が、上述した（１）式に基づくクラック量Ｎとして検出される。
そして、このクラック量Ｎが基準値Ｎ_ｓｔを超えている場合には、次のダイボンディング工程４でのＩＣチップの基板への実装条件が変更される。 Next, the obtained IC chip is irradiated with a femtosecond laser in the first nondestructive inspection step 11, and its internal defect is detected as a crack amount N based on the above-described equation (1).
When the crack amount N exceeds the reference value _Nst , the mounting condition of the IC chip on the substrate in the next die bonding step 4 is changed.

例えば、ＩＣチップに対する加圧力が弱くされるか、または接着のための加熱量が少なくされる。なお、ＩＣチップの基板実装時に必要な全エネルギー量については一定にされているため、例えば加圧力が弱くされた分だけ加熱量が多くされ、逆に、加熱量が少なくされた分だけ加圧力が大きくされる。勿論、クラック量Ｎが基準値Ｎ_ｓｔ以下である場合には、ダイボンディング工程４での実装条件は変更されず、初期値のままで実装が行われる。 For example, the pressure applied to the IC chip is weakened or the heating amount for bonding is reduced. Since the total amount of energy required for mounting the IC chip on the substrate is constant, for example, the amount of heating is increased by the amount by which the applied pressure is reduced, and conversely, the amount of applied pressure by the amount by which the amount of heating is reduced. Is increased. Of course, when the crack amount N is equal to or less than the reference value _Nst , the mounting conditions in the die bonding step 4 are not changed, and mounting is performed with the initial values.

次に、ダイボンディング工程４が終了した後の第２非破壊検査工程１２において、第１非破壊検査工程１１と同様にＩＣチップの内部欠陥がクラック量として検出されるとともにこのクラック量と基準値Ｎ_ｓｔとが比較されて、クラック量が基準値を超えていると判断された場合には、第１非破壊検査工程１１の場合と同様に、次のワイヤボンディング工程５での実装条件が変更される。クラック量が基準値以下である場合にはそのままである。 Next, in the second nondestructive inspection step 12 after the die bonding step 4 is completed, an internal defect of the IC chip is detected as a crack amount as in the first nondestructive inspection step 11, and the crack amount and the reference value are detected. When _Nst is compared and it is determined that the crack amount exceeds the reference value, the mounting condition in the next wire bonding step 5 is changed as in the first nondestructive inspection step 11. Is done. If the crack amount is below the reference value, it remains as it is.

このワイヤボンディング工程５において、基板に接着されたＩＣチップと基板側の電極とが電気配線により電気的に接続されると、次の第３非破壊検査工程１３で、上記各非破壊検査工程１１，１２の場合と同様に、ＩＣチップの内部欠陥がクラック量として検出される。 In the wire bonding step 5, when the IC chip bonded to the substrate and the electrode on the substrate side are electrically connected by electric wiring, in the next third nondestructive inspection step 13, the nondestructive inspection steps 11 described above are performed. , 12, the internal defect of the IC chip is detected as a crack amount.

この第３非破壊検査工程１３においても、クラック量の合否の判断基準として、上記各非破壊検査工程１１，１２と同様の基準値Ｎ_ｓｔが用いられる。そして、クラック量が基準値を超えている場合には、後の封止工程６および／またはモールディング工程７での実装条件（例えば、加熱量）が変更される。なお、封止工程６およびモールディング工程７での実装条件を変更する必要がない場合には、ここでの判断基準として上限値が用いられる。勿論、上限値を超えている場合には、その時点で廃棄処分にされる。 Also in the third nondestructive inspection step 13, the same reference value _Nst as in the nondestructive inspection steps 11 and 12 is used as a criterion for determining whether or not the crack amount is acceptable. When the crack amount exceeds the reference value, the mounting conditions (for example, heating amount) in the subsequent sealing process 6 and / or molding process 7 are changed. In addition, when it is not necessary to change the mounting conditions in the sealing process 6 and the molding process 7, an upper limit value is used as a determination criterion here. Of course, if it exceeds the upper limit, it is disposed of at that time.

そして、この検査されたＩＣチップは封止工程６で樹脂封止が行われた後、モールディング工程７にて基板全体がモールディングされ、そして最終電気検査工程８で電気検査が行われた後、合格した半導体装置だけが製品として出荷される。 The inspected IC chip is resin-sealed in the sealing process 6, the entire substrate is molded in the molding process 7, and the electrical inspection is performed in the final electrical inspection process 8. Only the semiconductor devices that have been manufactured are shipped as products.

なお、上記第１および第２非破壊検査工程１１，１２の途中で、クラック量が上限値を超えた場合には、その時点で廃棄処分にされて、それ以降の工程は行われない。
また、上記各非破壊検査工程１１〜１３において、実装条件を変更する基準値については、全て同一の値Ｎ_ｓｔとして説明したが、それぞれの後工程に応じた最適な値を設定することもできる。 In the middle of the first and second non-destructive inspection steps 11 and 12, if the crack amount exceeds the upper limit value, the crack is disposed at that time, and the subsequent steps are not performed.
Further, in each of the non-destructive inspection steps 11 to 13, the reference values for changing the mounting conditions are all described as the same value _Nst , but it is also possible to set an optimum value according to each subsequent process. .

さらに、各非破壊検査工程１１〜１３でＩＣチップの内部欠陥が検出された場合には、その検査データ（欠陥データでもある）を、後工程に送るためのデータ通信手段が具備されるとともに、この検査データを受け取った例えばダイボンディング工程およびワイヤボンディング工程に配置されている実装装置については、その検査データに基づき、実装条件を変更し得る機能が具備されている。 Furthermore, when an internal defect of the IC chip is detected in each of the nondestructive inspection steps 11 to 13, a data communication means for sending the inspection data (which is also defect data) to a subsequent process is provided. For example, the mounting apparatus disposed in the die bonding process and the wire bonding process that has received the inspection data has a function of changing the mounting conditions based on the inspection data.

ここで、上記半導体装置の製造方法について、簡単に説明しておく。
すなわち、半導体装置の製造方法は、ＩＣチップを基板に実装して半導体装置を製造する方法であって、ＩＣチップの基板へのボンディングの後に、非破壊検査によりＩＣチップ内部の欠陥を検査し、この検査にて欠陥が発見された場合に、その欠陥の度合いに応じて、後工程における実装条件を変更する方法である。 Here, a method for manufacturing the semiconductor device will be briefly described.
That is, a semiconductor device manufacturing method is a method of manufacturing a semiconductor device by mounting an IC chip on a substrate, and after bonding the IC chip to the substrate, inspecting defects inside the IC chip by nondestructive inspection, In this method, when a defect is found by this inspection, a mounting condition in a subsequent process is changed according to the degree of the defect.

また、さらなる半導体装置の製造方法は、ＩＣチップを基板に実装して半導体装置を製造する方法であって、ウエハを切断してＩＣチップを得た後、非破壊検査によりＩＣチップ内部の欠陥を検査し、この検査により欠陥が発見された場合に、その欠陥の度合いに応じて、当該ＩＣチップをワイヤボンディング工程またはフリップチップ工程にて、ＩＣチップを基板上に実装する方法である。 Further, a method for manufacturing a semiconductor device is a method for manufacturing a semiconductor device by mounting an IC chip on a substrate. After an IC chip is obtained by cutting a wafer, defects inside the IC chip are detected by nondestructive inspection. In this method, when a defect is found by this inspection, the IC chip is mounted on a substrate in a wire bonding process or a flip chip process in accordance with the degree of the defect.

このように、ＩＣチップを基板に実装する実装工程の途中で、しかもＩＣチップに物理的な外力を加えた後の工程で、フェムト秒レーザ照射により、ＩＣチップの内部欠陥の有無を非破壊にて検査する非破壊検査工程１１〜１３を設けるとともに、その検査結果に基づいて、後工程での実装条件を最適な値に変更するようにしたので、例えば半導体装置の微細化が進み設計ルールが非常に厳しくなってクラックなどの内部欠陥が生じやすくなる場合でも、内部欠陥を迅速に検出するとともに後工程での実装条件を内部欠陥が進展しないような最適な値に変更するため、半導体装置の歩留まりが向上し、しかも内部欠陥が大きいものについては、その時点で廃棄処分にするため、致命的な欠陥を有する無駄な半導体装置を製造する必要がなく、非常に経済的な製造システムを提供することができる。
［実施の形態２］
以下、本発明の実施の形態２に係る半導体装置の製造システムを図５に基づき説明する。 In this way, in the process of mounting the IC chip on the substrate, and after applying physical external force to the IC chip, the presence or absence of internal defects in the IC chip is made nondestructive by femtosecond laser irradiation. Since the non-destructive inspection steps 11 to 13 to be inspected are provided and the mounting conditions in the subsequent steps are changed to optimum values based on the inspection result, for example, the miniaturization of the semiconductor device advances and the design rule becomes Even when internal defects such as cracks are likely to occur very severely, the internal defects are detected quickly, and the mounting conditions in the subsequent process are changed to optimum values so that the internal defects do not progress. For those with improved yield and large internal defects, it is not necessary to manufacture useless semiconductor devices with fatal defects because they are disposed of at that time. Always it is possible to provide an economical production system.
[Embodiment 2]
A semiconductor device manufacturing system according to Embodiment 2 of the present invention will be described below with reference to FIG.

上記実施の形態１においては、非破壊検査工程でＩＣチップの内部状態を検査した検査結果に応じて後工程での実装条件を変更するようにしたが、本実施の形態２においては、検査結果に応じて、実装工程を変更するとともにその最終製品の仕様ランクを変更するようにしたものである。 In the first embodiment, the mounting conditions in the subsequent process are changed according to the inspection result obtained by inspecting the internal state of the IC chip in the nondestructive inspection process. However, in the second embodiment, the inspection result is changed. Accordingly, the mounting process is changed and the specification rank of the final product is changed.

なお、上記実施の形態１において説明した実装工程と異なる箇所はワイヤボンディング工程の箇所であり、本実施の形態２においては、別途、フリップチップ工程に変更し得るようにするとともに、最終製品の仕様ランクをＡランクまたはＢランクに振り分けるようにしたものであり、実装工程の殆どは実施の形態１で説明したものと同一であるため、製造手順とともに簡単に説明を行うものとする。 The part different from the mounting process described in the first embodiment is a part of the wire bonding process. In the second embodiment, it can be changed to a flip chip process, and the specification of the final product is also provided. The rank is assigned to the A rank or the B rank, and most of the mounting process is the same as that described in the first embodiment, so that it will be briefly described together with the manufacturing procedure.

以下、この製造システムにおける全体の製造手順について説明する。
図５に示すように、ウエハ処理工程４１で所定の集積回路が形成されたウエハは、バックグライディング工程４２で薄くされた後、ダイシング工程４３で各集積回路ごとに切断されて多数のＩＣチップが得られる。 The overall manufacturing procedure in this manufacturing system will be described below.
As shown in FIG. 5, a wafer on which a predetermined integrated circuit is formed in the wafer processing step 41 is thinned in the back gliding step 42 and then cut into each integrated circuit in a dicing step 43 to form a large number of IC chips. can get.

ダイシング工程４３で得られたＩＣチップは、第１非破壊検査工程５１でフェムト秒レーザ照射が行われて内部欠陥がクラック量として検出される。勿論、このクラック量は、実施の形態１で説明した（１）式で得られる値である。 The IC chip obtained in the dicing step 43 is irradiated with femtosecond laser in the first nondestructive inspection step 51, and an internal defect is detected as a crack amount. Of course, this crack amount is a value obtained by the equation (1) described in the first embodiment.

そして、このクラック量が基準値（例えば、実施の形態１で説明した値を用いてもよく、通常は、製品仕様に応じた適正な値が用いられる）以下の場合には、ワイヤボンディング工程４４に移行してワイヤボンディングによる基板への実装が行われる。一方、クラック量が基準値を超えている場合には、フリップチップ工程４５に移行されて、バンプによる基板への実装が行われる。この基板への実装工程（ボンディング工程）の変更により、例えばＩＣチップの電極部分にクラックが発生している場合には、ワイヤボンディング時の加圧力による一層のダメージを回避するために、バンプによる実装に切り替えるとともに、そのクラックが発生している箇所に応じて、バンプの接合位置についても、危険な箇所から安全な箇所に変更される。 When the amount of crack is equal to or less than a reference value (for example, the value described in the first embodiment may be used, and usually an appropriate value according to the product specification is used), the wire bonding step 44 is performed. Then, mounting on the substrate by wire bonding is performed. On the other hand, when the crack amount exceeds the reference value, the process proceeds to the flip chip process 45, and mounting on the substrate by bumps is performed. Due to this change in the mounting process (bonding process) to the substrate, for example, if a crack has occurred in the electrode part of the IC chip, mounting by bumps is used to avoid further damage due to the applied pressure during wire bonding. And the bump bonding position is also changed from a dangerous location to a safe location according to the location where the crack is generated.

ＩＣチップの基板への接合が終了した後は、モールディング工程４６で基板全体がモールディングされ、次の最終電気検査工程４７で電気検査が行われる。
そして、電気検査が行われた後、さらに第２非破壊検査工程５２でＩＣチップの内部欠陥が検出され、クラック量が基準値を超えている場合には、耐久性が要求されるＡランクの製品仕様として出荷され、一方、基準値以下の場合には、耐久性がそれ程要求されない（使用寿命が比較的短い製品に適用される）Ｂランクの製品仕様として出荷される。すなわち、製品仕様が変更される。したがって、第２非破壊検査工程５２の後に、ＡランクとＢランクとに分けるための仕分け工程４８が配置されるとともに、この仕分け工程４８に配置されている仕分け機（図示せず）には、第２非破壊検査工程５２に配置された非破壊検査装置からの検査データを仕分け機に送信するための通信手段が具備されている。 After the bonding of the IC chip to the substrate is completed, the entire substrate is molded in a molding process 46, and an electrical test is performed in the next final electrical test process 47.
After the electrical inspection is performed, an internal defect of the IC chip is further detected in the second nondestructive inspection step 52, and if the crack amount exceeds the reference value, the durability of A rank required for durability On the other hand, if it is below the reference value, it is shipped as a B-rank product specification that does not require much durability (applicable to products with a relatively short service life). That is, the product specification is changed. Therefore, after the second non-destructive inspection step 52, a sorting step 48 for dividing the rank A and B rank is arranged, and a sorting machine (not shown) arranged in the sorting step 48 includes: Communication means for transmitting inspection data from the nondestructive inspection apparatus arranged in the second nondestructive inspection step 52 to the sorting machine is provided.

勿論、上記各非破壊検査工程５１，５２の途中で、クラック量が上限値を超えた場合には、その時点で廃棄処分とされて、それ以降の工程は行われない。
上記各非破壊検査工程５１，５２にて検出されたクラック量についての判断基準となる基準値については、両非破壊検査工程５１，５２とも同一の値を用いてもよく、また後工程での作業を考慮してそれぞれ最適な値を設定することもできる。 Of course, when the crack amount exceeds the upper limit value in the middle of each of the nondestructive inspection steps 51 and 52, it is disposed of at that time, and the subsequent steps are not performed.
About the reference value used as the judgment reference | standard about the crack amount detected in each said nondestructive inspection process 51,52, both nondestructive inspection processes 51 and 52 may use the same value, and it is in a post process. It is also possible to set optimum values for each work.

なお、最終電気検査工程４７で不良品であると判断されたものについては非破壊検査工程５２を実施せず、廃棄処分または故障解析工程（図示せず）に回される。この非破壊検査工程５２で検出される物理量は、実施の形態１で説明した（１）式で与えられるクラック量が一例として考えられる。また、非破壊検査工程５２において検出される量は上述のクラック量に限らず、ＩＣチップ表面のキズなどのチップ品質に影響を与える物理量であってもよい。なお、ＩＣチップ内部の欠陥状態を判断する際のクラック量以外の物理量としては、配線の断線、ショートなどの配線不良の有・無がある。例えば、配線の断線、ショートなどの配線不良については、良品のＩＣチップにおける電磁波分布との比較により判断される。 In addition, the non-destructive inspection process 52 is not performed about what was judged to be inferior goods in the final electrical inspection process 47, but it is sent to a disposal or failure analysis process (not shown). As an example of the physical quantity detected in the nondestructive inspection step 52, the crack quantity given by the equation (1) described in the first embodiment can be considered as an example. Further, the amount detected in the nondestructive inspection step 52 is not limited to the above-described crack amount, but may be a physical amount that affects the chip quality such as a scratch on the surface of the IC chip. The physical quantity other than the crack quantity when determining the defect state inside the IC chip includes the presence or absence of wiring failure such as wiring disconnection or short circuit. For example, wiring failures such as disconnection of wiring and short circuit are determined by comparison with electromagnetic wave distribution in a non-defective IC chip.

上述した製造システムにおいては、ＩＣチップへのフェムト秒レーザ照射によりＩＣチップから生じる電磁波の強度分布を測定し、良品のＩＣチップにおける電磁波分布とを比較する方式であるため、ＩＣチップ内部の断線、ショートなどの配線不良（配線欠陥、電気欠陥ともいう）の有・無を確認することができる。このような配線不良はＩＣチップにとっては致命的な欠陥であるため、配線不良が検出されると、直ちに、そのＩＣチップは廃棄処分、もしくは故障解析工程に持ち込まれる。 In the above-described manufacturing system, the intensity distribution of the electromagnetic wave generated from the IC chip by the femtosecond laser irradiation to the IC chip is measured and compared with the electromagnetic wave distribution in the non-defective IC chip. The presence or absence of a wiring defect such as a short circuit (also referred to as a wiring defect or an electrical defect) can be confirmed. Since such a wiring defect is a fatal defect for an IC chip, as soon as a wiring defect is detected, the IC chip is brought to a disposal or failure analysis process.

さらに、上述した製造システムによると、ＩＣチップを基板に実装する工程の前および後において（少なくとも、後において）ＩＣチップの内部状態を非破壊検査にて検査するとともに、その検査結果に応じて、例えばＩＣチップ実装工程の実装条件を変更するようにしたので、実装中に起きうる過負荷・過加熱等の過度の実装条件によりＩＣチップに致命的な欠陥を発生させることなく実装することができ、またＩＣチップ内部に致命的な欠陥が生じている場合には、それ以降の工程を行わずに、廃棄または故障解析工程へ持ち込むようにしているので、実装時に発生するＩＣチップの内部欠陥を極力少なくすることができ、したがって半導体装置の製造歩留まりを向上させることができるので、ＩＣチップを実装したパッケージ製品のすべてに適用することが可能である。 Furthermore, according to the manufacturing system described above, the internal state of the IC chip is inspected by nondestructive inspection before and after (at least after) the step of mounting the IC chip on the substrate, and according to the inspection result, For example, since the mounting conditions of the IC chip mounting process are changed, the IC chip can be mounted without causing a fatal defect due to excessive mounting conditions such as overload and overheating that can occur during mounting. In addition, if a fatal defect has occurred inside the IC chip, it is brought into the disposal or failure analysis process without performing the subsequent steps. Since the manufacturing yield of the semiconductor device can be improved as much as possible, and the manufacturing yield of the semiconductor device can be improved. It can be applied to the hands.

なお、上記実施の形態２では、検査結果に応じて、その最終製品の仕様ランクを変更するようにしたものであるが、実装ラインのＩＣチップを搬入する部分で非破壊検査装置を用いて検査を行うことにより、予め、不良品であると判断する条件を設けておき、不良品であると判断されたＩＣチップを取り除くようにしてもよい。例えば、欠陥の大きさ、または欠陥の場所に基づき、判断してもよい。 In the second embodiment, the specification rank of the final product is changed according to the inspection result. However, the inspection is performed using the nondestructive inspection device at the part where the IC chip of the mounting line is carried. By performing the above, a condition for determining that the product is defective may be provided in advance, and the IC chip determined to be defective may be removed. For example, the determination may be made based on the size of the defect or the location of the defect.

上記のことを纏めると、ＩＣチップを基板に実装する実装工程の途中で、しかもＩＣチップに物理的な外力を作用した後の工程に、フェムト秒レーザ照射により、ＩＣチップ内部の非破壊検査を行う非破壊検査工程を配置するとともに、その検査結果に基づいて、後のボンディング工程を、例えばワイヤボンディング工程またはフリップチップ工程に変更するようにしたので、たとえクラックなどの欠陥が存在している場合でも、致命的な欠陥に進展させることなく製品として仕上げることができ、半導体装置の歩留まりを向上させ得るとともに、欠陥の度合いに応じたランク仕様の製品を得ることができるので、非常に経済的な製造システムを提供することができる。 To summarize the above, non-destructive inspection inside the IC chip is performed by femtosecond laser irradiation during the mounting process of mounting the IC chip on the substrate and also after the physical external force is applied to the IC chip. When the non-destructive inspection process to be performed is arranged and the subsequent bonding process is changed to, for example, a wire bonding process or a flip chip process based on the inspection result, even if a defect such as a crack exists However, it can be finished as a product without progressing to a fatal defect, the yield of semiconductor devices can be improved, and a product with a rank specification corresponding to the degree of defect can be obtained, which is very economical. A manufacturing system can be provided.

ところで、上述した各実施の形態においては、非破壊検査工程で用いられる非破壊検査装置としては、図４に示すように、フェムト秒レーザ発振装置から発振されたフェムト秒レーザをＩＣチップ全体に照射するのに、Ｘ−Ｙステージを用いて、ＩＣチップをレーザに対して移動させるようにしたが、例えばレーザの照射位置を移動させるようにしたものを用いてもよい。 Incidentally, in each of the embodiments described above, as a nondestructive inspection apparatus used in the nondestructive inspection process, as shown in FIG. 4, the entire IC chip is irradiated with a femtosecond laser oscillated from a femtosecond laser oscillation apparatus. For this purpose, the XY stage is used to move the IC chip relative to the laser. However, for example, a laser irradiation position may be used.

すなわち、この非破壊検査装置は、図６に示すように、ＩＣチップ６０を載置する載置台６１と、この載置台６１にＩＣチップを搬入するローダ６２と、載置台６１上のＩＣチップを搬出するアンローダ６３と、フェムト秒レーザ（超短光パルス）を発振するフェムト秒レーザ発振装置（光パルス発振装置）６４と、このレーザ発振装置６４からのレーザ照射経路（光パルス照射経路）の途中に順次配置されて当該レーザを所定方向で移動させる第１ガルバノスキャナ６５および上記所定方向と直交する方向で移動させる第２ガルバノスキャナ６６と、上記載置台６１上に載置されたＩＣチップ６０から放出されたテラヘルツ電磁波を載置台６１と第２ガルバノスキャナ６６との間に配置されたハーフミラー６７を介して導き検出するためのＧａＡｓ光伝導アンテナなどの検出器６８と、載置台６１とハーフミラー６７との間に配置された集光レンズ６９と、上記レーザ発振装置６４、各ガルバノスキャナ６５，６６を制御するとともに上記検出器６８にて検出された検出信号を入力してＩＣチップの内部を解析し欠陥の有無を検出するためのコンピュータ装置（制御装置および解析装置でもある）７０とから構成されている。 That is, as shown in FIG. 6, this nondestructive inspection apparatus includes a mounting table 61 on which an IC chip 60 is mounted, a loader 62 that loads an IC chip onto the mounting table 61, and an IC chip on the mounting table 61. An unloader 63 to be carried out, a femtosecond laser oscillation device (optical pulse oscillation device) 64 that oscillates a femtosecond laser (ultra-short optical pulse), and a laser irradiation path (light pulse irradiation path) from the laser oscillation device 64 And a second galvano scanner 66 for moving the laser in a predetermined direction, a second galvano scanner 66 for moving the laser in a direction orthogonal to the predetermined direction, and an IC chip 60 mounted on the mounting table 61. For guiding and detecting the emitted terahertz electromagnetic wave through a half mirror 67 disposed between the mounting table 61 and the second galvano scanner 66. The detector 68 such as an aAs photoconductive antenna, the condensing lens 69 disposed between the mounting table 61 and the half mirror 67, the laser oscillator 64, the galvano scanners 65 and 66, and the detector A computer device (also a control device and an analysis device) 70 for inputting the detection signal detected at 68 and analyzing the inside of the IC chip to detect the presence or absence of a defect is constituted.

また、上記各ガルバノスキャナ６５，６６は、フェムト秒レーザ（以下、レーザという）を反射する反射ミラー６５ａ，６６ａと、これら各反射ミラー６５ａ，６６ａを所定軸心回りで揺動させることによりレーザを反射ミラー６５ａの所定軸心と直交する平面内で往復移動させて載置台６１上のＩＣチップ６０の表面を走査させる走査駆動部６５ｂ，６６ｂとから構成されている。勿論、コンピュータ装置７０からの制御信号は、各ガルバノスキャナ６５，６６の走査駆動部６５ｂ，６６ｂに入力されている。 Each of the galvano scanners 65 and 66 reflects the femtosecond laser (hereinafter referred to as “laser”) by reflecting mirrors 65a and 66a, and swinging each of these reflecting mirrors 65a and 66a around a predetermined axis. It comprises scanning driving units 65b and 66b that scan the surface of the IC chip 60 on the mounting table 61 by reciprocating in a plane perpendicular to the predetermined axis of the reflecting mirror 65a . Of course, the control signal from the computer device 70 is input to the scanning drive units 65b and 66b of the galvano scanners 65 and 66, respectively.

そして、コンピュータ装置７０からの制御信号により、例えば第１ガルバノスキャナ６５の反射ミラー６５ａによりレーザを左右（搬送方向と直交する幅方向；Ｙ軸方向）に振るとともに、第２ガルバノスキャナ６６の反射ミラー６６ａによりレーザを前方（搬送方向；Ｘ軸方向）に所定距離ずつ振ることにより、レーザはＩＣチップ６０の表面をジグザグ状に走査することになる。 Then, in accordance with a control signal from the computer device 70, for example, the reflection mirror 65a of the first galvano scanner 65 oscillates the laser to the left and right (width direction orthogonal to the conveyance direction; Y-axis direction) and the reflection mirror of the second galvano scanner 66. The laser scans the surface of the IC chip 60 in a zigzag pattern by swinging the laser forward by a predetermined distance by 66a (conveying direction; X-axis direction).

次に、この非破壊検査装置による、載置台６１上に載置されたＩＣチップ６０の走査動作について、図７に基づき説明する。
上述したように、載置台６１上の載置面（水平面）において、ローダ６２からアンローダ６３へのＩＣチップ６０の搬送方向をＸ軸方向として、また搬送方向と直交する幅方向をＹ軸方向として説明する。 Next, Ru good in the nondestructive inspection apparatus, the scanning operation of the IC chip 60 which is mounted on the mounting table 61 will be described with reference to FIG.
As described above, on the mounting surface (horizontal plane) on the mounting table 61, the transport direction of the IC chip 60 from the loader 62 to the unloader 63 is the X-axis direction, and the width direction orthogonal to the transport direction is the Y-axis direction. explain.

なお、搬送方向上手側で且つ幅方向における一方の端を開始点ａとするとともに、下手側の一方の端を終了点ｎとして説明する。例えば、検査開始時においては、自動的にａ点にフェムト秒レーザの照射位置が合わされる。 In the following description, one end on the upper side in the transport direction and in the width direction is defined as a start point a, and one end on the lower side is defined as an end point n. For example, at the start of inspection, the irradiation position of the femtosecond laser is automatically adjusted to point a.

まず、実線の矢印Ｄに示すように、第１ガルバノスキャナ６５の反射ミラー６５ａの揺動により、開始点ａから幅方向で他方の端のｂ点に向かって、所定間隔おきに走査される。この走査間隔は、検査目的に応じて異なるが、通常、フェムト秒レーザのスポット径（検査分解能である）に依存することになり、例えば３μｍ以下が望ましい。また、その箇所での電磁波の観測時間は、０．１ミリ秒程度とされる。そして、ｂ点に来ると、第２ガルバノスキャナ６６の反射ミラー６６ａの揺動により、その照射位置を所定距離（僅かな距離である）だけ前方のｃ点に移動させる。次に、第１ガルバノスキャナ６５の反射ミラー６５ａの揺動により、ｃ点から一方の端のｄ点に向かって走査し、一方の端のｄ点に来ると、再び、その照射位置を所定距離だけ前方のｅ点に移動させる。 First, as indicated by a solid arrow D, scanning is performed at predetermined intervals from the start point a toward point b on the other end in the width direction by the swing of the reflection mirror 65a of the first galvano scanner 65. This scanning interval varies depending on the inspection purpose, but usually depends on the spot diameter (inspection resolution) of the femtosecond laser, and is preferably 3 μm or less, for example. In addition, the observation time of the electromagnetic wave at that point is about 0.1 milliseconds. When the point b is reached, the irradiation position of the second galvano scanner 66 is moved to a point c ahead by a predetermined distance (which is a slight distance) by swinging the reflection mirror 66a. Next, by scanning the reflection mirror 65a of the first galvano scanner 65, scanning is performed from point c to point d at one end, and when it reaches point d at one end, the irradiation position is again set at a predetermined distance. Only move to the e point ahead.

この手順を繰り返し、終了点ｎに到達すれば走査、すなわち検査が完了する。勿論、次のＩＣチップ６０を検査する場合には、再度、開始点ａに戻り、レーザによる走査が行われる。 This procedure is repeated, and when the end point n is reached, scanning, that is, inspection is completed. Of course, when the next IC chip 60 is inspected, the process returns to the starting point a again and scanning with the laser is performed.

上述したように、左右方向（Ｙ軸方向）の走査は、第１ガルバノスキャナ６５の反射ミラー６５ａの揺動により行われ、前後方向（Ｘ軸方向）での走査は、第２ガルバノスキャナ６６の反射ミラー６６ａの揺動により行われる。すなわち、第１ガルバノスキャナ６５の反射ミラー６５ａの揺動軸はＸ−Ｙ軸に垂直なＺ軸回りに揺動自在にされており、また第２ガルバノスキャナ６６の反射ミラー６６ａの揺動軸はＹ軸回りに揺動自在にされている。 As described above, scanning in the left-right direction (Y-axis direction) is performed by swinging the reflecting mirror 65a of the first galvano scanner 65, and scanning in the front-rear direction (X-axis direction) is performed by the second galvano scanner 66. This is performed by swinging the reflection mirror 66a. That is, the swing axis of the reflection mirror 65a of the first galvano scanner 65 is swingable about the Z axis perpendicular to the XY axis, and the swing axis of the reflection mirror 66a of the second galvano scanner 66 is It is swingable about the Y axis.

このように、非破壊検査装置として、所定軸心回りで揺動自在な反射ミラー６５ａ，６６ａを有するガルバノスキャナ６５，６６を２台用いるとともに、各ガルバノスキャナにおける反射ミラーの揺動軸心同士が直交するように配置したので、各反射ミラーを所定角度おきに揺動させるだけで、すなわちフェムト秒レーザを振るだけで当該レーザをＩＣチップ上で走査させることができ、例えばＸ−ＹステージにＩＣチップを載置して当該ステージを左右前後に走査距離そのものを移動させる場合に比べて、ＩＣチップの走査に要する時間の短縮化を図り得るとともに、走査のための制御についても簡単なものにすることができる。 As described above, as the non-destructive inspection apparatus, two galvano scanners 65 and 66 having reflection mirrors 65a and 66a that are swingable around a predetermined axis are used, and the swinging axes of the reflection mirrors in each galvano scanner are connected to each other. Since they are arranged so as to be orthogonal to each other, the laser can be scanned on the IC chip only by oscillating each reflecting mirror at a predetermined angle, that is, by only swaying the femtosecond laser. The time required for scanning the IC chip can be shortened and the control for scanning can be simplified as compared with the case where the chip is mounted and the stage is moved the scanning distance itself back and forth. be able to.

より具体的に説明すれば、フェムト秒レーザの照射位置を固定したままでＩＣチップ等の被検査体が固定されているステージをＸ−Ｙ平面で順次移動させる場合、ＩＣチップ一個あたり１０分以上の計測時間が必要であったが、第１ガルバノスキャナ６５と第２ガルバノスキャナ６６とに設けられた２つの反射ミラー６５ａ，６６ａを制御して、フェムト秒レーザをＩＣチップ６０の全面に照射する場合、ＩＣチップ一個あたりの検査時間を１分程度まで削減することができる。 More specifically, when the stage on which an object to be inspected such as an IC chip is fixed is sequentially moved on the XY plane while the irradiation position of the femtosecond laser is fixed, at least 10 minutes per IC chip. However, the two reflecting mirrors 65a and 66a provided in the first galvano scanner 65 and the second galvano scanner 66 are controlled to irradiate the entire surface of the IC chip 60 with the femtosecond laser. In this case, the inspection time per IC chip can be reduced to about 1 minute.

ここで、上述した図６および図７にて説明した構成による効果を詳しく説明すると、ＩＣチップを基板に実装するＩＣチップ実装工程の前後で、しかもＩＣチップに電気特性を確認するためのプローブ等を外部から接触させる必要がないことや、検査手法に測定環境制約によりＸ線遮蔽板や水中などにＩＣチップを移す必要もなく、大気中でガルバノスキャナを制御することでＩＣチップの全面に超短光パルスであるフェムト秒レーザを１分程度でもって照射し検査できる非破壊検査工程を配置するとともに、その検査結果に基づいて、ＩＣチップ実装工程での実装条件を最適な値に変更するようにしたので、例えば半導体装置の微細化が進み設計ルールが非常に厳しくなってクラックなどの内部欠陥が生じやすくなる場合でも、内部欠陥を迅速に検出し得るとともにＩＣチップ実装工程での実装条件を内部欠陥が進展しないような最適な値に変更し得るため、半導体装置の歩留まりを向上させることができる。しかも、内部欠陥が大きいものについては、その時点で廃棄処分にすることにより、致命的な欠陥を有する無駄な半導体装置を製造する必要がなく、したがって非常に経済的な製造システムを提供することができる。 Here, the effect of the configuration described with reference to FIGS. 6 and 7 will be described in detail. Before and after the IC chip mounting process for mounting the IC chip on the substrate, a probe for confirming the electrical characteristics of the IC chip, etc. There is no need to bring the IC chip into contact with the outside, and there is no need to move the IC chip to the X-ray shielding plate or underwater due to the measurement environment constraints on the inspection method. A non-destructive inspection process that can be irradiated and inspected with a femtosecond laser that is a short light pulse in about 1 minute is arranged, and the mounting condition in the IC chip mounting process is changed to an optimal value based on the inspection result. Therefore, for example, even if the semiconductor device is miniaturized and the design rules become very strict and internal defects such as cracks are likely to occur, the internal defects are eliminated. Since the internal defects of mounting conditions of the IC chip mounting process with be detected may change to an optimum value so as not to progress the speed, it is possible to improve the yield of the semiconductor device. Moreover, it is not necessary to manufacture a useless semiconductor device having a fatal defect by disposing of the one having a large internal defect at that time, so that a very economical manufacturing system can be provided. it can.

なお、実装前後に、同じ種類の非破壊検査装置（非破壊検査方法）を用いて検査するとともに、それらのデータを比較することで、非常に精度の高い検査ができる。例えば、その欠陥が実装工程で発生したの否かを知ることができるので、実装条件を適正なものに変更することができる。 In addition, before and after mounting, the same type of non-destructive inspection apparatus (non-destructive inspection method) is used for inspection, and by comparing these data, inspection with very high accuracy can be performed. For example, since it is possible to know whether or not the defect has occurred in the mounting process, the mounting condition can be changed to an appropriate one.

また、上記各実施の形態においては、各非破壊検査工程でＩＣチップの内部欠陥が検出された場合には、その検査データ（欠陥データ）を、後工程に、具体的には、後工程に配置された機器・装置などに送るようにしたが、必要に応じて、前工程に配置された機器・装置などに送るようにしてもよい。例えば、図８に示すように、ＩＣチップ実装工程（例えば、ダイボンディング工程、ワイヤボンディング工程、封止工程の少なくともいずれかを有する工程）８１の前に第１非破壊検査工程８２を、また後に第２非破壊検査工程８３配置しておき、そして第１非破壊検査工程８２からの検査データをＩＣチップ実装工程８１に送るようにするとともに第２非破壊検査工程８３からの検査データをＩＣチップ実装工程８１に送るようにしてもよい。 In each of the above embodiments, when an internal defect of an IC chip is detected in each nondestructive inspection process, the inspection data (defect data) is transferred to a subsequent process, specifically to a subsequent process. Although it is sent to the device / apparatus that is arranged, it may be sent to the device / apparatus arranged in the previous process as necessary. For example, as shown in FIG. 8, a first nondestructive inspection step 82 is performed before an IC chip mounting step (for example, a step having at least one of a die bonding step, a wire bonding step, and a sealing step) 81, and after The second nondestructive inspection step 83 is arranged, and the inspection data from the first nondestructive inspection step 82 is sent to the IC chip mounting step 81 and the inspection data from the second nondestructive inspection step 83 is sent to the IC chip. You may make it send to the mounting process 81. FIG.

また、上記各実施の形態において、ＩＣチップ内部の欠陥状態を判断する際に、クラックを用いたが、クラック以外に、配線の断線、ショートなどの配線不良の有・無に基づき判断するようにしてもよい。 In each of the above embodiments, a crack is used when determining the defect state in the IC chip. However, in addition to the crack, the determination is made based on the presence / absence of a wiring defect such as a disconnection of a wiring or a short circuit. May be.

すなわち、フェムト秒レーザ照射により生じるテラヘルツ電磁波の強度分布を測定し、良品のＩＣチップにおけるテラヘルツ電磁波の強度分布とを比較することで、ＩＣチップ内部の断線、ショートなどの配線不良（配線欠陥、電気欠陥ともいう）の有・無を確認することができる。このような配線不良は、ＩＣチップにとっては致命的な欠陥であるため、配線不良が検出されると、直ちに、そのＩＣチップは廃棄処分にされる。 That is, by measuring the intensity distribution of the terahertz electromagnetic wave generated by the femtosecond laser irradiation and comparing it with the intensity distribution of the terahertz electromagnetic wave in a non-defective IC chip, wiring defects such as disconnection and short circuit inside the IC chip (wiring defects, electrical Presence or absence of defects). Such a wiring defect is a fatal defect for an IC chip. Therefore, when a wiring defect is detected, the IC chip is immediately disposed of.

また、上記各実施の形態においては、ウエハより切り出されたＩＣチップ単体について、それぞれ検査を行うように説明したが、必ずしもＩＣチップ単体である必要はなく、チップ状態に切断される前のウエハ状態でのＩＣチップ群を上述した非破壊検査装置により検査するとともに、各ＩＣチップ群における検査結果を保存しておき、ＩＣチップ実装工程で使用される装置に検査データを送信しておき、所定のＩＣチップを実装する際に、各検査データを利用して実装条件を変更するようにしてもよい。 Further, in each of the above embodiments, it has been described that each IC chip cut out from the wafer is inspected. However, the IC chip does not necessarily need to be a single IC chip, and the wafer state before being cut into a chip state. Inspect the IC chip group at the above-described nondestructive inspection apparatus, store the inspection result in each IC chip group, transmit inspection data to the apparatus used in the IC chip mounting process, When mounting an IC chip, the mounting conditions may be changed using each inspection data.

さらに、上記各実施の形態においては、ボンディング工程などの実装工程の前に非破壊検査工程を配置したが、この実装工程の前での非破壊検査工程を省略することもできる。 Further, in each of the above-described embodiments, the nondestructive inspection process is arranged before the mounting process such as the bonding process, but the nondestructive inspection process before the mounting process can be omitted.

本発明に係る半導体装置の製造システムは、ＩＣチップを基板に実装する工程の途中で、ＩＣチップの内部状態を非破壊検査にて検査するとともに、その検査結果に応じて、少なくとも後工程での実装条件を変更するようにしたので、ＩＣチップに致命的な欠陥を発生させることなく、また致命的な欠陥が発生している場合には、それ以降の工程を行わないようにしているので、実装時に発生するＩＣチップの内部欠陥を極力少なくすることができ、したがって半導体装置の製造歩留まりを向上させることができるので、ＩＣチップを実装したパッケージ製品の全てに適用することができる。 The semiconductor device manufacturing system according to the present invention inspects the internal state of the IC chip by a non-destructive inspection in the middle of the process of mounting the IC chip on the substrate, and at least in the subsequent process according to the inspection result. Since the mounting conditions have been changed, there is no fatal defect in the IC chip, and if a fatal defect has occurred, the subsequent steps are not performed. Since internal defects of the IC chip that occur during mounting can be reduced as much as possible, and thus the manufacturing yield of the semiconductor device can be improved, the present invention can be applied to all package products mounted with an IC chip.

本発明の実施の形態１に係る半導体装置の製造システムの概略工程を示す図である。It is a figure which shows the schematic process of the manufacturing system of the semiconductor device which concerns on Embodiment 1 of this invention. 同実施の形態１における非破壊検査を説明する模式図である。It is a schematic diagram explaining the nondestructive inspection in the first embodiment. 同実施の形態１における非破壊検査を説明する模式図である。It is a schematic diagram explaining the nondestructive inspection in the first embodiment. 同実施の形態１における非破壊検査装置の概略構成を示す図である。It is a figure which shows schematic structure of the nondestructive inspection apparatus in the same Embodiment 1. FIG. 本発明の実施の形態２に係る半導体装置の製造システムの概略工程を示す図である。It is a figure which shows the schematic process of the manufacturing system of the semiconductor device which concerns on Embodiment 2 of this invention. 同各実施の形態における非破壊検査装置の変形例の概略構成を示す側面図である。It is a side view which shows schematic structure of the modification of the nondestructive inspection apparatus in each embodiment. 同非破壊検査装置の変形例の概略構成を示す平面図である。It is a top view which shows schematic structure of the modification of the same nondestructive inspection apparatus. 同各実施の形態における製造システムの変形例の概略工程を示す図である。It is a figure which shows the schematic process of the modification of the manufacturing system in each said embodiment.

Explanation of symbols

１ウエハ処理工程
２バックグライディング工程
３ダイシング工程
４ダイボンディング工程
５ワイヤボンディング工程
６封止工程
７モールディング工程
１１第１非破壊検査工程
１２第２非破壊検査工程
１３第３非破壊検査工程
２１ＩＣチップ
２２Ａｌパッド
２３クラック
３０ＩＣチップ
３３フェムト秒レーザ発振装置
３７検出器
４１ウエハ処理工程
４２バックグライディング工程
４３ダイシング工程
４４ワイヤボンディング工程
４５フリップチップ工程
４６モールディング工程
４８仕分け工程
５１第１非破壊検査工程
５２第２非破壊検査工程
６０ＩＣチップ
６１載置台
６４フェムト秒レーザ発振装置
６５第１ガルバノスキャナ
６５ａ反射ミラー
６５ｂ走査駆動部
６６第２ガルバノスキャナ
６６ａ反射ミラー
６６ｂ走査駆動部
７０コンピュータ装置
８１ＩＣチップ実装工程
８２第１非破壊検査工程
８３第２非破壊検査工程 1 wafer processing 2 backgrinding La Idingu Step 3 dicing step 4 die bonding step 5 wire bonding step 6 sealing step 7 molding process 11 first nondestructive inspection step 12 second nondestructive inspection step 13 third nondestructive inspection step 21 IC Chip 22 Al pad 23 Crack 30 IC chip 33 Femtosecond laser oscillation device 37 Detector 41 Wafer processing step 42 Back gliding step 43 Dicing step 44 Wire bonding step 45 Flip chip step 46 Molding step 48 Sorting step 51 First nondestructive inspection step 52 Second Non-Destructive Inspection Process 60 IC Chip 61 Placement Table 64 Femtosecond Laser Oscillator 65 First Galvano Scanner 65a Reflection Mirror 65b Scan Driver 66 Second Galvano Scanner 66a Reflection Mirror 66b Inspection drive unit 70 Computer device 81 IC chip mounting process 82 First nondestructive inspection process 83 Second nondestructive inspection process

Claims

A system for manufacturing a semiconductor device by mounting an IC chip on a substrate,
A dicing device, a nondestructive inspection device, a wire bonding device, a flip chip device, and a control means are provided.
Said cutting the wafer after the dicing step of obtaining an IC chip by a dicing device, set the non-destructive inspection step for inspecting a defect of the IC chip by the nondestructive inspection apparatus,
After said nondestructive inspection step, provided a flip-chip process for mounting the IC chip on the substrate by a wire bonding process and the flip-chip device mounting an IC chip on the substrate by the wire bonding apparatus in parallel,
Said control means, when a defect is found in the non-destructive inspection step, according to the degree of the defect is obtained by so as to shift the IC chip to the wire bonding process or flip chip process A semiconductor device manufacturing system.

Further comprising an electrical inspection device,
After the electrical inspection process in which the electrical inspection of the semiconductor device in which the IC chip is mounted on the substrate in the wire bonding process or the flip-chip process is performed by the electrical inspection apparatus, the defect inside the IC chip is inspected by the nondestructive inspection apparatus. and only set the non-destructive inspection process,
It said control means, based on the detection result of the non-destructive inspection step provided after the electrical inspection process, to claim 1, characterized in that is obtained so as to determine the rank of a product of the semiconductor device The manufacturing system of the semiconductor device as described.

A dicing process comprising a dicing apparatus, a bonding apparatus, a molding apparatus, and an electrical inspection apparatus, and a wafer on which a plurality of integrated circuits are formed is cut by the dicing apparatus to obtain a plurality of IC chips, and the dicing process a bonding step of electrically connecting is placed on a substrate by the bonding device IC chip obtained in, IC chip to the substrate in the bonding process the resin sealing of the semiconductor device in which are electrically connected a molding process performed by the molding apparatus, in a system for manufacturing a semiconductor device by performing an electrical inspection step of performing electrical inspection of the semiconductor device to which the resin sealing is performed by the electric inspection device,
In addition to a wire bonding apparatus and a flip chip apparatus as a bonding apparatus, the apparatus further includes a nondestructive inspection apparatus and a control means,
As a bonding process, a wire bonding process by the wire bonding apparatus and a flip chip process by the flip chip apparatus are provided in parallel, and after the dicing process and the electrical inspection process, the inside of the IC chip is non- destructed by the nondestructive inspection apparatus. Each has a non-destructive inspection process to inspect by destruction,
Said control means, based on the test results of non-destructive inspection step provided after the dicing process, manufacturing system wherein a is obtained so as to shift to a wire bonding process or flip chip process .

It said control means, based on the test results of non-destructive inspection step provided after the electrical inspection process, according to claim 3, characterized in that is obtained so as to determine the product rank of the semiconductor device Semiconductor device manufacturing system.

5. The semiconductor device manufacturing system according to claim 1, wherein the defect detected in the nondestructive inspection step is a crack.

Further provided with ultrashort light pulse irradiation means,
5. The semiconductor device manufacturing system according to claim 1, wherein ultrashort light pulse irradiation by the ultrashort light pulse irradiation means is used in the nondestructive inspection process . 6.