JP4828514B2 - 電気分散等化回路 - Google Patents

Description

本発明は、電気分散等化回路に関し、光ファイバ中を伝搬する光信号を光電変換した後に、電気的に信号処理を施すことによって、信号波形を整形する電気回路の分野に属する。

近年、光ファイバアクセスやＡＤＳＬ（Asymmetrical Digital Subscriber Line）等の技術を利用した高速インターネットの普及に伴い、光ファイバにより構築された基幹回線において、より広帯域・長距離に亘り信号を確実に伝送することを可能とする技術が求められている。

一般に、基幹回線においては、波長多重化された光信号が用いられており、光信号が減衰した際に、光ファイバアンプを用いて、まとめて増幅することによって、何千ｋｍにも亘る伝送を、光電変換して電気信号に戻してから信号再生を行うことなく、光信号のままで、効率的な長距離伝送を行うように構成している。

しかしながら、伝送距離の延伸、ＷＤＭ（Wavelength Division Multiplexing：波長分割多重）方式による波長の高密度化、１チャネル当たりの伝送速度の増加に従い、信号波形の劣化が激しくなってくるため、減衰した光強度を光ファイバアンプで増幅するだけでは、十分に低いＢＥＲ（Bit Error Ratio：ビット誤り率）を確保することができなくなってくる。

信号波形の主な劣化要因としては、ＣＤ（Chromatic Dispersion：波長分散）、ＰＭＤ（Polarization Mode Dispersion：偏波モード分散）等がある。ここで、ＣＤは、波長によって光ファイバを伝搬する速度が異なることを意味している。一般に、変調された光信号の波長は、完全に単一の波長ではなく、変調速度に応じた波長幅を有しているため、光ファイバ中を信号パルスが伝搬するにつれて、ＣＤによって、信号パルスが次第に平均化され歪んできて、パルス幅が広がってきてしまう。

また、ＰＭＤは、光ファイバ中を伝搬する光信号の２つの偏光モードの伝搬速度が異なることを意味しているが、該ＰＭＤによっても、ＣＤによる信号波形の劣化と類似した波形の劣化が生じてしまう。光ファイバ中を伝搬する光信号は、一般に、或る偏光の向きを有しているが、光信号が光ファイバを伝搬する際に、この偏光が２つの偏光モードに分離して伝搬する。しかし、ＰＭＤのために、長い距離を伝搬すると、両者の偏光モードのずれ量により、パルス幅が広がったり、さらには、１つのパルスが２つに分離したりするなどの波形の乱れが生じてしまう。

信号のビットレートが低いときには、ＣＤによるパルス幅の広がりやＰＭＤによる偏光モードのずれ量は、信号の１ビット当たりの時間幅と比べて小さく、隣のビットと干渉し合うＩＳＩ（Inter-Symbol Interference：符号間干渉）が発生する頻度は少ないので、ＢＥＲ（ビット誤り率）に対する影響は小さい。しかし、信号のビットレートが高くなればなるほど、隣接するビットと干渉し易くなり、通信エラーが増加するという問題が生じる。

ＣＤ，ＰＭＤ以外にも、信号波形の劣化要因として、例えば、帯域制限光フィルタによる波形劣化、非線形効果などが挙げられる。

これらの信号波形の劣化を抑制する方法として、例えば、ＣＤについて言えば、光学的に波長分散を補償する分散補償ファイバを用いる方法などの、光学的な方法も提案されている。しかし、光学的な方法だけを用いて改善することが可能な波長分散の量としては限界があり、また、補償することができる波形劣化の要因についても限定されてしまう。

一方、最近は、基幹回線で用いられる１０Ｇｂｉｔ／ｓ，４０Ｇｂｉｔ／ｓ程度にも及ぶ高速の信号に関する信号劣化を改善する別の方法として、ＥＥ（Electronic Equalizer：電気等化回路）を用いた手法が注目されている。ＥＥ（電気等化回路）を用いた手法が注目されるのは、光学的な方法を用いる場合に比べて、小型、低価格、かつ、応答が高速であり適応等化が比較的し易く、また、種々の波形劣化要因に適用し易いというメリットがあるためである。

ここに、ＥＥ（電気等化回路）は、乱れた信号波形を電気的に等化するための回路であり、主に、以下の３種類の回路構成が用いられている。

すなわち、ＦＦＥ（Feed Forward Equalizer：フィード・フォワード型等化回路）、ＤＦＥ（Decision Feedback Equalizer：判定帰還型等化回路）、ＭＬＳＥ（Maximum Likelihood Sequence Estimation：最尤系列推定法）型の等化回路の３種である。このうち、前２者はアナログ等化回路であり、最後のＭＬＳＥ型の等化回路はデジタル等化回路である。

なかでも、ＦＦＥ型の電気分散等化回路は、構成が比較的容易であることのみならず、各種のＩＳＩ（符号間干渉）の中でも、或るビットの波形が後ろのビットに影響を与えているＩＳＩについてのみ等化し、それ以外については等化することができないというＤＦＥ型の等化回路とは異なり、ビットの前・後ろの両方の信号（つまり両方のビット）のＩＳＩを等化することができる。また、ＭＬＳＥ型の等化回路では、信号のレートと同程度以上の速度のＡ／Ｄ変換器が必要になり、１０Ｇｂｉｔ／ｓクラスの高速の信号を取り扱うためには、精度や消費電力の面から、まだ実用上の困難が伴う点が多い技術であるのに対して、ＦＦＥ型の電気分散等化回路は、高速信号に対しても、実用性が高く、現状でも最も広く用いられている。

かくのごとき従来技術におけるＦＦＥ型の電気分散等化回路の構成として、特許文献１の特開２００５−２７７５１２号公報「トランスバーサルフィルタ」に記載されたものが挙げられる。図１１は、前記特許文献１のような従来技術における電気分散等化回路のブロック構成を示すブロック構成図であり、加算回路、乗算回路、遅延回路が必須の回路となっている。

なお、図１１は、単相４タップ構成の場合について示しており、入力端子ＩＮと出力端子ＯＵＴとの間に、タップ数４と同数の４個の遅延回路（第１の遅延回路１１、第２の遅延回路１２、第３の遅延回路１３、第４の遅延回路１４）と乗算回路（第１の乗算回路２１、第２の乗算回路２２、第３の乗算回路２３、第４の乗算回路２４）と、タップ数４よりも１つ少ない個数の３個の加算回路（第１の加算回路３１、第２の加算回路３２、第３の加算回路３３）と、が配置されて構成されている。

遅延回路（第１の遅延回路１１、第２の遅延回路１２、第３の遅延回路１３、第４の遅延回路１４）は、縦列接続され、遅延回路のうち、第１、第２、第３の遅延回路１１，１２，１３は、入力端子ＩＮからの入力信号を、あらかじめ決められた一定の遅延時間ずつ順次遅延させて出力する機能を有し、最終段の第４の遅延回路１４は、負荷を調整するためのダミー回路として機能する。

乗算回路（第１の乗算回路２１、第２の乗算回路２２、第３の乗算回路２３、第４の乗算回路２４）は、入力端子ＩＮおよび各遅延回路（第１の遅延回路１１、第２の遅延回路１２、第３の遅延回路１３）からそれぞれの乗算回路に入力される入力信号に対して、各乗算回路ごとにあらかじめ指定された一定のタップ係数（それぞれ、タップ係数ａ_１，ａ_２，ａ_３，ａ_４）を乗じた信号を出力する機能を有する。通常、タップ係数（タップ係数ａ_１，ａ_２，ａ_３，ａ_４）の値としては、−１〜１の範囲内の値を採るように設計される。

また、加算回路（第１の加算回路３１、第２の加算回路３２、第３の加算回路３３）は、２つの入力信号を足し合わせた信号を出力する機能を有し、まず、第１の乗算回路２１、第２の乗算回路２２からの入力信号を加算し、しかる後、第１の乗算回路２１、第２の乗算回路２２からの入力信号の加算結果と第３の乗算回路２３からの入力信号とを加算し、さらに、第１の乗算回路２１、第２の乗算回路２２、第３の乗算回路２３からの入力信号の加算結果と第４の乗算回路２４からの入力信号とを加算することによって、各乗算回路（第１の乗算回路２１、第２の乗算回路２２、第３の乗算回路２３、第４の乗算回路２４）それぞれからの入力信号を順次加算する機能を有する。

なお、ＦＦＥ型の電気分散等化回路を構成する各遅延回路、各乗算回路、各加算回路は、全て線形の演算回路である。したがって、最終段の出力バッファにリミッタアンプを用いる場合、該出力バッファを除けば、図１１のＦＦＥ型の電気分散等化回路全体は、線形の信号処理を行う回路となる。つまり、入力されてくる信号をあらかじめ定めた一定の遅延時間ずつ遅延させながら、あらかじめ定めた或る係数を乗じて、足し合わせることによって、ＰＭＤ等の波形劣化要因が加わったとき、該波形劣化要因を打ち消すような特性を生み出すことができる。

図１１の従来の回路構成において、各タップ係数ａ_１，ａ_２，ａ_３，ａ_４を入力するためのタップが接続されている乗算回路（第１の乗算回路２１、第２の乗算回路２２、第３の乗算回路２３、第４の乗算回路２４）それぞれを入力信号が通過していく場合について、ＦＦＥ型の電気分散等化回路（ＩＣ）の各信号通過経路すなわち入力端子ＩＮから出力端子ＯＵＴに至るまでに通過する各演算回路の経路を記述すると、以下のようになる。

第１の乗算回路２１を通過する場合、つまり、第１のタップ（タップ係数ａ_１）スルーの経路の場合、
入力端子ＩＮ⇒第１の乗算回路２１⇒第１の加算回路３１
⇒第２の加算回路３２⇒第３の加算回路３３⇒出力端子ＯＵＴ
の経路となる。

第２の乗算回路２２を通過する場合、つまり、第２のタップ（タップ係数ａ_２）スルーの経路の場合、
入力端子ＩＮ⇒第１の遅延回路１１⇒第２の乗算回路２２⇒第１の加算回路３１
⇒第２の加算回路３２⇒第３の加算回路３３⇒出力端子ＯＵＴ
の経路となる。

第３の乗算回路２３を通過する場合、つまり、第３のタップ（タップ係数ａ_３）スルーの経路の場合、
入力端子ＩＮ⇒第１の遅延回路１１⇒第２の遅延回路１２⇒第３の乗算回路２３
⇒第２の加算回路３２⇒第３の加算回路３３⇒出力端子ＯＵＴ
の経路となる。

第４の乗算回路２４を通過する場合、つまり、第４のタップ（タップ係数ａ_４）スルーの経路の場合、
入力端子ＩＮ⇒第１の遅延回路１１⇒第２の遅延回路１２⇒第３の遅延回路１３
⇒第４の乗算回路２４⇒第３の加算回路３３⇒出力端子ＯＵＴ
の経路となる。

すなわち、第１の乗算回路２１〜第４の乗算回路２４それぞれを経由するために要する時間が全て同じ時間であるものとすると、タップ係数ａ_１を乗算する第１の乗算回路２１の第１のタップを経由する場合と、タップ係数ａ_２を乗算する第２の乗算回路２２の第２のタップを経由する場合との信号の遅延時間の差（タップ遅延時間差τ_２１）は、ほぼ、第１の遅延回路１１を経由する時間で決定されることがわかる。

また、タップ係数ａ_２を乗算する第２の乗算回路２２の第２のタップを経由する場合と、タップ係数ａ_３を乗算する第３の乗算回路２３の第３のタップを経由する場合との信号の遅延時間の差（タップ遅延時間差τ_３２）は、ほぼ、第１の加算回路３１を経由する時間と第２の遅延回路１２を経由する時間との差で与えられることがわかる。

さらに、タップ係数ａ_３を乗算する第３の乗算回路２３の第３のタップを経由する場合と、タップ係数ａ_４を乗算する第４の乗算回路２４の第４のタップを経由する場合との信号の遅延時間の差（タップ遅延時間差τ_４３）は、ほぼ、第２の加算回路３２を経由する時間と第３の遅延回路１３を経由する時間との差で与えられることがわかる。

第１の乗算回路２１〜第４の乗算回路２４のそれぞれにて乗算されるタップ係数を前述のようにａ_１〜ａ_４とし、第１、第２のタップスルー間、第２、第３のタップスルー間、第３、第４のタップスルー間の遅延時間の差すなわちタップ遅延時間差を前述のようにτ_２１，τ_３２，τ_４３とすると、出力信号ｇ（ｔ）は、入力信号ｆ（ｔ）の関数として、次の式（１）によって書き表すことができる。

ｇ（ｔ）＝ａ_１・ｆ（ｔ）＋ａ_２・ｆ（ｔ＋τ_２１）
＋ａ_３・ｆ（ｔ＋τ_３２）＋ａ_４・ｆ（ｔ＋τ_４３） …（１）
一般に、タップ遅延時間差τ_２１，τ_３２，τ_４３の設定としては、全て同じ値τ_０に設定されることが多く、この値τ_０は、伝送ビット間隔と同じ時間に設定する整数型の場合と、伝送ビット間隔の半分の時間に設定する場合との２種類が広く使用されている。前と後ろの双方のビット干渉を取り除く機能のみを有する図１１のような４タップ構成のＦＥＥ型の電気分散等化回路の場合には、タップ遅延時間差τ_２１，τ_３２，τ_４３のいずれについても、伝送ビット間隔と同じ時間に設定する整数型または伝送ビット間隔の半分に設定する分数型の構成が用いられる。

なお、前記特許文献１においては、トランスバーサルフィルタ（Transversal Filter）の各遅延時間の差を等しくするための技術が提供されている。すなわち、通常は、第４の遅延回路１４は、入力端子ＩＮから出力端子ＯＵＴへの信号経路として通過する回路ではないので、付加しなくても良い。しかし、かかる回路構成を用いた場合には、第１、第２の遅延回路１１，１２と比較して、第３の遅延回路１３の出力部のみが、接続される負荷が小さくなり、第１、第２の遅延回路１１，１２と比較して遅延時間が短くなってしまう。

かくのごとき事態を避けるために、前記特許文献１の技術においては、第１、第２の遅延回路１１，１２と同一の負荷条件となるように、第３の遅延回路１３の出力部には第４の遅延回路１４を付加することとし、各遅延回路における遅延時間の差を等しくするように構成している。
特開２００５−２７７５１２号公報

しかしながら、前記特許文献１のような従来技術には、以下のような課題がある。つまり、前記特許文献１のような従来技術においては、第１、第２のタップスルー間のタップ遅延時間差τ_２１、第２、第３のタップスルー間のタップ遅延時間差τ_３２、第３、第４のタップスルー間のタップ遅延時間差τ_４３のような各遅延時間差を全て同じ値にするために、それぞれの遅延回路つまり第１の遅延回路１１、第２の遅延回路１２、第３の遅延回路１３、第４の遅延回路１４を全て同じ設計とし、かつ、それぞれのレイアウトも同じ配置にして、配線長さを揃えることによって、遅延時間差を全て同じ値にするように構成しようとするものであった。

しかし、実際は、このような構成を採用すると、遅延時間が長い（大きい）経路ほど、群遅延時間偏差が大きくなるという問題がある。このため、該群遅延時間偏差を補正するための施策を講じたり、あるいは、各タップスルーの帯域を揃えたりするなど設計上の工夫を加えたり、あるいは、レイアウト上、最適な配置を試みたりすることが必要となり、それぞれの遅延回路つまり第１の遅延回路１１、第２の遅延回路１２、第３の遅延回路１３、第４の遅延回路１４や、配線の長さは、実際には、必ずしも全て同じにはならない。

また、ＦＦＥ型の電気分散等化回路の設計において重要な点は、全ての遅延段を同じ遅延時間に設計することだけでなく、それぞれの信号経路の遅延時間が、所望の設計値に近い値になるようにすることであり、全ての遅延時間が等しくなるだけでは十分ではない。

遅延時間や帯域が所望の設計値からずれていると、ＥＤＣ（Electric Dispersion Compensation：電気分散補償）回路として十分に分散補償の効果を得ることができない。例えば、４タップ構成のＦＦＥ型の電気分散等化回路の場合、ＰＭＤ補償の効果を十分に得るためには、遅延時間を、所望の設計値を中心にして±１０％の範囲に収めることが求められる。

また、従来技術においては、遅延回路として、トランジスタ等の能動素子を用いた回路を採用している場合、伝送線路を用いる場合のように、該伝送線路の長さの調節によって遅延時間を調整することが容易な場合とは異なり、能動素子一段当たりの遅延時間がほぼ決まっていて、遅延時間の僅かな調整を行うだけであっても、回路を新たに付加して遅延時間を変更することが必要であった。しかし、回路を新たに付加すると、遅延回路としての特性が変化してしまうため、その都度、設計のし直しになってしまい、遅延時間の微調整を行うことが難しいという問題があった。

また、配線の長さを変化させることによって、遅延時間をある程度調整することも可能であるが、このような場合は、回路位置を固定したままの状態で、配線の長さだけを変えられるように設計しておくことが必要であり、さらに、配線のシミュレーションモデルとして十分に正確な精度でシミュレーションが実施できない限り、配線の長さの変化に対する遅延時間や特性の変化を予測することが難しい。しかし、実際は、回路デバイスに比べると、配線は、周辺の状況や配線曲がりなどの影響を受けるため、正確なシミュレーション用のモデリングを行うことが困難であり、而して、配線を変えた場合の特性や遅延時間の変化を予測することは困難であるという問題があった。

本発明は、かくのごとき問題に鑑みてなされたものであり、本発明が解決しようとする課題は、各信号経路における遅延時間、帯域を所望の値に容易に調整することが可能なＦＦＥ型の電気分散等化回路を提供することにある。

本発明は、前述の課題を解決するために、以下のごとき各技術手段から構成されている。

第１の技術手段は、入力される差動入力信号を、あらかじめ定めた一定の遅延時間、遅延させる１ないし複数の遅延回路と、入力される差動入力信号をあらかじめ指定したタップ係数と乗算する１ないし複数の乗算回路と、入力される差動入力信号を加算した結果を出力する１ないし複数の加算回路と、を少なくとも備え、差動入力端子から入力される差動入力信号の演算結果を差動出力端子から出力するＦＦＥ（Feed Forward Equalizer）型の電気分散等化回路において、１ないし複数の前記遅延回路、１ないし複数の前記乗算回路、の各回路のうち、少なくとも一部の回路の差動出力信号線に、および／または、少なくとも一部の回路内の差動信号線に、電気容量が接続されており、前記電気容量の一方の端子が前記回路の正側の差動出力信号線および／または前記回路内の正側の差動信号線に、他方の端子が当該回路の補側の差動出力信号線および／または当該回路内の補側の差動信号線に接続されていることを特徴とする。

第２の技術手段は、前記第１の技術手段に記載の電気分散等化回路において、前記遅延回路が、能動素子を用いた回路を含むことを特徴とする。

第３の技術手段は、前記第２の技術手段に記載の電気分散等化回路において、前記遅延回路が、１ないし複数の遅延用バッファを縦列接続して構成されており、少なくとも一部の前記遅延用バッファが正側・補側の一対のエミッタフォロアを含んで構成されている場合、前記電気容量の一方の端子が、一対の前記エミッタフォロアを含む前記遅延用バッファのうち、少なくとも一部の前記遅延用バッファの前記正側のエミッタフォロアの出力端子に接続され、前記電気容量の他方の端子が当該遅延用バッファの前記補側のエミッタフォロアの出力端子に接続されていることを特徴とする。

第４の技術手段は、前記第２または第３の技術手段に記載の電気分散等化回路において、前記遅延回路が、１ないし複数の遅延用バッファを縦列接続して構成されており、少なくとも一部の前記遅延用バッファが差動対を含んで構成されている場合、前記電気容量の一方の端子が、前記差動対を含む前記遅延用バッファのうち、少なくとも一部の前記遅延用バッファの前記差動対の一方の出力端子に接続され、前記電気容量の他方の端子が当該遅延用バッファの前記差動対の他方の出力端子に接続されていることを特徴とする。

第５の技術手段は、前記第１ないし第４の技術手段のいずれかに記載の電気分散等化回路において、１ないし複数の前記乗算回路が、正側・補側の一対のエミッタフォロアを含んで構成されている場合、前記電気容量の一方の端子が、一対の前記エミッタフォロアを含む前記乗算回路のうち、少なくとも一部の前記乗算回路の前記正側のエミッタフォロアの出力端子に接続され、前記電気容量の他方の端子が当該乗算回路の前記補側のエミッタフォロアの出力端子に接続されていることを特徴とする。

第６の技術手段は、前記第１ないし第４の技術手段のいずれかに記載の電気分散等化回路において、１ないし複数の前記乗算回路が、乗算用双差動対を含んで構成されている場合、前記電気容量の一方の端子が、前記乗算用双差動対を含む前記乗算回路のうち、少なくとも一部の前記乗算回路の前記乗算用双差動対の一方の出力端子に接続され、前記電気容量の他方の端子が当該乗算用双差動対の他方の出力端子に接続されていることを特徴とする。

第７の技術手段は、前記第１ないし第６の技術手段のいずれかに記載の電気分散等化回路において、１ないし複数の前記遅延回路、１ないし複数の前記乗算回路、１ないし複数の前記加算回路、の各回路のうち、少なくとも一部の回路が差動対を含んで構成されている場合、前記差動対の差動出力信号線の配線長を、１００μｍ以内に設定することを特徴とする。

第８の技術手段は、前記第１ないし第７の技術手段のいずれかに記載の電気分散等化回路において、前記電気容量が、金属層・絶縁体層・金属層によって構成されることを特徴とする。

第９の技術手段は、前記第１ないし第８の技術手段のいずれかに記載の電気分散等化回路において、前記電気容量の容量値として、レイアウト設計上において最小サイズと規定された際の電気容量の容量値よりも、所望の遅延時間の調整範囲内または所望の帯域の調整範囲内における調整を可能とする容量値分以上に大きい容量値の電気容量をあらかじめ接続した回路構成とすることを特徴とする。

本発明の電気分散等化回路によれば、電気容量を、電気分散等化回路を構成するいずれかの回路の出力信号線やいずれかの回路内に接続し、所望の特性が得られるように、接続した電気容量の容量値を適宜調整する回路構成を採用しているので、以下のごとき効果を奏することができる。

電気分散等化回路の各信号経路における遅延時間や帯域を、所望の値に容易に調整することが可能である。

さらには、電気容量の容量値を何種類かに振り分けた水準を用意することによって、同じ設計の回路を用いて、遅延時間や帯域をずらした水準の電気分散等化回路を提供することができる。

而して、遅延時間や帯域に対する要求が非常に厳しく、マージンが狭い場合であっても、要求される遅延時間や帯域のＦＦＥ型の電気分散等化回路を提供することが可能になる。

以下に、本発明に係る電気分散等化回路の最良の実施形態について、その一例を、図面を参照しながら詳細に説明する。

（本発明の特徴）
本発明の実施形態の説明に先立って、本発明の特徴についてその概要をまず説明する。本発明は、１ないし複数の遅延回路、１ないし複数の乗算回路、１ないし複数の加算回路を少なくとも備えたＦＦＥ（Feed Forward Equalizer）型の電気分散等化回路において、乗算回路、遅延回路の後段に、電気容量を、電気分散等化回路特性の調整用として、挿入することを特徴とし、電気分散等化回路の遅延時間や帯域を所望の値に容易に調整することを可能としている点に特徴を有している。

つまり、本発明においては、信号を伝送する信号線と接地部との間に、もしくは、差動信号を扱う場合には、正の差動信号を伝送する正側の差動信号線と補の差動信号を伝送する補側の差動信号線との間に、特性の調整を図るために調整可能な範囲内の値として設定された容量値を有する電気容量を接続し、かつ、試作評価結果に基づいて該電気容量の容量値を適切な値に調整するという回路構成を採用するものである。

かくのごとき回路構成において、まず、あらかじめ、容量値が調整可能な範囲内の或る値に設定された電気容量を適当な位置に挿入した回路を構成する。ここで、電気容量の容量値としては、電気容量の挿入状態において、設計上、ほぼ所望の遅延時間、帯域が得られるように求められた値とする。しかし、実際に製造した電気分散等化回路について、設計値通りの特性が得られることは、通常、ほとんどの場合不可能である。たとえ、シミュレーション評価を事前に行ったとしても、モデリングの不完全性から、或る程度、特性のずれが起こることは避けられない。

このため、次の段階では、試作評価結果に基づいて、挿入した電気容量の容量値を微調整する。ここで、あらかじめ接続した電気容量の容量値は調整可能な範囲内に設定されているので、当該電気容量の容量値を微調整することが可能であり、遅延時間や帯域などの特性を或る程度自由に調整することが可能となる。最終的に、所望の特性に相当する容量値に調整された電気容量を接続した回路構成とすることによって、所望の遅延時間、帯域などの特性を有するＦＦＥ型の電気分散等化回路を構成することができる。

さらには、電気容量の容量値として、当該電気分散等化回路の特性としてあらかじめ定めた複数種類の水準に該当する複数の容量値を用意して、用意しておいた複数の容量値のうち、いずれかの容量値を採用することにより、同じ設計の回路を用いて、遅延時間や帯域を異なる値にずらした水準の電気分散等化回路を提供することも可能となる。

かくのごとく、適切に調整された容量値を有する電気容量を適切な位置に挿入する回路構成を採用することにより、遅延時間や帯域に対する要求が非常に厳しく、マージンが狭い場合であっても、要求される遅延時間や帯域のＦＦＥ型の電気分散等化回路を提供することが可能になるという効果が得られる。

なお、電気分散等化回路に、調整可能な範囲内の値として設定された容量値を有する電気容量を挿入する箇所としては、遅延時間や帯域を変化させようとする箇所であれば、任意の箇所で構わない。

例えば、ＦＦＥ型の電気分散等化回路を構成する１ないし複数の遅延回路または１ないし複数の乗算回路のうち、少なくとも一部の回路の出力信号線に、例えば、該出力信号線と接地部との間に、電気容量を接続するようにしても良いし、もしくは、差動信号を扱うＦＦＥ型の電気分散等化回路の場合、該電気分散等化回路を構成する１ないし複数の遅延回路または１ないし複数の乗算回路のうち、少なくとも一部の回路の差動出力信号線に、例えば、正側の差動出力信号線と補側の差動出力信号線との間に、電気容量を接続するようにしても良いし、または、正側の差動出力信号線と接地部との間および補側の差動出力信号線と接地部との間に、電気容量を接続するようにしても良い。

あるいは、ＦＦＥ型の電気分散等化回路を構成する１ないし複数の遅延回路または１ないし複数の乗算回路のうち、少なくとも一部の回路内に、電気容量を接続するようにしても良い。例えば、遅延回路の小型化を図るべく、トランジスタ等の能動素子を含む回路として遅延回路を構成した場合、遅延回路として能動素子からなる遅延用バッファを、１ないし複数、多段に縦列接続し、そのうち、少なくとも一部の遅延用バッファが利得１の電力増幅回路を含んで構成される場合、電気容量の一方の端子を、電力増幅回路を含む遅延用バッファのうち、少なくとも一部の遅延用バッファの電力増幅回路の出力端子に接続し、電気容量の他方の端子を接地部に接続するようにしても良い。

あるいは、遅延回路として能動素子からなる遅延用バッファを、１ないし複数、多段に縦列接続し、そのうち、少なくとも一部の遅延用バッファがエミッタフォロアを含んで構成されている場合、電気容量の一方の端子を、エミッタフォロアを含む遅延用バッファのうち、少なくとも一部の遅延用バッファのエミッタフォロア回路の出力端子に接続し、電気容量の他方の端子を接地部に接続するようにしても良い。

あるいは、差動信号を扱う場合、遅延回路として能動素子からなる遅延用バッファを、１ないし複数、多段に縦列接続し、そのうち、少なくとも一部の遅延用バッファが利得１の差動対を含んで構成される場合、差動対を含む遅延用バッファのうち、少なくとも一部の遅延用バッファの差動対の正側の差動出力端子と補側の差動出力端子との間に、または、差動対の正側の差動出力端子と接地部との間および補側の差動出力端子と接地部との間に、電気容量を接続するようにしても良い。

あるいは、差動信号を扱う場合、遅延回路として該能動素子からなる遅延用バッファを、１ないし複数、多段に縦列接続し、そのうち、少なくとも一部の遅延用バッファが正側・補側の一対のエミッタフォロアを含んで構成されている場合、一対のエミッタフォロアを含む遅延用バッファのうち、少なくとも一部の遅延用バッファの正側のエミッタフォロアの出力端子と補側のエミッタフォロアの出力端子との間に、または、正側のエミッタフォロアの出力端子と接地部との間および補側のエミッタフォロアの出力端子と接地部との間に、電気容量を接続するようにしても良い。

また、電気分散等化回路を構成する乗算回路についても遅延回路の場合と同様であり、例えば乗算回路が乗算用増幅回路を含んで構成されている場合、電気容量の一方の端子を乗算用増幅回路の一方の出力端子に接続し、電気容量の他方の端子を接地部に接続するようにしても良い。

あるいは、差動信号を扱う場合、乗算回路が乗算用双差動対を含んで構成されている場合、電気容量の一方の端子を乗算用双差動対の一方の差動出力端子（例えば、正側の出力端子）に接続し、電気容量の他方の端子を当該乗算用双差動対の他方の差動出力端子（例えば、補側の出力端子）に接続するか、または、乗算用双差動対の正側の差動出力端子と接地部との間および補側の差動出力端子と接地部との間に、電気容量を接続するようにしても良い。

（第一の実施の形態）
図１は、本発明によるＦＦＥ型の電気分散等化回路のブロック構成の第一の実施の形態を示すブロック構成図であり、単相４タップの構成例を示している。図１に示す電気分散等化回路は、入力端子ＩＮと出力端子ＯＵＴとの間に、タップ数４と同数の４個の乗算回路（第１の乗算回路２１、第２の乗算回路２２、第３の乗算回路２３、第４の乗算回路２４）と、タップ数４よりも１つ少ない個数の３個の遅延回路（第１の遅延回路１１、第２の遅延回路１２、第３の遅延回路１３）と加算回路（第１の加算回路３１、第２の加算回路３２、第３の加算回路３３）と、が配置されて構成されている。

つまり、図１に示す本発明においては、前記特許文献１の図１１の場合と比べて、第４の遅延回路１４は付属していない。また、配線長は、前記特許文献１の図１１の場合とは異なり、全ての部位で同じ長さにする必要はない。

なお、遅延回路、乗算回路、加算回路のそれぞれは、図１１の場合と同様の機能を有している。すなわち、遅延回路（第１の遅延回路１１、第２の遅延回路１２、第３の遅延回路１３）は、縦列接続され、入力端子ＩＮからの入力信号を、あらかじめ決められた一定の遅延時間ずつ順次遅延させて出力する機能を有する。

乗算回路（第１の乗算回路２１、第２の乗算回路２２、第３の乗算回路２３、第４の乗算回路２４）は、入力端子ＩＮおよび各遅延回路（第１の遅延回路１１、第２の遅延回路１２、第３の遅延回路１３）からそれぞれの乗算回路に入力される入力信号に対して、各乗算回路ごとにあらかじめ指定された一定のタップ係数（それぞれ、タップ係数ａ_１，ａ_２，ａ_３，ａ_４）を乗じた信号を出力する機能を有する。通常、タップ係数（タップ係数ａ_１，ａ_２，ａ_３，ａ_４）の値としては、−１〜１の範囲内の値を採るように設計される。

また、加算回路（第１の加算回路３１、第２の加算回路３２、第３の加算回路３３）は、２つの入力信号を足し合わせた信号を出力する機能を有し、まず、第１の乗算回路２１、第２の乗算回路２２からの入力信号を加算し、しかる後、第１の乗算回路２１、第２の乗算回路２２からの入力信号の加算結果と第３の乗算回路２３からの入力信号とを加算し、さらに、第１の乗算回路２１、第２の乗算回路２２、第３の乗算回路２３からの入力信号の加算結果と第４の乗算回路２４からの入力信号とを加算することによって、各乗算回路（第１の乗算回路２１、第２の乗算回路２２、第３の乗算回路２３、第４の乗算回路２４）それぞれからの入力信号を順次加算する機能を有する。

また、ＦＦＥ型の電気分散等化回路を構成する各遅延回路、各乗算回路、各加算回路は、全て線形の演算回路である。したがって、図１のＦＦＥ型の電気分散等化回路全体は、線形の信号処理を行う回路となる。つまり、入力されてくる信号をあらかじめ定めた一定の遅延時間ずつ遅延させながら、あらかじめ定めた或る係数を乗じて、足し合わせることによって、ＰＭＤ等の波形劣化要因が加わったとき、該波形劣化要因を打ち消すような特性を生み出すことができる。

また、図１の電気分散等化回路では、各乗算回路（第１の乗算回路２１、第２の乗算回路２２、第３の乗算回路２３、第４の乗算回路２４）の出力信号線と接地部との間に、調整可能な或る容量値を有する電気容量（第１の電気容量Ｃ_１，第２の電気容量Ｃ_２，第３の電気容量Ｃ_３，第４の電気容量Ｃ_４）がそれぞれあらかじめ接続されている。ここに、調整可能な或る容量値とは、シミュレーション等により電気分散等化回路が所望の特性を得られる値として算出された容量値のことであって、該容量値を有する電気容量を接続した状態の回路を試作した後、試作結果の評価に基づいて、所望の特性が得られるように容量値を調整することが可能である。つまり、試作時の電気容量の容量値を、あらかじめ定めた調整可能範囲内で調整することを可能とするだけの面積的な余裕を有する回路レイアウトを採用している。具体的には、あらかじめ接続した電気容量の容量値を、所望の遅延時間の調整範囲内または所望の帯域の調整範囲内において、さらに増加させて調整することを可能とするだけのレイアウト的な余裕を持たせた回路構成としている。かくのごとき回路レイアウトを採用して、あらかじめ接続された電気容量（第１の電気容量Ｃ_１，第２の電気容量Ｃ_２，第３の電気容量Ｃ_３，第４の電気容量Ｃ_４）の容量値を変化させることにより、各タップスルーにおける遅延時間や３ｄＢ帯域を変化させることができる。

なお、一般に、遅延回路としてトランジスタ等の能動素子を用いた回路を含む構成とした場合は、チップサイズを小型化することができるという利点がある。しかし、能動素子を用いた遅延回路とする場合、伝送線路を用いた遅延回路の場合に比し、遅延時間を調整し難いという問題があったが、本実施の形態のごとく、容量値を調整する電気容量を各乗算回路側の出力信号線に接続することによって、遅延時間を調整することを容易に可能としているので、所望の特性を満たしつつ、各遅延回路に能動素子を用いてチップサイズの小型化を図ることが可能である。

而して、本実施の形態における各遅延回路、各乗算回路、各加算回路は、主な構成素子をトランジスタとして構成して、遅延時間、帯域の調整を容易化しつつ、チップサイズの小型化を図ることを可能としている。

各タップスルーの遅延時間と３ｄＢ帯域との変化状況の一例を、第１のタップスルーの経路、つまり、第１の電気容量Ｃ_１が出力信号線と接地部との間に接続されている第１の乗算回路２１を信号が通過する場合についての特性を、図２に示している。つまり、図２は、本発明による電気分散等化回路において乗算回路の出力側に接続した電気容量の容量値と信号の遅延時間および３ｄＢ帯域との関係の一例を示す特性図であり、図２（Ａ）は、第１の乗算回路２１の出力信号線に接続した電気容量（第１の電気容量Ｃ_１）の容量値を変化させた場合の第１のタップスルーの経路における信号の遅延時間（第１の遅延時間Ｔ_１）の変化の様子を示し、図２（Ｂ）は、第１の乗算回路２１の出力信号線に接続した電気容量（第１の電気容量Ｃ_１）の容量値を変化させた場合の第１のタップスルーの経路における信号の３ｄＢ帯域（第１の帯域ＢＷ_１）の変化の様子を示している。ここで、第１の遅延時間Ｔ _１ とは、図１において、第１の乗算回路２１、第１、第２、第３の加算回路３１，３２，３３を通過する信号経路に要する時間を意味している。

例えば、第１の電気容量Ｃ_１の容量値を大きくすると、第１のタップスルーの場合に入力端子ＩＮから出力端子ＯＵＴまで通過するために要する第１の遅延時間Ｔ_１が、図２（Ａ）に示すように、容量値の増加に応じて長くなり、第１のタップスルーの３ｄＢ帯域である第１の帯域ＢＷ_１は、図２（Ｂ）に示すように、容量値の増加に応じて逆に減少する。また、第１の電気容量Ｃ_１の容量値を小さくすると、第１の遅延時間Ｔ_１が、図２（Ａ）に示すように、容量値の減少に応じて短くなり、第１の帯域ＢＷ_１は、図２（Ｂ）に示すように、容量値の減少に応じて逆に増加する。

ここで、３ｄＢ帯域とは、ゲインが最大ゲインから３ｄＢ減少する周波数を意味している。図３は、第ｉ番目のタップスルー（Ｔ_ｉスルー）の場合の周波数とゲインとの関係を示す特性図であり、第ｉ番目のタップスルーの周波数特性（Ｔ_ｉスルー特性）として、３ｄＢ帯域の概念を説明するための説明図である。つまり、第ｉ番目のタップスルーの信号経路が図３のような周波数特性を有している場合は、第ｉ番目のタップスルー（Ｔ_ｉスルー）における３ｄＢ帯域は、ゲインが最大ゲインから３ｄＢ減少する周波数ｆ_０で与えられる。

図１の第１のタップスルーの場合のように、第１〜第４のタップスルーそれぞれに挿入されている電気容量Ｃ_１〜Ｃ_４の容量値を或る値を中心として変化させることによって、それぞれのタップスルーの信号経路において必要となる帯域ＢＷ_１〜ＢＷ_４（第１の帯域ＢＷ_１、第２の帯域ＢＷ_２、第３の帯域ＢＷ_３、第４の帯域ＢＷ_４）を満たす範囲内で、それぞれのタップスルーの遅延時間Ｔ_１〜Ｔ_４（第１の遅延時間Ｔ_１、第２の遅延時間Ｔ_２、第３の遅延時間Ｔ_３、第４の遅延時間Ｔ_４）を自在に変化させることができる。

ここで、電気容量Ｃ_１〜Ｃ_４をＭＩＭ（Metal−Insulator−Metal：金属層・絶縁体層・金属層）によって構成する場合、電気容量Ｃ_１〜Ｃ_４の容量値は、通常、二つの金属層で挟まれた絶縁体層の面積によって決定することができるので、絶縁体層の面積の値から容量値を正確に算出することができる。したがって、電気容量Ｃ_１〜Ｃ_４の容量値を正確に変化させることが可能であり、それぞれのタップスルーの遅延時間Ｔ_１〜Ｔ_４を正確に変化させることができる。

一方、第１〜第４のタップスルーそれぞれの間のタップ遅延時間差τ_２１，τ_３２，τ_４３（第１、第２のタップスルー間のタップ遅延時間差τ_２１、第２、第３のタップスルー間のタップ遅延時間差τ_３２、第３、第４のタップスルー間のタップ遅延時間差τ_４３）は、それぞれのタップスルーの遅延時間Ｔ_１〜Ｔ_４の差（τ_２１＝Ｔ_２−Ｔ_１，τ_３２＝Ｔ_３−Ｔ_２，τ_４３＝Ｔ_４−Ｔ_３）として与えられる。したがって、タップ遅延時間τ_２１，τ_３２，τ_４３についても、電気容量Ｃ_１〜Ｃ_４の容量値により自在にかつ正確に変化させることができるようになる。

具体的に、電気容量Ｃ_１〜Ｃ_４の容量値を変化させることにより、実際に所望する特性を得る手順は以下の通りである。つまり、以下の第（１）項、第（２）項において、シミュレーションによって所望の特性になるように電気容量Ｃ_１〜Ｃ_４の容量値を設計値として設定することができ、さらに、第（３）項〜第（６）項において、実際の試作結果からのフィードバックも含めて調整することもできる。

（１）電気容量Ｃ_１〜Ｃ_４の容量値をはじめ電気分散等化回路内のデバイスパラメータやレイアウト上の寄生容量などを設定して、シミュレーションを行う。つまり、シミュレーション結果として、電気容量Ｃ_１〜Ｃ_４の容量値の変化に対して、電気分散等化回路の遅延時間や帯域などのグラフを出力する。

（２）シミュレーション結果を参照して、中心値として所望の特性が得られるように、電気容量Ｃ_１〜Ｃ_４の容量値を決定する。ここで、特性上、余裕がある場合は、或る値を中心にして、何種類かの容量値を振り分けた水準を用意するように設計することもできる。

（３）シミュレーション結果に基づいて、ウェハの試作を行う。

（４）試作したウェハを用いて評価を行い、試作ウェハの実際のデバイスパラメータを用いた場合のシミュレーション結果との間で、遅延時間や帯域に関する特性の比較を行う。

（５）試作結果とシミュレーション結果との間で特性にずれが生じていた場合、第（１）項のシミュレーション結果で得られているグラフを基にして、生じている当該ずれを補正する方向に、ずれを解消させる容量値分だけ変化させて、電気容量Ｃ_１〜Ｃ_４の容量値を決定する。（何種類かの容量値を振り分けた水準を用意するように設計した場合は、所望の容量値に最も近い値を基準にする。）
（６）しかる後、第（３）項に戻り、再試作を行う。ここで、再試作を行う際に、電気容量Ｃ_１〜Ｃ_４の容量値が、第（５）項で決定された値になるように、電気容量Ｃ_１〜Ｃ_４の電極間の絶縁体の面積を調整して設定する。

以上の手順を繰り返すことによって、電気容量Ｃ_１〜Ｃ_４の容量値を最終的に所望の特性を満たす値に調整することができる。つまり、かくのごとき手順を経て、あらかじめ調整された容量値を有する電気容量Ｃ_１〜Ｃ_４を乗算回路（第１の乗算回路２１、第２の乗算回路２２、第３の乗算回路２３、第４の乗算回路２４）それぞれの出力信号線と接地部との間に接続することによって、電気分散等化回路として所望の遅延時間や帯域を得ることができる。

電気分散等化回路に対する要求条件は、当該電気分散等化回路を適用するシステムの要求値によって異なり、電気分散等化回路のタップ数やタップ間隔が異なる。したがって、適用するシステムによっては、タップ遅延時間よりも、タップの帯域つまりタップスルーの３ｄＢ帯域に対する要求の方が厳しい場合も存在する。かくのごとき場合においても、前述したように、各乗算回路（第１の乗算回路２１、第２の乗算回路２２、第３の乗算回路２３、第４の乗算回路２４）の出力信号線と接地部との間に、或る容量値を有する電気容量（第１の電気容量Ｃ_１，第２の電気容量Ｃ_２，第３の電気容量Ｃ_３，第４の電気容量Ｃ_４）を挿入し、挿入した電気容量の容量値を変化させることによって、図２（Ｂ）に示したように、３ｄＢ帯域を変化させて、システム要求値を満足させる帯域とすることもできる。

（第二の実施の形態）
次に、本発明によるＦＦＥ型の電気分散等化回路の第二の実施の形態について説明する。図４は、本発明によるＦＦＥ型の電気分散等化回路のブロック構成の第二の実施の形態を示すブロック構成図であり、図１の第一の実施の形態の場合と同様に、単相４タップの構成例を示している。図４に示す電気分散等化回路を構成する各遅延回路、各乗算回路、各加算回路のそれぞれは、図１に示した電気分散等化回路の場合と同様の機能を有している。

ただし、図４に示す本実施の形態の電気分散等化回路は、図１に示した第一の実施の形態の電気分散等化回路のように、各乗算回路（第１の乗算回路２１、第２の乗算回路２２、第３の乗算回路２３、第４の乗算回路２４）の出力信号線と接地部との間に、電気容量（第１の電気容量Ｃ_１，第２の電気容量Ｃ_２，第３の電気容量Ｃ_３，第４の電気容量Ｃ_４）を接続する回路構成ではなく、各遅延回路（第１の遅延回路１１、第２の遅延回路１２、第３の遅延回路１３）の出力信号線と接地部との間に、調整可能な或る容量値を有する電気容量（第１の電気容量Ｃ_１，第２の電気容量Ｃ_２，第３の電気容量Ｃ_３）がそれぞれあらかじめ接続されている。ここに、調整可能な或る容量値とは、シミュレーション等により電気分散等化回路が所望の特性を得られる値として算出された容量値のことであって、該容量値を有する電気容量を接続した状態の回路を試作した後、試作結果の評価に基づいて、所望の特性が得られるように容量値を調整することが可能である。つまり、試作時の電気容量の容量値を、あらかじめ定めた調整可能範囲内で調整することを可能とするだけの面積的な余裕を有する回路レイアウトを採用している。具体的には、あらかじめ接続した電気容量の容量値を、所望の遅延時間の調整範囲内または所望の帯域の調整範囲内において、さらに増加させて調整することを可能とするだけのレイアウト的な余裕を持たせた回路構成としている。

したがって、図１に示した第一の実施の形態の電気分散等化回路においては、電気容量Ｃ_１〜Ｃ_４の容量値を変化させることによって、電気分散等化回路の第１〜第４のタップスルーの遅延時間Ｔ_１〜Ｔ_４や帯域ＢＷ_１〜ＢＷ_４を変化させるように構成していたが、図４の本実施の形態の電気分散等化回路においては、電気容量Ｃ_１〜Ｃ_３の容量値を変化させることによって、第１〜第４のタップスルーそれぞれの間のタップ遅延時間差τ_２１，τ_３２，τ_４３（第１、第２のタップスルー間のタップ遅延時間差τ_２１、第２、第３のタップスルー間のタップ遅延時間差τ_３２、第３、第４のタップスルー間のタップ遅延時間差τ_４３）を直接変化させることができ、タップ遅延時間差に対する制御性を改善することができる。

ここに、第１〜第４のタップスルーそれぞれの間のタップ遅延時間差τ_２１，τ_３２，τ_４３は、前述のように、それぞれのタップスルーの遅延時間Ｔ_１〜Ｔ_４の差（τ_２１＝Ｔ_２−Ｔ_１，τ_３２＝Ｔ_３−Ｔ_２，τ_４３＝Ｔ_４−Ｔ_３）として与えられるものである。

ただし、図１に示した第一の実施の形態の電気分散等化回路においては、各乗算回路の出力信号線に接続した電気容量Ｃ_１〜Ｃ_４の容量値を変化させることによって、第１〜第４のタップスルーそれぞれにおける帯域や遅延時間等のスルー特性を全て独立に変化させることができた。これに対して、図４に示す本実施の形態の電気分散等化回路においては、例えば、第１の遅延回路１１の出力信号線に接続した第１の電気容量Ｃ_１の容量値を変化させた場合は、第２、第３、第４のタップスルーのスルー特性が、また、第２の遅延回路１２の出力信号線に接続した第２の電気容量Ｃ_２の容量値を変化させた場合は、第３、第４のタップスルーのスルー特性が、また、第３の遅延回路１３の出力信号線に接続した第３の電気容量Ｃ_３の容量値を変化させた場合は、第４のタップスルーのスルー特性が、変化してしまい、第１〜第４のタップスルーの全てのスルー特性が所望のものになるように配慮して設計することが必要となる。

（第三の実施の形態）
次に、本発明によるＦＦＥ型の電気分散等化回路の第三の実施の形態について説明する。図５は、本発明によるＦＦＥ型の電気分散等化回路のブロック構成の第三の実施の形態を示すブロック構成図であり、図１の第一の実施の形態の電気分散等化回路の全ての構成回路を、正・補の差動入出力信号を扱う差動４タップ型の回路構成とした場合に相当している。

つまり、図５に示す電気分散等化回路は、差動入力端子ＤＴ，ＤＣと差動出力端子ＱＴ，ＱＣとの間に、正・補の差動信号を扱う回路として、タップ数４と同数の４個の乗算回路（第１の乗算回路２１Ａ、第２の乗算回路２２Ａ、第３の乗算回路２３Ａ、第４の乗算回路２４Ａ）と、タップ数４よりも１つ少ない個数の３個の遅延回路（第１の遅延回路１１Ａ、第２の遅延回路１２Ａ、第３の遅延回路１３Ａ）と加算回路（第１の加算回路３１Ａ、第２の加算回路３２Ａ、第３の加算回路３３Ａ）と、が配置されて構成されている。

また、図５の電気分散等化回路を構成する各遅延回路、各乗算回路、各加算回路は、図１の場合と同様、全て線形の演算回路である。したがって、図５の電気分散等化回路全体は、線形の信号処理を行う回路となる。つまり、入力されてくる差動信号をあらかじめ定めた一定の遅延時間ずつ遅延させながら、あらかじめ定めた或る係数を乗じて、足し合わせることによって、ＰＭＤ等の波形劣化要因が加わったとき、該波形劣化要因を打ち消すような特性を生み出すことができる。

また、図５の電気分散等化回路では、各乗算回路（第１の乗算回路２１Ａ、第２の乗算回路２２Ａ、第３の乗算回路２３Ａ、第４の乗算回路２４Ａ）の正側の差動出力信号線と補側の差動出力信号線との間に、調整可能な或る容量値を有する電気容量（第１の電気容量Ｃ_１，第２の電気容量Ｃ_２，第３の電気容量Ｃ_３，第４の電気容量Ｃ_４）がそれぞれあらかじめ接続されている。ここに、調整可能な或る容量値とは、シミュレーション等により電気分散等化回路が所望の特性を得られる値として算出された容量値のことであって、該容量値を有する電気容量を接続した状態の回路を試作した後、試作結果の評価に基づいて、所望の特性が得られるように容量値を調整することが可能である。つまり、試作時の電気容量の容量値を、あらかじめ定めた調整可能範囲内で調整することを可能とするだけの面積的な余裕を有する回路レイアウトを採用している。具体的には、あらかじめ接続した電気容量の容量値を、所望の遅延時間の調整範囲内または所望の帯域の調整範囲内において、さらに増加させて調整することを可能とするだけのレイアウト的な余裕を持たせた回路構成としている。かくのごとき回路レイアウトを採用して、あらかじめ接続された電気容量（第１の電気容量Ｃ_１，第２の電気容量Ｃ_２，第３の電気容量Ｃ_３，第４の電気容量Ｃ_４）の容量値を変化させることにより、図１の電気分散等化回路の場合と同様、各タップスルーにおける遅延時間や３ｄＢ帯域を変化させることができる。

なお、一般に、遅延回路としてトランジスタ等の能動素子を用いた回路を含む構成とした場合は、チップサイズを小型化することができるという利点がある。しかし、能動素子を用いた遅延回路とする場合、伝送線路を用いた遅延回路の場合に比し、遅延時間を調整し難いという問題があったが、本実施の形態のごとく、容量値を調整する電気容量を各乗算回路側の差動出力信号線に接続することによって、遅延時間を調整することを容易に可能としているので、所望の特性を満たしつつ、各遅延回路に能動素子を用いてチップサイズの小型化を図ることが可能である。

而して、本実施の形態における各遅延回路、各乗算回路、各加算回路は、主な構成素子をトランジスタとして構成して、遅延時間、帯域の調整を容易化しつつ、チップサイズの小型化を図ることを可能としている。

ここで、図５に示すように、電気分散等化回路を正・補の差動入出力信号を扱う回路構成とすることにより、以下のような利点が得られる。

ＦＦＥ型の電気分散等化回路のごときアナログ信号回路の場合は、一般に、信号線から高周波信号が漏れて互いに干渉し合い、ノイズとなって特性に悪影響を及ぼす問題が発生する。しかし、正・補の差動入出力信号を扱う回路構成を用いた場合には、信号線から或る程度離れた場所では、正側の信号線と補側の信号線とからの高周波の漏れ信号が互いに相殺し合い、その結果、信号線から或る程度離れた場所への高周波信号の漏洩を著しく小さくすることができる。高周波信号の漏洩が少なくなる結果として、意図しない信号の干渉を削減することができ、アナログ信号回路の特性の向上を図ることができる。

かくのごとく、正・補の差動入出力信号を扱う回路構成を用いる場合であっても、図１に示した第一の実施の形態と同様に、各乗算回路（第１の乗算回路２１Ａ、第２の乗算回路２２Ａ、第３の乗算回路２３Ａ、第４の乗算回路２４Ａ）の正・補それぞれの差動出力信号線と接地部との間に、電気容量を接続して構成することも可能である。しかし、図５に示す電気分散等化回路のように、各乗算回路の正・補の差動出力信号線間に電気容量を挿入した方が、差動出力信号線それぞれと接地部との間に挿入する場合に比して、特性上の相乗効果が得られるので、挿入するトータルの電気容量の容量値を（１／４）に抑えることができ、挿入する電気容量として必要な占有面積を少なくすることができるという利点が得られる。

つまり、図１の第一の実施の形態と同様に、正・補の差動出力信号線それぞれと接地部との間に電気容量を接続した場合には、例えば容量値Ｃｏの電気容量を２個並列に接続することに相当するので、全体の電気容量の容量値は（２・Ｃｏ）となる。一方、正・補の差動出力信号線間に電気容量を挿入する場合、容量値Ｃｏの電気容量を２個直列に接続することに相当するので、全体の電気容量の容量値は（Ｃｏ／２）となる。したがって、正・補の差動出力信号線間に電気容量を挿入する場合の電気容量の容量値は、正・補の差動出力信号線それぞれと接地部の間に電気容量を接続した場合に比べて、（１／４）に低減することができる。

なお、図５のような差動信号を扱う回路構成を、例えばＩｎＰ ＨＢＴ（Hetero-junction Bipolar Transistor：ヘテロ接合バイポーラトランジスタ）等の半導体素子を用いて実現した場合、配線について注意を払う必要がある。ＩｎＰ ＨＢＴを用いた回路の場合は、図６に示すように、一般に、電気分散等化回路を構成する遅延回路や乗算回路や加算回路が、電力増幅用の差動対とエミッタフォロアとのペアから構成される。図６は、電気分散等化回路をＩｎＰ ＨＢＴを用いて構成する場合の接続構成例を説明するための説明図である。

つまり、ＩｎＰ ＨＢＴを用いた回路構成においては、図６に示すように、
差動対１ａ−エミッタフォロア１ｂ−差動対２ａ−エミッタフォロア２ｂ−…
と、差動対とエミッタフォロアとのペアが交互に接続される構成になる。

このとき、エミッタフォロア１ｂ−差動対２ａの間や他のエミッタフォロアと次段の差動対との間など、エミッタフォロアの後ろの配線の長さは、１００μｍ以上の長さであっても構わないが、差動対１ａ−エミッタフォロア１ｂの間や差動対２ａ−エミッタフォロア２ｂの間など、差動対とエミッタフォロアとの間の配線の長さが、１００μｍ未満となるように、レイアウトすることが必要である。その理由は、差動対１ａ，２ａなどの差動対の方が、エミッタフォロア１ｂ，２ｂなどのエミッタフォロアよりも出力インピーダンスが遙かに高いので、後ろに接続される配線の影響を受け易いためである。例えば、１μｍエミッタ幅のＩｎＰ ＨＢＴプロセスにより構成した場合、差動対の出力インピーダンスは、１５０Ω程度である。後ろに接続される配線のインピーダンスが、２０ＧＨｚの周波数で、１５０Ω程度の差動対の出力インピーダンスよりも十分に高ければ、特性に対する影響は小さいことになる。

一般に、同プロセスで使用される２μｍ幅、１００μｍの長さの配線の容量値は、１０ｆＦ程度であるので、２０ＧＨｚの周波数の場合の２μｍ幅、１００μｍ長の配線のインピーダンスＺは
Ｚ＝１／（２×ｐｉ×ｆ×Ｃ）＝１／（２×３×２ｅ^１０×１０ｅ^−１５）
＝１／（１．２×ｅ^−３）＝９００Ω
となり、差動対の出力インピーダンス１５０Ωに比し十分に大きい。

したがって、差動対の後ろの配線の長さが、１００μｍ以下の長さであれば、差動対の出力インピーダンス１５０Ωに比べて十分に大きいインピーダンスの配線となり、特性に対する影響を小さくすることができる。

つまり、電気分散等化回路においては、本実施の形態の図５のような回路構成のみならず、第一、第二の実施の形態における回路構成の場合であっても、遅延回路や乗算回路や加算回路が、電力増幅回路や差動対を含む回路構成であった場合、電力増幅回路の出力信号線の配線長や差動対の差動出力信号線の配線長を１００μｍ以内に抑えることにより、電気分散等化回路の特性に対する影響を無視することができる程度に小さくすることができる。

また、使用する電気容量としては、ＭＩＭ（Metal-Insulator-Metal：金属層・絶縁体層・金属層）の構成を用いるのが普通であり、電気容量専用として、絶縁体層に薄膜の絶縁体を用いた場合には、電気容量の絶縁体層の単位面積当たりの容量値は、例えば
０．２ｆＦ／μｍ^２
程度である。

また、電気容量専用の部品を用いる代わりに、多層配線の、配線間の容量を用いることも可能である。多層配線間の容量を用いる場合、ＭＩＭの場合と同じ面積とするためには、より大きな容量値が必要になるが、電気容量専用のプロセスを利用することができなかった場合に適用するようにしても良い。

図５の電気分散等化回路の例において、第１のタップ（Ｔ１）スルー〜第４のタップ（Ｔ４）スルーとなる各乗算回路（第１の乗算回路２１Ａ、第２の乗算回路２２Ａ、第３の乗算回路２３Ａ、第４の乗算回路２４Ａ）に、それぞれ、例えば約１００ｆＦ程度の容量値の電気容量をあらかじめ挿入しておく。該電気容量を挿入しておかない場合、第１のタップスルー〜第４のタップスルーの遅延時間を減少させる（つまり、電気容量の容量値を減少させる）方向の調整ができなくなってしまうからであり、特性的に不要な場合であっても、電気容量をあらかじめ挿入しておく。而して、第１のタップスルー〜第４のタップスルーの遅延時間を延長したり短縮したりすることが可能になる。

また、電気容量専用のプロセスを用いる場合、通常、プロセス上のレイアウトルールには制限があって、或るサイズ以下の電気容量を挿入することができない場合がある。そのため、該制限分をも加味して、容量値を可変に調整することが可能になるように、余裕を有する容量値の電気容量をあらかじめ挿入しておくことが必要である。つまり、レイアウト設計上、最小サイズと規定された際の容量値よりも、所望の遅延時間の調整範囲内または所望の帯域の調整範囲内における調整を可能とする容量値分以上に大きい容量値の電気容量をあらかじめ挿入した回路構成とすることが必要である。

例えば、ＭＩＭ構成の電気容量において、レイアウト設計上、５μｍ×５μｍのサイズよりも小さいサイズの電気容量を挿入することができない場合には、
０．２ｆＦ／μｍ^２×（５μｍ×５μｍ）＝５ｆＦ
よりも小さい容量値の電気容量を挿入することができなくなることから、例えば、±１ｐｓ程度の遅延時間の調整を必要とするような回路構成であった場合には、±１ｐｓの遅延時間の調整範囲に該当する容量値の調整範囲である、例えば±１１ｆＦを十分にカバーする、例えば、１０μｍ×１０μｍ（つまり２０ｆＦ）のサイズの電気容量をあらかじめ挿入しておくことによって、−側であっても、最大１５ｆＦの容量値の調整を可能にすることができ、調整範囲とされる１ｐｓの遅延時間を十分にカバーすることができる。

図５において、例えば、第２の電気容量Ｃ_２の容量値の変化に対して、第２のタップ（Ｔ２）スルーの帯域・遅延時間がどのように変化するかをプロットした図が、図７である。つまり、図７は、図５の電気分散等化回路において、第２の乗算回路２２Ａの差動出力信号線間に接続した第２の電気容量Ｃ_２の容量値と差動信号の遅延時間Ｔ_２および帯域ＢＷ_２との関係を示す特性図であり、図７（Ａ）は、第２の電気容量Ｃ_２の容量値の変化ΔＣに対して、第２のタップ（Ｔ２）スルーの遅延時間Ｔ_２の変化△Ｔをプロットしたものであり、図７（Ｂ）は、第２の電気容量Ｃ_２の容量値の変化ΔＣに対して、第２のタップ（Ｔ２）スルーの３ｄＢ帯域ＢＷ_２の変化ｆ３ｄＢをプロットしたものである。

例えば、試作の評価結果として、モデリングし切れていない配線などの影響によって、第２のタップ（Ｔ２）スルーの遅延時間つまり第２の遅延時間Ｔ_２が、意図せずに、所望の値よりも１ｐｓ伸びてしまった場合は、図７（Ａ）の点線に示すように、第２の電気容量Ｃ_２の容量値を約１１ｆＦ減少させることによって、ほぼ１ｐｓ遅延時間を短くすることができる。かくのごとく、第２の電気容量Ｃ_２の容量値を約１１ｆＦ減少させたとしても、３ｄＢ帯域ＢＷ_２については、図７（Ｂ）の点線に示すように、高々０．５ＧＨｚ程度しか増加しないので、帯域特性に対する影響は小さい。

なお、本発明の一例である図５に示す電気分散等化回路の回路動作においては、あらかじめ設定した遅延時間から可変に調整することが可能な遅延時間の変化△Ｔとして±２ｐｓｅｃの範囲をカバーすることが必要となる。遅延時間の変化△Ｔとして±２ｐｓｅｃの範囲をカバーするためには、図７（Ａ）の一点鎖線に示すように、電気容量の容量値の変化△Ｃとして±２５ｆＦの範囲をカバーすることが必要となる。

一方、本発明の一例である図５に示す電気分散等化回路の回路動作において、電気容量の容量値の変化△Ｃによる３ｄＢ帯域の変化ｆ３ｄＢは、対象とする周波数の３０％以内に収まれば良い。例えば、１５ＧＨｚ程度の周波数帯域においては、３ｄＢ帯域の変化ｆ３ｄＢは４〜５ＧＨｚ以内に収まれば良い。前述のように、電気容量の容量値の変化△Ｃとして±２５ｆＦの範囲をカバーするようにした場合、３ｄＢ帯域の変化ｆ３ｄＢは、図７（Ｂ）の一点鎖線に示すように、±０．８ＧＨｚの範囲内になるので、十分に、前記４〜５ＧＨｚ以内に収まっている。したがって、本発明の一例である図５に示す電気分散等化回路においては、例えば電気容量の容量値の変化△Ｃを±２５ｆＦ以内に設定することが有効であることが分かる。

以上のように、電気分散等化回路として要求される特性を得る回路構成を設計する場合、本実施の形態のような差動信号を扱う場合のみならず、第一、第二の実施の形態のような場合についても、挿入する電気容量の容量値を、所望の遅延時間や帯域の調整範囲内における調整を可能とするいずれかの値に設定した場合について、各構成回路の回路パラメータや回路レイアウトを設計して、しかる後の試作評価結果に基づいて、挿入した電気容量の容量値を調整するようにすれば、要求される特性を正確に実現することが容易に可能となる。

なお、電気容量の構成方法としては、ＭＩＭ方式ばかりでなく、ダイオードやトランジスタの電極間容量を用いて構成することも可能である。ダイオードやトランジスタの電極間容量を用いる場合、容量値の調節は、ダイオードやトランジスタの電極の対向面積を変化させることによって行うばかりでなく、再試作することなく、ダイオードやトランジスタへ印加する電圧の値を変化させることによって行うことも可能である。

さらに、製造プロセスの実施後に、製造されたチップ上で、レーザやＦＩＢ（Focused Ion Beam：収束イオンビーム）などの半導体加工技術を用いて電気容量のトリミングを行うことが可能であれば、プロセス後に、オンウェハ測定を行った評価結果を見ながら、電気容量のトリミングを施して容量値を変化させることによって、特性を調整することも可能である。

なお、図５の電気分散等化回路では、各乗算回路（第１の乗算回路２１Ａ、第２の乗算回路２２Ａ、第３の乗算回路２３Ａ、第４の乗算回路２４Ａ）の正・補の差動出力信号線の間に、調整可能な或る容量値を有する電気容量（第１の電気容量Ｃ_１，第２の電気容量Ｃ_２，第３の電気容量Ｃ_３，第４の電気容量Ｃ_４）をそれぞれあらかじめ接続している場合について示した。しかし、乗算回路の差動出力信号線側ではなく、遅延回路（第１の遅延回路１１Ａ、第２の遅延回路１２Ａ、第３の遅延回路１３Ａ）の正側の差動出力信号線と補側の差動出力信号線との間に、調整可能な或る容量値を有する電気容量（第１の電気容量Ｃ_１，第２の電気容量Ｃ_２，第３の電気容量Ｃ_３）をそれぞれあらかじめ接続して構成するようにしても良く、かかる場合は、図４の第二の実施の形態の電気分散等化回路の全ての構成回路を、正・補の差動入出力信号を扱う差動４タップ型の回路構成とした場合に相当している。

（第四の実施の形態）
次に、本発明によるＦＦＥ型の電気分散等化回路の第四の実施の形態について説明する。図８は、本発明によるＦＦＥ型の電気分散等化回路のブロック構成の第四の実施の形態を示すブロック構成図であり、正・補の差動入出力信号を扱う差動４タップ型の回路構成とした場合を示している。

第一〜第三の実施の形態における電気分散等化回路は、図１、図４、図５にそれぞれ示したように、電気容量を挿入する部位は、遅延回路、乗算回路それぞれの回路の出力信号線の部位、つまり、図１、図５においては、各乗算回路の出力信号線の部位、図４においては、各遅延回路の出力信号線の部位であったが、電気容量を挿入する部位としては、必ずしも、遅延回路や乗算回路などの回路の出力信号線の部位である必要はなく、遅延回路や乗算回路などの回路の内部であっても良い。

つまり、図８に示す電気分散等化回路は、差動入力端子ＤＴ，ＤＣと差動出力端子ＱＴ，ＱＣとの間に、正・補の差動信号を扱う回路として、タップ数４と同数の４個の乗算回路（第１の乗算回路２１Ｂ、第２の乗算回路２２Ｂ、第３の乗算回路２３Ｂ、第４の乗算回路２４Ｂ）と、タップ数４よりも１つ少ない個数の３個の遅延回路（第１の遅延回路１１Ｂ、第２の遅延回路１２Ｂ、第３の遅延回路１３Ｂ）と加算回路（第１の加算回路３１Ｂ、第２の加算回路３２Ｂ、第３の加算回路３３Ｂ）と、が配置されて構成され、乗算回路、遅延回路、加算回路のいずれかのそれぞれの内部に電気容量を挿入した回路構成からなっている。

例えば、遅延回路内に電気容量を挿入する場合について、図８の電気分散等化回路における遅延回路（第１の遅延回路１１Ｂ、第２の遅延回路１２Ｂ、第３の遅延回路１３Ｂ）の回路構成の一例を図９に示す。つまり、図９は、図８の電気分散等化回路における遅延回路の回路構成の一例を示す回路図であり、図９（Ａ）は、遅延回路をトランジスタ等の能動素子によって構成する場合として、３段に多段接続された遅延用バッファからなる遅延回路のブロック構成を示し、図９（Ｂ）は、利得１の差動対と正側・補側の一対のエミッタフォロアとからなる遅延用バッファとして、内部に電気容量を挿入していない遅延用バッファＢＵＦＡの回路構成を示し、図９（Ｃ）は、利得１の差動対と正側・補側の一対のエミッタフォロアとからなる遅延用バッファとして、内部に電気容量を挿入している遅延用バッファＢＵＦＢの回路構成を示している。

図９（Ａ）に示すように、各遅延回路（第１の遅延回路１１Ｂ、第２の遅延回路１２Ｂ、第３の遅延回路１３Ｂ）のそれぞれが、遅延用バッファ（ＢＵＦＡ）４１，遅延用バッファ（ＢＵＦＢ）４２，遅延用バッファ（ＢＵＦＡ）４３のごとく、複数段の遅延用バッファを縦列接続した回路構成であった場合、第２段目の遅延用バッファ（ＢＵＦＢ）４２の差動出力端子間に（すなわち、正側の差動信号を出力するエミッタフォロアの出力端子と補側の差動信号を出力するエミッタフォロアの出力端子との間に）、図９（Ｃ）に示すように、電気容量Ｃ_ａを接続する構成としている。

なお、図９（Ａ）においては、第２段目の遅延用バッファの差動出力端子間に電気容量を接続したが、他段の遅延用バッファの差動出力端子間に接続するようにしても良い。

ただし、図９（Ａ）の回路構成の遅延回路において、最終段の遅延用バッファ（ＢＵＦＡ）４３の差動出力端子間に電気容量を接続する構成とした場合は、第三の実施の形態で説明した場合と同様の回路構成となり、各遅延回路の差動出力信号線の部位に電気容量を挿入する構成と同等であり、第三の実施の形態と同様な効果を有することになる。

また、遅延回路として、図９（Ａ）のような３段の遅延用バッファに限るものではなく、１ないし複数の遅延用バッファを多段に縦列接続しても良い。かかる場合において、少なくとも一部の遅延用バッファが正側・補側の一対のエミッタフォロアを含んで構成されている場合には、電気容量を挿入する遅延用バッファを１個に限るものではなく、エミッタフォロアを含む遅延用バッファのうち、少なくとも一部の遅延用バッファの一対のエミッタフォロアの出力端子間に電気容量を挿入するようにしても良い。なお、電気容量の接続形式として、一対のエミッタフォロアの出力端子間ではなく、一対のエミッタフォロアの出力端子それぞれと接地部との間に接続するようにしても良い。

また、差動信号の場合のみに限るものではなく、単相信号の場合であっても良く、遅延回路を構成する１ないし複数の遅延用バッファのうち、少なくとも一部の遅延用バッファが単相信号用のエミッタフォロアを含んで構成されている場合についても全く同様であり、単相信号用のエミッタフォロアを含む遅延用バッファのうち、少なくとも一部の遅延用バッファのエミッタフォロアの出力端子と接地部との間に電気容量を挿入するようにしても良い。

なお、乗算回路の回路内に電気容量を接続する場合についても、遅延回路の場合と同様である。１ないし複数の乗算回路が、単相信号用として一つのエミッタフォロアまたは差動信号用として正側・補側の一対のエミッタフォロアを含んで構成されている場合、前述の遅延回路の場合と同様に、一つのエミッタフォロアまたは一対のエミッタフォロアを含む乗算回路のうち、少なくとも一部の乗算回路の一つのエミッタフォロアの出力端子と接地部との間または一対のエミッタフォロアの正側・補側の出力端子それぞれと接地部との間に電気容量を接続するか、または、一対のエミッタフォロアの正側・補側の出力端子間に電気容量を接続する構成とすることも可能である。

なお、１ないし複数の乗算回路として、一つのエミッタフォロアまたは正側・補側の一対のエミッタフォロアを含んで構成されている場合において、乗算回路の最終の出力段に配置されているエミッタフォロアの出力端子に電気容量を挿入する場合は、乗算回路の出力信号線または差動出力信号線に電気容量を接続する構成と同等になり、第一または第三の実施の形態で説明した場合と同様の回路構成であり、第一または第三の実施の形態と同様な効果を有することになる。

（第五の実施の形態）
次に、本発明によるＦＦＥ型の電気分散等化回路の第五の実施の形態について説明する。図１０は、本発明によるＦＦＥ型の電気分散等化回路における遅延回路の回路構成の図９とは異なる例を第五の実施の形態として示す回路図であり、図１０（Ａ）は、多段接続された遅延用バッファからなる遅延回路のブロック構成を示し、図１０（Ｂ）は、利得１の差動対と正側・補側の一対のエミッタフォロアとからなる遅延用バッファとして、内部に電気容量を挿入していない遅延用バッファＢＵＦＡの回路構成を示し、図１０（Ｃ）は、利得１の差動対と正側・補側の一対のエミッタフォロアとからなる遅延用バッファとして、内部に電気容量を挿入している遅延用バッファＢＵＦＢ′の回路構成を示している。

図１０（Ａ）に示すように、各遅延回路（第１の遅延回路１１Ｂ、第２の遅延回路１２Ｂ、第３の遅延回路１３Ｂ）のそれぞれが、遅延用バッファ（ＢＵＦＡ）５１，遅延用バッファ（ＢＵＦＡ）５２，遅延用バッファ（ＢＵＦＢ′）５３のごとく、複数段の遅延用バッファを縦列接続した回路構成であった場合、最終段の第３段目の遅延用バッファ（ＢＵＦＢ′）５３の差動対の出力端子間に（すなわち、差動増幅信号を出力する一対の出力端子間に）、図１０（Ｃ）に示すように、電気容量Ｃ_ａを接続する構成としている。

つまり、第四の実施の形態における図９（Ｃ）の遅延用バッファＢＵＦＢの場合、差動信号を出力する一対の出力用エミッタフォロアの出力端子間に電気容量Ｃ_ａを接続していたが、本実施の形態における図１０（Ｃ）の遅延用バッファＢＵＦＢ′の場合は、差動入力信号を増幅する差動対の差動出力端子間に電気容量Ｃ_ａを接続して構成している。したがって、第四の実施の形態の場合とは異なり、第３段目という最終段の遅延用バッファであっても、遅延回路の差動出力信号線ではなく、当該遅延回路の内部に電気容量Ｃ_ａが接続される構成となる。

通常、差動対の方がエミッタフォロアよりも出力インピーダンスが高いため、本実施の形態においては、第四の実施の形態の場合と同様の特性を得るために接続する電気容量の容量値を、第四の実施の形態の場合に比べて小さくする必要があるが、遅延時間の調整については、第四の実施の形態の場合と同様な効果を得ることができる。

また、遅延回路として、図１０（Ａ）のような３段の遅延用バッファに限るものではなく、１ないし複数の遅延用バッファを多段に縦列接続しても良い。かかる場合において、少なくとも一部の遅延用バッファが利得１の差動対を含んで構成されている場合には、電気容量を挿入する遅延用バッファを１個に限るものではなく、差動対を含む遅延用バッファのうち、少なくとも一部の遅延用バッファの差動対の差動出力端子間に電気容量を挿入するようにしても良い。なお、電気容量の接続形式として、差動対の差動出力端子間ではなく、差動対の差動出力端子それぞれと接地部との間に接続するようにしても良い。

また、差動信号の場合のみに限るものではなく、単相信号の場合であっても良く、遅延回路を構成する１ないし複数の遅延用バッファのうち、少なくとも一部の遅延用バッファが利得１の単相信号用の電力増幅回路を含んで構成されている場合についても全く同様であり、単相信号用の電力増幅回路を含む遅延用バッファのうち、少なくとも一部の遅延用バッファの電力増幅回路の出力端子と接地部との間に電気容量を挿入するようにしても良い。

なお、乗算回路の回路内に電気容量を接続する場合についても、遅延回路の場合と同様である。１ないし複数の乗算回路として、乗算用増幅回路または乗算用双差動対を含んで構成されている場合、前述の遅延回路の場合と同様に、乗算用増幅回路または乗算用双差動対を含む乗算回路のうち、少なくとも一部の乗算回路の乗算用増幅回路の出力端子と接地部との間または乗算用双差動対の差動出力端子それぞれと接地部との間に電気容量を接続するか、あるいは、乗算用双差動対の差動出力端子間に電気容量を接続する構成とすることも可能である。

（その他の実施形態）
前述の各実施の形態においては、全体の回路構成として、図１、図４、図５、図８に示すように、遅延回路の後段に乗算回路、乗算回路の後段に加算回路を配置した回路構成からなる電気分散等化回路を用いて説明した。つまり、縦列接続され、入力端子から入力される入力信号または差動入力端子から入力される差動入力信号を、あらかじめ定めた一定の遅延時間ずつ、順次、遅延させる１ないし複数の遅延回路と、入力端子または差動入力端子、遅延回路それぞれから入力される入力信号または差動入力信号をあらかじめ指定したタップ係数それぞれと乗算する１ないし複数の乗算回路と、乗算回路それぞれから入力される入力信号または差動入力信号を順次加算した結果を出力する１ないし複数の加算回路と、を少なくとも備え、最終段の加算回路の加算結果を出力端子または差動出力端子から出力するＦＦＥ（Feed Forward Equalizer）型の電気分散等化回路の場合について説明した。

しかし、本発明は、かかる場合に限るものではない。例えば、遅延回路を乗算回路の後ろに配置した回路構成としたり、遅延回路を乗算回路の前や後ろの両方に配置した回路構成としたり、また、加算回路の接続順序が異なる回路構成としたり、加算回路として３つ以上の入力信号を同時に加算する回路としても良い。

さらに、前述の各実施の形態においては、タップ数が４の場合の電気分散等化回路であったが、任意のタップ数について適用することができ、１ないし複数の遅延回路、１ないし複数の乗算回路、１ないし複数の加算回路によって構成される回路構成であっても、全く同様である。

また、前述した各実施の形態においては、各遅延回路のすべてにあるいは各乗算回路のすべてに、電気容量を挿入する例を示したが、本発明は、かかる場合に限るものではなく、遅延時間、帯域の調整を必要とする箇所に、電気容量を挿入するようにすれば良い。つまり、単相信号を扱う回路構成においては、１ないし複数の遅延回路、１ないし複数の乗算回路、の各回路のうち、少なくとも一部の回路の出力信号線に、および／または、少なくとも一部の回路内に、電気容量を接続するように構成しても良い。また、差動信号を扱う回路構成とする場合には、１ないし複数の遅延回路、１ないし複数の乗算回路、の各回路のうち、少なくとも一部の回路の差動出力信号線に、および／または、少なくとも一部の回路内に、電気容量を接続するように構成しても良い。

また、電気分散等化回路の遅延回路、乗算回路、加算回路の各回路内に電気容量を接続する前述の第四の実施の形態と第五の実施の形態とを混在させて使用することも可能であり、１ないし複数の遅延回路、１ないし複数の乗算回路、１ないし複数の加算回路の各回路のうち、或る回路については、前述の第四の実施の形態のように、エミッタフォロアの出力端子に電気容量を接続し、他の回路については、前述の第五の実施の形態のように、電力増幅回路や差動対の出力端子に電気容量を接続するようにしても良い。

また、電気分散等化回路の遅延回路、乗算回路、加算回路の各回路を形成する半導体素子として、ＨＢＴ（Hetero-junction Bipolar Transistor）を用いることが望ましく、前述の第３の実施の形態においては、一例として、ＩｎＰの半導体材料をベースとしたＨＢＴを用いる場合について説明したが、第３の実施の形態のみに限らず、本発明による電気分散等化回路を構成する各回路をＨＢＴによって構成する場合、該ＨＢＴを形成する半導体材料として、前述のようなＩｎＰのみならず、ＩｎＧａＰ，ＧａＮ，ＧａＡｓ，ＡｌＧａＡｓであっても良いし、ＳｉＧｅであっても良く、如何なる半導体材料を用いてもかまわない。

本発明によるＦＦＥ型の電気分散等化回路のブロック構成の第一の実施の形態を示すブロック構成図である。 本発明による電気分散等化回路において乗算回路の出力側に接続した電気容量の容量値と信号の遅延時間および帯域との関係を示す特性図である。 第ｉ番目のタップスルーの場合の周波数とゲインとの関係を示す特性図である。 本発明によるＦＦＥ型の電気分散等化回路のブロック構成の第二の実施の形態を示すブロック構成図である。 本発明によるＦＦＥ型の電気分散等化回路のブロック構成の第三の実施の形態を示すブロック構成図である。 電気分散等化回路をＩｎＰ ＨＢＴを用いて構成する場合の接続構成例を説明するための説明図である。 図５の電気分散等化回路において第２の乗算回路の差動出力信号線間に接続した第２の電気容量の容量値と差動信号の遅延時間および帯域との関係を示す特性図である。 本発明によるＦＦＥ型の電気分散等化回路のブロック構成の第四の実施の形態を示すブロック構成図である。 図８の電気分散等化回路における遅延回路の回路構成の一例を示す回路図である。 本発明によるＦＦＥ型の電気分散等化回路における遅延回路の回路構成の図９とは異なる例を第五の実施の形態として示す回路図である。 従来技術における電気分散等化回路のブロック構成を示すブロック構成図である。

符号の説明

１ａ，２ａ…差動対、１ｂ，２ｂ…エミッタフォロア、１１，１１Ａ，１１Ｂ…第１の遅延回路、１２，１２Ａ，１２Ｂ…第２の遅延回路、１３，１３Ａ，１３Ｂ…第３の遅延回路、１４…第４の遅延回路、２１，２１Ａ，２１Ｂ…第１の乗算回路、２２，２２Ａ，２２Ｂ…第２の乗算回路、２３，２３Ａ，２３Ｂ…第３の乗算回路、２４，２４Ａ，２４Ｂ…第４の乗算回路、３１，３１Ａ，３１Ｂ…第１の加算回路、３２，３２Ａ，３２Ｂ…第２の加算回路、３３，３３Ａ，３３Ｂ…第３の加算回路、４１，４２，４３…遅延バッファ、５１，５２，５３…遅延バッファ、ＢＵＦＡ，ＢＵＦＢ，ＢＵＦＢ′…遅延バッファ、ＢＷ_１…第１の帯域、ＢＷ_２…第２の帯域、ＢＷ_３…第３の帯域、ＢＷ_４…第４の帯域、Ｃ_１…第１の電気容量、Ｃ_２…第２の電気容量、Ｃ_３…第３の電気容量、Ｃ_４…第４の電気容量、Ｃ_ａ…電気容量、ＤＴ，ＤＣ…差動入力端子、ＩＮ…入力端子、ＯＵＴ…出力端子、ＱＴ，ＱＣ…差動出力端子、Ｔ_１…第１の遅延時間、Ｔ_２…第２の遅延時間、Ｔ_３…第３の遅延時間、Ｔ_４…第４の遅延時間、τ_２１…第１、第２のタップスルー間のタップ遅延時間差、τ_３２…第２、第３のタップスルー間のタップ遅延時間差、τ_４３…第３、第４のタップスルー間のタップ遅延時間差。

Claims (9)

1. 入力される差動入力信号を、あらかじめ定めた一定の遅延時間、遅延させる１ないし複数の遅延回路と、入力される差動入力信号をあらかじめ指定したタップ係数と乗算する１ないし複数の乗算回路と、入力される差動入力信号を加算した結果を出力する１ないし複数の加算回路と、を少なくとも備え、差動入力端子から入力される差動入力信号の演算結果を差動出力端子から出力するＦＦＥ（Feed Forward Equalizer）型の電気分散等化回路において、１ないし複数の前記遅延回路、１ないし複数の前記乗算回路、の各回路のうち、少なくとも一部の回路の差動出力信号線に、および／または、少なくとも一部の回路内の差動信号線に、電気容量が接続されており、前記電気容量の一方の端子が前記回路の正側の差動出力信号線および／または前記回路内の正側の差動信号線に、他方の端子が当該回路の補側の差動出力信号線および／または当該回路内の補側の差動信号線に接続されていることを特徴とする電気分散等化回路。
2. 請求項１に記載の電気分散等化回路において、前記遅延回路が、能動素子を用いた回路を含むことを特徴とする電気分散等化回路。
3. 請求項２に記載の電気分散等化回路において、前記遅延回路が、１ないし複数の遅延用バッファを縦列接続して構成されており、少なくとも一部の前記遅延用バッファが正側・補側の一対のエミッタフォロアを含んで構成されている場合、前記電気容量の一方の端子が、一対の前記エミッタフォロアを含む前記遅延用バッファのうち、少なくとも一部の前記遅延用バッファの前記正側のエミッタフォロアの出力端子に接続され、前記電気容量の他方の端子が当該遅延用バッファの前記補側のエミッタフォロアの出力端子に接続されていることを特徴とする電気分散等化回路。
4. 請求項２または３に記載の電気分散等化回路において、前記遅延回路が、１ないし複数の遅延用バッファを縦列接続して構成されており、少なくとも一部の前記遅延用バッファが差動対を含んで構成されている場合、前記電気容量の一方の端子が、前記差動対を含む前記遅延用バッファのうち、少なくとも一部の前記遅延用バッファの前記差動対の一方の出力端子に接続され、前記電気容量の他方の端子が当該遅延用バッファの前記差動対の他方の出力端子に接続されていることを特徴とする電気分散等化回路。
5. 請求項１ないし４のいずれかに記載の電気分散等化回路において、１ないし複数の前記乗算回路が、正側・補側の一対のエミッタフォロアを含んで構成されている場合、前記電気容量の一方の端子が、一対の前記エミッタフォロアを含む前記乗算回路のうち、少なくとも一部の前記乗算回路の前記正側のエミッタフォロアの出力端子に接続され、前記電気容量の他方の端子が当該乗算回路の前記補側のエミッタフォロアの出力端子に接続されていることを特徴とする電気分散等化回路。
6. 請求項１ないし４のいずれかに記載の電気分散等化回路において、１ないし複数の前記乗算回路が、乗算用双差動対を含んで構成されている場合、前記電気容量の一方の端子が、前記乗算用双差動対を含む前記乗算回路のうち、少なくとも一部の前記乗算回路の前記乗算用双差動対の一方の出力端子に接続され、前記電気容量の他方の端子が当該乗算用双差動対の他方の出力端子に接続されていることを特徴とする電気分散等化回路。
7. 請求項１ないし６のいずれかに記載の電気分散等化回路において、１ないし複数の前記遅延回路、１ないし複数の前記乗算回路、１ないし複数の前記加算回路、の各回路のうち、少なくとも一部の回路が差動対を含んで構成されている場合、前記差動対の差動出力信号線の配線長を、１００μｍ以内に設定することを特徴とする電気分散等化回路。
8. 請求項１ないし７のいずれかに記載の電気分散等化回路において、前記電気容量が、金属層・絶縁体層・金属層によって構成されることを特徴とする電気分散等化回路。
9. 請求項１ないし８のいずれかに記載の電気分散等化回路において、前記電気容量の容量値として、レイアウト設計上において最小サイズと規定された際の電気容量の容量値よりも、所望の遅延時間の調整範囲内または所望の帯域の調整範囲内における調整を可能とする容量値分以上に大きい容量値の電気容量をあらかじめ接続した回路構成とすることを特徴とする電気分散等化回路。

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