JP4834405B2 - Data transmitting device, data receiving device - Google Patents
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Description
本発明は、デジタルデータ（以下、単に「データ」と呼ぶ）を時分割多重して送信するデータ送信装置と、このデータ送信装置からデータを受信するデータ受信装置とに関する。 The present invention relates to a data transmission apparatus that transmits time-division multiplexed digital data (hereinafter simply referred to as “data”), and a data reception apparatus that receives data from the data transmission apparatus.
１ビットあたりＦｂｐｓ（ビット／秒）（Ｆは任意の正の実数）のデータをＰビット単位（Ｐは２以上の任意の整数）で送受信するために、データ送信装置とデータ受信装置を、Ｐ本の１ビットデータバスと１本のクロックバスで接続する方法がある。この場合、クロックバスで伝送されるクロック信号の周波数（伝送クロック周波数）は、ＦＨｚ（ヘルツ）である。 In order to transmit / receive data of Fbps (bits / second) per bit (F is an arbitrary positive real number) in units of P bits (P is an arbitrary integer greater than or equal to 2), the data transmitting apparatus and the data receiving apparatus are There is a method of connecting with one 1-bit data bus and one clock bus. In this case, the frequency of the clock signal transmitted on the clock bus (transmission clock frequency) is FHz (Hertz).
また、データバスの本数を減らすために、１ビットあたりＦｂｐｓのデータＰビットのパラレルデータをＱビット単位（Ｑは２以上かつＰ以下の任意の整数）で時分割多重する方法もある。この方法では、Ｐ／Ｑ本（少数以下切り上げ）の１ビットデータバスでデータ送信装置とデータ受信装置を接続する。データバスの本数が減少すれば、データ送信機及びデータ受信機の構成を簡略化でき、コストを削減することができる。この場合、クロックバスで伝送されるクロック信号の周波数は、Ｆ×ＱＨｚである。また、この場合は、多重化されたデータをデータ受信装置が復号するために、同期信号（「同期データ」とも呼ぶ）を転送するバスをデータ送信装置とデータ受信装置の間に設ける必要がある。 In order to reduce the number of data buses, there is also a method of time-division multiplexing Pbit parallel data of Fbps per bit in units of Q bits (Q is an arbitrary integer not less than 2 and not more than P). In this method, the data transmitting device and the data receiving device are connected by a 1-bit data bus of P / Q (rounded up to the nearest). If the number of data buses is reduced, the configuration of the data transmitter and the data receiver can be simplified and the cost can be reduced. In this case, the frequency of the clock signal transmitted through the clock bus is F × QHz. In this case, in order for the data receiving apparatus to decode the multiplexed data, it is necessary to provide a bus for transferring a synchronization signal (also referred to as “synchronous data”) between the data transmitting apparatus and the data receiving apparatus. .
なお、同期信号を転送するバスも、同期信号というデータを転送するという意味において、データバスと同様のものと見なすことができる。
データバスの本数（ビット幅）を少なくするためには、前述のように、Ｑの値をできるだけ大きくすればよいが、クロック信号の周波数も大きくなる。クロック信号の周波数が大きくなると、データ送信機及びデータ受信機の構成が複雑化し、コストが増大する。 In order to reduce the number of data buses (bit width), the value of Q should be as large as possible as described above, but the frequency of the clock signal also increases. When the frequency of the clock signal is increased, the configuration of the data transmitter and the data receiver is complicated, and the cost is increased.
本発明はこのような状況に鑑みてなされたものであり、データの送受信に際して、データバスの本数を極力減少させつつも、クロック信号の周波数が大きくなることを極力抑制する技術を提供することを目的とする。 The present invention has been made in view of such a situation, and provides a technique for suppressing an increase in the frequency of a clock signal as much as possible while reducing the number of data buses as much as possible when transmitting and receiving data. Objective.
上記課題を解決するために、本発明のデータ送信装置は、Ｆ（Ｆ；正の実数）ｂｐｓのデータをＱ（Ｑ；２以上の整数）本、時分割多重して（Ｆ×Ｑ）ｂｐｓの第１の多重データを生成する、Ｓ（Ｓ；１以上の整数）個の第１の多重手段と、（Ｑ−１）ビット長の同期データを生成する生成手段と、Ｆｂｐｓのデータ１本と前記同期データとを交互に時分割多重して（Ｆ×Ｑ）ｂｐｓの第２の多重データを生成する第２の多重手段と、（Ｆ×Ｑ）Ｈｚのクロック信号を生成するクロック信号生成手段と、前記Ｓ個の前記第１の多重データと、前記第２の多重データと、前記クロック信号とを、（Ｓ＋２）ビット幅のデータ伝送路を用い、前記クロック信号に同期させてデータ受信装置に対して送信する送信手段と、を備えることを特徴とする。 In order to solve the above-mentioned problem, the data transmission apparatus of the present invention time-division-multiplexes F (F; positive real number) bps Q (Q; integer of 2 or more) times (F × Q) bps. S (S; integer greater than or equal to 1) first multiplexing means, (Q-1) generating means for generating synchronous data having a bit length, and one Fbps data And the synchronous data alternately and time-division-multiplexed to generate (F × Q) bps second multiplexed data to generate second multiplexed data, and (F × Q) Hz clock signal to generate Means, the S number of the first multiplexed data, the second multiplexed data, and the clock signal are received in synchronization with the clock signal using a data transmission path of (S + 2) bit width. Transmitting means for transmitting to the apparatus.
また、本発明のデータ受信装置は、Ｆｂｐｓ（Ｆ；正の実数）のデータＱ（Ｑ；２以上の整数）ビットが時分割多重されている（Ｆ×Ｑ）ｂｐｓの第１の多重データをＳ（Ｓ；１以上の整数）個と、Ｆｂｐｓのデータ１ビットと（Ｑ−１）ビットの同期データが時分割多重されている（Ｆ×Ｑ）ｂｐｓの第２の多重データと、（Ｆ×Ｑ）Ｈｚのクロック信号とを、該クロック信号に同期してデータ送信装置から受信する受信手段と、前記同期データに基づいて、Ｓ個の前記第１の多重データと前記第２の多重データを、（Ｑ×Ｓ＋１）個のＦｂｐｓのデータに復号する復号手段と、を備えることを特徴とする。
In addition, the data receiving apparatus of the present invention receives the first multiplexed data of (F × Q) bps in which the data Q (Q: integer of 2 or more) bits of Fbps (F: positive real number) are time-division multiplexed. (F × Q) bps second multiplexed data in which S (S; an integer greater than or equal to 1),
なお、その他の本発明の特徴は、添付図面及び以下の発明を実施するための最良の形態における記載によってさらに明らかになるものである。 Other features of the present invention will become more apparent from the accompanying drawings and the following description of the best mode for carrying out the invention.
以上の構成により、本発明によれば、データの送受信に際して、データバスの本数を極力減少させつつも、クロック信号の周波数が大きくなることを極力抑制することが可能となる。 With the above configuration, according to the present invention, it is possible to suppress the increase in the frequency of the clock signal as much as possible while reducing the number of data buses as much as possible when transmitting and receiving data.
以下、添付図面を参照して、本発明の実施形態を説明する。以下で説明される個別の実施形態は、本発明の上位概念、中位概念および下位概念など種々の概念を理解するために役立つであろう。また、本発明の技術的範囲は、特許請求の範囲によって確定されるのであって、以下の個別の実施形態によって限定されるわけではない。 Embodiments of the present invention will be described below with reference to the accompanying drawings. The individual embodiments described below will help to understand various concepts, such as the superordinate concept, intermediate concept and subordinate concept of the present invention. Further, the technical scope of the present invention is determined by the scope of the claims, and is not limited by the following individual embodiments.
［第１の実施形態］
＜データ伝送システム１００の構成＞
図1は、第１の実施形態に係るデータ伝送システム１００を示す図である。データ伝送システム１００は、データ送信装置１０１及びデータ受信装置１０２から構成される。データ送信装置１０１とデータ受信装置１０２は、１本のクロックバスであるクロックバス１０３と、２本の１ビットデータバスであるデータバス０（１０４）及びデータバス１（１０５）とにより、相互に接続されている。なお、データバスの本数は２本に限られず、２本以上の任意の本数でよい。
[First Embodiment]
<Configuration of
FIG. 1 is a diagram illustrating a
＜第１の実施形態の特徴＞
本実施形態では、５ビット単位のデータをデータ送信装置１０１からデータ受信装置１０２に転送するものとして説明する。すなわち、前述の背景技術で説明したＰの値が５であるものとする。
<Characteristics of First Embodiment>
In the present embodiment, description will be made assuming that data in units of 5 bits is transferred from the
このとき、前述の背景技術で説明したＱの値は、３又は４の値を取りうる。すなわち、５ビット単位のデータを、３又は４ビット単位で時分割多重すれば、２本のデータバスを用いて５ビット単位のデータをデータ送信装置１０１からデータ受信装置１０２に転送することができる。
At this time, the value of Q described in the background art can take a value of 3 or 4. That is, if data in units of 5 bits are time-division multiplexed in units of 3 or 4 bits, data in units of 5 bits can be transferred from the
従来の方法では、多重化されたデータをデータ受信装置１０２が復号するために、２本のデータバスに加えて、同期信号を転送する専用のバスをデータ送信装置１０１とデータ受信装置１０２の間に設ける必要がある。本実施形態では、同期信号を転送する専用のバスを設けずに、２本のデータバスを用いて５ビット単位のデータと同期信号（同期ビットパターン）をデータ送信装置１０１からデータ受信装置１０２に転送することを可能にする。そのために、本実施形態では、Ｑ＝４とする。
In the conventional method, in order for the
なお、Ｑ＝５とすれば、従来の技術でも２本のデータバス（そのうち１本は同期信号を転送する専用のバス）で５ビット単位のデータをデータ送信装置１０１からデータ受信装置１０２に転送することは可能である。しかし、課題として前述したように、Ｑの値を大きくすればクロックバス１０３を流れるクロック信号の周波数も大きくなり、装置のコストが増加する。そこで、本実施形態では、データバスの本数を２本に抑えつつも、クロック信号の周波数を４倍（Ｑ倍）に留める。
If Q = 5, even in the conventional technique, data in units of 5 bits is transferred from the
以下、Ｑ＝４とすればよい理由を、データ送信装置１０１及びデータ受信装置１０２の構成と併せて説明する。
Hereinafter, the reason why Q = 4 may be described together with the configurations of the
＜データ送信装置１０１の構成＞
図２は、データ送信装置１０１の構成を示すブロック図である。図３は、データ送信装置１０１内部を流れる種々の信号のタイミングを示す図である。
<Configuration of
FIG. 2 is a block diagram illustrating a configuration of the
ＳＤ０（２０１）〜ＳＤ４（２０５）は、データ送信装置１０１からデータ受信装置１０２へ転送する５ビット単位のデータを示す。ＳＣＬＫ２０６は、ＳＤ０（２０１）〜ＳＤ４（２０５）の転送速度（Ｆｂｐｓ）に同期したクロック信号を示す。
SD0 (201) to SD4 (205) indicate data in 5-bit units transferred from the
ＳＣＬＫ２０６とＳＤ０（２０１）のタイミングを図３に示す。図３に示すように、ＳＣＬＫ２０６が立ち上がるタイミングでＳＤ０（２０１）が次々とデータ送信装置１０１に入力される。すなわち、ＳＣＬＫ２０６の１周期の間に、ＳＤ０（２０１）が１ビット、データ送信装置１０１に入力される。図示しないが、ＳＤ１（２０２）〜ＳＤ４（２０５）も、ＳＤ０（２０１）と同様である。
The timing of SCLK 206 and SD0 (201) is shown in FIG. As shown in FIG. 3, SD0 (201) is successively input to the
なお、本実施形態では、ＳＣＬＫ２０６や後述するＣＬＫ２３０などが「立ち上がる」タイミングでデータ入力などの処理が行われるものとする。しかし、「立ち下がる」タイミングで処理が行われるようにデータ送信装置１０１やデータ受信装置１０２などを構成してもよい。
In the present embodiment, it is assumed that processing such as data input is performed at a timing at which SCLK 206 or CLK 230 described later rises. However, the
４逓倍器２２５は、ＳＣＬＫ２０６の周波数を４倍した周波数のクロック信号（ＣＬＫ２３０）を生成する。ＣＬＫ２３０は、クロックバス１０３を介してデータ受信装置１０２に転送される。
The
ＣＬＫ２３０のタイミングを図３に示す。図３においてＳＣＬＫ２０６とＣＬＫ２３０を比較すれば明らかなように、ＣＬＫ２３０の周波数は、ＳＣＬＫ２０６の周波数の４倍である。
The timing of CLK230 is shown in FIG. As apparent from comparing SCLK 206 and CLK 230 in FIG. 3, the frequency of
カウンタ２２６は、ＳＣＬＫ２０６とＣＬＫ２３０の位相関係を示すためのものであり、リセット発生器２２３は、カウンタ２２６にリセット信号２２４を与えてカウンタ２２６の値を０にするためのものである。カウンタ２２６の初期値は０であり、ＣＬＫ２３０の入力を受けるたびにカウントアップする。リセット発生器２２３は、ＳＣＬＫ２０６の立ち上がりとＣＬＫ２３０の立ち上がりが一致するときにリセット信号２２４をカウンタ２２６に与える。したがって、カウンタ２２６は０〜３の値を取る。
The
リセット信号２２４とカウンタ出力２２７のタイミングを図３に示す。図３に示すように、カウンタ出力２２７の値はＣＬＫ２３０が立ち上がるたびにカウントアップされるが、リセット信号２２４の立ち上がりのタイミングでは０にリセットされる。
The timing of the
ＤＦＦ２０７〜ＤＦＦ２１１は、ＳＤ０（２０１）〜ＳＤ４（２０５）の５ビットのデータを、ＳＣＬＫ２０６の間遅延させる遅延回路として動作するフリップフロップ回路(Delay Flip Flop)である。すなわち、ＳＤ０（２０１）〜ＳＤ４（２０５）の値は、ＳＣＬＫ２０６の１周期の間、ＤＦＦ２０７〜ＤＦＦ２１１に保持される。
ＤＦＦ２０７〜ＤＦＦ２１１が保持するデータを、図３に示す。図３に示すように、ＳＣＬＫ２０６の１周期の間、例えばＤ０＿１〜Ｄ４＿１のように、同じタイミングでデータ受信装置１０２に入力されたＳＤ０（２０１）〜ＳＤ４（２０５）の値がＤＦＦ２０７〜ＤＦＦ２１１に保持される。
Data held by the
ＳＹＮＣ発生器２１７は、多重化されたデータをデータ受信装置１０２が復号するため同期信号を発生させるためのものである。ＳＹＮＣ発生器２１７は、ＳＣＬＫ２０６に同期して、同期信号をバス２１８〜２２０に出力する。同期信号の詳細は、後述する。
The
セレクタ２２１は、カウンタ出力２２７の値に従って、ＤＦＦ２０７〜ＤＦＦ２１０の出力（すなわちＳＤ０（２０１）〜ＳＤ３（２０４））のうちいずれかをＤＡＴＡ０（２２８）として選択する。ＤＡＴＡ０（２２８）は、データバス０（１０４）を介してデータ受信装置１０２に転送される。これにより、ＳＤ０（２０１）〜ＳＤ３（２０４）からなるＦｂｐｓのデータ４ビットが時分割多重され、（Ｆ×４）ｂｐｓの多重データとなる。
The
セレクタ２２２は、カウンタ出力２２７の値に従って、ＤＦＦ２１１の出力（すなわちＳＤ４（２０５））及びバス２１８〜２２０の出力のうちいずれかをＤＡＴＡ１（２２９）として選択する。ＤＡＴＡ１（２２９）は、データバス１（１０５）を介してデータ受信装置１０２に転送される。これにより、ＳＤ４（２０５）及び同期信号からなるＦｂｐｓのデータ４ビットが時分割多重され、（Ｆ×４）ｂｐｓの多重データとなる。
The
ＤＡＴＡ０（２２８）及びＤＡＴＡ１（２２９）の値を、図３に示す。図３において、Ｓ０、Ｓ１、Ｓ２は、それぞれバス２１８〜２２０の出力を示す。また、Ｓ０＿ｎはｎ番目のバス２１８の出力を示す。ただし、ｎは相対的な値であり、０や負の値も取りうる。Ｓ１、Ｓ２に関しても同様である。
The values of DATA0 (228) and DATA1 (229) are shown in FIG. In FIG. 3, S0, S1, and S2 indicate the outputs of the
図３から明らかなように、カウンタ出力２２７の値が０のときはＳＤ０（２０１）、ＳＤ４（２０５）がそれぞれＤＡＴＡ０（２２８）、ＤＡＴＡ１（２２９）として選択される。同様に、カウンタ出力２２７の値が１のときはＳＤ１（２０２）とＳ０が、２のときはＳＤ２（２０３）とＳ１が、３のときはＳＤ３（２０４）とＳ２が、それぞれ選択される。
As apparent from FIG. 3, when the value of the
ＳＹＮＣ発生器２１７が発生する同期信号について説明する。本実施形態では、ＳＹＮＣ発生器２１７は、Ｓ０＝０、Ｓ１＝１、Ｓ２＝０というビットパターンの同期信号を発生するものとする。なお、本実施形態において、同期信号は３ビット、すなわち、（Ｑ−１）ビットである。
A synchronization signal generated by the
図４は、カウンタ出力２２７に応じたＤＡＴＡ１（２２９）の内容と、ＤＡＴＡ１（２２９）の移動加算結果を示す図である。移動加算結果とは、あるタイミングまでの直近のｍビット（本実施形態では、ｍ＝Ｑ＝４）を加算した値を意味する。例えば、ＤＡＴＡ１（２２９）としてＳ０＿１が選択されているタイミングでは、移動加算結果は、Ｓ１＿０＋Ｓ２＿０＋Ｄ４＿１＋Ｓ０＿１＝１である。また、図４において、上から３番目の列はＤＡＴＡ１（２２９）の実際の値（０又は１）を示す。
FIG. 4 is a diagram showing the contents of DATA1 (229) corresponding to the
同期信号は、Ｓ０＝０、Ｓ１＝１、Ｓ２＝０のビットパターンであるため、移動加算結果は、ＳＤ４（２０５）の値に応じて１又は２となる。すなわち、ＳＤ４（２０５）が０の場合、移動加算結果は１であり、ＳＤ４（２０５）が１の場合、移動加算結果は２である。 Since the synchronization signal has a bit pattern of S0 = 0, S1 = 1, and S2 = 0, the moving addition result is 1 or 2 depending on the value of SD4 (205). That is, when SD4 (205) is 0, the moving addition result is 1, and when SD4 (205) is 1, the moving addition result is 2.
また、移動加算結果が変化するタイミング（図４におけるＡ，Ｂのタイミング）は、ＳＤ４（２０５）が変化するタイミングと一致する。詳細はデータ受信装置１０２の構成と併せて説明するが、この特徴を使うことで、データ受信装置１０２で多重化されたデータを復号することが可能となる。
Further, the timing at which the movement addition result changes (the timings A and B in FIG. 4) coincides with the timing at which SD4 (205) changes. Although details will be described together with the configuration of the
なお、同期信号のビットパターンとしては、Ｓ０＝０、Ｓ１＝１、Ｓ２＝０に限られるものではなく、ＤＡＴＡ１（２２９）の移動加算結果がＳＤ４（２０５）の変化に応じて変化し得る限り、任意のパターンを用いることができる。 The bit pattern of the synchronization signal is not limited to S0 = 0, S1 = 1, and S2 = 0. As long as the result of moving addition of DATA1 (229) can change according to the change of SD4 (205). Any pattern can be used.
以上の構成により、データ送信装置１０１は、ＳＤ０（２０１）〜ＳＤ３（２０４）からなる多重データと、ＳＤ４（２０５）及び同期信号からなる多重データと、ＣＬＫ２３０とを、ＣＬＫ２３０に同期させてデータ受信装置１０２に対して送信する。
With the above configuration, the
＜データ受信装置１０２の構成＞
図５は、データ受信装置１０２の構成を示すブロック図である。
<Configuration of
FIG. 5 is a block diagram showing a configuration of the
データ受信装置１０２は、クロックバス１０３、データバス０（１０４）、及びデータバス１（１０５）を介して、ＤＡＴＡ０（２２８）、ＤＡＴＡ１（２２９）、及びＣＬＫ２３０を、ＣＬＫ２３０に同期してデータ送信装置１０１から受信する。より詳細には、データ受信装置１０２は、データバス０（１０４）からはＳＤ０（２０１）〜ＳＤ３（２０４）からなる多重データを受信し、データバス１（１０５）からはＳＤ４（２０５）及び同期信号からなる多重データを受信する。
The
移動加算器５１０は、ＤＦＦ５０４〜ＤＦＦ５０６及び加算器５０７〜加算器５０９を備え、移動加算結果５１６を出力する。移動加算結果５１６は、図４を参照して説明した移動加算結果と同一のものである。
The moving
移動加算結果５１６は、２つの経路に分かれて判定部５１２に入力される。第１の経路では、移動加算結果５１６は判定部５１２に直接入力される。第２の経路では、移動加算結果５１６はＤＦＦ５１１によりＣＬＫ２３０の１クロック分遅延させられてから判定部５１２に入力される。したがって、判定部５１２は、移動加算結果５１６が変化するタイミング（図４におけるＡ，Ｂのタイミング）を検出することができる。
The
カウンタ５１３は、図２のカウンタ２２６と同様、ＣＬＫ２３０の入力を受けるたびにカウントアップする。また、図示しないが、カウンタ５１３の値が３の時にＣＬＫ２３０の入力を受けると、カウンタ５１３の値は０にリセットされる。
Similarly to the
復号回路５１４は、ＤＡＴＡ０（２２８）、ＤＡＴＡ１（２２９）、及びカウンタ５１３の値から、受信したデータをＳＤ０（２０１）〜ＳＤ４（２０５）に復号し、バス５１７〜バス５２１に出力する。具体的には、カウンタ５１３の値が０〜３のときは、復号回路５１４はＤＡＴＡ０（２２８）の値をそれぞれＳＤ０（２０１）〜ＳＤ３（２０４）として出力する。同様に、カウンタ５１３の値が０のときは、復号回路５１４はＤＡＴＡ１（２２９）の値をＳＤ４（２０５）として出力するが、カウンタ５１３の値が１〜３のときは、ＤＡＴＡ１（２２９）の値は同期信号であるため、無視する（出力しない）。
The
４分周期５１５は、ＣＬＫ２３０を４分周（１／４倍）して、ＳＤ０（２０１）〜ＳＤ４（２０５）に同期したクロック信号であるＳＣＬＫ２０６を生成し、バス５１６に出力する。このとき、４分周期５１５はカウンタ５１３の値を利用して、ＳＤ０（２０１）〜ＳＤ４（２０５）とＳＣＬＫ２０６の関係が、図３に示す関係になるようにＳＣＬＫ２０６を生成する。
In the
次に、図６を参照して、データ受信装置１０２がデータ送信装置１０１と同期を取り、復号回路５１４がデータ送信装置１０１から受信したデータを復号する処理の流れを説明する。
Next, with reference to FIG. 6, the flow of processing in which the
ステップＳ６０１で、復号回路５１４は、ＣＬＫ２３０の入力を受けると、前述のようにカウンタ５１３の値に従って、データ送信装置１０１から受信したデータを復号する。この時点では、データ送信装置１０１とデータ受信装置１０２の同期が取れているとは限らない。
In step S601, when receiving the input of
ステップＳ６０２で、判定部５１２は、移動加算結果５１６が１から２又は２から１へ変化したか否かを判定する。移動加算結果５１６が１から２又は２から１へ変化した場合はステップＳ６０３に進み、そうでない場合はステップＳ６０１に戻る。
In step S602, the
ステップＳ６０３で、判定部５１２は、カウンタ５１３の値を１にセットする。これにより、データ送信装置１０１とデータ受信装置１０２の同期が取れる。次いでステップＳ６０１に戻り、同様の処理を繰り返すが、これ以降のステップＳ６０１におけるデータの復号では、データ送信装置１０１とデータ受信装置１０２の同期が取れている。
In step S603, the
ステップＳ６０３でカウンタ５１３の値を１にセットする理由を、図４を参照して説明する。例えば、判定部５１２が、移動加算結果５１６が１から２に変化したことを検知したタイミング（Ａのタイミング）では、ＤＡＴＡ１（２２９）はＤ４＿３である。したがって、次にＣＬＫ２３０が入力されたときに、復号回路５１４はＤＡＴＡ１（２２９）がＳ０＿３であると判断する必要がある（したがって、実際には、復号回路５１４はＤＡＴＡ１（２２９）を出力しない）。そのためには、カウンタ５１３の値は１である必要がある。なお、図３から明らかなように、このとき、復号回路５１４は、ＤＡＴＡ０（２２８）をＤ１＿３であると判断し、バス５１８に出力する。
The reason why the value of the counter 513 is set to 1 in step S603 will be described with reference to FIG. For example, DATA1 (229) is D4_3 at the timing when the
＜第１の実施形態の拡張＞
本実施形態では、セレクタの数がセレクタ２２１とセレクタ２２２の２個であるものとしてデータ送信装置１０１及びデータ受信装置１０２を説明した。しかし、当業者であれば、セレクタの数が２個以外の場合にも、同様のコンセプトをデータ送信装置１０１及びデータ受信装置１０２に容易に適用することができる。
<Extension of the first embodiment>
In the present embodiment, the
このとき、Ｒ個（Ｒは２以上の自然数）のうち、１つのセレクタには１ビットのデータとＱ−１ビットの同期信号が入力され、それ以外のセレクタにはＱビットのデータが入力される。例えば、第１の実施形態において、Ｐ＝９、Ｑ＝４とすれば、９ビットのデータを４ビット、４ビット、１ビットに分けて、３つのデータバスによりデータ送信装置１０１からデータ受信装置１０２へ転送することができる。
At this time, out of R (R is a natural number of 2 or more), 1-bit data and a Q-1 bit synchronization signal are input to one selector, and Q-bit data is input to the other selectors. The For example, in the first embodiment, if P = 9 and Q = 4, the 9-bit data is divided into 4 bits, 4 bits, and 1 bit, and the
また、本実施形態では、Ｐ＝５、Ｑ＝４であるとして、データ送信装置１０１及びデータ受信装置１０２を説明した。しかし、当業者であれば、Ｐ＝５以外の場合にも、同様のコンセプトをデータ送信装置１０１及びデータ受信装置１０２に容易に適用することができる。以下、Ｐ＝５以外の場合を簡単に説明する。
In the present embodiment, the
Ｐ＝５以外の場合は、Ｑ＝（Ｐ／（Ｒ−１）；少数以下切り捨て）−１とする（ただし、Ｒ＞＝２）。また、データ送信装置１０１のセレクタ２２１及びセレクタ２２２は、Ｑ個のデータから１つを選択することができる。これに応じて、ＤＦＦ２０７などの数も適宜増減される。ＳＹＮＣ発生器２１７は、Ｑ−１ビットの同期信号を出力する。４逓倍器２２５は、ＳＣＬＫ２０６を、４倍ではなくＱ倍にする。カウンタ２２６は、０〜（Ｑ−１）の値を取る。詳細は省略するが、これらの変更に合わせて、データ送信装置１０１に種々の変更が加えられる。
In cases other than P = 5, Q = (P / (R-1); rounded down to the nearest decimal) -1 (where R> = 2). Further, the
また、詳細は省略するが、データ受信装置１０２にも種々の変更が加えられる。例えば、移動加算器５１０は、４ビットではなく、Ｑビットの移動加算結果を出力するように構成される。
Although details are omitted, various changes are also made to the
ＳＹＮＣ発生器２１７が出力する同期信号のビットパターンは、例えば、Ｓ０＝０、Ｓ１＝１、Ｓ２＝０、Ｓ３＝０となる（Ｐ＝６の場合）。これにより、Ｐ＝５の場合と同様、データ受信装置１０２の判定部５１２は、ＤＡＴＡ１（２２９）が変化するタイミングを検出して、データ受信装置１０２はデータ送信装置１０１と同期を取ることができる。
The bit pattern of the synchronization signal output from the
以上の拡張により、データ送信装置１０１に入力されるデータのビット数の単位（すなわちＰの値）が変化しても、データバスの本数を極力減少させつつも、クロック信号の周波数が大きくなることを極力抑制することが可能となる。 With the above expansion, even if the unit of the number of bits of data input to the data transmitting apparatus 101 (that is, the value of P) is changed, the frequency of the clock signal is increased while the number of data buses is reduced as much as possible. Can be suppressed as much as possible.
＜第１の実施形態のまとめ＞
以上説明したように、本実施形態によれば、データ送信装置１０１とデータ受信装置１０２の間には複数のデータバスが設けられている。それぞれのデータバスは、複数のビットのデータを時分割で多重して、データ送信装置１０１からデータ受信装置１０２へ転送する。ただし、複数のデータバスのうち、１本のデータバスは、１ビットのデータ及び同期信号を時分割で多重して、データ送信装置１０１からデータ受信装置１０２へ転送する。
<Summary of First Embodiment>
As described above, according to the present embodiment, a plurality of data buses are provided between the
これにより、データ送信装置１０１とデータ受信装置１０２の間におけるデータの送受信に際して、データバスの本数を極力減少させつつも、クロック信号の周波数が大きくなることを極力抑制することが可能となる。
This makes it possible to suppress the increase in the frequency of the clock signal as much as possible while reducing the number of data buses as much as possible when transmitting and receiving data between the
［第２の実施形態］
第１の実施形態では、データ送信装置１０１からデータ受信装置１０２へ転送するデータのうちＳＤ４（２０５）の値が変化することを利用して、データ受信装置１０２がデータ送信装置１０１と同期を取ることを説明した。したがって、ＳＤ４（２０５）が変化しない場合（ＳＤ４（２０５）が固定データである場合）は、データ送信装置１０１とデータ受信装置１０２を同期させることができない。
[Second Embodiment]
In the first embodiment, the
第２の実施形態では、ＳＤ４（２０５）が変化しない場合でも、データ送信装置１０１とデータ受信装置１０２を同期させることができる方法を説明する。
In the second embodiment, a method is described in which the
なお、本実施形態において、データ送信装置１０１及びデータ受信装置１０２の構成は、ＳＹＮＣ発生器２１７及び判定部５１２を除き、第１の実施形態と同様であるため、その説明を省略する。
In the present embodiment, the configurations of the
＜ＳＹＮＣ発生器２１７について＞
ＳＹＮＣ発生器２１７は通常、第１の実施形態と同様、Ｓ０＝０、Ｓ１＝１、Ｓ２＝０というビットパターンの同期信号を発生する（図４参照）。しかし、ＳＹＮＣ発生器２１７に入力されるＳＤ４（２０５）の値（図２参照）が所定の期間（例えばＳＣＬＫ２０６の３周期分）変化しない場合、ＳＹＮＣ発生器２１７は第１の実施形態とは異なるパターンの同期信号を発生する。以下、図７を参照して説明する。
<About
The
図７（ａ）は、ＳＤ４（２０５）の値が０から変化しない場合の同期信号の変化を示す図である。この場合、ＳＹＮＣ発生器２１７は、ＳＣＬＫ２０６の１周期分だけ、Ｓ０＝０、Ｓ１＝０、Ｓ２＝０というビットパターンの同期信号を発生する。これにより、ＤＡＴＡ１（２２９）の移動加算結果が１から０又は０から１に変化するタイミング（図７（ａ）におけるＣ，Ｄのタイミング）が発生する。
FIG. 7A is a diagram illustrating a change in the synchronization signal when the value of SD4 (205) does not change from 0. FIG. In this case, the
図７（ｂ）は、ＳＤ４（２０５）の値が１から変化しない場合の同期信号の変化を示す図である。この場合、ＳＹＮＣ発生器２１７は、ＳＣＬＫ２０６の１周期分だけ、Ｓ０＝１、Ｓ１＝１、Ｓ２＝０というビットパターンの同期信号を発生する。これにより、ＤＡＴＡ１（２２９）の移動加算結果が２から３又は３から２に変化するタイミング（図７（ｂ）におけるＥ，Ｆのタイミング）が発生する。
FIG. 7B is a diagram illustrating a change in the synchronization signal when the value of SD4 (205) does not change from 1. In this case, the
＜判定部５１２について＞
判定部５１２は、第１の実施形態と同様、移動加算結果５１６が変化するタイミングを検出する。ただし、第１の実施形態とは異なり、移動加算結果５１６が変化するタイミングは、図４におけるＡ，Ｂのタイミングに加えて、図７におけるＣ，Ｄ，Ｅ，Ｆのタイミングである場合もある。
<About the
The
したがって、図６のステップＳ６０２及びＳ６０３における処理が、第１の実施形態と異なる。判定部５１２は移動加算結果５１６が変化したことを検出すると、移動加算結果５１６の変化が１から２又は２から１の場合はカウンタ５１３の値を１にセットする（第１の実施形態と同様）。しかし、移動加算結果５１６の変化が１から０又は０から１の場合はカウンタ５１３の値を３にセットする。また、移動加算結果５１６の変化が２から３又は３から２の場合はカウンタ５１３の値に２をセットする。カウンタ５１３の値を３又は２にセットする理由は、第１の実施形態においてカウンタ５１３の値を１にセットする理由と同様であるため、説明を省略する。
Therefore, the processes in steps S602 and S603 in FIG. 6 are different from those in the first embodiment. When the
なお、ＳＹＮＣ発生器２１７が発生する同期信号のパターンとしては、判定部５１２が図４及び図７におけるＡ〜Ｆのタイミングを区別して検出できる限り、任意のパターンを用いることができる。「Ａ〜Ｆのタイミングを区別」するためには、それぞれのタイミングにおいて、移動加算結果５１６が異なる変化をしなければならないことに注意されたい。例えば、Ａのタイミングにおいて移動加算結果５１６は１から２に変化するため、Ｃのタイミングにおいては、移動加算結果５１６はそれ以外（本実施形態では１から０）の変化をしなければならない。
As a pattern of the synchronization signal generated by the
＜第２の実施形態の拡張＞
第２の実施形態においても、第１の実施形態と同様、データ送信装置１０１のセレクタの数を２個以外にしたり、Ｐの値を５以外にしたりすることができる。この場合のＳＹＮＣ発生器２１７が発生する同期信号のパターンも、判定部５１２が図４及び図７におけるＡ〜Ｆのタイミングを区別して検出できるようにすればよい。
<Extension of Second Embodiment>
Also in the second embodiment, as in the first embodiment, the number of selectors of the
＜第２の実施形態のまとめ＞
以上説明したように、本実施形態によれば、ＳＤ４（２０５）の値が変化しない場合、ＳＹＮＣ発生器２１７は、ＳＣＬＫ２０６の１周期分だけ異なるパターンの同期信号を発生させる。
<Summary of Second Embodiment>
As described above, according to the present embodiment, when the value of SD4 (205) does not change, the
これにより、ＳＤ４（２０５）の値が変化しない場合でも移動加算結果５１６を変化させることができるため、データ受信装置１０２はデータ送信装置１０１と同期を取ることが可能となる。
Thereby, even when the value of SD4 (205) does not change, the moving
［その他の実施形態］
上述した各実施の形態の処理は、各機能を具現化したソフトウェアのプログラムコードを記録した記憶媒体をシステム或は装置に提供してもよい。そして、そのシステム或は装置のコンピュータ（又はＣＰＵやＭＰＵ）が記憶媒体に格納されたプログラムコードを読み出し実行することによって、前述した実施形態の機能を実現することができる。この場合、記憶媒体から読み出されたプログラムコード自体が前述した実施形態の機能を実現することになり、そのプログラムコードを記憶した記憶媒体は本発明を構成することになる。このようなプログラムコードを供給するための記憶媒体としては、例えば、フロッピィ（登録商標）ディスク、ハードディスク、光ディスク、光磁気ディスクなどを用いることができる。或いは、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、磁気テープ、不揮発性のメモリカード、ＲＯＭなどを用いることもできる。
[Other Embodiments]
The processing of each embodiment described above may provide a system or apparatus with a storage medium storing software program codes embodying each function. The functions of the above-described embodiments can be realized by the computer (or CPU or MPU) of the system or apparatus reading and executing the program code stored in the storage medium. In this case, the program code itself read from the storage medium realizes the functions of the above-described embodiments, and the storage medium storing the program code constitutes the present invention. As a storage medium for supplying such a program code, for example, a floppy (registered trademark) disk, a hard disk, an optical disk, a magneto-optical disk, or the like can be used. Alternatively, a CD-ROM, CD-R, magnetic tape, nonvolatile memory card, ROM, or the like can be used.
また、コンピュータが読み出したプログラムコードを実行することにより、前述した各実施の形態の機能が実現されるだけではない。そのプログラムコードの指示に基づき、コンピュータ上で稼動しているＯＳ（オペレーティングシステム）などが実際の処理の一部又は全部を行い、その処理によって前述した各実施の形態の機能が実現される場合も含まれている。 The functions of the above-described embodiments are not only realized by executing the program code read by the computer. In some cases, an OS (operating system) running on the computer performs part or all of the actual processing based on the instruction of the program code, and the functions of the above-described embodiments are realized by the processing. include.
さらに、記憶媒体から読み出されたプログラムコードが、コンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに書きこまれてもよい。その後、そのプログラムコードの指示に基づき、その機能拡張ボードや機能拡張ユニットに備わるＣＰＵなどが実際の処理の一部又は全部を行い、その処理によって前述した各実施の形態の機能が実現される場合も含むものである。 Further, the program code read from the storage medium may be written in a memory provided in a function expansion board inserted into the computer or a function expansion unit connected to the computer. After that, the CPU of the function expansion board or function expansion unit performs part or all of the actual processing based on the instruction of the program code, and the functions of the above-described embodiments are realized by the processing. Is also included.
Claims (12)
（Ｑ−１）ビット長の同期データを生成する生成手段と、
Ｆｂｐｓのデータ１本と前記同期データとを交互に時分割多重して（Ｆ×Ｑ）ｂｐｓの第２の多重データを生成する第２の多重手段と、
（Ｆ×Ｑ）Ｈｚのクロック信号を生成するクロック信号生成手段と、
前記Ｓ個の前記第１の多重データと、前記第２の多重データと、前記クロック信号とを、（Ｓ＋２）ビット幅のデータ伝送路を用い、前記クロック信号に同期させてデータ受信装置に対して送信する送信手段と、
を備えることを特徴とするデータ送信装置。 F (F; positive real number) bps data is Q (Q; integer greater than or equal to 2), time-division multiplexed to generate first multiplexed data of (F × Q) bps, S (S; 1 or more) An integer) of first multiplexing means;
(Q-1) generation means for generating synchronous data having a bit length;
A second multiplexing unit that alternately time-division-multiplexes one Fbps data and the synchronous data to generate (F × Q) bps second multiplexed data;
Clock signal generation means for generating a clock signal of (F × Q) Hz;
The S first multiplexed data, the second multiplexed data, and the clock signal are transmitted to the data receiving device in synchronization with the clock signal using a data transmission path having a (S + 2) bit width. A transmission means for transmitting
A data transmission device comprising:
前記同期データに基づいて、Ｓ個の前記第１の多重データと前記第２の多重データを、（Ｑ×Ｓ＋１）個のＦｂｐｓのデータに復号する復号手段と、
を備えることを特徴とするデータ受信装置。 F (F; positive real number) data Q (Q; integer greater than or equal to 2) bits are time-division multiplexed (F × Q) bps first multiplexed data S (S; integer greater than or equal to 1) When the data 1 bit and the (Q-1) synchronous data bits are time division multiplexed (F × Q) second multiple data bps of fBps, and a clock signal (F × Q) Hz receiving means for receiving from the data transmission device in synchronization with 該Ku lock signal,
Decoding means for decoding S pieces of the first multiplexed data and the second multiplexed data into (Q × S + 1) Fbps data based on the synchronization data;
A data receiving apparatus comprising:
前記復号手段は、前記移動加算結果の変化を利用することにより、前記データ送信装置による、Ｓ個の前記第１の多重データと、前記第２の多重データの送信に同期して、前記復号を行うことを特徴とする請求項５に記載のデータ受信装置。 A determination unit for determining a change in a moving addition result which is a sum of data of Q bits received most recently, including the bit being received by the receiving unit in the second multiplexed data;
The decoding means performs the decoding in synchronization with the transmission of the S pieces of first multiplexed data and the second multiplexed data by the data transmission device by using the change of the moving addition result. The data receiving apparatus according to claim 5, wherein the data receiving apparatus performs the data receiving apparatus.
（Ｑ−１）ビット長の同期データを生成する生成工程と、
Ｆｂｐｓのデータ１本と前記同期データとを交互に時分割多重して（Ｆ×Ｑ）ｂｐｓの第２の多重データを生成する第２の多重工程と、
（Ｆ×Ｑ）Ｈｚのクロック信号を生成するクロック信号生成工程と、
前記Ｓ個の前記第１の多重データと、前記第２の多重データと、前記クロック信号とを、（Ｓ＋２）ビット幅のデータ伝送路を用い、前記クロック信号に同期させてデータ受信装置に対して送信する送信工程と、
を備えることを特徴とするデータ送信方法。 F (F; positive real number) bps data is Q (Q; integer greater than or equal to 2), time-division multiplexed to generate first multiplexed data of (F × Q) bps, S (S; 1 or more) An integer) first multiple steps,
(Q-1) a generation step of generating synchronous data having a bit length;
A second multiplexing step in which one piece of Fbps data and the synchronous data are alternately time-division multiplexed to generate second multiplexed data of (F × Q) bps;
A clock signal generating step of generating a clock signal of (F × Q) Hz;
The S first multiplexed data, the second multiplexed data, and the clock signal are transmitted to the data receiving device in synchronization with the clock signal using a data transmission path having a (S + 2) bit width. A transmission process to transmit,
A data transmission method comprising:
前記同期データに基づいて、Ｓ個の前記第１の多重データと前記第２の多重データを、（Ｑ×Ｓ＋１）個のＦｂｐｓのデータに復号する復号工程と、
を備えることを特徴とするデータ受信方法。 F (F; positive real number) data Q (Q; integer greater than or equal to 2) bits are time-division multiplexed (F × Q) bps first multiplexed data S (S; integer greater than or equal to 1) When the data 1 bit and the (Q-1) synchronous data bits are time division multiplexed (F × Q) second multiple data bps of fBps, and a clock signal (F × Q) Hz a receiving step of receiving from a data source in synchronism with 該Ku lock signal,
A decoding step of decoding S first multiplexed data and second multiplexed data into (Q × S + 1) Fbps data based on the synchronization data;
A data receiving method comprising:
（Ｑ−１）ビット長の同期データを生成する生成工程と、
Ｆｂｐｓのデータ１本と前記同期データとを交互に時分割多重して（Ｆ×Ｑ）ｂｐｓの第２の多重データを生成する第２の多重工程と、
（Ｆ×Ｑ）Ｈｚのクロック信号を生成するクロック信号生成工程と、
前記Ｓ個の前記第１の多重データと、前記第２の多重データと、前記クロック信号とを、（Ｓ＋２）ビット幅のデータ伝送路を用い、前記クロック信号に同期させてデータ受信装置に対して送信する送信工程と、
をコンピュータに実行させることを特徴とするプログラム。 F (F; positive real number) bps data is Q (Q; integer greater than or equal to 2), time-division multiplexed to generate first multiplexed data of (F × Q) bps, S (S; 1 or more) An integer) first multiple steps,
(Q-1) a generation step of generating synchronous data having a bit length;
A second multiplexing step in which one piece of Fbps data and the synchronous data are alternately time-division multiplexed to generate second multiplexed data of (F × Q) bps;
A clock signal generating step of generating a clock signal of (F × Q) Hz;
The S first multiplexed data, the second multiplexed data, and the clock signal are transmitted to the data receiving device in synchronization with the clock signal using a data transmission path having a (S + 2) bit width. A transmission process to transmit,
A program that causes a computer to execute.
前記同期データに基づいて、Ｓ個の前記第１の多重データと前記第２の多重データを、（Ｑ×Ｓ＋１）個のＦｂｐｓのデータに復号する復号工程と、
をコンピュータに実行させることを特徴とするプログラム。 F (F; positive real number) data Q (Q; integer greater than or equal to 2) bits are time-division multiplexed (F × Q) bps first multiplexed data S (S; integer greater than or equal to 1) When the data 1 bit and the (Q-1) synchronous data bits are time division multiplexed (F × Q) second multiple data bps of fBps, and a clock signal (F × Q) Hz a receiving step of receiving from a data source in synchronism with 該Ku lock signal,
A decoding step of decoding S first multiplexed data and second multiplexed data into (Q × S + 1) Fbps data based on the synchronization data;
A program that causes a computer to execute.
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