JP4852275B2

JP4852275B2 - 半導体基板の製造方法及び、半導体装置の製造方法

Info

Publication number: JP4852275B2
Application number: JP2005231849A
Authority: JP
Inventors: 寿樹原; 徹志酒井
Original assignee: Seiko Epson Corp; Tokyo Institute of Technology NUC
Current assignee: Seiko Epson Corp; Tokyo Institute of Technology NUC
Priority date: 2005-08-10
Filing date: 2005-08-10
Publication date: 2012-01-11
Anticipated expiration: 2025-08-10
Also published as: JP2007048949A

Description

本発明は、半導体基板の製造方法及び、半導体装置の製造方法に関し、特に、半導体基板にＳＯＩ（ＳｉｌｉｃｏｎｏｎＩｎｓｕｌａｔｏｒ）構造を形成する技術に関する。

ＳＯＩ基板上に形成された電解効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース又はドレイン（以下、「ソース／ドレイン」という。）の接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型のＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。

ＳＯＩ基板の作成方法としては、例えば、ＳＩＭＯＸ（ＳｅｐａｒａｔｉｏｎｂｙＩｍｐｌａｎｔｅｄＯｘｙｇｅｎ）基板や貼り合せ基板などが用いられているが、いずれも製造方法が特殊であり、通常のＣＭＯＳプロセスでは作ることができない。
このため、普通のバルクシリコンウエーハから、通常のＣＭＯＳプロセスでＳＯＩ構造を作る方法であるＳＢＳＩ（ＳｅｐａｒａｔｉｏｎｂｙＢｏｎｄｉｎｇＳｉｌｉｃｏｎＩｓｌａｎｄｓ）法が知られている（例えば、特許文献１参照。）。以下、このＳＢＳＩ法による半導体装置の製造方法（従来例）について説明する。

図１１（Ａ）〜図１７（Ｃ）は、従来例に係る半導体基板の製造方法を示す図である。詳しくは、図１１〜図１７の各図の（Ａ）は、従来例に係る半導体基板の製造方法を示す平面図である。また、図１１〜図１７の各図の（Ｂ）は同図の（Ａ）をａ−ａ´線で切断したときの断面図であり、図１１〜図１７の各図の（Ｃ）は同図の（Ａ）をｂ−ｂ´線で切断したときの断面図である。

従来例では、図１１（Ａ）〜（Ｃ）に示すように、まず始めに、バルクのシリコンウエーハであるＳｉ基板１０１上に、ＳｉＧｅ層１０３を形成し、その上にＳｉ層１０５を形成する。ＳｉＧｅ層１０３及びＳｉ層１０５は、それぞれエピタキシャル成長によって形成する。次に、支持体１０７用のトレンチｈ´を形成する。即ち、図１１（Ａ）〜（Ｃ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、Ｓｉ層１０５とＳｉＧｅ層１０３とを順次パターニングして、Ｓｉ基板１０１の表面の一部を露出させる。

次に、図１２（Ａ）〜（Ｃ）に示すように、ＣＶＤなどの方法により、Ｓｉ基板１０１の上方全体に支持体（ＳｉＯ_２膜）１０７を形成する。そして、図１３（Ａ）〜（Ｃ）に示すように、フォトリソグラフィー技術により、ＳＯＩ構造を形成する領域（以下、ＳＯＩ形成領域という。）の上方全てを覆うレジストパターン１１１を支持体１０７上に形成する。

次に、図１４（Ａ）〜（Ｃ）に示すように、このレジストパターン１１１をマスクに、支持体１０７をエッチングする。さらに、図１５（Ａ）〜（Ｃ）に示すように、レジストパターンをマスクにＳｉ層１０５とＳｉＧｅ層１０３とを順次エッチングする。これらのエッチングは、異方性のドライエッチング装置を用いて行う。これにより、ＳｉＧｅ層１０３の側面の一部と、Ｓｉ層１０５の側面（端部）の一部とを露出させる開口面を支持体１０７に形成する。このエッチングによって、Ｓｉ層１０５とＳｉＧｅ層１０３はＳＯＩ形成領域´のＳｉ基板１０１上だけに残され、それ以外の他の領域のＳｉ基板１０１上からは取り除かれる。

次に、支持体１０７に形成された開口面を介して、フッ硝酸等のエッチング液をＳｉＧｅ層１０３及びＳｉ層１０５に接触させることにより、ＳｉＧｅ層１０３だけをエッチングして除去する。これにより、図１６（Ａ）〜（Ｃ）に示すように、Ｓｉ基板１０１とＳｉ層１０５との間に空洞部１２１を形成する。次に、Ｓｉ基板１０１を熱酸化する。このとき、Ｏ_２等の酸化種は、支持体１０７下から露出したＳｉ基板１０１の表面だけでなく、開口面を通って空洞部１２１内にも到達する。従って、図１７（Ａ）〜（Ｃ）に示すように、空洞部１２１内にＳｉＯ_２膜１３１が形成される。なお、この熱酸化だけでは、空洞部１２１は完全には埋まらない場合は、熱酸化の後で加熱炉によるアニールを行い、支持体１０７をリフローして空洞部１２１内を完全に埋めてもよい。

次に、ＣＶＤなどの方法によりＳｉ基板１０１の上方全面に素子間分離用のＳｉＯ_２膜を形成する。そして、ＣＭＰにより、Ｓｉ基板１０１の上方全面を平坦化処理し、Ｓｉ層１０５の上方からＳｉＯ_２膜や支持体１０７を取り除く。これにより、Ｓｉ層１０５の上面が露出し、且つＳｉ層１０５が絶縁膜で素子分離された構造（即ち、ＳＯＩ構造）をＳｉ基板１０１に完成させる。
Ｔ，Ｓａｋａｉｅｔａｌ．"ＳｅｐａｒａｔｉｏｎｂｙＢｏｎｄｉｎｇＳｉＩｓｌａｎｄｓ（ＳＢＳＩ）ｆｏｒＬＳＩＡｐｐｌｉｃａｔｉｏｎｓ"，ＳｅｃｏｎｄＩｎｔｅｒｎａｔｉｏｎａｌＳｉＧｅＴｅｃｈｎｏｌｏｇｙａｎｄＤｅｖｉｃｅＭｅｅｔｉｎｇＡｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）

図１８（Ａ）〜（Ｃ）は従来例の問題点を示す図である。図１８（Ａ）は図１３（Ａ）をｃ１３−ｃ´１３線で切断したときの拡大した断面を示し、図１８（Ｂ）は図１４（Ａ）をｃ１４−ｃ´１４線で切断したときの拡大した断面を示し、図１８（Ｃ）は図１５（Ａ）をｃ１５−ｃ´１５線で切断したときの拡大した断面を示す。
上記の従来例では、図１３（Ａ）及び図１８（Ａ）に示すように、レジストパターン１１１下からトレンチｈ´がはみ出している。このため、レジストパターン１１１をマスクに支持体１０７を異方性エッチングすると、図１８（Ｂ）に示すように、レジストパターン１１１下からはみ出したトレンチｈ´の内壁に沿って、サイドウォール１１７が形成される場合が多かった。このサイドウォール１１７は、言い換えれば、支持体１０７のエッチング残渣である。そして、このサイドウォール１１７はＳｉ層１０５及びＳｉＧｅ層１０３のエッチングを経た後も残存し、図１８（Ｃ）に示すように、Ｓｉ基板１０１上で孤立したまま取り残されることが多かった。

ここで、Ｓｉ基板１０１上で孤立したまま取り残されたサイドウォール１１７は、支えが無いのでＳｉ基板１０１から剥がれ易い傾向があった。また、実際に、サイドウォール１１７がＳｉ基板１０１から剥離すると、パーティクル汚染の原因となり、後の工程（例えば、トランジスタを形成する工程）に悪影響を及ぼすおそれがあった。
そこで、本発明は、このような事情に鑑みてなされたものであって、支持体のエッチング残渣に起因したパーティクル汚染を低減できるようにした半導体基板の製造方法及び半導体装置の製造方法の提供を目的とする。

〔発明１〕上記目的を達成するために、発明１の半導体基板の製造方法は、半導体基材上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングの選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層及び前記第１半導体層に前記半導体基材を露出させる穴を形成する工程と、前記第２半導体層を前記半導体基材上で支持する支持体を、前記穴が埋め込まれ且つ当該第２半導体層が覆われるようにして該半導体基材上に形成する工程と、所定領域の前記支持体上をマスク部材で覆い当該支持体を選択的にエッチングすることにより、当該支持体に前記第１半導体層の端部の一部を露出させる開口面を形成する工程と、前記開口面を介して前記第１半導体層をエッチングすることにより、前記第２半導体層と前記半導体基材との間に空洞部を形成する工程と、前記空洞部内に絶縁膜を形成する工程と、を含み、前記穴を形成する工程では、前記穴の全てを前記所定領域の内側に形成することを特徴とするものである。

ここで、「半導体基材」は例えばバルクのシリコン（Ｓｉ）基板である。また、「所定領域」とは、例えばトランジスタ等の素子を形成する領域（即ち、素子形成領域）を含む領域のことである。さらに、「第１半導体層」は例えばエピタキシャル成長によって得られるシリコンゲルマニウム（ＳｉＧｅ）層であり、「第２半導体層」は例えばエピタキシャル成長によって得られるＳｉ層である。ＳｉＧｅのエッチングには、例えばフッ硝酸を使用する。また、「マスク部材」とは、例えば、フォトリソグラフィー技術によって形成されるレジストパターンのことである。

発明１の半導体基板の製造方法によれば、支持体の穴に埋め込まれた部分はエッチングされないので、穴の内壁に沿ったサイドウォール（即ち、支持体のエッチング残渣）は形成されない。従って、サイドウォールの半導体基材からの剥がれといった問題も発生しないので、パーティクル汚染を低減することができる。

〔発明２〕発明２の半導体基板の製造方法は、半導体基材上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングの選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層及び前記第１半導体層に前記半導体基材を露出させる穴を形成する工程と、前記第２半導体層を前記半導体基材上で支持する支持体を、前記穴が埋め込まれ且つ当該第２半導体層が覆われるようにして該半導体基材上に形成する工程と、所定領域の前記支持体上をマスク部材で覆い当該支持体を選択的にエッチングすることにより、当該支持体に前記第１半導体層の端部の一部を露出させる開口面を形成する工程と、前記開口面を介して前記第１半導体層をエッチングすることにより、前記第２半導体層と前記半導体基材との間に空洞部を形成する工程と、前記空洞部内に絶縁膜を形成する工程と、を含み、前記穴を形成する工程では、前記穴の少なくとも一部を前記所定領域から他の領域にはみ出すように形成し、この際、前記穴の前記所定領域から前記他の領域へのはみ出し距離をＸとし、前記所定領域に形成される前記支持体の膜厚をＴとしたとき、ＸをＴの２倍よりも小さい値にすることを特徴とするものである。

このような構成であれば、所定領域以外の他の領域で、穴の内壁に沿ってサイドウォールが形成されるが、このサイドウォールは支持体から孤立していない。つまり、サイドウォールと支持体は一体であり続ける。従って、サイドウォールを半導体基材から剥がれにくくすることができ、パーティクル汚染を低減することができる。

〔発明３〕発明３の半導体基板の製造方法は、半導体基材上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングの選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層及び前記第１半導体層に前記半導体基材を露出させる穴を形成する工程と、前記第２半導体層を前記半導体基材上で支持する支持体を、前記穴が埋め込まれ且つ当該第２半導体層が覆われるようにして該半導体基材上に形成する工程と、所定領域の前記支持体上をマスク部材で覆い当該支持体を選択的にエッチングすることにより、当該支持体に前記第１半導体層の端部の一部を露出させる開口面を形成する工程と、前記開口面を介して前記第１半導体層をエッチングすることにより、前記第２半導体層と前記半導体基材との間に空洞部を形成する工程と、前記空洞部内に絶縁膜を形成する工程と、を含み、前記穴を形成する工程では、前記穴の少なくとも一部を前記所定領域から他の領域にはみ出すように形成し、前記開口面を形成する工程では、前記他の領域で前記穴の内壁に沿って形成されるサイドウォールと前記所定領域の前記支持体とを分離させないような条件で、前記支持体をエッチングすることを特徴とするものである。ここで、「サイドウォール」とは、サイドウォール状に残される支持体のエッチング残渣のことである。
このような構成であれば、サイドウォールを半導体基材から剥がれにくくすることができ、パーティクル汚染を低減することができる。

〔発明４〕発明４の半導体基板の製造方法は、半導体基材上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングの選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層及び前記第１半導体層に前記半導体基材を露出させる穴を形成する工程と、前記第２半導体層を前記半導体基材上で支持する支持体を、前記穴が埋め込まれ且つ当該第２半導体層が覆われるようにして該半導体基材上に形成する工程と、所定領域の前記支持体上をマスク部材で覆い当該支持体を選択的にエッチングすることにより、当該支持体に前記第１半導体層の端部の一部を露出させる開口面を形成する工程と、前記開口面を介して前記第１半導体層をエッチングすることにより、前記第２半導体層と前記半導体基材との間に空洞部を形成する工程と、前記空洞部内に絶縁膜を形成する工程と、を含み、前記穴を形成する工程では、前記穴の少なくとも一部を前記所定領域から他の領域にはみ出すように形成し、さらに、前記開口面を形成する工程と前記空洞部を形成する工程との間に、前記他の領域で前記穴の内壁に沿って形成されたサイドウォールをライトエッチングする工程を含むことを特徴とする半導体基板の製造方法。

ここで、サイドウォールのライトエッチは、ドライエッチ又はウエットエッチのどちらの方法でも良い。
発明４によれば、サイドウォールが支持体から孤立（分離）した状態で存在するような場合でも、空洞部の形成前にサイドウォールを小さくしたり、その尖った部分を丸くしたりすることができる。従って、空洞部を形成する工程及びそれ以降の工程で、サイドウォールの剥がれをある程度防止することができ、パーティクル汚染を低減することができる。

〔発明５〕発明５の半導体基板の製造方法は、半導体基材上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングの選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層及び前記第１半導体層に前記半導体基材を露出させる穴を形成する工程と、前記第２半導体層を前記半導体基材上で支持する支持体を、前記穴が埋め込まれ且つ当該第２半導体層が覆われるようにして該半導体基材上に形成する工程と、所定領域の前記支持体上をマスク部材で覆い当該支持体を選択的にエッチングすることにより、当該支持体に前記第１半導体層の端部の一部を露出させる開口面を形成する工程と、前記開口面を介して前記第１半導体層をエッチングすることにより、前記第２半導体層と前記半導体基材との間に空洞部を形成する工程と、前記空洞部内に絶縁膜を形成する工程と、を含み、前記穴を形成する工程では、前記穴の少なくとも一部を前記所定領域から他の領域にはみ出すように形成し、さらに、前記開口面を形成する工程と前記空洞部を形成する工程との間に、前記他の領域で前記穴の内壁に沿って形成されたサイドウォールを熱処理して当該サイドウォールを前記所定領域の前記支持体に繋げる工程、を含むことを特徴とするものである。

発明５によれば、空洞部を形成する前に、サイドウォールは支持体に固定されるので、サイドウォールを半導体基材から剥がれにくくすることができる。これにより、パーティクル汚染を低減することができる。

〔発明６〕発明６の半導体基板の製造方法は、発明１から発明５の何れか一の半導体基板の製造方法において、前記空洞部内に前記絶縁膜を形成した後で、前記半導体基材の上方全面を平坦化処理して前記第２半導体層上から前記支持体を取り除く工程、を含むことを特徴とするものである。
このような構成であれば、支持体下から第２半導体層の表面が露出するので、第２半導体層にトランジスタ等の素子を形成することが可能である。

〔発明７〕発明７の半導体装置の製造方法は、発明６の半導体基板の製造方法を行って前記第２半導体層上から前記支持体を取り除いた後で、前記第２半導体層にトランジスタを形成する工程、を含むことを特徴とするものである。

このような構成であれば、発明６の半導体基板の製造方法が応用されるので、パーティクル汚染を低減した半導体装置の製造方法を提供することができる。
本発明は、バルクの半導体基板の所望とする領域のみＳＯＩ構造を形成する、いわゆるＳＢＳＩ技術に適用して極めて好適である。

以下、本発明の実施の形態を図面を参照しながら説明する。
（１）第１実施形態
図１（Ａ）〜図６は、本発明の第１実施形態に係る半導体装置の製造方法を示す図である。詳しくは、図１〜図６の各図の（Ａ）は、第１実施形態に係る半導体装置の製造方法を示す平面図である。また、図１〜図６の各図の（Ｂ）は同図の（Ａ）をａ−ａ´線で切断したときの断面図であり、図１〜図６の各図の（Ｃ）は同図の（Ａ）をｂ−ｂ´線で切断したときの断面図である。さらに、図１〜図６の各図の（Ｄ）は同図の（Ａ）をｃ−ｃ´線で切断したときの断面図である。

図１（Ａ）〜（Ｄ）に示すように、まず始めに、バルクのシリコンウエーハであるＳｉ基板１上に、ＳｉＧｅ層３を形成し、その上にＳｉ層５を形成する。ＳｉＧｅ層３及びＳｉ層５は、それぞれエピタキシャル成長によって形成する。次に、支持体用のトレンチｈを形成する。即ち、図１１（Ａ）〜（Ｄ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、Ｓｉ層５とＳｉＧｅ層３とを順次パターニングして、Ｓｉ基板１の表面の一部を露出させる。この露出した部分が支持体用のトレンチｈである。

図１（Ａ）に示すように、この第１実施形態では、このトレンチｈをＳＯＩ形成領域からはみ出さないように形成する。即ち、トレンチｈの全てをＳＯＩ形成領域の内側に形成する。このＳＯＩ形成領域は、後でＳｉＧｅ層３をエッチングする際に、パターニング後の支持体によって覆われる領域である。
次に、ＣＶＤなどの方法により、トレンチｈを埋め込むようにして、Ｓｉ基板１の上方全体に支持体（ＳｉＯ_２膜）７を形成する。そして、図２（Ａ）〜（Ｄ）に示すように、フォトリソグラフィー技術により、ＳＯＩ形成領域の上方全てを覆い、且つそれ以外の他の領域の上方を露出させるレジストパターン１１を支持体７上に形成する。

次に、図３（Ａ）〜（Ｄ）に示すように、このレジストパターン１１をマスクに、支持体７をエッチングする。このエッチングは、異方性のドライエッチング装置を用いて行う。これにより、ＳＯＩ形成領域のＳｉ層５上だけに支持体７が残され、それ以外の他の領域のＳｉ層５上からは支持体７が取り除かれる。図３（Ａ）に示すように、支持体７のパターニング後も、トレンチｈはその上方全てが支持体７によって完全に覆われている。

次に、図４（Ａ）〜（Ｄ）に示すように、レジストパターン１１をマスクにＳｉ層５とＳｉＧｅ層３とを順次エッチングする。これらのエッチングは、異方性のドライエッチング装置を用いて行う。これにより、ＳｉＧｅ層３の側面の一部と、Ｓｉ層５の側面（端部）の一部とを露出させる開口面を支持体７に形成する。このエッチングによって、Ｓｉ層５とＳｉＧｅ層３はＳＯＩ形成領域のＳｉ基板１上にだけ残され、それ以外の他の領域のＳｉ基板１上からは完全に取り除かれる。

なお、図４（Ａ）〜（Ｄ）に示すように、ＳｉＧｅ層３の側面の一部等を露出させる開口面は、ＳＯＩ形成領域の周縁の一部に沿って形成する。支持体７の開口面を形成しない部分では、開口面の形成後（即ち、支持体７のエッチング後）も、支持体７とＳｉＧｅ層３の側面及び、支持体７とＳｉ層５の側面とが接している。そして、支持体７はこの接している部分でＳｉ層５を支持し続けている。

次に、支持体７に形成された開口面を介して、フッ硝酸等のエッチング液をＳｉＧｅ層３及びＳｉ層５に接触させることにより、ＳｉＧｅ層３だけをエッチングして除去する。これにより、図５（Ａ）〜（Ｄ）に示すように、Ｓｉ基板１とＳｉ層５との間に空洞部２１を形成する。この空洞部２１を形成した後においても、支持体７の開口面を形成していない部分ではＳｉ層５の側面は覆われたままであり、この覆われた部分でＳｉ層５はＳｉ基板１上で支持され、この状態を維持し続ける。

次に、Ｓｉ基板１を熱酸化する。このとき、Ｏ_２等の酸化種は、支持体７下から露出したＳｉ基板１の表面だけでなく、開口面を通って空洞部２１内にも到達する。従って、図６（Ａ）〜（Ｄ）に示すように、空洞部内にＳｉＯ_２膜３１が形成される。なお、この熱酸化だけでは、空洞部は完全には埋まらない場合は、熱酸化の後で加熱炉によるアニールを行い、支持体７をリフローして空洞部内を完全に埋めても良い。或いは、熱酸化の後でＣＶＤなどの方法により空洞部内にＳｉＯ_２膜等を堆積させるようにしても良い。

次に、ＣＶＤなどの方法によりＳｉ基板１の上方全面に素子間分離用のＳｉＯ_２膜３３を形成する。そして、ＣＭＰにより、Ｓｉ基板１の上方全面を平坦化処理し、Ｓｉ層５の上方からＳｉＯ_２膜３３や支持体７を取り除く。これにより、図６（Ａ）〜（Ｄ）に示すように、Ｓｉ層５の上面が露出し、且つＳｉ層５がＳｉＯ_２膜３１，３３等の絶縁膜で素子分離された構造（即ち、ＳＯＩ構造）をＳｉ基板１に完成させることができる。

その後、図７に示すように、例えばＳｉ層５の表面の熱酸化を行うことにより、Ｓｉ層５の表面にゲート絶縁膜４１を形成する。そして、ゲート絶縁膜４１が形成されたＳｉ層５上にゲート電極４３を形成する。また、このゲート電極４３等をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物をＳｉ層５内にイオン注入することにより、ソース／ドレイン４５を形成し、ＳＯＩトランジスタ５０を完成させる。

このように、本発明の第１実施形態に係る半導体装置の製造方法によれば、支持体７のトレンチｈに埋め込まれた部分はエッチングされないので、トレンチｈの内壁に沿ったサイドウォール（即ち、支持体のエッチング残渣）は形成されない。従って、サイドウォールのＳｉ基板１からの剥がれといった問題も発生しないので、パーティクル汚染を低減することができる。

（２）第２実施形態
ところで、第１実施形態の製造方法では、トレンチｈの全てをＳＯＩ形成領域の内側に形成する必要があるので、トレンチｈの面積が小さくなり勝ちである。そして、トレンチｈの面積が小さい場合、支持体７をＣＶＤで形成する際に、支持体７をトレンチｈ内に完全に埋め込むことができない場合も想定される。トレンチｈ内を完全に埋め込むことができないと、支持体７とＳｉ基板１との接合強度が低下するので好ましくない。そこで、この第２実施形態では、トレンチｈの内壁にサイドウォールが形成されない程度に、トレンチｈをＳＯＩ形成領域からその外側の他の領域へはみ出させる場合について説明する。

図８（Ａ）〜図１０は、本発明の第２実施形態に係る半導体装置の製造方法を示す図である。詳しくは、図８（Ａ）及び図９（Ａ）は、第２実施形態に係る半導体装置の製造方法を示す平面図である。また、図８（Ｂ）は図８（Ａ）をａ８−ａ´８線で切断したときの断面図であり、図８（Ｃ）は図８（Ａ）をｂ８−ｂ´８線で切断したときの断面図であり、図８（Ｄ）は図８（Ａ）をｃ８−ｃ´８線で切断したときの断面図である。さらに、図９（Ｂ）は図９（Ａ）をｃ９−ｃ´９線で切断したときの断面図である。また、図１０は、図９（Ｂ）以降の工程を示す断面図である。

なお、図８〜図１０において、図１〜図７と同一の構成である部分には同一の符号を付し、その詳細な説明は省略する。
図８（Ａ）〜（Ｄ）に示すように、この第２実施形態では、トレンチｈをＳＯＩ形成領域からその外側の他の領域にかけて形成する（つまり、トレンチｈをＳＯＩ形成領域から他の領域へはみ出させる。）。但し、支持体７のエッチング時にトレンチｈの内壁に沿ってサイドウォールが形成されないようにするため、トレンチｈのＳＯＩ形成領域からはみ出す距離は、その大きさを小さめに制限する。

例えば、図８（Ａ）〜（Ｄ）に示すように、トレンチｈのＳＯＩ形成領域から他の領域へはみ出す距離をＸとし、支持体７の膜厚をＴとしたとき、ＸはＴの２倍よりも小さな値にしておく。このＸ＜Ｔ×２が、上記サイドウォールが形成されないようにするための制限の目安である。
図８（Ａ）〜（Ｄ）に示すように、トレンチｈを形成した後は、第１実施形態と同様である。即ち、このトレンチｈを埋め込むようにして、Ｓｉ基板１の上方全体に支持体７を形成する。そして、レジストパターン１１を支持体７上に形成する。次に、このレジストパターン１１をマスクに、支持体７をドライエッチングする。これにより、図９（Ａ）及び（Ｂ）に示すように、ＳＯＩ形成領域のＳｉ層５上だけに支持体７が残され、それ以外の他の領域のＳｉ層５上からは支持体７が取り除かれる。次に、レジストパターン１１をマスクにＳｉ層５とＳｉＧｅ層３とを順次ドライエッチングする。

第２実施形態に係る半導体装置の製造方法によれば、図１０に示すように、ＳｉＧｅ層３のドライエッチングが完了した時点（即ち、開口面の形成が完了した時点）で、ＳＯＩ形成領域の外側にある他の領域でサイドウォール１７が形成されるが、このサイドウォール１７は支持体７から孤立していない。つまり、サイドウォール１７と支持体７とが一体となっている。従って、サイドウォール１７をＳｉ基板１から剥がれにくくすることができ、パーティクル汚染を低減することができる。

なお、この第２実施形態では、トレンチｈのはみ出し距離Ｘを支持体７の膜厚Ｔの２倍よりも小さな値に制限することで、サイドウォールが支持体７から分離しないようにすることについて説明した。
しかしながら、トレンチｈのはみ出し距離Ｘを小さな値に制限するのではなく、開口面を形成する際の支持体７のドライエッチング条件を調整することで、サイドウォールの支持体７からの分離を防ぐようにしても良い。即ち、支持体７とサイドウォール１７とを分離させないような条件で、支持体７をエッチングすることで、パーティクル汚染を低減することができる。

また、第１、第２実施形態で説明したような製造方法以外でも、支持体７から孤立したサイドウォール（例えば、図１８参照。）をできるだけ早い段階で取り除いたり、小さくしたり、又は剥がれにくくしたりすることで、パーティクル汚染を低減する方法もある。
例えば、空洞部２１を形成する前に、孤立したサイドウォールにライトエッチ処理を施す。このライトエッチ処理は、ドライエッチ又はウエットエッチで行う。このような構成であれば、空洞部２１の形成前にサイドウォールを小さくしたり、その尖った部分を丸くしたりすることができるので、空洞部２１を形成する工程及び、それ以降の工程での、サイドウォールの剥がれをある程度防止することができる。

また、例えば、空洞部２１を形成する前に、孤立したサイドウォールと支持体７とを熱処理によってリフローさせて繋げる。このような構成であれば、空洞部２１を形成する前に、サイドウォールは支持体７に固定されるので、サイドウォールをＳｉ基板から剥がれにくくすることができる。これにより、パーティクル汚染を低減することができる。
この実施の形態では、Ｓｉ基板１が本発明の「半導体基材」に対応し、ＳｉＧｅ層３が本発明の「第１半導体層」に対応している。また、Ｓｉ層５が本発明の「第２半導体層」に対応し、トレンチｈが本発明の「穴」に対応している。さらに、レジストパターン１１が本発明の「マスク部材」に対応し、ＳＯＩ形成領域が本発明の「所定領域」に対応している。また、ＳｉＯ_２膜３１が本発明の「絶縁膜」に対応している。

なお、本発明の実施の形態では、「半導体基材」の材質がＳｉで、「第１半導体層」の材質がＳｉＧｅで、「第２半導体層」の材質がＳｉの場合について説明した。しかしながら、これらの材質は上記に限られることはない。例えば、「半導体基材」の材質としては、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどを用いることができる。また、「第１半導体層」の材質としては、Ｓｉ基板および第２半導体層よりもエッチングの選択比が大きな材質を用いることができる。例えば、「第１半導体層」および「第２半導体層」の材質として、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。

第１実施形態に係る半導体装置の製造方法を示す図（その１）。第１実施形態に係る半導体装置の製造方法を示す図（その２）。第１実施形態に係る半導体装置の製造方法を示す図（その３）。第１実施形態に係る半導体装置の製造方法を示す図（その４）。第１実施形態に係る半導体装置の製造方法を示す図（その５）。第１実施形態に係る半導体装置の製造方法を示す図（その６）。第１実施形態に係る半導体装置の製造方法を示す図（その７）。第２実施形態に係る半導体装置の製造方法を示す図（その１）。第２実施形態に係る半導体装置の製造方法を示す図（その２）。第２実施形態に係る半導体装置の製造方法を示す図（その３）。従来例に係る半導体基板の製造方法を示す図（その１）。従来例に係る半導体基板の製造方法を示す図（その２）。従来例に係る半導体基板の製造方法を示す図（その３）。従来例に係る半導体基板の製造方法を示す図（その４）。従来例に係る半導体基板の製造方法を示す図（その５）。従来例に係る半導体基板の製造方法を示す図（その６）。従来例に係る半導体基板の製造方法を示す図（その７）。従来例の問題点を示す図。

符号の説明

１Ｓｉ基板、３ＳｉＧｅ層、５Ｓｉ層、７支持体、１１レジストパターン、１７サイドウォール（支持体７のエッチング残渣）、２１空洞部、３１，３３ＳｉＯ_２膜、４１ゲート絶縁膜、４３ゲート電極、４５ソース／ドレイン、５０ＳＯＩトランジスタｈトレンチ

Claims

半導体基材上に第１半導体層を形成する工程と、
第２半導体層を前記第１半導体層上に形成する工程と、
前記第２半導体層及び前記第１半導体層に前記半導体基材を露出させる穴を形成する工程と、
前記第２半導体層を前記半導体基材上で支持する支持体を、前記穴が埋め込まれ且つ当該第２半導体層が覆われるようにして該半導体基材上に形成する工程と、
所定領域の前記支持体上をマスク部材で覆い当該支持体、前記第２半導体層及び前記第１半導体層を選択的に第１のエッチングをすることにより、当該支持体、前記第２半導体層及び前記第１半導体層に前記第１半導体層の側面の一部を露出させる開口面を形成する工程と、
前記開口面を介して前記第１半導体層を第２のエッチングをすることにより、前記第２半導体層と前記半導体基材との間に空洞部を形成する工程と、
前記空洞部内に絶縁膜を形成する工程と、を含み、
前記第２半導体層は、前記第１半導体層よりも前記第２のエッチングにより除去される速度が遅く、
前記穴を形成する工程では、
前記穴の少なくとも一部を前記所定領域から他の領域にはみ出すように形成し、この際、前記穴の前記所定領域から前記他の領域へのはみ出し距離をＸとし、前記所定領域に形成される前記支持体の膜厚をＴとしたとき、ＸをＴの２倍よりも小さい値にすることを特徴とする半導体基板の製造方法。
半導体基材上に第１半導体層を形成する工程と、
第２半導体層を前記第１半導体層上に形成する工程と、
前記第２半導体層及び前記第１半導体層に前記半導体基材を露出させる穴を形成する工程と、
前記第２半導体層を前記半導体基材上で支持する支持体を、前記穴が埋め込まれ且つ当該第２半導体層が覆われるようにして該半導体基材上に形成する工程と、
所定領域の前記支持体上をマスク部材で覆い当該支持体、前記第２半導体層及び前記第１半導体層を選択的に第１のエッチングをすることにより、当該支持体、前記第２半導体層及び前記第１半導体層に前記第１半導体層の側面の一部を露出させる開口面を形成する工程と、
前記開口面を介して前記第１半導体層を第２のエッチングをすることにより、前記第２半導体層と前記半導体基材との間に空洞部を形成する工程と、
前記空洞部内に絶縁膜を形成する工程と、を含み、
前記第２半導体層は、前記第１半導体層よりも前記第２のエッチングにより除去される速度が遅く、
前記穴を形成する工程では、前記穴の少なくとも一部を前記所定領域から他の領域にはみ出すように形成し、さらに、
前記開口面を形成する工程と前記空洞部を形成する工程との間に、前記他の領域で前記穴の内壁に沿って形成されたサイドウォールをライトエッチングする工程を含むことを特徴とする半導体基板の製造方法。
半導体基材上に第１半導体層を形成する工程と、
第２半導体層を前記第１半導体層上に形成する工程と、
前記第２半導体層及び前記第１半導体層に前記半導体基材を露出させる穴を形成する工程と、
前記第２半導体層を前記半導体基材上で支持する支持体を、前記穴が埋め込まれ且つ当該第２半導体層が覆われるようにして該半導体基材上に形成する工程と、
所定領域の前記支持体上をマスク部材で覆い当該支持体、前記第２半導体層及び前記第１半導体層を選択的に第１のエッチングをすることにより、当該支持体、前記第２半導体層及び前記第１半導体層に前記第１半導体層の側面の一部を露出させる開口面を形成する工程と、
前記開口面を介して前記第１半導体層を第２のエッチングをすることにより、前記第２半導体層と前記半導体基材との間に空洞部を形成する工程と、
前記空洞部内に絶縁膜を形成する工程と、を含み、
前記第２半導体層は、前記第１半導体層よりも前記第２のエッチングにより除去される速度が遅く、
前記穴を形成する工程では、前記穴の少なくとも一部を前記所定領域から他の領域にはみ出すように形成し、さらに、
前記開口面を形成する工程と前記空洞部を形成する工程との間に、前記他の領域で前記穴の内壁に沿って形成されたサイドウォールを熱処理して当該サイドウォールを前記所定領域の前記支持体に繋げる工程、を含むことを特徴とする半導体基板の製造方法。
前記空洞部内に前記絶縁膜を形成した後で、
前記半導体基材の上方全面を平坦化処理して前記第２半導体層上から前記支持体を取り除く工程、を含むことを特徴とする請求項１から請求項３の何れか一項に記載の半導体基板の製造方法。
請求項４に記載の半導体基板の製造方法を行って前記第２半導体層上から前記支持体を取り除いた後で、
前記第２半導体層にトランジスタを形成する工程、を含むことを特徴とする半導体装置の製造方法。