JP4855189B2 - ＩｎＡｓホール素子 - Google Patents

Description

本発明は、ＩｎＡｓホール素子に関し、より詳細には、活性層がＩｎＡｓであるＩｎＡｓホール素子に関する。

磁気センサは、ホール効果や磁気抵抗効果など物性の変化を利用して磁界の強さを測定する装置であり、ＤＶＤ−ＲＯＭやＶＴＲの駆動に用いられるブラシレスモータの磁極の位置検出をはじめとして、携帯電話、自動車用途など幅広い分野で使用されてきている。

ホール効果を用いた磁気センサであるホール素子用の材料としては、ＩｎＳｂ、ＧａＡｓ、ＩｎＡｓが主であるが、その中でもＩｎＡｓは、電子移動度が大きく高感度であり、また温度特性も良好であるため、有望な材料である。通常、ＩｎＡｓを用いたホール素子を形成する場合、ＩｎＡｓのバルク単結晶成長は困難であるため、ＧａＡｓ基板の上にＩｎＡｓ薄膜を形成して使用する。ＩｎＡｓ薄膜を用いたこのようなホール素子は、車載用途を中心としてマーケットを広げてきている。

こうした利用の広まる状況の中で、ホール素子に対する要求事項が近年厳しさを増してきている。例えば、回転角センサ用途等で、１つのデバイスに２つ以上のホール素子を用いる場合、各素子の特性が極めて近いことが求められる。回転角センサにおいて最も重要視される、印加電流を一定にしたときのホール電圧である定電流感度を例として挙げると、素子間の差が数％以内であることが要求される。この要求を満たし、工業的に量産を行うためには、ウエハ上に作製される多数の素子間の定電流感度のばらつきが少なくとも±３％以下でなければ困難と考えられ、その達成もまた困難である。

特許文献１に、ＩｎＡｓ薄膜を用いたホール素子の作製において、ＩｎＡｓ薄膜の上部にＧａＡｓ層を形成すると、従来ＩｎＡｓ薄膜の上に直接形成されていたＳｉＮなどのパッシべーション層に起因する、ホール素子の電気的特性の劣化を防止できることが報告されている。特性の劣化が防止されるので、ウエハ上に作製された多数の素子の電気的特性が全体的に安定する。特許文献１に記載の実施例では、２インチのＧａＡｓ基板に０.４μｍのＩｎＡｓ薄膜を形成し、さらにその上に０.１μｍのＧａＡｓ膜を形成してホール素子を形成しているが、「定電圧感度」のばらつきが±１.４％、素子抵抗のばらつきが±３．７％と、ＧａＡｓ層を備えないホール素子と比較して良好な結果が得られている。

特開平03-288482号公報

しかしながら、活性層がＩｎＡｓであるホール素子の工業的供給のためには、さらなるばらつきの低減が望まれる。実際、上記特許文献１記載の実施例では、ＧａＡｓ層を備えないホール素子と比較しては改善されているものの、素子抵抗のばらつきが±３．７％と良い値ではない。以下に説明するように、定電圧感度のばらつきが小さく素子抵抗のばらつきが大きいということは、定電流感度のばらつきが大きいことを意味する。このことは、定電流感度が重要視される回転角センサ用途等のためにＩｎＡｓホール素子を工業的に供給する上で問題である。

定電圧感度および素子抵抗のばらつきと、定電流感度のばらつきとの関係について説明する。ここで、ＩｎＡｓ薄膜の幅をＷ、長さをＬ、移動度をμ、シート抵抗をＲ_ｓ、シートキャリア濃度をＮ_ｓとする。また、電子の電荷をｅとし、印加磁場をＢ、印加電圧をＶ、印加電流をＩとする。

定電圧感度Ｖ_ｈｖは、
Ｖ_ｈｖ＝μ・Ｂ・Ｖ・Ｗ／Ｌ （１）
である。定電圧感度Ｖ_ｈｖのばらつきが小さいということは、移動度μのばらつきが小さいということである。また、数式（２）で表される素子抵抗Ｒ_ｉｎのばらつきが大きいということは、シート抵抗Ｒ_ｓのばらつきが大きいことを意味する。
Ｒ_ｉｎ＝Ｒ_ｓ・Ｌ／Ｗ （２）
定電流感度Ｖ_ｈｉは、
Ｖ_ｈｉ＝（Ｉ・Ｂ）／（ｅ・Ｎ_ｓ） （３）
と表すことができる。シートキャリア濃度Ｎ_ｓが数式（４）の関係を満たすことに注意すると、移動度μのばらつきが小さくシート抵抗Ｒ_ｓのばらつきが大きいということはシートキャリア濃度Ｎ_ｓがばらついていることを意味するため、定電流感度Ｖ_ｈｉのばらつきが大きいことが分かる。
Ｎ_ｓ＝１／（μ・ｅ・Ｒ_ｓ） （４）
したがって、特許文献１記載のホール素子により、定電圧感度の面で素子の電気的特性の改善がなされているが、定電流感度という点ではさらなる改善がなされなければならない。

本発明は、上記問題点に鑑みてなされたもので、その目的とするところは、素子の定電流感度の劣化が、工業的量産のために必要な程度に防止されている、活性層がＩｎＡｓであるＩｎＡｓホール素子を提供することにある。

本発明は、このような目的を達成するためになされたもので、請求項１に記載のＩｎＡｓホール素子は、ＧａＡｓ基板と、前記ＧａＡｓ基板の上に形成され、膜厚が０．４５μｍ以上０.６μｍ以下の範囲に限定されたＩｎＡｓ層と、前記ＩｎＡｓ層の上に形成され、膜厚が４ｎｍ以上５０ｎｍ未満の範囲に限定された電気的に不活性なＧａＡｓからなる表面層と、前記表面層の上に形成されたパッシベーション層と、前記ＩｎＡｓ層とオーミック接触する電極とを備え、前記ＩｎＡｓ層に対する前記表面層の膜厚比は、０.００５以上０.２未満の範囲に限定されていることを特徴とする。
また、請求項２に記載の発明は、請求項１に記載の発明において、前記ＩｎＡｓ層にＮ型ドーパントがドープされ、室温での電子濃度が５×１０ ^１６ 〜５×１０ ^１７ ／ｃｍ ^３ の範囲であることを特徴とする。
また、請求項３に記載の発明は、請求項１又は２に記載のＩｎＡｓホール素子を備えた回転角センサである。

本発明によれば、ＩｎＡｓ層および表面層の膜厚および膜厚比を限定することで、ＩｎＡｓ層の結晶構造に対する機械的損傷を低減することができる。それによって、定電流感度などのＩｎＡｓ層の電気的特性の劣化が防止され、工業的量産に適したＩｎＡｓホール素子を提供することができる。

以下、図面を参照して本発明の実施形態を詳細に説明する。
図１は、本発明に係るＩｎＡｓホール素子の構造を示している。ＧａＡｓ基板１０１と、ＧａＡｓ基板１０１の上に形成されたＩｎＡｓ層１０２と、ＩｎＡｓ層１０２の上に形成された表面層１０３と、表面層１０３の上に形成されたパッシべーション層１０４と、ＩｎＡｓ層１０２とオーミック接触する電極１０５とを備える。

ＩｎＡｓ層１０２は、膜厚が０．４５μｍ以上０.６μｍ以下である。ＩｎＡｓ層２０２は、Ｎ型ドーパントがドープされており、室温での電子濃度が５×１０^１６〜５×１０^１７／ｃｍ^３の範囲が通常であり、好ましくは、７×１０^１６〜２×１０^１７／ｃｍ^３である。ドーパントとしては、Ｓｉ、Ｓ、ＳｎまたはＧｅが好ましいが、これらのドーパントに限定されない。

表面層１０３は、膜厚が３ｎｍ以上１００ｎｍ未満の半導体層であり、好ましくは、４ｎｍ以上〜５０ｎｍ以下である。この半導体層は、電気的に不活性であり、例えば、不純物をドープしないＡｌ_１−ｚＧａ_ｚＡｓ（０．３≦ｚ≦１）やＩｎ_１−ｘＧａ_ｘＡｓ（０．３≦ｘ≦１）が好ましい例であり、特にＧａＡｓが好ましい。

パッシべーション層１０４は、例えば、ＳｉＮ、ＳｉＯＮ、ＳｉＯ_２などが好ましい。

電極１０５は、Ａｕ／Ｐｔ／Ｔｉなどの公知の多層電極でも良いし、単層の金属でも良い。

本発明に係るＩｎＡｓホール素子は、ＩｎＡｓ層１０２および表面層１０３の膜厚の範囲を上記のように限定するとともに、ＩｎＡｓ層１０２に対する表面層１０３の膜厚比を一定の範囲に限定することを特徴とする。具体的には、ＩｎＡｓ層１０２に対する表面層１０３の膜厚比が、０.００５以上０.２未満となるように、ＩｎＡｓ層１０２および表面層１０３を構成している。以下、本発明の特徴を詳細に説明する。

表面層１０３の存在は、上述したように、パッシべーション層１０４の形成に起因するホール素子の電気的特性の劣化を防止する。パッシべーション層１０４は、スパッタリングやプラズマＣＶＤ等の方法により形成されるが、ＩｎＡｓ層１０２の上に直接堆積すると、堆積条件によりその界面において結晶構造が変化し、ＩｎＡｓ層１０２の電気的特性に変化をもたらす。特に、高感度のホール素子を作製しようとすると、活性層であるＩｎＡｓ層１０２の膜厚を小さくする必要があり、そのような場合、パッシべーション層１０４による結晶構造の変化は大きくＩｎＡｓ層１０２の特性劣化が著しい。電気的に不活性である表面層１０３を設けると、パッシべーション層１０４の形成により損傷を受けるのは、ＩｎＡｓ層１０２ではなく表面層１０３である。表面層１０３は、電気的に不活性であるので、損傷を受けてもＩｎＡｓ層１０２の電気的特性に影響を与えない。したがって、ホール素子の電気的特性の劣化が防止される。

表面層１０３はこのように有益な機能を果たすが、表面層１０３の膜厚が、例えば特許文献１に記載の実施例のように１００ｎｍ以上等であると、熱膨張係数等の物性の差による歪みが発生し、その歪みがＩｎＡｓ層１０２に悪影響を与えて欠陥等の機械的損傷をもたらす可能性がある。機械的損傷がウエハ上で部分的に生じると、それに応じてキャリア濃度が部分的に変化し、結果として、定電流感度がウエハ上でばらつくようになると考えられる。本発明に係るＩｎＡｓホール素子では、表面層１０３の膜厚を３ｎｍ以上１００ｎｍ未満に限定することで、歪みの発生量を低減している。

さらに、本発明に係るＩｎＡｓホール素子においては、ＩｎＡｓ層１０２に対する表面層１０３の膜厚の比を小さくするように制御し、ＩｎＡｓ層１０２内に発生する歪みを、表面層１０３との界面付近の薄い領域に集中させる。このことによって、ＩｎＡｓ層１０２の大部分は歪みの悪影響を受けずに済む。例えば、特許文献１に記載の実施例ではこの比が０．２５であるが、本発明に係るＩｎＡｓホール素子では０.００５以上０.２未満に限定している。

次に、本発明に係るＩｎＡｓホール素子の具体的な実施例を２つ示す。先に触れた、膜厚および膜厚比に関する数値は、以下に示すような多くの実施例を通じて見出されたものである。

（実施例１）
直径４インチのＧａＡｓ基板上に分子線エピタキシー（ＭＢＥ）法により、５２０ｎｍのＩｎＡｓ層、続いてその上に、２０ｎｍのＧａＡｓ層を順次形成した。ＩｎＡｓ層にはＳｉを９．５×１０^１６／ｃｍ^３ドープし、ＧａＡｓ層には何もドープしていない。

次に、この膜上に、フォトリソグラフィー法を用いて、図１と同様なホール素子を約３００００個作製した。電極は、真空蒸着法によりＴｉ層１００ｎｍ、Ａｕ層９００ｎｍを連続蒸着して用いた。パッシべーション膜には、３００ｎｍのＳｉＮをプラズマＣＶＤ法で形成した。素子作製後、すべてのホール素子の定電流感度と素子抵抗を測定した。その結果、素子抵抗Ｒ_ｉｎのばらつきを表す標準偏差σは、０．５１％、定電流感度Ｖ_ｈｉの標準偏差σは、０．５１％であった。通常±３σで生産を考えることが多いが、±１．５３％程度のきわめて分布の小さいＩｎＡｓホール素子が作製できていることを確認した。

（実施例２）
直径４インチのＧａＡｓ基板上に分子線エピタキシー（ＭＢＥ）法により、５２０ｎｍのＩｎＡｓ層、続いてその上に、５０ｎｍのＧａＡｓ膜を順次形成した。ＩｎＡｓ層にはＳｉを９．６×１０^１６／ｃｍ^３ドープし、ＧａＡｓ層には何もドープしていない。

次に、この膜上に、実施例１と同じ方法で、ホール素子を作製後、すべてのホール素子の定電流感度と素子抵抗を測定した。その結果、Ｒ_ｉｎのばらつきを表す標準偏差σは、０．５４％、定電流感度Ｖ_ｈｉの標準偏差σは、０．７８％であった。通常±３σで生産を考えることが多いが、±２．３％程度のきわめて分布の小さいＩｎＡｓホール素子が形成できていることを確認した。ただし、表面層であるＧａＡｓ層の厚さが厚くなり、ＧａＡｓ層とＩｎＡｓとの膜厚比が、実施例１では０．０３８であったが、実施例２では０．０９６まで上がっている。ばらつきの悪化は、この膜厚比の増加に起因したものと考えられる。

以上説明してきたように、本発明に係るＩｎＡｓホール素子は、ＧａＡｓ基板と、ＧａＡｓ基板の上に形成され、膜厚が０．４５μｍ以上０.６μｍ以下の範囲に限定されたＩｎＡｓ層と、ＩｎＡｓ層の上に形成され、膜厚が４ｎｍ以上５０ｎｍ未満の範囲に限定された電気的に不活性なＧａＡｓからなる表面層と、表面層の上に形成されたパッシベーション層と、ＩｎＡｓ層とオーミック接触する電極とを備え、ＩｎＡｓ層に対する表面層の膜厚比は、０.００５以上０.２未満の範囲に限定されていることを特徴とする。

ＩｎＡｓ層および表面層の膜厚および膜厚比を制御することで、ＩｎＡｓ層の結晶構造に対する機械的損傷を低減することができる。それによって、定電流感度などのＩｎＡｓ層の電気的特性の劣化が防止され、工業的量産に適したＩｎＡｓホール素子を提供することができる。

本発明に係るホール素子の断面図である。

符号の説明

１０１ ＧａＡｓ基板
１０２ ＩｎＡｓ層
１０３ 表面層
１０４ パッシべーション層
１０５ 電極

Claims (3)

1. ＧａＡｓ基板と、
   前記ＧａＡｓ基板の上に形成され、膜厚が０．４５μｍ以上０.６μｍ以下の範囲に限定されたＩｎＡｓ層と、
   前記ＩｎＡｓ層の上に形成され、膜厚が４ｎｍ以上５０ｎｍ未満の範囲に限定された電気的に不活性なＧａＡｓからなる表面層と、
   前記表面層の上に形成されたパッシベーション層と、
   前記ＩｎＡｓ層とオーミック接触する電極とを備え、
   前記ＩｎＡｓ層に対する前記表面層の膜厚比は、０.００５以上０.２未満の範囲に限定されていることを特徴とするＩｎＡｓホール素子。
2. 前記ＩｎＡｓ層にＮ型ドーパントがドープされ、室温での電子濃度が５×１０^１６〜５×１０^１７／ｃｍ^３の範囲であることを特徴とする請求項１に記載のＩｎＡｓホール素子。
3. 請求項１又は２に記載のＩｎＡｓホール素子を備えた回転角センサ。

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