JP4867657B2 - 電圧供給回路、表示装置、および電子機器、並びに電圧供給方法 - Google Patents
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Description
本発明は、表示装置のドライバ等に正あるいは負の駆動電圧を供給するＤＣ−ＤＣコンバータ等を含む電圧供給回路、表示装置、および電子機器、並びに電圧供給方法に関するものである。
画像表示装置、たとえば液晶ディスプレイや有機ＥＬ（Electro luminescence）ディスプレイなどでは、多数の画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に光強度を制御することによって画像を表示する。
この種の表示装置においては、表示パネルにＤＣ−ＤＣコンバータを含む電源回路が搭載される場合がある。
図１は、ＣＭＯＳ構成のＤＣ−ＤＣコンバータの構成例を示す回路図である。また、図２は図１のＤＣ−ＤＣコンバータのタイミングチャートである。
図１のＤＣ−ＤＣコンバータ１は、出力トランジスタ２がｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタ（ｎ１）により形成され、他のトランジスタ３，４がｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタ（ｐ１，ｐ２）により形成されている。
出力トランジスタ２のソースとトランジスタ３のドレインとの接続点によりノードＡが形成され、ノードＢが出力とトランジスタ２のゲート、トランジスタ３のゲート、およびトランジスタ４のドレインに接続されている。
ノードＡはクロックＣＫｇが供給されるキャパシタ５（Ｃａｐ１）に接続され、ノードＢがクロックＣＫｇと逆相のクロックｘＣＫｇが供給されるキャパシタ６（Ｃａｐ２）に接続されている。
出力トランジスタ２のソースとトランジスタ３のドレインとの接続点によりノードＡが形成され、ノードＢが出力とトランジスタ２のゲート、トランジスタ３のゲート、およびトランジスタ４のドレインに接続されている。
ノードＡはクロックＣＫｇが供給されるキャパシタ５（Ｃａｐ１）に接続され、ノードＢがクロックＣＫｇと逆相のクロックｘＣＫｇが供給されるキャパシタ６（Ｃａｐ２）に接続されている。
このＤＣ−ＤＣコンバータ１においては、出力トランジスタ２のゲートとソースに容量カップリングを用いたクロックパルスを供給することで負電源電圧Ｖｓｓｇを生成している。
ところで、このＤＤコンバータ１はＣＭＯＳ構成である。
パネルの生産量の向上を図るためのひとつの方法として単独（同一極性）トランジスタ（ＰＭＯＳまたはＮＭＯＳ）でＴＦＴ回路を構成するというものがある。
パネルの生産量の向上を図るためのひとつの方法として単独（同一極性）トランジスタ（ＰＭＯＳまたはＮＭＯＳ）でＴＦＴ回路を構成するというものがある。
この種の電源回路に用いられるレベルシフタ、バッファ、インバータ、シフトレジスタの単独構成の回路としては種々提案されている（たとえば特許文献１〜４参照）。
特開２００５−１２３８６４号公報
特開２００５−１２３８６５号公報
特開２００５−１４３０６８号公報
特開２００５−１４９６２４号公報
ところが、これらの回路を使ってパネルを構成するには何種類かの電源が必要である。
通常のＣＭＯＳ構成のパネルでは、２系統の電源（ＧＮＤ含む）電圧を外部から供給を受け、それ以外はパネル内部で生成している。
これでは、パネルの製造工程数が増加し、生産量の向上を図ることは困難である。
通常のＣＭＯＳ構成のパネルでは、２系統の電源（ＧＮＤ含む）電圧を外部から供給を受け、それ以外はパネル内部で生成している。
これでは、パネルの製造工程数が増加し、生産量の向上を図ることは困難である。
また、外部でＤＣ−ＤＣコンバータを持つよりも、パネル内部でＤＣ−ＤＣコンバータを持ったほうがコスト的に有利である。そのため、単独構成であっても、ＤＣ−ＤＣコンバータ搭載が望まれている。
本発明は、同一極性のトランジスタにより形成されるパネル等に配置可能で、生産量の向上、工程数やコスト削減を図ることが可能な電圧供給回路、表示装置、および電子機器、並びに電圧供給方法を提供することにある。
本発明の第１の観点の電圧供給回路は、第１ノードと、第２ノードと、所定電位と、制御端子が上記第１ノードに接続され、第１端子が上記第２ノードに接続され、第２端子が出力端子に接続された出力トランジスタと、アクティブのリセット信号を受けてオンし、上記所定電位と上記第１ノードおよび第２ノードとを接続するスイッチング素子と、上記第１ノードに接続され、クロックが供給される第１キャパシタと、上記第２ノードに接続され、クロックが供給される第２キャパシタと、上記クロックの振幅を、上記第１ノードと第２ノードの電位が所定の差をもって変動するように調整する調整部と、を有し、上記リセット信号と上記クロックとは、基本的に逆相である。
好適には、上記調整部は、振幅が異なる第１クロックと第２クロックを生成し、上記第１クロックを上記第１キャパシタに入力し、上記第２クロックを上記第２キャパシタに入力する機能を有し、上記第１クロックの振幅を上記第２クロックの振幅より大きい振幅に設定する。
好適には、上記調整部は、上記第２ノードに接続された付加容量を有し、一つのクロックを上記第１キャパシタと第２キャパシタに並列に入力する機能を有する。
本発明の第２の観点の表示装置は、マトリクス状に配列された複数の画素回路と、上記画素回路を形成する素子を駆動する駆動信号を出力する少なくとも一つのスキャナと、上記スキャナに駆動電圧を供給する電圧供給回路と、を有し、上記電圧供給回路は、第１ノードと、第２ノードと、所定電位と、制御端子が上記第１ノードに接続され、第１端子が上記第２ノードに接続され、第２端子が出力端子に接続された出力トランジスタと、アクティブのリセット信号を受けてオンし、上記所定電位と上記第１ノードおよび第２ノードとを接続するスイッチング素子と、上記第１ノードに接続され、クロックが供給される第１キャパシタと、上記第２ノードに接続され、クロックが供給される第２キャパシタと、上記クロックの振幅を、上記第１ノードと第２ノードの電位が所定の差をもって変動するように調整する調整部と、を有し、上記リセット信号と上記クロックとは、基本的に逆相である。
本発明の第３の観点は、表示装置を有する電子機器であって、上記表示装置は、マトリクス状に配列された複数の画素回路と、上記画素回路を形成する素子を駆動する駆動信号を出力する少なくとも一つのスキャナと、上記スキャナに駆動電圧を供給する電圧供給回路と、を有し、上記電圧供給回路は、第１ノードと、第２ノードと、所定電位と、制御端子が上記第１ノードに接続され、第１端子が上記第２ノードに接続され、第２端子が出力端子に接続された出力トランジスタと、アクティブのリセット信号を受けてオンし、上記所定電位と上記第１ノードおよび第２ノードとを接続するスイッチング素子と、上記第１ノードに接続され、クロックが供給される第１キャパシタと、上記第２ノードに接続され、クロックが供給される第２キャパシタと、上記クロックの振幅を、上記第１ノードと第２ノードの電位が所定の差をもって変動するように調整する調整部と、を有し、上記リセット信号と上記クロックとは、基本的に逆相である。
本発明の第４の観点は、第１ノードに接続され、クロックが供給される第１キャパシタと、上記第２ノードに接続され、クロックが供給される第２キャパシタと、制御端子が上記第１ノードに接続され、第１端子が上記第２ノードに接続され、第２端子が出力端子に接続された出力トランジスタと、を用いて電圧を供給する電圧供給方法であって、上記クロック信号と基本的に逆相のリセット信号がアクティブの期間に所定電位と上記第１ノードおよび第２ノードとを接続する第１ステップと、上記クロックの振幅を、上記第１ノードと第２ノードの電位が所定の差をもって変動するように調整する第２ステップと、電位変動によって上記出力トランジスタから上記第２ノードの電位に応じた電圧を出力する第３ステップとを有する。
本発明によれば、たとえば第１および第２ノードは、リセット信号がアクティブの期間、スイッチング素子がオンして所定電位レベルに初期化される。
そして、第１および第２ノードは、所定電位を基準として第１および第２クロックの振幅で電位が変動する。
第１および第２ノードの電位変動によって出力トランジスタから所定電位が出力される。
そして、第１および第２ノードは、所定電位を基準として第１および第２クロックの振幅で電位が変動する。
第１および第２ノードの電位変動によって出力トランジスタから所定電位が出力される。
本発明によれば、同一極性のトランジスタにより形成されるパネル等に配置可能で、生産量の向上、工程数やコスト削減を図ることができる。
以下、本発明の実施形態を図面に関連付けて説明する。
＜第１実施形態＞
図３は、本発明の第１の実施形態に係る電圧供給回路の構成例を示すブロック図である。図４は、第１の実施形態に係るＤＣ−ＤＣコンバータの構成例を示す回路図である。また、図５は、第１の実施形態に係る電圧供給回路のタイミングチャートである。
図３は、本発明の第１の実施形態に係る電圧供給回路の構成例を示すブロック図である。図４は、第１の実施形態に係るＤＣ−ＤＣコンバータの構成例を示す回路図である。また、図５は、第１の実施形態に係る電圧供給回路のタイミングチャートである。
第１の実施形態に係る電圧供給回路１０は、調整部１１、およびＤＣ−ＤＣコンバータ（ＤＤｃｏｎ）１２により構成されている。
Ａは第１ノード、Ｂは第２ノード、ｃｋ１，ｃｋ２は同相の第１および第２クロックを、ｒｓｔは基本的に第１および第２クロックｃｋ１，ｃｋ２と逆相のリセット信号をそれぞれ示している。
Ａは第１ノード、Ｂは第２ノード、ｃｋ１，ｃｋ２は同相の第１および第２クロックを、ｒｓｔは基本的に第１および第２クロックｃｋ１，ｃｋ２と逆相のリセット信号をそれぞれ示している。
調整部１１は、リセット信号ｒｓｔとクロックｃｋ１，ｃｋ２のレベルを調整するレベルシフタ（lvlsft）１１１，１１２、１１３を有する。
レベルシフタ１１１は、リセット信号ｒｓｔの振幅を、電源電圧Ｖｄｄと接地電位ＧＮＤとの間の振幅を持つ信号にレベルシフトとしてＤＣ−ＤＣコンバータ１２に供給する。
レベルシフタ１１２は、クロックｃｋ１の振幅を、電源電圧Ｖｄｄと接地電位ＧＮＤとの間の振幅を持つ信号にレベルシフトとしてＤＣ−ＤＣコンバータ１２に供給する。
レベルシフタ１１３は、クロックｃｋ１の振幅を、電源電圧Ｖｄｄ２と接地電位ＧＮＤとの間の振幅を持つ信号にレベルシフトとしてＤＣ−ＤＣコンバータ１２に供給する。
レベルシフタ１１２は、クロックｃｋ１の振幅を、電源電圧Ｖｄｄと接地電位ＧＮＤとの間の振幅を持つ信号にレベルシフトとしてＤＣ−ＤＣコンバータ１２に供給する。
レベルシフタ１１３は、クロックｃｋ１の振幅を、電源電圧Ｖｄｄ２と接地電位ＧＮＤとの間の振幅を持つ信号にレベルシフトとしてＤＣ−ＤＣコンバータ１２に供給する。
電源電圧ＶｄｄとＶｄｄ２とは、Ｖｄｄ＞Ｖｄｄ２の関係を満足する。
したがって、ＤＣ−ＤＣコンバータ１２に供給される第１クロックｃｋ１と第２クロックｃｋ２の振幅は、第１クロックｃｋ１の振幅ΔＶ１のほうが、第２クロックｃｋ２の振幅Δ２よりも大きい（ΔＶ１＞ΔＶ２）。
Ｖｄｄはたとえば１０Ｖ、Ｖｄｄ２はたとえば８Ｖに設定される。
したがって、ＤＣ−ＤＣコンバータ１２に供給される第１クロックｃｋ１と第２クロックｃｋ２の振幅は、第１クロックｃｋ１の振幅ΔＶ１のほうが、第２クロックｃｋ２の振幅Δ２よりも大きい（ΔＶ１＞ΔＶ２）。
Ｖｄｄはたとえば１０Ｖ、Ｖｄｄ２はたとえば８Ｖに設定される。
ＤＣ−ＤＣコンバータ１２は、図４に示すように、ＰＭＯＳトランジスタにより形成された出力トランジスタ１２１（ｐ１１）、同じくＰＭＯＳトランジスタにより形成されたスイッチングトランジスタ（スイッチング素子）１２２（ｐ１２）、１２３（ｐ１３）、および第１および第２キャパシタ１２４，１２５を有する。
また、図中、Ｖｒｅｆは所定電位を示している。また、Ｃ１は第１キャパシタ１２４の容量を、Ｃ２は第２キャパシタ１２５の容量をそれぞれ示している。
また、図中、Ｖｒｅｆは所定電位を示している。また、Ｃ１は第１キャパシタ１２４の容量を、Ｃ２は第２キャパシタ１２５の容量をそれぞれ示している。
出力トランジスタ１２１のゲートが第１ノードＡに接続され、ソースが第２ノードＢに接続され、ドレインが出力端子ｔｏｕｔに接続されている。
スイッチングトランジスタ素子１２２，１２３のソースが所定電位Ｖｒｅｆに共通に接続され、スイッチングトランジスタ１２２のドレインが第１ノードＡに接続され、スイッチングトランジスタ１２３のドレインが第２ノードＢに接続されている。そして、スイッチングトランジスタ素子１２２，１２３のゲートがリセット信号ｒｓｔの入力端子ｔｒｓｔ（レベルシフタ１１１の出力）に共通に接続されている。
第１キャパシタ１２４の第１電極が第１ノードＡに接続され、第２電極がクロックｃｋ１の入力端子ｔｃｋ１（レベルシフタ１１２の出力）に接続されている。
第２キャパシタ１２５の第１電極が第２ノードＢに接続され、第２電極がクロックｃｋ１の入力端子ｔｃｋ２（レベルシフタ１１３の出力）に接続されている。
スイッチングトランジスタ素子１２２，１２３のソースが所定電位Ｖｒｅｆに共通に接続され、スイッチングトランジスタ１２２のドレインが第１ノードＡに接続され、スイッチングトランジスタ１２３のドレインが第２ノードＢに接続されている。そして、スイッチングトランジスタ素子１２２，１２３のゲートがリセット信号ｒｓｔの入力端子ｔｒｓｔ（レベルシフタ１１１の出力）に共通に接続されている。
第１キャパシタ１２４の第１電極が第１ノードＡに接続され、第２電極がクロックｃｋ１の入力端子ｔｃｋ１（レベルシフタ１１２の出力）に接続されている。
第２キャパシタ１２５の第１電極が第２ノードＢに接続され、第２電極がクロックｃｋ１の入力端子ｔｃｋ２（レベルシフタ１１３の出力）に接続されている。
このような構成を有するＤＣ−ＤＣコンバータ１２においては、第１ノードＡの電位ΔＶ１の方が、第２ノードＢの電位ΔＶ２より大きくなるように、調整部１１によりクロックの振幅調整が行われる。
より具体的には、前述したように、ＤＣ−ＤＣコンバータ１２に供給される第１クロックｃｋ１と第２クロックｃｋ２の振幅は、第１クロックｃｋ１の振幅ΔＶ１のほうが、第２クロックｃｋ２の振幅Δ２よりも大きい（ΔＶ１＞ΔＶ２）。
第１および第２クロックｃｋ１、ｃｋ２は第１および第２キャパシタ１２４，１２５をとおして第１ノードＡ、第２ノードＢの電位を変動させる。
第１および第２クロックｃｋ１、ｃｋ２は第１および第２キャパシタ１２４，１２５をとおして第１ノードＡ、第２ノードＢの電位を変動させる。
図５に示すように、第１および第２ノードＡ，Ｂは、リセットパルス信号ｒｓｔがローレベルの期間、スイッチングトランジスタ１２２，１２３がオンして所定電位Ｖｒｅｆレベルに初期化される。
そして、第１および第２ノードＡ，Ｂは、所定電位Ｖｒｅｆを基準としてクロックｃｋ１、ｃｋ２の振幅で電位が変動する。
第１および第２ノードＡ，Ｂの電位変動によって出力トランジスタ１２１から負電位Ｖｓｓ２が出力される。
負電位Ｖｓｓ２は第２ノードＢのロー（Ｌｏ）電位であり、負電位Ｖｓｓ３は第１ノードＡのＬｏ電位である。
そして、第１および第２ノードＡ，Ｂは、所定電位Ｖｒｅｆを基準としてクロックｃｋ１、ｃｋ２の振幅で電位が変動する。
第１および第２ノードＡ，Ｂの電位変動によって出力トランジスタ１２１から負電位Ｖｓｓ２が出力される。
負電位Ｖｓｓ２は第２ノードＢのロー（Ｌｏ）電位であり、負電位Ｖｓｓ３は第１ノードＡのＬｏ電位である。
ここで、出力トランジスタ１２１のしきい値電圧ＶｔｈをＶｔｈ（ｐ１１）とすると、負電位Ｖｓｓ２の出力条件は、次のようになる。
［数１］
Ｖｓｓ３−Ｖｓｓ２＜Ｖｔｈ（ｐ１１） ・・・（１）
Ｖｓｓ３−Ｖｓｓ２＜Ｖｔｈ（ｐ１１） ・・・（１）
第１ノードＡの寄生容量をＣｐａ、第２ノードＢの寄生容量をＣｐｂとすると、次の式（２）、（３）により、第１ノードＡと第２ノードＢの振幅ΔＶ１‘、ΔＶ２‘が決まる。
［数２］
ΔＶ１‘＝ΔＶ１×Ｃ１／（Ｃ１＋Ｃｐａ） ・・・（２）
ΔＶ１‘＝ΔＶ１×Ｃ１／（Ｃ１＋Ｃｐａ） ・・・（２）
［数３］
ΔＶ２‘＝ΔＶ２×Ｃ２／（Ｃ２＋Ｃｐｂ） ・・・（３）
ΔＶ２‘＝ΔＶ２×Ｃ２／（Ｃ２＋Ｃｐｂ） ・・・（３）
したがって、上記式（１），（２），（３）の関係から考慮してクロックｃｋ１、ｃｋ２の振幅を決定する必要がある。
第１ノードＡと第２ノードＢの振幅ΔＶ１‘、ΔＶ２‘を用いると、出力トランジスタ１２１の駆動条件が次のように表せる。
第１ノードＡと第２ノードＢの振幅ΔＶ１‘、ΔＶ２‘を用いると、出力トランジスタ１２１の駆動条件が次のように表せる。
［数４］
ΔＶ２‘−ΔＶ１‘＜Ｖｔｈ（ｐ１１） ・・・（４）
ΔＶ２‘−ΔＶ１‘＜Ｖｔｈ（ｐ１１） ・・・（４）
ここで、係数ｋを用いて次式（５）のように関係付けを行うと、下記式（６）のような関係を得ることができる。
［数５］
ｋΔＶ２＝ΔＶ１ ・・・・（５）
ｋΔＶ２＝ΔＶ１ ・・・・（５）
［数６］
｛Ｃ２／（Ｃ２＋Ｃｐｂ）−ｋＣ１／（Ｃ１＋Ｃｐａ）｝ΔＶ２＜Ｖｔｈ（ｐ１１）
・・・（６）
｛Ｃ２／（Ｃ２＋Ｃｐｂ）−ｋＣ１／（Ｃ１＋Ｃｐａ）｝ΔＶ２＜Ｖｔｈ（ｐ１１）
・・・（６）
本第１の実施形態によれば、ゲート（制御端子）が第１ノードＡに接続され、ソースが第２ノードに接続され、ドレインが出力端子ｔｏｕｔに接続された出力トランジスタ１２１と、ソースが所定電位Ｖｒｅｆに接続され、ドレインが第１ノードＡに接続され、ゲートがリセット信号ｒｓｔの供給ラインに接続されたスイッチングトランジスタ１２２と、ソースが所定電位Ｖｒｅｆに接続され、ドレインが第２ノードＢに接続され、ゲートがリセット信号ｒｓｔの供給ラインに接続されたスイッチングトランジスタ１２３と、第１電極が第１ノードＡに接続され、第２電極が第１クロックｃｋ１の供給ラインに接続された第１キャパシタ１２４と、第１電極が第２ノードＢに接続され、第２電極が第２クロックｃｋ２の供給ラインに接続された第２キャパシタ１２５と、第１クロックｃｋ１の振幅と第２クロックｃｋ２の振幅を、第１クロックｃｋ１の振幅ΔＶ１のほうが、第２クロックｃｋ２の振幅Δ２よりも大きし、調整振幅に応じて第１および第２ノードＡ，Ｂの電位が変動するように調整する調整部１１と、を有し、第１および第２クロックｃｋ１，ｃｋ２は同相で、リセット信号ｒｓｔは基本的に第１および第２クロックｃｋ１，ｃｋ２と逆相に設定されることから、以下の効果を得ることができる。
同一極性であるｐチャネルのトランジスタ（ＴＦＴ等）を用いて形成することが可能となり、負電位を的確に出力することが可能となる。
その結果、同一極性のトランジスタにより形成されるパネル等に配置可能で、生産量の向上、工程数やコスト削減を図ることが可能となる利点がある。
同一極性であるｐチャネルのトランジスタ（ＴＦＴ等）を用いて形成することが可能となり、負電位を的確に出力することが可能となる。
その結果、同一極性のトランジスタにより形成されるパネル等に配置可能で、生産量の向上、工程数やコスト削減を図ることが可能となる利点がある。
＜第２実施形態＞
図６は、本発明の第２の実施形態に係る電圧供給回路の構成例を示すブロック図である。図７は、第２の実施形態に係るＤＣ−ＤＣコンバータの構成例を示す回路図である。また、図８は、第２の実施形態に係る電圧供給回路のタイミングチャートである。
図６は、本発明の第２の実施形態に係る電圧供給回路の構成例を示すブロック図である。図７は、第２の実施形態に係るＤＣ−ＤＣコンバータの構成例を示す回路図である。また、図８は、第２の実施形態に係る電圧供給回路のタイミングチャートである。
本第２の実施形態に係る電圧供給回路１０Ａが上述した第１の実施形態に係る電圧供給回路１０と異なる点は、２つのクロックではなく一つのクロッｃｋを用い、調整部１１Ａのレベルシフタ１１２でクロックｃｋの振幅をリセット信号ｒｓｔと同様に、電源電圧Ｖｄｄと接地電位ＧＮＤとの間の振幅を持つ信号にレベルシフトとしてＤＣ−ＤＣコンバータ１２Ａに供給し、ＤＣ−ＤＣコンバータ１２Ａにおいて、第１ノードＡと第２ノードＢに供給する信号振幅が異なるように調整するようにしたことにある。
具体的には、図７に示すように、キャパシタ１２４，１２５の第２電極をクロック入力端ｔｃｋに共通に接続し、第２ノードＢと基準電位（たとえば接地電位ＧＮＤ）との間に容量Ｃｂの寄生容量（キャパシタ）を配置している。
ＤＣ−ＤＣコンバータ１２Ａにおいては、図７および図８に示すように、リセット信号ｒｓｔによって第１および第２ノードＡ，Ｂ電位の初期化を行い、その後に容量Ｃ１，Ｃ２のキャパシタ１２４，１２５による入力ｃｋカップリングによって第１および第２ノードＡ，Ｂの電位をひきさげる。
このとき、第２ノードＢには追加寄生容量１２６（Ｃｂ）が接続されていることから、第１および第２ノードＡ，Ｂのカップリングゲインが調整され、ノードＢのＬｏ電位のみを出力する。
このとき、第２ノードＢには追加寄生容量１２６（Ｃｂ）が接続されていることから、第１および第２ノードＡ，Ｂのカップリングゲインが調整され、ノードＢのＬｏ電位のみを出力する。
第１ノードＡの寄生容量をＣｐａ、第２ノードＢの寄生容量をＣｐｂとすると、次の式（７）、（８）により、第１ノードＡと第２ノードＢの振幅ΔＶ１‘、ΔＶ２‘が決まる。
［数７］
ΔＶ１‘＝ΔＶ１×Ｃ１／（Ｃ１＋Ｃｐａ） ・・・（７）
ΔＶ１‘＝ΔＶ１×Ｃ１／（Ｃ１＋Ｃｐａ） ・・・（７）
［数８］
ΔＶ２‘＝ΔＶ２×Ｃ２／（Ｃ２＋Ｃｂ＋Ｃｐｂ） ・・・（８）
ここでΔＶ１＝ΔＶ２である。
ΔＶ２‘＝ΔＶ２×Ｃ２／（Ｃ２＋Ｃｂ＋Ｃｐｂ） ・・・（８）
ここでΔＶ１＝ΔＶ２である。
したがって、上記式（１），（７），（８）の関係から考慮してクロックｃｋ１、ｃｋ２の振幅を決定する必要がある。
第１ノードＡと第２ノードＢの振幅ΔＶ１‘、ΔＶ２‘を用いると、出力トランジスタ１２１の駆動条件が次のように表せる。
第１ノードＡと第２ノードＢの振幅ΔＶ１‘、ΔＶ２‘を用いると、出力トランジスタ１２１の駆動条件が次のように表せる。
［数９］
ΔＶ２‘−ΔＶ１‘＜Ｖｔｈ（ｐ１１） ・・・（９）
ΔＶ２‘−ΔＶ１‘＜Ｖｔｈ（ｐ１１） ・・・（９）
そして、下記式（１０）のような関係を得ることができる。
［数１０］
｛Ｃ２／（Ｃ２＋Ｃｂ＋Ｃｐｂ）−Ｃ１／（Ｃ１＋Ｃｐａ）｝ΔＶ２＜Ｖｔｈ（ｐ１１）
・・・（１０）
｛Ｃ２／（Ｃ２＋Ｃｂ＋Ｃｐｂ）−Ｃ１／（Ｃ１＋Ｃｐａ）｝ΔＶ２＜Ｖｔｈ（ｐ１１）
・・・（１０）
したがって、この条件を満たすようにＣｂを決めることになる。
本第２の実施形態によれば、上述した第１の実施形態の効果を得られることはもとより、２パルス（ｃｋ、ｒｓｔ）・３電源（Ｖｄｄ、Ｖｓｓ、Ｖｒｅｆ）で駆動可能である。パネル回路設計をＣＭＯＳ（ＰＭＯＳ＋ＮＭＯＳ）に対して単独構成で行うことで工程数を削減でき、生産量の向上を図れる利点がある。
＜第３実施形態＞
図９は、本発明の第３の実施形態に係る電圧供給回路の構成例を示すブロック図である。
図９は、本発明の第３の実施形態に係る電圧供給回路の構成例を示すブロック図である。
本第３の実施形態に係る電圧供給回路１０Ｂが上述した第１の実施形態に係る電圧供給回路１０と異なる点は、リセット信号ｒｓｔと第１および第２クロックｃｋ１、ｃｋ２とは逆相であり、また、第１クロックｃｋ１と第２クロックｃｋ２は同相であることから、一つのクロックｃｋにより、レベルシフト後のリセット信号ｒｓｔ、並びに第１および第２クロックｃｋ１，ｃｋ２を生成するようにしたことにある。
具体的には、リセット信号ｒｓｔ用のレベルシフタ１１１Ｂをインバータ機能付きレベルシフタ（インバータ）として、クロックｃｋを３つのレベルシフタ１１１Ｂ，１１２，１１３に並列に入力させている。
なお、インバータ１１１Ｂは、ＤＣ−ＤＣコンバータ１２と同様に、同一極性のＰＭＯＳトランジスタのみを用いて構成することが可能である。
図１０は、同一極性のＰＭＯＳトランジスタのみを用いて構成されたインバータの一例を示す回路図である。
このインバータ１３０は、図１０に示すように、ＰＭＯＳトランジスタ１３１〜１３３、キャパシタ１３４、およびノードＮＤ１３１，ＮＤ１３２を有する。
トランジスタ１３１のソースがノードＮＤ１３１に接続され、ゲートおよびドレインが基準電位Ｖｓｓに接続されている。トランジスタ１３２のソースがノードＮＤ１３２に接続され、ドレインが基準電位Ｖｓｓに接続され、ゲートがノードＮＤ１３１に接続されている。
トランジスタ１３３のソースが電源電圧Ｖｄｄの供給ラインに接続され、ドレインがノードＮＤ１３２に接続され、ゲートが信号入力ラインＩＮに接続されている。
そして、キャパシタ１３４の第１電極がノードＮＤ１３１に接続され、第２電極がノードＮＤ１３２に接続され、ノードＮＤ１３２が出力ＯＵＴに接続されている。
トランジスタ１３３のソースが電源電圧Ｖｄｄの供給ラインに接続され、ドレインがノードＮＤ１３２に接続され、ゲートが信号入力ラインＩＮに接続されている。
そして、キャパシタ１３４の第１電極がノードＮＤ１３１に接続され、第２電極がノードＮＤ１３２に接続され、ノードＮＤ１３２が出力ＯＵＴに接続されている。
このような構成において、ローレベルの信号が入力されると、トランジスタ１３３がオンし、ノードＮＤ１３２の電位が上昇する。その結果、キャパシタＣ１３４を通してノードＮＤ１３１の電位が上昇し、トランジスタ１３２がオフする。その結果、出力ＯＵＴにＶｄｄレベルの信号が出力される。
ハイレベルの信号が入力されると、トランジスタ１３３はオフし、ノードＮＤ１３１の電位はトランジスタ１３１を通して放電され、トランジスタ１３２がオンする。その結果、出力ＯＵＴにＶｓｓレベルの信号が出力される。
ハイレベルの信号が入力されると、トランジスタ１３３はオフし、ノードＮＤ１３１の電位はトランジスタ１３１を通して放電され、トランジスタ１３２がオンする。その結果、出力ＯＵＴにＶｓｓレベルの信号が出力される。
その他の構成は、第１の実施形態と同様である。
本第３の実施形態によれば、上述した第１の実施形態と同等の効果を得ることができる。
＜第４実施形態＞
図１１は、本発明の第４の実施形態に係る電圧供給回路の構成例を示すブロック図である。
図１１は、本発明の第４の実施形態に係る電圧供給回路の構成例を示すブロック図である。
本第４の実施形態に係る電圧供給回路１０Ｃが上述した第２の実施形態に係る電圧供給回路１０Ａと異なる点は、リセット信号ｒｓｔとクロックｃｋとは逆相であることから、一つのクロックｃｋにより、レベルシフト後のリセット信号ｒｓｔを生成するようにしたことにある。
具体的には、リセット信号ｒｓｔ用のレベルシフタ１１１Ｃをインバータ機能付きレベルシフタ（インバータ）として、クロックｃｋを２つのレベルシフタ１１１Ｃ，１１２に並列に入力させている。
なお、インバータ１１１Ｃは、ＤＣ−ＤＣコンバータ１２Ａと同様に、図１０に示すように、同一極性のＰＭＯＳトランジスタのみを用いて構成することが可能である。
その他の構成は、第２の実施形態と同様である。
本第４の実施形態によれば、上述した第２の実施形態と同等の効果を得ることができる。
＜第５実施形態＞
図１２は、本発明の第５の実施形態に係る電圧供給回路の構成例を示すブロック図である。
図１２は、本発明の第５の実施形態に係る電圧供給回路の構成例を示すブロック図である。
本第５の実施形態に係る電圧供給回路１０Ｄが上述した第４の実施形態に係る電圧供給回路１０Ｃと異なる点は、クロック用レベルシフタ１１２の前段に遅延回路１１４を設けたことにある。
遅延回路１１４を設けた理由を図１３および図１４に関連付けて説明する。
図１３は、リセット信号ｒｓｔがクロックｃｋに対して時間的に後ろにずれた場合を示すタイミングチャートである。
図１４は、リセット信号ｒｓｔがクロックｃｋに対して時間的に前にずれた場合を示すタイミングチャートである。
図１３は、リセット信号ｒｓｔがクロックｃｋに対して時間的に後ろにずれた場合を示すタイミングチャートである。
図１４は、リセット信号ｒｓｔがクロックｃｋに対して時間的に前にずれた場合を示すタイミングチャートである。
リセット信号ｒｓｔがクロックｃｋ逆相なので、第４の実施形態のような構成をとることができる。
ただし、ここで位相関係に注意する必要がある。
ただし、ここで位相関係に注意する必要がある。
図１３に示すように、リセット信号ｒｓｔがクロックｃｋに対して時間的に後ろにずれた場合、第１および第２ノードＡ,Ｂがクロックｃｋのカップリングで電位を下げなければならないときに、図７のスイッチングトランジスタ１２２、１２３がオンしているため、十分なカップリングを受けることができない。したがって、正常動作を保証することができない。
これに対して、図１４に示すように、リセット信号ｒｓｔがクロックｃｋに対して時間的に前にずれた場合、動作に大きな問題はない。しいて言えば、第１および第２ノードＡ,ＢのＬｏ期間（Ｖｓｓ２出力期間）が短くなるため、負電源電圧Ｖｓｓ２の供給能力が落ちてしまう。出力ＯＵＴノードのフローティング期間（非Vss2供給期間）が増えてしまう。
非供給期間は出力ＯＵＴノードのＶｓｓ２電位が変動することがあるため、できるだけ非供給期間は短くしておきたい。
図１４は非供給期間が短くなるということで、ＤＣ−ＤＣコンバータ１２Ａの供給性能低下はあるが、リセット信号ｒｓｔのクロックｃｋに対する遅延量を遅延回路１１４で制御してやり、必要十分な供給量を確保しておけば利用可能である。
非供給期間は出力ＯＵＴノードのＶｓｓ２電位が変動することがあるため、できるだけ非供給期間は短くしておきたい。
図１４は非供給期間が短くなるということで、ＤＣ−ＤＣコンバータ１２Ａの供給性能低下はあるが、リセット信号ｒｓｔのクロックｃｋに対する遅延量を遅延回路１１４で制御してやり、必要十分な供給量を確保しておけば利用可能である。
その他の構成は、第２および第４の実施形態と同様である。
本第５の実施形態によれば、上述した第２および第４の実施形態と同等の効果を得ることができる。
＜第６実施形態＞
図１５は、本発明の第６の実施形態に係る電圧供給回路の構成例を示すブロック図である。
図１５は、本発明の第６の実施形態に係る電圧供給回路の構成例を示すブロック図である。
本第６の実施形態に係る電圧供給回路１０Ｅが上述した第３の実施形態に係る電圧供給回路１０Ｂと異なる点は、第５の実施形態において説明したと同様の理由により、クロック用レベルシフタ１１２，１１３の前段に遅延回路１１４を設けたことにある。
なお、図１５の構成に関しては第１クロックｃｋ１と第２クロックｋ２の位相がずれないようにすることも重要である。
その他の構成は、第１および第３の実施形態と同様である。
その他の構成は、第１および第３の実施形態と同様である。
本第６の実施形態によれば、上述した第１および第３の実施形態と同等の効果を得ることができる。
＜第７実施形態＞
図１６は、本発明の第７の実施形態に係る電圧供給回路を説明するためのタイミングチャートである。
図１６は、本発明の第７の実施形態に係る電圧供給回路を説明するためのタイミングチャートである。
本第７の実施形態に係る電圧供給回路（１０Ｆ）が上述した第２の実施形態に係る電圧供給１０Ａと異なる点は、リセット信号ｒｓｔのオフ期間（ハイレベル期間）を広くとり、リセット信号ｒｓｔが負電位Ｖｓｓ２供給期間を減少させないようなタイミングとしてことにある。
その他の構成は、第２の実施形態と同様である。
本第７の実施形態によれば、上述した第２の実施形態と同等の効果を得ることができる。
なお、この構成は、第１の実施形態の構成に対しても同様に適用することができる。
＜第８実施形態＞
図１７は、本発明の第８の実施形態に係る電圧供給回路の構成例を示すブロック図である。図１８は、第８の実施形態に係る電圧供給回路のタイミングチャートである。
図１７は、本発明の第８の実施形態に係る電圧供給回路の構成例を示すブロック図である。図１８は、第８の実施形態に係る電圧供給回路のタイミングチャートである。
本第８の実施形態に係る電圧供給回路１０Ｇが上述した第４の実施形態に係る電圧供給１０Ｃと異なる点は、リセット信号ｒｓｔを生成するレベルシフタをインバータ機能の代わりにＮＡＮＤ回路機能部１１５として、クロックｃｋとイネーブル信号ｅｎにより選択的にリセット信号ｒｓｔを生成するようにしたことにある。
この場合、図１８に示すように、上述した第７の実施形態と同様にリセット信号ｒｓｔのオフ期間（ハイレベル期間）を広くとり、リセット信号ｒｓｔが負電位Ｖｓｓ２供給期間を減少させないようなタイミングとすることが任意に行えるようになる利点がある。
図１９は、同一極性のＰＭＯＳトランジスタのみを用いて構成されたＮＡＮＤ回路の一例を示す回路図である。
このＮＡＮＤ回路１４０は、図１９に示すように、ＰＭＯＳトランジスタ１４１〜１４４、キャパシタ１４５、およびノードＮＤ１４１，ＮＤ１４２を有する。
トランジスタ１４１のソースがノードＮＤ１４１に接続され、ゲートおよびドレインが基準電位Ｖｓｓに接続されている。トランジスタ１４２のソースがノードＮＤ１４２に接続され、ドレインが基準電位Ｖｓｓに接続され、ゲートがノードＮＤ１４１に接続されている。
トランジスタ１４３のソースが電源電圧Ｖｄｄの供給ラインに接続され、ドレインがノードＮＤ１４２に接続され、ゲートが信号入力ラインＩＮ１に接続されている。
とランジスタ１４４のソースが電源電圧Ｖｄｄの供給ラインに接続され、ドレインがノードＮＤ１４２に接続され、ゲートが信号入力ラインＩＮ２に接続されている。
そして、キャパシタ１４５の第１電極がノードＮＤ１４１に接続され、第２電極がノードＮＤ１４２に接続され、ノードＮＤ１４２が出力ＯＵＴに接続されている。
トランジスタ１４３のソースが電源電圧Ｖｄｄの供給ラインに接続され、ドレインがノードＮＤ１４２に接続され、ゲートが信号入力ラインＩＮ１に接続されている。
とランジスタ１４４のソースが電源電圧Ｖｄｄの供給ラインに接続され、ドレインがノードＮＤ１４２に接続され、ゲートが信号入力ラインＩＮ２に接続されている。
そして、キャパシタ１４５の第１電極がノードＮＤ１４１に接続され、第２電極がノードＮＤ１４２に接続され、ノードＮＤ１４２が出力ＯＵＴに接続されている。
このような構成において、２つに信号ｅｎおよびｃｋがローレベル、あるいは一方がハイレベルで他方がローレベルの場合は、トランジスタ１４３，１４４の両方あるいはいずれかがオンし、ノードＮＤ１４２の電位が上昇する。その結果、キャパシタ１４５を通してノードＮＤ１４１の電位が上昇し、トランジスタ１４２がオフする。その結果、出力ＯＵＴにＶｄｄレベルのリセットｒｓｔ信号が出力される。
２つに信号ｅｎおよびｃｋが共にハイレベルの信号が入力されると、トランジスタ１４３，１４４の両方がオフし、ノードＮＤ１４１の電位はトランジスタ１４１を通して放電され、トランジスタ１４２がオンする。その結果、出力ＯＵＴにＶｓｓレベルのリセット信号ｒｓｔが出力される。
２つに信号ｅｎおよびｃｋが共にハイレベルの信号が入力されると、トランジスタ１４３，１４４の両方がオフし、ノードＮＤ１４１の電位はトランジスタ１４１を通して放電され、トランジスタ１４２がオンする。その結果、出力ＯＵＴにＶｓｓレベルのリセット信号ｒｓｔが出力される。
その他の構成は、第２および第４の実施形態と同様である。
本第８の実施形態によれば、上述した第２および第４の実施形態と同等の効果を得ることができる。
＜第９実施形態＞
図２０は、本発明の第９の実施形態に係る電圧供給回路の構成例を示すブロック図である。
図２０は、本発明の第９の実施形態に係る電圧供給回路の構成例を示すブロック図である。
本第９の実施形態に係る電圧供給回路１０Ｈが上述した第３の実施形態に係る電圧供給１０Ｂと異なる点は、第８の実施形態と同様に、リセット信号ｒｓｔを生成するレベルシフタをインバータ機能の代わりに、図１９に示すような構成を有するＮＡＮＤ回路機能部１１５として、クロックｃｋとイネーブル信号ｅｎにより選択的にリセット信号ｒｓｔを生成するようにしたことにある。
この場合も、上述した第７の実施形態と同様にリセット信号ｒｓｔのオフ期間（ハイレベル期間）を広くとり、リセット信号ｒｓｔが負電位Ｖｓｓ２供給期間を減少させないようなタイミングとすることが任意に行えるようになる利点がある。
その他の構成は、第１および第３の実施形態と同様である。
本第９の実施形態によれば、上述した第１および第３の実施形態と同等の効果を得ることができる。
＜第１０実施形態＞
図２１は、本発明の第１０の実施形態に係る電圧供給回路の構成例を示すブロック図である。
図２１は、本発明の第１０の実施形態に係る電圧供給回路の構成例を示すブロック図である。
本第１０の実施形態に係る電圧供給回路１０Ｉが上述した第８の実施形態に係る電圧供給１０Ｂと異なる点は、リセット信号ｒｓｔを生成するレベルシフタをＮＡＮＤ回路機能部１１５の代わりに、ＮＯＲ回路機能部１１６として、クロックｃｋとイネーブル信号ｅｎにより選択的にリセット信号ｒｓｔを生成するようにしたことにある。
図２２は、同一極性のＰＭＯＳトランジスタのみを用いて構成されたＮＯＲ回路の一例を示す回路図である。
このＮＯＲ回路１５０は、図２２に示すように、ＰＭＯＳトランジスタ１５１〜１５４、キャパシタ１５５、およびノードＮＤ１５１，ＮＤ１５２を有する。
トランジスタ１５１のソースがノードＮＤ１５１に接続され、ゲートおよびドレインが基準電位Ｖｓｓに接続されている。トランジスタ１５２のソースがノードＮＤ１５２に接続され、ドレインが基準電位Ｖｓｓに接続され、ゲートがノードＮＤ１５１に接続されている。
トランジスタ１５３のソースが電源電圧Ｖｄｄの供給ラインに接続され、ドレインがトランジスタ１５４のソースに接続され、トランジスタ１５４のドレインがノードＮＤ１５２に接続され、トランジスタ１５３のゲートが信号入力ラインＩＮ１に接続され、トランジスタ１５４のゲートが入力ラインＩＮ２に接続されている。
そして、キャパシタ１５５の第１電極がノードＮＤ１５１に接続され、第２電極がノードＮＤ１５２に接続され、ノードＮＤ１５２が出力ＯＵＴに接続されている。
トランジスタ１５３のソースが電源電圧Ｖｄｄの供給ラインに接続され、ドレインがトランジスタ１５４のソースに接続され、トランジスタ１５４のドレインがノードＮＤ１５２に接続され、トランジスタ１５３のゲートが信号入力ラインＩＮ１に接続され、トランジスタ１５４のゲートが入力ラインＩＮ２に接続されている。
そして、キャパシタ１５５の第１電極がノードＮＤ１５１に接続され、第２電極がノードＮＤ１５２に接続され、ノードＮＤ１５２が出力ＯＵＴに接続されている。
このような構成において、２つに信号ｅｎおよびｃｋが共にローレベルの場合は、トランジスタ１５３，１５４の両方がオンし、ノードＮＤ１５２の電位が上昇する。その結果、キャパシタＣ１５５を通してノードＮＤ１５１の電位が上昇し、トランジスタ１５２がオフする。その結果、出力ＯＵＴにＶｄｄレベルのリセットｒｓｔ信号が出力される。
２つに信号ｅｎおよびｃｋが共にハイレベルまたはいずれかがハイレベルの信号として入力されると、トランジスタ１５３，１５４の両方またはいずれかがオフし、ノードＮＤ１５１の電位はトランジスタ１５１を通して放電され、トランジスタ１５２がオンする。その結果、出力ＯＵＴにＶｓｓレベルのリセット信号ｒｓｔが出力される。
２つに信号ｅｎおよびｃｋが共にハイレベルまたはいずれかがハイレベルの信号として入力されると、トランジスタ１５３，１５４の両方またはいずれかがオフし、ノードＮＤ１５１の電位はトランジスタ１５１を通して放電され、トランジスタ１５２がオンする。その結果、出力ＯＵＴにＶｓｓレベルのリセット信号ｒｓｔが出力される。
その他の構成は、第２、第４、および第８の実施形態と同様である。
本第１０の実施形態によれば、上述した第２、第４、および第８の実施形態と同等の効果を得ることができる。
なお、図示しないが、第９の実施形態のＮＡＮＤ回路の代わりにＮＯＲ回路を適用することが可能である。
以上の実施形態においては、同一極性のトランジスタとしてＰＭＯＳの場合を例にせつしたが、ＮＭＯＳの場合も同様に構成することが可能である。ＮＭＯＳの場合は負電位ではなく正電位を出力することになる以外は、基本的に同様にＮＭＯＳトランジスタを用いて各電圧供給回路を構成することが可能である。
ＮＭＯＳトランジスタで電圧供給回路を構成する場合、たとえばアモルファスシリコンを用いてＴＦＴ等を形成することが容易となり、後で説明するような画素回路を有する有機ＥＬ表示装置のパネルに電圧供給回路を容易に配置することが可能となる。
ＮＭＯＳトランジスタで電圧供給回路を構成する場合、たとえばアモルファスシリコンを用いてＴＦＴ等を形成することが容易となり、後で説明するような画素回路を有する有機ＥＬ表示装置のパネルに電圧供給回路を容易に配置することが可能となる。
以下、ＮＭＯＳトランジスタで形成した電圧供給回路の実施形態について説明する。
なお以下では、基本的な回路機能は同じであることから、前述したＰＭＯＳの場合との構成に違いを中心に説明する。
なお以下では、基本的な回路機能は同じであることから、前述したＰＭＯＳの場合との構成に違いを中心に説明する。
＜第１１実施形態＞
図２３は、本第１１の実施形態に係るＤＣ−ＤＣコンバータの構成例を示す回路図である。また、図２４は、第１１の実施形態に係る電圧供給回路のタイミングチャートである。
図２３は、本第１１の実施形態に係るＤＣ−ＤＣコンバータの構成例を示す回路図である。また、図２４は、第１１の実施形態に係る電圧供給回路のタイミングチャートである。
本第１１の実施形態に係る電圧供給回路１０Ｊが上述した第１の実施形態に係る電圧供給１０と異なる点は、ＰＭＯＳＮトランジスタ１２１，１２２，１２３をＮＭＯＳトランジスタ１２１Ｎ，１２２Ｎ，１２３Ｎ(ｎ１１〜ｎ１３)で置換したことにある。
この場合、負電位Ｖｓｓ２の代わりに正電位Ｖｄｄ２となり、負電位Ｖｓｓ３の代わりに正電位Ｖｄｄ３（Ｖｄｄ３＞Ｖｄｄ２＞Ｖｄｄ＞Ｖｒｅｆ）となる。
このような構成を有するＤＣ−ＤＣコンバータ１２ｊにおいては、第１ノードＡの電位ΔＶ１の方が、第２ノードＢの電位ΔＶ２より大きくなるように、調整部１１によりクロックの振幅調整が行われる。
より具体的には、前述したように、ＤＣ−ＤＣコンバータ１２Ｊに供給される第１クロックｃｋ１と第２クロックｃｋ２の振幅は、第１クロックｃｋ１の振幅ΔＶ１のほうが、第２クロックｃｋ２の振幅Δ２よりも大きい（ΔＶ１＞ΔＶ２）。
クロックｃｋ１、ｃｋ２はキャパシタ１２４，１２５をとおして第１ノードＡ、第２ノードＢの電位を変動させる。
クロックｃｋ１、ｃｋ２はキャパシタ１２４，１２５をとおして第１ノードＡ、第２ノードＢの電位を変動させる。
図２４に示すように、第１および第２ノードＡ，Ｂは、リセットパルス信号ｒｓｔがローレベルの期間、スイッチングトランジスタ１２２Ｎ，１２３Ｎがオンして所定電位Ｖｒｅｆレベルに初期化される。
そして、第１および第２ノードＡ，Ｂは、所定電位Ｖｒｅｆを基準としてクロックｃｋ１、ｃｋ２の振幅で電位が変動する。
第１および第２ノードＡ，Ｂの電位変動によって出力トランジスタ１２１Ｎから正電位Ｖｄｄ２が出力される。
正電位Ｖｄｄ２は第２ノードＢのハイ（Ｈｉ）電位であり、負電位Ｖｄｄ３は第１ノードＡのＨｉ電位である。
そして、第１および第２ノードＡ，Ｂは、所定電位Ｖｒｅｆを基準としてクロックｃｋ１、ｃｋ２の振幅で電位が変動する。
第１および第２ノードＡ，Ｂの電位変動によって出力トランジスタ１２１Ｎから正電位Ｖｄｄ２が出力される。
正電位Ｖｄｄ２は第２ノードＢのハイ（Ｈｉ）電位であり、負電位Ｖｄｄ３は第１ノードＡのＨｉ電位である。
ここで、出力トランジスタ１２１Ｎのしきい値電圧ＶｔｈをＶｔｈ（ｎ１１）とすると、負電位Ｖｄｄ２の出力条件は、次のようになる。
［数１１］
Ｖｄｄ３−Ｖｄｄ２＞Ｖｔｈ（ｎ１１） ・・・（１１）
Ｖｄｄ３−Ｖｄｄ２＞Ｖｔｈ（ｎ１１） ・・・（１１）
第１ノードＡの寄生容量をＣｐａ、第２ノードＢの寄生容量をＣｐｂとすると、次の式（１２）、（１３）により、第１ノードＡと第２ノードＢの振幅ΔＶ１‘、ΔＶ２‘が決まる。
［数１２］
ΔＶ１‘＝ΔＶ１×Ｃ１／（Ｃ１＋Ｃｐａ） ・・・（１２）
ΔＶ１‘＝ΔＶ１×Ｃ１／（Ｃ１＋Ｃｐａ） ・・・（１２）
［数１３］
ΔＶ２‘＝ΔＶ２×Ｃ２／（Ｃ２＋Ｃｐｂ） ・・・（１３）
ΔＶ２‘＝ΔＶ２×Ｃ２／（Ｃ２＋Ｃｐｂ） ・・・（１３）
したがって、上記式（１１），（１２），（１３）の関係から考慮してクロックｃｋ１、ｃｋ２の振幅を決定する必要がある。
第１ノードＡと第２ノードＢの振幅ΔＶ１‘、ΔＶ２‘を用いると、出力トランジスタ１２１Ｎの駆動条件が次のように表せる。
第１ノードＡと第２ノードＢの振幅ΔＶ１‘、ΔＶ２‘を用いると、出力トランジスタ１２１Ｎの駆動条件が次のように表せる。
［数１４］
ΔＶ１‘−ΔＶ２‘＞Ｖｔｈ（ｎ１１） ・・・（１４）
ΔＶ１‘−ΔＶ２‘＞Ｖｔｈ（ｎ１１） ・・・（１４）
ここで、係数ｋを用いて次式（１５）のように関係付けを行うと、下記式（１６）のような関係を得ることができる。
［数１５］
ｋΔＶ２＝ΔＶ１ ・・・・（１５）
ｋΔＶ２＝ΔＶ１ ・・・・（１５）
［数１６］
｛ｋＣ１／（Ｃ１＋Ｃｐａ）- Ｃ２／（Ｃ２＋Ｃｐｂ）｝ΔＶ２＞Ｖｔｈ（ｎ１１）
・・・（１６）
｛ｋＣ１／（Ｃ１＋Ｃｐａ）- Ｃ２／（Ｃ２＋Ｃｐｂ）｝ΔＶ２＞Ｖｔｈ（ｎ１１）
・・・（１６）
本第１１の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができ、さらに、アモルファスシリコンを用いて作製されるパネルに容易に適用し易く、実用に即した電圧供給回路を実現することが可能となる利点がある。
＜第１２実施形態＞
図２５は、本第１２の実施形態に係るＤＣ−ＤＣコンバータの構成例を示す回路図である。また、図２６は、第１２の実施形態に係る電圧供給回路のタイミングチャートである。
図２５は、本第１２の実施形態に係るＤＣ−ＤＣコンバータの構成例を示す回路図である。また、図２６は、第１２の実施形態に係る電圧供給回路のタイミングチャートである。
本第１２の実施形態に係る電圧供給回路１０Ｋが上述した第２の実施形態に係る電圧供給１０Ａと異なる点は、ＰＭＯＳＮトランジスタ１２１，１２２，１２３をＮＭＯＳトランジスタ１２１Ｎ，１２２Ｎ，１２３Ｎで置換したことにある。
このような構成を有するＤＣ−ＤＣコンバータ１２Ｋにおいては、図２５および図２６に示すように、リセット信号ｒｓｔによって第１および第２ノードＡ，Ｂ電位の初期化を行い、その後に容量Ｃ１，Ｃ２のキャパシタ１２４，１２５による入力ｃｋカップリングによって第１および第２ノードＡ，Ｂの電位をひきあげる。
このとき、第２ノードＢには追加寄生容量１２６（Ｃｂ）が接続されていることから、第１および第２ノードＡ，Ｂのカップリングゲインが調整され、ノードＢのＨｉ電位のみを出力する。
このとき、第２ノードＢには追加寄生容量１２６（Ｃｂ）が接続されていることから、第１および第２ノードＡ，Ｂのカップリングゲインが調整され、ノードＢのＨｉ電位のみを出力する。
第１ノードＡの寄生容量をＣｐａ、第２ノードＢの寄生容量をＣｐｂとすると、次の式（１７）、（１８）により、第１ノードＡと第２ノードＢの振幅ΔＶ１‘、ΔＶ２‘が決まる。
［数１７］
ΔＶ１‘＝ΔＶ１×Ｃ１／（Ｃ１＋Ｃｐａ） ・・・（１７）
ΔＶ１‘＝ΔＶ１×Ｃ１／（Ｃ１＋Ｃｐａ） ・・・（１７）
［数１８］
ΔＶ２‘＝ΔＶ２×Ｃ２／（Ｃ２＋Ｃｂ＋Ｃｐｂ） ・・・（１８）
ΔＶ２‘＝ΔＶ２×Ｃ２／（Ｃ２＋Ｃｂ＋Ｃｐｂ） ・・・（１８）
したがって、上記式（１１），（１７），（１８）の関係から考慮してクロックｃｋ１、ｃｋ２の振幅を決定する必要がある。
第１ノードＡと第２ノードＢの振幅ΔＶ１‘、ΔＶ２‘を用いると、出力トランジスタ１２１Ｎの駆動条件が次のように表せる。
第１ノードＡと第２ノードＢの振幅ΔＶ１‘、ΔＶ２‘を用いると、出力トランジスタ１２１Ｎの駆動条件が次のように表せる。
［数１９］
ΔＶ１‘−ΔＶ２‘＞Ｖｔｈ（ｎ１１） ・・・（１９）
ここでΔＶ１＝ΔＶ２である。
ΔＶ１‘−ΔＶ２‘＞Ｖｔｈ（ｎ１１） ・・・（１９）
ここでΔＶ１＝ΔＶ２である。
そして、下記式（２０）のような関係を得ることができる。
［数２０］
｛Ｃ１／（Ｃ１＋Ｃｐａ）- Ｃ２／（Ｃ２＋Ｃｂ＋Ｃｐｂ）｝ΔＶ２＞Ｖｔｈ（ｎ１１）
・・・（２０）
｛Ｃ１／（Ｃ１＋Ｃｐａ）- Ｃ２／（Ｃ２＋Ｃｂ＋Ｃｐｂ）｝ΔＶ２＞Ｖｔｈ（ｎ１１）
・・・（２０）
したがって、この条件を満たすようにＣｂを決めることになる。
本第１２の実施形態によれば、上述した第１の実施形態の効果を得られることはもとより、２パルス（ｃｋ、ｒｓｔ）・３電源（Ｖｄｄ、Ｖｓｓ、Ｖｒｅｆ）で駆動可能である。パネル回路設計をＣＭＯＳ（ＰＭＯＳ＋ＮＭＯＳ）に対して単独構成で行うことで工程数を削減でき、生産量の向上を図れる利点がある。
＜第１３実施形態＞
図２７は、本発明の第１３の実施形態に係る電圧供給回路を説明するためのタイミングチャートである。
図２７は、本発明の第１３の実施形態に係る電圧供給回路を説明するためのタイミングチャートである。
本第１３の実施形態に係る電圧供給回路（１０Ｌ）が上述した第１２の実施形態に係る電圧供給１０Ａと異なる点は、リセット信号ｒｓｔのオフ期間（ハイレベル期間）を広くとり、リセット信号ｒｓｔが負電位Ｖｓｓ２供給期間を減少させないようなタイミングとしてことにある。
その他の構成は、第１２の実施形態と同様である。
本第１３の実施形態によれば、上述した第１２の実施形態と同等の効果を得ることができる。
なお、図示しないが、この構成は第１１の実施形態にも適用可能である。
＜第１４実施形態＞
図２８は、本発明の第１４の実施形態に係る電圧供給回路の構成例を示すブロック図である。図２９は、第１４の実施形態に係る電圧供給回路のタイミングチャートである。
図２８は、本発明の第１４の実施形態に係る電圧供給回路の構成例を示すブロック図である。図２９は、第１４の実施形態に係る電圧供給回路のタイミングチャートである。
本第１４の実施形態に係る電圧供給回路１０Ｍが上述した第１２の実施形態に係る電圧供給１０Ｂと異なる点は、リセット信号ｒｓｔを生成するレベルシフタをインバータ機能の代わりに、ＮＯＲ回路機能部１１６Ｎとして、クロックｃｋとイネーブル信号ｅｎにより選択的にリセット信号ｒｓｔを生成するようにしたことにある。
この場合も、上述した第７の実施形態と同様にリセット信号ｒｓｔのオフ期間（ハイレベル期間）を広くとり、リセット信号ｒｓｔが負電位Ｖｓｓ２供給期間を減少させないようなタイミングとすることが任意に行えるようになる利点がある。
図３０は、同一極性のＰＭＯＳトランジスタのみを用いて構成されたＮＯＲ回路の一例を示す回路図である。
このＮＯＲ回路１５０は、図３０に示すように、ＮＭＯＳトランジスタ１５１Ｎ〜１５４Ｎ、キャパシタ１５５Ｎ、およびノードＮＤ１５１Ｎ，ＮＤ１５２Ｎを有する。
トランジスタ１５１ＮのソースがノードＮＤ１５１Ｎに接続され、ゲートおよびドレインが電源電位Ｖｄｄに接続されている。トランジスタ１５２ＮのソースがノードＮＤ１５２Ｎに接続され、ドレインが電源電位Ｖｄｄに接続され、ゲートがノードＮＤ１５１Ｎに接続されている。
トランジスタ１５３Ｎのソースが基準電圧Ｖｓｓの供給ラインに接続され、ドレインがトランジスタ１５４Ｎのソースに接続され、トランジスタ１５４ＮのドレインがノードＮＤ１５２Ｎに接続され、トランジスタ１５３Ｎのゲートが信号入力ラインＩＮ１に接続され、トランジスタ１５４Ｎのゲートが入力ラインＩＮ２に接続されている。
そして、キャパシタ１５５Ｎの第１電極がノードＮＤ１５１Ｍに接続され、第２電極がノードＮＤ１５２Ｎに接続され、ノードＮＤ１５２Ｎ出力ＯＵＴに接続されている。
トランジスタ１５３Ｎのソースが基準電圧Ｖｓｓの供給ラインに接続され、ドレインがトランジスタ１５４Ｎのソースに接続され、トランジスタ１５４ＮのドレインがノードＮＤ１５２Ｎに接続され、トランジスタ１５３Ｎのゲートが信号入力ラインＩＮ１に接続され、トランジスタ１５４Ｎのゲートが入力ラインＩＮ２に接続されている。
そして、キャパシタ１５５Ｎの第１電極がノードＮＤ１５１Ｍに接続され、第２電極がノードＮＤ１５２Ｎに接続され、ノードＮＤ１５２Ｎ出力ＯＵＴに接続されている。
このような構成において、２つに信号ｅｎおよびｃｋが共にハイレベルあるいはいずれか一方がハイレベルの場合は、トランジスタ１５３Ｎ，１５４Ｎの両方あるいはいずれかがオンし、ノードＮＤ１５２Ｎの電位が下降する。その結果、キャパシタ１５５Ｎを通してノードＮＤ１５１Ｎの電位が下降し、トランジスタ１５２Ｎがオフする。その結果、出力ＯＵＴにＶｓｓレベルのリセットｒｓｔ信号が出力される。
２つに信号ｅｎおよびｃｋが共にローレベルの信号として入力されると、トランジスタ１５３Ｎ，１５４Ｎの両方がオフし、ノードＮＤ１５１Ｎの電位はトランジスタ１５１Ｎを通して充電され、トランジスタ１５２Ｎがオンする。その結果、出力ＯＵＴにＶｄｄレベルのリセット信号ｒｓｔが出力される。
２つに信号ｅｎおよびｃｋが共にローレベルの信号として入力されると、トランジスタ１５３Ｎ，１５４Ｎの両方がオフし、ノードＮＤ１５１Ｎの電位はトランジスタ１５１Ｎを通して充電され、トランジスタ１５２Ｎがオンする。その結果、出力ＯＵＴにＶｄｄレベルのリセット信号ｒｓｔが出力される。
その他の構成は、第１２の実施形態と同様である。
本第１４の実施形態によれば、上述した第１２の実施形態と同等の効果を得ることができる。
＜第１５実施形態＞
図３１は、本発明の第１５の実施形態に係る電圧供給回路の構成例を示すブロック図である。
図３１は、本発明の第１５の実施形態に係る電圧供給回路の構成例を示すブロック図である。
本第１５の実施形態に係る電圧供給回路１０Ｎが上述した第１１の実施形態に係る電圧供給１０Ｊと異なる点は、第１４の実施形態と同様に、リセット信号ｒｓｔを生成するレベルシフタを、図３１に示すような構成を有するＮＯＲ回路機能部１１６Ｎとして、クロックｃｋとイネーブル信号ｅｎにより選択的にリセット信号ｒｓｔを生成するようにしたことにある。
この場合も、上述した第７の実施形態と同様にリセット信号ｒｓｔのオフ期間（ハイレベル期間）を広くとり、リセット信号ｒｓｔが負電位Ｖｓｓ２供給期間を減少させないようなタイミングとすることが任意に行えるようになる利点がある。
その他の構成は、第１１の実施形態と同様である。
本第１５の実施形態によれば、上述した第１１の実施形態と同等の効果を得ることができる。
なお、第１４および第１５の実施形態のＮＯＲ回路の代わりにＮＭＯＳのみからなるインバータ１３０ＮやＮＡＮＤ回路１４０Ｎを適用することが可能である。
図３２は、同一極性のＮＭＯＳトランジスタのみを用いて構成されたインバータの一例を示す回路図である。
このインバータ１３０Ｎは、図３２に示すように、ＮＭＯＳトランジスタ１３１Ｎ〜１３３Ｎ、キャパシタ１３４Ｎ、およびノードＮＤ１３１Ｎ，ＮＤ１３２Ｎを有する。
トランジスタ１３１ＮのソースがノードＮＤ１３１Ｎに接続され、ゲートおよびドレインが電源電位Ｖｄｄに接続されている。トランジスタ１３２ＮのソースがノードＮＤ１３２Ｎに接続され、ドレインが電源電位Ｖｄｄに接続され、ゲートがノードＮＤ１３１Ｎに接続されている。
トランジスタ１３３Ｎのソースが基準電位Ｖｓｓに接続され、ドレインがノードＮＤ１３２Ｎに接続され、ゲートが信号入力ラインＩＮに接続されている。
そして、キャパシタ１３４Ｎの第１電極がノードＮＤ１３１に接続され、第２電極がノードＮＤ１３２Ｎに接続され、ノードＮＤ１３２Ｎが出力ＯＵＴに接続されている。
トランジスタ１３３Ｎのソースが基準電位Ｖｓｓに接続され、ドレインがノードＮＤ１３２Ｎに接続され、ゲートが信号入力ラインＩＮに接続されている。
そして、キャパシタ１３４Ｎの第１電極がノードＮＤ１３１に接続され、第２電極がノードＮＤ１３２Ｎに接続され、ノードＮＤ１３２Ｎが出力ＯＵＴに接続されている。
このような構成において、ハイレベルの信号が入力されると、トランジスタ１３３がオンし、ノードＮＤ１３２の電位が下降する。その結果、キャパシタＣ１３４を通してノードＮＤ１３１の電位が下降し、トランジスタ１３２Ｎがオフする。その結果、出力ＯＵＴにＶｓｓレベルの信号が出力される。
ローレベルの信号が入力されると、トランジスタ１３３はオフし、ノードＮＤ１３１Ｎの電位はトランジスタ１３１Ｎを通して充電され、トランジスタ１３２Ｎがオンする。その結果、出力ＯＵＴにＶｄｄレベルの信号が出力される。
ローレベルの信号が入力されると、トランジスタ１３３はオフし、ノードＮＤ１３１Ｎの電位はトランジスタ１３１Ｎを通して充電され、トランジスタ１３２Ｎがオンする。その結果、出力ＯＵＴにＶｄｄレベルの信号が出力される。
図３３は、同一極性のＮＭＯＳトランジスタのみを用いて構成されたＮＡＮＤ回路の一例を示す回路図である。
このＮＡＮＤ回路１４０Ｎは、図３３に示すように、ＮＭＯＳトランジスタ１４１Ｎ〜１４４Ｎ、キャパシタ１４５Ｎ、およびノードＮＤ１４１Ｎ，ＮＤ１４２Ｎを有する。
トランジスタ１４１ＮのソースがノードＮＤ１４１Ｎに接続され、ゲートおよびドレインが電源電位Ｖｄｄに接続されている。トランジスタ１４２ＮのソースがノードＮＤ１４２Ｎに接続され、ドレインが電源電位Ｖｄｄに接続され、ゲートがノードＮＤ１４１Ｎに接続されている。
トランジスタ１４３Ｎのソースが基準電位Ｖｓｓに接続され、ドレインがノードＮＤ１４２Ｎに接続され、ゲートが信号入力ラインＩＮ１に接続されている。
トランジスタ１４４Ｎのソースが電源電圧Ｖｄｄの供給ラインに接続され、ドレインがノードＮＤ１４２Ｎに接続され、ゲートが信号入力ラインＩＮ２に接続されている。
そして、キャパシタ１４５Ｎの第１電極がノードＮＤ１４１Ｎに接続され、第２電極がノードＮＤ１４２Ｎに接続され、ノードＮＤ１４２Ｎが出力ＯＵＴに接続されている。
トランジスタ１４３Ｎのソースが基準電位Ｖｓｓに接続され、ドレインがノードＮＤ１４２Ｎに接続され、ゲートが信号入力ラインＩＮ１に接続されている。
トランジスタ１４４Ｎのソースが電源電圧Ｖｄｄの供給ラインに接続され、ドレインがノードＮＤ１４２Ｎに接続され、ゲートが信号入力ラインＩＮ２に接続されている。
そして、キャパシタ１４５Ｎの第１電極がノードＮＤ１４１Ｎに接続され、第２電極がノードＮＤ１４２Ｎに接続され、ノードＮＤ１４２Ｎが出力ＯＵＴに接続されている。
このような構成において、２つに信号ｅｎおよびｃｋが共にハイレベルの場合は、トランジスタ１４３Ｎ，１４４Ｎの両方がオンし、ノードＮＤ１４２Ｎの電位が下降する。その結果、キャパシタ１４５Ｎを通してノードＮＤ１４１Ｎの電位が下降し、トランジスタ１４２Ｎがオフする。その結果、出力ＯＵＴにＶｓｓレベルのリセットｒｓｔ信号が出力される。
２つに信号ｅｎおよびｃｋが共にローレベルあるいはいずれかローレベルの信号として入力されると、トランジスタ１４３Ｎ，１４４Ｎの両方あるいはいずれかがオフし、ノードＮＤ１４１Ｎの電位はトランジスタ１４１Ｎを通して充電され、トランジスタ１４２Ｎがオンする。その結果、出力ＯＵＴにＶｄｄレベルのリセット信号ｒｓｔが出力される。
２つに信号ｅｎおよびｃｋが共にローレベルあるいはいずれかローレベルの信号として入力されると、トランジスタ１４３Ｎ，１４４Ｎの両方あるいはいずれかがオフし、ノードＮＤ１４１Ｎの電位はトランジスタ１４１Ｎを通して充電され、トランジスタ１４２Ｎがオンする。その結果、出力ＯＵＴにＶｄｄレベルのリセット信号ｒｓｔが出力される。
以上、ＮＭＯＳからなる電圧供給回路について説明した。なお、ここで説明していない構成があるが、上述しＰＭＯＳトランジスタからなる電圧供給回路の第１から第１０の実施形態に係る構成を適用できることはいうまでもない。
前述したように、ＮＭＯＳトランジスタで電圧供給回路を構成する場合、たとえばアモルファスシリコンを用いてＴＦＴ等を形成することが容易となり、画素回路を有する有機ＥＬ表示装置のパネル等に電圧供給回路を容易に配置することが可能となる。
以下、有機ＥＬ表示装置の本実施形態に係る電圧供給回路１０，１０Ａ〜１０Ｎを提要し配置した構成例について説明する。
以下、有機ＥＬ表示装置の本実施形態に係る電圧供給回路１０，１０Ａ〜１０Ｎを提要し配置した構成例について説明する。
＜第１６実施形態＞
図３４は、本発明の第１６の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
図３５は、本第１６の実施形態に係る画素回路の具体的な構成を示す回路図である。
図３４は、本発明の第１６の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
図３５は、本第１６の実施形態に係る画素回路の具体的な構成を示す回路図である。
この表示装置２００は、図３４および図３５に示すように、画素回路２０１がｍ×ｎのマトリクス状に配列された画素アレイ部２０２、水平セレクタ（ＨＳＥＬ）２０３、ライトスキャナ（ＷＳＣＮ）２０４、パワードライブスキャナ（ＰＤＳＣＮ）２０５、ライトスキャナに駆動電圧を供給する電圧供給回路（Ｐ１）２０６、パワードライブスキャナ２０５に駆動電圧を供給する電圧供給回路（ＰＷ）２０７、水平セレクタ１０３により選択され輝度情報に応じたデータ信号Ｖｓｉｇやオフセット信号Ｖｏｆｓの入力信号ＳＩＮが供給される信号線ＳＧＬ２０１〜ＳＧＬ２０ｎ、ライトスキャナ２０４によるゲートパルス（走査パルス）ＧＰにより選択駆動される駆動配線としての走査線ＷＳＬ２０１〜ＷＳＬ２０ｍ、およびパワードライブスキャナ２０５により選択的ＶＣＣ（たとえば電源電圧）またはＶＳＳ（たとえば負側電圧）に設定されるパワー信号ＰＳＧが印加され駆動される駆動配線としてのパワー駆動線ＰＳＬ２０１〜ＰＳＬ２０ｍを有する。
なお、これらの構成要素は、たとえば同一のパネルに形成される。
なお、これらの構成要素は、たとえば同一のパネルに形成される。
なお、画素アレイ部２０２において、画素回路２０１はｍ×ｎのマトリクス状に配列されるが、図３４においては図面の簡単化のために２（＝ｍ）×３（＝ｎ）のマトリクス状に配列した例を示している。
また、図３５においても、図面に簡単化のために一つの画素回路の具体的な構成を示している。
また、図３５においても、図面に簡単化のために一つの画素回路の具体的な構成を示している。
本実施形態に係る画素回路２０１は、図３５に示すように、駆動トランジスタとしてのｎチャネルＴＦＴ２１１、スイッチングトランジスタとしてのｎチャネルＴＦＴ２１２、キャパシタＣ２１１、有機ＥＬ発光素子（ＯＬＥＤ：電気光学素子）からなる発光素子２１３、第１のノードＮＤ２１１、および第２のＮＤ２１２を有する。
画素回路２０１において、パワー駆動線（電源ライン）ＰＳＬ（２０１〜２０ｍ）と所定の基準電位Ｖｃａｔ（たとえば接地電位）との間に駆動トランジスタとしてのＴＦＴ２１１、ノードＮＤ２１１、および発光素子（ＯＬＥＤ）２１３が直列に接続されている。
具体的には、発光素子２１３のカソードが基準電位Ｖｃａｔに接続され、アノードが第１のノードＮＤ２１１に接続され、ＴＦＴ２１２のソースが第１のノードＮＤ２１１に接続され、ＴＦＴ２１１のドレインがパワー駆動線ＰＳＬに接続されている。
そして、ＴＦＴ２１１のゲートが第２のノードＮＤ２１２に接続されている。
また、キャパシタＣ２１１の第１電極が第１のノード２１１に接続され、キャパシタＣ２１１の第２電極が第２のノードＮＤ２１２に接続されている。
信号線ＳＧＬと第２のノードＮＤ２１２との間にＴＦＴ２１２のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ２１２のゲートが走査線ＷＳＬに接続されている。
具体的には、発光素子２１３のカソードが基準電位Ｖｃａｔに接続され、アノードが第１のノードＮＤ２１１に接続され、ＴＦＴ２１２のソースが第１のノードＮＤ２１１に接続され、ＴＦＴ２１１のドレインがパワー駆動線ＰＳＬに接続されている。
そして、ＴＦＴ２１１のゲートが第２のノードＮＤ２１２に接続されている。
また、キャパシタＣ２１１の第１電極が第１のノード２１１に接続され、キャパシタＣ２１１の第２電極が第２のノードＮＤ２１２に接続されている。
信号線ＳＧＬと第２のノードＮＤ２１２との間にＴＦＴ２１２のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ２１２のゲートが走査線ＷＳＬに接続されている。
このように、本第１６の実施形態に係る画素回路２０１は、ドライブトランジスタとしてのＴＦＴ２１１のゲート・ソース間に画素容量としてのキャパシタＣ２１１が接続されている。
次に、上記構成のより具体的な動作を、画素回路の動作を中心に、図３６（Ａ）〜（Ｅ）、および図３７〜図４４に関連付けて説明する。
なお、図３６（Ａ）は走査線ＷＳＬに印加されるゲートパルス（走査パルス）ＧＰを、図３６（Ｂ）はパワー駆動線ＰＳＬに印加されるパワー信号ＰＳＧを、図３６（Ｃ）は信号線ＳＧＬに印加される入力信号ＳＩＮを、図３６（Ｄ）は第２のノードＮＤ２１２の電位ＶND212を、図３６（Ｅ）は第１のノードＮＤ２１１の電位ＶND211を、それぞれ示している。
なお、図３６（Ａ）は走査線ＷＳＬに印加されるゲートパルス（走査パルス）ＧＰを、図３６（Ｂ）はパワー駆動線ＰＳＬに印加されるパワー信号ＰＳＧを、図３６（Ｃ）は信号線ＳＧＬに印加される入力信号ＳＩＮを、図３６（Ｄ）は第２のノードＮＤ２１２の電位ＶND212を、図３６（Ｅ）は第１のノードＮＤ２１１の電位ＶND211を、それぞれ示している。
まず、ＥＬ発光素子２１３の発光状態時は、図３６（Ｂ）および図３７に示すように、パワー駆動線ＰＳＬには電源電圧ＶＣＣであり、ＴＦＴ２１２がオフした状態である。
このとき、駆動トランジスタでるＴＦＴ２１１は飽和領域で動作するように設定されているため、ＥＬ発光素子２１３に流れる電流ＩｄｓはＴＦＴ２１１のゲート・ソース間電圧Ｖｇｓに応じて所定の値をとる。
このとき、駆動トランジスタでるＴＦＴ２１１は飽和領域で動作するように設定されているため、ＥＬ発光素子２１３に流れる電流ＩｄｓはＴＦＴ２１１のゲート・ソース間電圧Ｖｇｓに応じて所定の値をとる。
次に、非発光期間において、図３６（Ｂ）および図３８に示すように、電源ラインであるパワー駆動線ＰＳＬをＶｓｓとする。このとき、電圧ＶｓｓがＥＬ発光素子２１３のしきい値Ｖｔｈｅｌとカソード電圧Ｖｃａｔの和よりも小さいとき、つまりＶｓｓ＜Ｖｔｈｅｌ＋ＶｃａｔであればＥＬ発光素子２１３は消光し、電源ラインであるパワー駆動線ＰＳＬが駆動トランジスタとしてのＴＦＴ２１１のソースとなる。このとき、ＥＬ発光素子２１３のアノード（ノードＮＤ２１１）は、図３６（Ｅ）に示すように、Ｖｓｓに充電される。
さらに、図３６（Ａ），（Ｃ），（Ｄ），（Ｅ）、および図３９に示すように、信号線ＳＧＬの電位がオフセット電圧Ｖｏｆｓとなったときに、ゲートパルスＧＰはハイレベルに設定してＴＦＴ２１２をオンし、ＴＦＴ２１１のゲート電位をＶｏｆｓとする。
このとき、ＴＦＴ２１１のゲート・ソース間電圧は（Ｖｏｆｓ−Ｖｓｓ）という値をとる。このＴＦＴ２１１のゲート・ソース間電圧（Ｖｏｆｓ−Ｖｓｓ）がＴＦＴ２１１のしきい値電圧Ｖｔｈよりも大きくない（低い）としきい値補正動作を行うことができないために、ＴＦＴ２１１のゲート・ソース間電圧（Ｖｏｆｓ−Ｖｓｓ）がＴＦＴ２１１のしきい値電圧Ｖｔｈよりも大きく、すなわちＶｏｆｓ−Ｖｓｓ＞Ｖｔｈとする必要がある。
このとき、ＴＦＴ２１１のゲート・ソース間電圧は（Ｖｏｆｓ−Ｖｓｓ）という値をとる。このＴＦＴ２１１のゲート・ソース間電圧（Ｖｏｆｓ−Ｖｓｓ）がＴＦＴ２１１のしきい値電圧Ｖｔｈよりも大きくない（低い）としきい値補正動作を行うことができないために、ＴＦＴ２１１のゲート・ソース間電圧（Ｖｏｆｓ−Ｖｓｓ）がＴＦＴ２１１のしきい値電圧Ｖｔｈよりも大きく、すなわちＶｏｆｓ−Ｖｓｓ＞Ｖｔｈとする必要がある。
そしてしきい値補正動作においてパワー駆動線ＰＳＬに印加するパワー信号ＰＳＧを再び電源電圧Ｖｃｃとする。
パワー駆動線ＰＳＬを電源電圧ＶｃｃとすることでＥＬ発光素子２１３のアノード（ノードＮＤ２１１）がＴＦＴ２１１のソースとして機能し、図４０に示すように電流が流れる。
ＥＬ発光素子２１３の等価回路は、図４０に示すように、ダイオードと容量で表されるため、Ｖｅｌ≦Ｖｃａｔ＋Ｖｔｈｅｌ（ＥＬ発光素子２１３のリーク電流がＴＦＴ２１１に流れる電流よりもかなり小さい）の関係を満足する限り、ＴＦＴ２１１の電流はキャパシタＣ２１１とＣｅｌを充電するために使われる。
このとき、容量Ｃｅｌの端子間の電圧Ｖｅｌは時間と共に、図４１に示すように上昇してゆく。一定時間経過後、ＴＦＴ２１１のゲート・ソース間電圧はＶｔｈという値をとる。このとき、Ｖｅｌ＝Ｖｏｆｓ−Ｖｔｈ≦Ｖｃａｔ＋Ｖｔｈｅｌとなっている。
パワー駆動線ＰＳＬを電源電圧ＶｃｃとすることでＥＬ発光素子２１３のアノード（ノードＮＤ２１１）がＴＦＴ２１１のソースとして機能し、図４０に示すように電流が流れる。
ＥＬ発光素子２１３の等価回路は、図４０に示すように、ダイオードと容量で表されるため、Ｖｅｌ≦Ｖｃａｔ＋Ｖｔｈｅｌ（ＥＬ発光素子２１３のリーク電流がＴＦＴ２１１に流れる電流よりもかなり小さい）の関係を満足する限り、ＴＦＴ２１１の電流はキャパシタＣ２１１とＣｅｌを充電するために使われる。
このとき、容量Ｃｅｌの端子間の電圧Ｖｅｌは時間と共に、図４１に示すように上昇してゆく。一定時間経過後、ＴＦＴ２１１のゲート・ソース間電圧はＶｔｈという値をとる。このとき、Ｖｅｌ＝Ｖｏｆｓ−Ｖｔｈ≦Ｖｃａｔ＋Ｖｔｈｅｌとなっている。
しきい値キャンセル動作終了後、図３６（Ａ），（Ｃ）、および図４２に示すように、ＴＦＴ２１２をオンした状態で信号線ＳＧＬの電位をＶｓｉｇとする。データ信号Ｖｓｉｇは階調に応じた電圧となっている。このとき、ＴＦＴ２１１のゲート電位は、ＴＦＴ２１２をオンしているために、図３６（Ｄ）に示すようにＶｓｉｇとなるが、電源ラインであるパワー駆動線ＰＳＬから電流Ｉｄｓが流れるためソース電位は時間とともに上昇してゆく。
このとき、ＴＦＴ２１１のソース電圧がＥＬ発光素子２１３のしきい値電圧Ｖｔｈｅｌとカソード電圧Ｖｃａｔの和を越えなければ（ＥＬ発光素子２１３のリーク電流がＴＦＴ２１１に流れる電流よりもかなり小さければ）、ＴＦＴ２１１に流れる電流はキャパシタＣ２１１とＣｅｌを充電するのに使用される。
このとき、ＴＦＴ２１１のしきい値補正動作は完了しているため、ＴＦＴ２１１が流す電流は移動度μを反映したものとなる。
具体的にいうと、図４３に示すように、移動度μが大きいものはこのときの電流量が大きく、ソース電圧の上昇も早い。逆に移動度μが小さいものは電流量が小さく、ソース電圧の上昇は遅くなる。これによって、ＴＦＴ２１１のゲート・ソース間電圧は移動度μを反映して小さくなり、一定時間経過後に完全に移動度を補正するＶｇｓとなる。
このとき、ＴＦＴ２１１のソース電圧がＥＬ発光素子２１３のしきい値電圧Ｖｔｈｅｌとカソード電圧Ｖｃａｔの和を越えなければ（ＥＬ発光素子２１３のリーク電流がＴＦＴ２１１に流れる電流よりもかなり小さければ）、ＴＦＴ２１１に流れる電流はキャパシタＣ２１１とＣｅｌを充電するのに使用される。
このとき、ＴＦＴ２１１のしきい値補正動作は完了しているため、ＴＦＴ２１１が流す電流は移動度μを反映したものとなる。
具体的にいうと、図４３に示すように、移動度μが大きいものはこのときの電流量が大きく、ソース電圧の上昇も早い。逆に移動度μが小さいものは電流量が小さく、ソース電圧の上昇は遅くなる。これによって、ＴＦＴ２１１のゲート・ソース間電圧は移動度μを反映して小さくなり、一定時間経過後に完全に移動度を補正するＶｇｓとなる。
最後に、図３６（Ａ）〜（Ｃ）、および図４４に示すように、ゲートパルスＧＰをローレベルに切り替えてＴＦＴ２１２をオフして書き込みを終了させ、ＥＬ発光素子２１３を発光させる。
ＴＦＴ２１１のゲート・ソース間電圧は一定であるので、ＴＦＴ２１１は一定電流Ｉｄｓ'をＥＬ発光素子２１３に流し、ＶｅｌはＥＬ発光素子２１３にＩｄｓ'という電流が流れる電圧Ｖｘまで上昇し、ＥＬ発光素子２１３は発光する。
本画素回路２０１においてもＥＬ発光素子２１３は発光時間が長くなるとそのＩ-Ｖ特性は変化してしまう。そのため図中Ｂ点（ノードＮＤ２１１）の電位も変化する。しかしながら、ＴＦＴ２１１のゲート・ソース間電圧は一定値に保たれているのでＥＬ発光素子２１３に流れる電流は変化しない。よってＥＬ発光素子２１３のＩ-Ｖ特性が劣化しても、一定電流Ｉｄｓが常に流れ続け、ＥＬ発光素子２１３の輝度が変化することはない。
ＴＦＴ２１１のゲート・ソース間電圧は一定であるので、ＴＦＴ２１１は一定電流Ｉｄｓ'をＥＬ発光素子２１３に流し、ＶｅｌはＥＬ発光素子２１３にＩｄｓ'という電流が流れる電圧Ｖｘまで上昇し、ＥＬ発光素子２１３は発光する。
本画素回路２０１においてもＥＬ発光素子２１３は発光時間が長くなるとそのＩ-Ｖ特性は変化してしまう。そのため図中Ｂ点（ノードＮＤ２１１）の電位も変化する。しかしながら、ＴＦＴ２１１のゲート・ソース間電圧は一定値に保たれているのでＥＬ発光素子２１３に流れる電流は変化しない。よってＥＬ発光素子２１３のＩ-Ｖ特性が劣化しても、一定電流Ｉｄｓが常に流れ続け、ＥＬ発光素子２１３の輝度が変化することはない。
以上、本第１６の実施形態においては、図８の回路、すなわち、２個のトランジスタと１個のキャパシタの２Ｔｒ＋１Ｃ画素回路を有する表示装置２００について説明した。
ただし、２Ｔｒ＋１Ｃ画素回路を有する表示装置２００の他に、ＯＬＥＤと直列に接続されるドライブ（駆動）トランジスタやスイッチングトランジスタの他に、移動度やしきい値キャンセル用のＴＦＴ等が別途設けられる構成の画素回路を有する表示装置にも適用することが可能である。
以下に、これらの表示装置にうち、５個のトランジスタと１個のキャパシタの５Ｔｒ＋１Ｃ画素回路を有する表示装置の構成例について第１７の実施形態として説明する。
ただし、２Ｔｒ＋１Ｃ画素回路を有する表示装置２００の他に、ＯＬＥＤと直列に接続されるドライブ（駆動）トランジスタやスイッチングトランジスタの他に、移動度やしきい値キャンセル用のＴＦＴ等が別途設けられる構成の画素回路を有する表示装置にも適用することが可能である。
以下に、これらの表示装置にうち、５個のトランジスタと１個のキャパシタの５Ｔｒ＋１Ｃ画素回路を有する表示装置の構成例について第１７の実施形態として説明する。
＜第１７実施形態＞
図４５は、本発明の第１７の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
図４６は、本第１７の実施形態に係る画素回路の具体的な構成を示す回路図である。
図４５は、本発明の第１７の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
図４６は、本第１７の実施形態に係る画素回路の具体的な構成を示す回路図である。
この表示装置３００は、図４５および図４６に示すように、画素回路３０１がｍ×ｎのマトリクス状に配列された画素アレイ部３０２、水平セレクタ（ＨＳＥＬ）３０３、ライトスキャナ（ＷＳＣＮ）３０４、ドライブスキャナ（ＤＳＣＮ）３０５、第１のオートゼロ回路（ＡＺＲＤ１）３０６、第２のオートゼロ回路（ＡＺＲＤ２）３０７、ライトスキャナ３０４に駆動電圧を供給する電圧供給回路（Ｐ１１）３０７、ドライブスキャナ３０５に駆動電圧を供給する電圧供給回路（Ｐ１２）３０８、第１のオートゼロ回路３０６に駆動電圧を供給する電圧供給回路（Ｐ１３）３０９、第２のオートゼロ回路３０７に駆動電圧を供給する電圧供給回路（Ｐ１４）３１０、水平セレクタ３０３により選択され輝度情報に応じたデータ信号が供給される信号線ＳＧＬ、ライトスキャナ３０４により選択駆動される第２の駆動配線としての走査線ＷＳＬ、ドライブスキャナ３０５により選択駆動される第１の駆動配線としての駆動線ＤＳＬ、第１のオートゼロ回路３０６により選択駆動される第４の駆動配線としての第１のオートゼロ線ＡＺＬ１、および第２のオートゼロ回路３０７により選択駆動される第３の駆動配線としての第２のオートゼロ線ＡＺＬ２を有する。
なお、これらの構成要素は、たとえば同一のパネルに形成される。
なお、これらの構成要素は、たとえば同一のパネルに形成される。
本第１７の実施形態に係る画素回路３０１は、図４５および図４６に示すように、ｐチャネルＴＦＴ３１１、ｎチャネルＴＦＴ３１２〜ＴＦＴ３１５、キャパシタＣ３１１、有機ＥＬ発光素子（ＯＬＥＤ：電気光学素子）からなる発光素子３１６、第１のノードＮＤ３１１、および第２のＮＤ３１２を有する。
ＴＦＴ３１１により第１のスイッチトランジスタが形成され、ＴＦＴ３１３により第２のスイッチトランジスタが形成され、ＴＦＴ３１５により第３のスイッチトランジスタが形成され、ＴＦＴ３１４により第４のスイッチトランジスタが形成されている。
なお、電源電圧Ｖｃｃの供給ライン（電源電位）が第１の基準電位に相当し、接地電位ＧＮＤが第２の基準電位に相当している。また、ＶＳＳ１が第４の基準電位に相当し、ＶＳＳ２が第３の基準電位に相当する。
ＴＦＴ３１１により第１のスイッチトランジスタが形成され、ＴＦＴ３１３により第２のスイッチトランジスタが形成され、ＴＦＴ３１５により第３のスイッチトランジスタが形成され、ＴＦＴ３１４により第４のスイッチトランジスタが形成されている。
なお、電源電圧Ｖｃｃの供給ライン（電源電位）が第１の基準電位に相当し、接地電位ＧＮＤが第２の基準電位に相当している。また、ＶＳＳ１が第４の基準電位に相当し、ＶＳＳ２が第３の基準電位に相当する。
画素回路３０１において、第１の基準電位（本実施形態では電源電位Ｖｃｃ）と第２の基準電位（本実施形態では接地電位ＧＮＤ）との間に、ＴＦＴ３１１、ドライブトランジスタとしてのＴＦＴ３１２、第１のノードＮＤ３１１、および発光素子（ＯＬＥＤ）３１６が直列に接続されている。具体的には、発光素子３１６のカソードが接地電位ＧＮＤに接続され、アノードが第１のノードＮＤ３１１に接続され、ＴＦＴ３１２のソースが第１のノードＮＤ３１１に接続され、ＴＦＴ３１１のドレインがＴＦＴ３１１のドレインに接続され、ＴＦＴ３１１のソースが電源電位Ｖｃｃに接続されている。
そして、ＴＦＴ３１２のゲートが第２のノードＮＤ３１２に接続され、ＴＦＴ３１１のゲートが駆動線ＤＳＬに接続されている。
ＴＦＴ３１３のドレインが第１のノード３１１およびキャパシタＣ２１１の第１電極に接続され、ソースが固定電位ＶＳＳ２に接続され、ＴＦＴ３１３のゲートが第２のオートゼロ線ＡＺＬ２に接続されている。また、キャパシタＣ３１１の第２電極が第２のノードＮＤ３１２に接続されている。
信号線ＳＧＬと第２のノードＮＤ３１２との間にＴＦＴ３１４のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ３１４のゲートが走査線ＷＳＬに接続されている。
さらに、第２のノードＮＤ３１２と所定電位Ｖｓｓ１との間にＴＦＴ３１５のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ３１５のゲートが第１のオートゼロ線ＡＺＬ１に接続されている。
そして、ＴＦＴ３１２のゲートが第２のノードＮＤ３１２に接続され、ＴＦＴ３１１のゲートが駆動線ＤＳＬに接続されている。
ＴＦＴ３１３のドレインが第１のノード３１１およびキャパシタＣ２１１の第１電極に接続され、ソースが固定電位ＶＳＳ２に接続され、ＴＦＴ３１３のゲートが第２のオートゼロ線ＡＺＬ２に接続されている。また、キャパシタＣ３１１の第２電極が第２のノードＮＤ３１２に接続されている。
信号線ＳＧＬと第２のノードＮＤ３１２との間にＴＦＴ３１４のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ３１４のゲートが走査線ＷＳＬに接続されている。
さらに、第２のノードＮＤ３１２と所定電位Ｖｓｓ１との間にＴＦＴ３１５のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ３１５のゲートが第１のオートゼロ線ＡＺＬ１に接続されている。
このように、本第１６の実施形態に係る画素回路３０１は、ドライブトランジスタとしてのＴＦＴ３１２のゲート・ソース間に画素容量としてのキャパシタＣ３１１が接続され、非発光期間にＴＦＴ３１２のソース電位をスイッチトランジスタとしてのＴＦＴ３１３に介して固定電位に接続し、また、ＴＦＴ３１２のゲート・ドレイン間を接続して、しきい値Ｖｔｈの補正を行うように構成されている。
次に、上記構成の動作を、画素回路の動作を中心に、図４７（Ａ）〜（Ｆ）に関連付けて説明する。
なお、図４７（Ａ）は駆動性ＤＳＬに印加される駆動信号ＤＳ、図４７（Ｂ）は走査線ＷＳＬに印加される駆動信号ＷＳ（第１６の実施形態のゲートパルスＧＰに相当）を、図４７（Ｃ）は第１のオートゼロ線ＡＺＬ１に印加される駆動信号ＡＺ１、図４７（Ｄ）は第２のオートゼロ線ＡＺＬ２に印加される駆動信号オートゼロ信号ＡＺ２を、図４７（Ｅ）は第２のノードＮＤ３１２の電位を、図４７（Ｆ）は第１のノードＮＤ３１１の電位をそれぞれ示している。
なお、図４７（Ａ）は駆動性ＤＳＬに印加される駆動信号ＤＳ、図４７（Ｂ）は走査線ＷＳＬに印加される駆動信号ＷＳ（第１６の実施形態のゲートパルスＧＰに相当）を、図４７（Ｃ）は第１のオートゼロ線ＡＺＬ１に印加される駆動信号ＡＺ１、図４７（Ｄ）は第２のオートゼロ線ＡＺＬ２に印加される駆動信号オートゼロ信号ＡＺ２を、図４７（Ｅ）は第２のノードＮＤ３１２の電位を、図４７（Ｆ）は第１のノードＮＤ３１１の電位をそれぞれ示している。
ドライブスキャナ３０５による駆動線ＤＳＬの駆動信号ＤＳがハイレベル、ライトスキャナ３０４による走査線ＷＳＬへの駆動信号ＷＳがローレベルに保持され、オートゼロ回路３０６によるオートゼロ線ＡＺＬ１への駆動信号ＡＺ１がローレベルに保持され、オートゼロ回路３０７によるオートゼロ線ＡＺＬ２への駆動信号ＡＺ２がハイレベルに保持される。
その結果、ＴＦＴ３１３がオンし、このとき、ＴＦＴ３１３を介して電流が流れ、ＴＦＴ３１２のソース電位Ｖｓ（ノードＮＤ３１１の電位）はＶＳＳ２まで下降する。そのため、ＥＬ発光素子２１６に印加される電圧も０Ｖとなり、ＥＬ発光素子３１６は非発光となる。
この場合、ＴＦＴ３１４がオンしてもキャパシタＣ３１１に保持されている電圧、すなわち、ＴＦＴ３１２のゲート電圧は変わらない。
その結果、ＴＦＴ３１３がオンし、このとき、ＴＦＴ３１３を介して電流が流れ、ＴＦＴ３１２のソース電位Ｖｓ（ノードＮＤ３１１の電位）はＶＳＳ２まで下降する。そのため、ＥＬ発光素子２１６に印加される電圧も０Ｖとなり、ＥＬ発光素子３１６は非発光となる。
この場合、ＴＦＴ３１４がオンしてもキャパシタＣ３１１に保持されている電圧、すなわち、ＴＦＴ３１２のゲート電圧は変わらない。
次に、ＥＬ発光素子３１７の非発光期間において、図４７（Ｃ），（Ｄ）に示すように、オートゼロ線ＡＺＬ２への駆動信号ＡＺ２がハイレベルに保持された状態で、オートセロ線ＡＺＬ１への駆動信号ＡＺ１がハイレベルに設定される。これにより、第２のノードＮＤ３１２の電位はＶＳＳ１となる。
そして、オートゼロ線ＡＺＬ２への駆動信号ＡＺ２がローレベルに切り替えられた後、ドライブスキャナ３０５による駆動線ＤＳＬの駆動信号ＤＳが所定期間のみローレベルに切り替えられる。
これにより、ＴＦＴ３１３がオフし、ＴＦＴ３１５、ＴＦＴ３１２がオンすることにより、ＴＦＴ３１２，ＴＦＴ３１１の経路に電流が流れ、第１のノードの電位は上昇する。
そして、ドライブスキャナ３０５による駆動線ＤＳＬの駆動信号ＤＳがハイレベルに切り替えられ、駆動信号ＡＺ１がローベルに切り替えられる。
以上の結果、ドライブトランジスタＴＦＴ３１２のしきい値Ｖｔｈ補正が行われ、第２のノードＮＤ３１２と第１のノードＮＤ３１１との電位差はＶｔｈとなる。
その状態で所定期間経過後にライトスキャナ３０４による走査線ＷＳＬへの駆動信号ＷＳが所定期間ハイレベルに保持され、データ線よりデータをノードＮＤ３１２に書き込み、駆動信号ＷＳがハイレベルの期間にドライブスキャナ３０５による駆動線ＤＳＬの駆動信号ＤＳがハイレベルに切り替えられ、やがて駆動信号ＷＳがローレベルに切り替えられる。
このとき、ＴＦＴ３１２がオンし、そして、ＴＦＴ３１４がオフし、移動度の補正が行われる。
この場合、ＴＦＴ３１４がオフしており、ＴＦＴ３１２のゲート・ソース間電圧は一定であるので、ＴＦＴ３１２は一定電流ＩｄｓをＥＬ発光素子３１６に流す。これによって、第１のノードＮＤ３１１の電位はＥＬ発光素子３１６にＩｄｓという電流が流れる電圧Ｖｘまで上昇し、ＥＬ発光素子３１６は発光する。
ここで、本回路においてもＥＬ発光素子は発光時間が長くなるとその電流−電圧（Ｉ-Ｖ）特性は変化してしまう。そのため、第１のノードＮＤ３１１の電位も変化する。しかしながら、ＴＦＴ３１２のゲート・ソース間電圧Ｖｇｓは一定値に保たれているのでＥＬ発光素子３１６に流れる電流は変化しない。よって、ＥＬ発光素子３１６のＩ-Ｖ特性が劣化しても、一定電流Ｉｄｓが常に流れ続け、ＥＬ発光素子３１６の輝度が変化することはない。
そして、オートゼロ線ＡＺＬ２への駆動信号ＡＺ２がローレベルに切り替えられた後、ドライブスキャナ３０５による駆動線ＤＳＬの駆動信号ＤＳが所定期間のみローレベルに切り替えられる。
これにより、ＴＦＴ３１３がオフし、ＴＦＴ３１５、ＴＦＴ３１２がオンすることにより、ＴＦＴ３１２，ＴＦＴ３１１の経路に電流が流れ、第１のノードの電位は上昇する。
そして、ドライブスキャナ３０５による駆動線ＤＳＬの駆動信号ＤＳがハイレベルに切り替えられ、駆動信号ＡＺ１がローベルに切り替えられる。
以上の結果、ドライブトランジスタＴＦＴ３１２のしきい値Ｖｔｈ補正が行われ、第２のノードＮＤ３１２と第１のノードＮＤ３１１との電位差はＶｔｈとなる。
その状態で所定期間経過後にライトスキャナ３０４による走査線ＷＳＬへの駆動信号ＷＳが所定期間ハイレベルに保持され、データ線よりデータをノードＮＤ３１２に書き込み、駆動信号ＷＳがハイレベルの期間にドライブスキャナ３０５による駆動線ＤＳＬの駆動信号ＤＳがハイレベルに切り替えられ、やがて駆動信号ＷＳがローレベルに切り替えられる。
このとき、ＴＦＴ３１２がオンし、そして、ＴＦＴ３１４がオフし、移動度の補正が行われる。
この場合、ＴＦＴ３１４がオフしており、ＴＦＴ３１２のゲート・ソース間電圧は一定であるので、ＴＦＴ３１２は一定電流ＩｄｓをＥＬ発光素子３１６に流す。これによって、第１のノードＮＤ３１１の電位はＥＬ発光素子３１６にＩｄｓという電流が流れる電圧Ｖｘまで上昇し、ＥＬ発光素子３１６は発光する。
ここで、本回路においてもＥＬ発光素子は発光時間が長くなるとその電流−電圧（Ｉ-Ｖ）特性は変化してしまう。そのため、第１のノードＮＤ３１１の電位も変化する。しかしながら、ＴＦＴ３１２のゲート・ソース間電圧Ｖｇｓは一定値に保たれているのでＥＬ発光素子３１６に流れる電流は変化しない。よって、ＥＬ発光素子３１６のＩ-Ｖ特性が劣化しても、一定電流Ｉｄｓが常に流れ続け、ＥＬ発光素子３１６の輝度が変化することはない。
このように駆動される画素回路を有する表示装置は、同一極性であるｎチャネルあるいはｐチャネルのトランジスタ（ＴＦＴ等）を用いて形成することが可能となり、正または負電位を的確に出力することが可能となる。
その結果、同一極性のトランジスタにより形成されるパネル等に配置可能で、生産量の向上、工程数やコスト削減を図ることが可能となる利点がある。
その結果、同一極性のトランジスタにより形成されるパネル等に配置可能で、生産量の向上、工程数やコスト削減を図ることが可能となる利点がある。
以上説明した本実施形態に係る表示装置は、図４８に示すような様々な電子機器、たとえば図４８（Ａ）に示すようなテレビジョン４００の表示部４１０、図４８（Ｂ）、（Ｂ）に示すようなデジタルカメラ５００，６００の表示デバイス５１０，６１０、図４８（Ｄ）に示すようなノート型等のパーソナルコンピュータ７００の表示デバイス７１０、図４８（Ｅ）、（Ｆ）に示すような携帯端末装置８００，９００の表示デバイス８１０，９１０等に適用することが可能である。
１０，１０Ａ〜１０Ｎ・・・電圧供給回路、１１，１１Ａ〜１１Ｎ・・・調整部、１１１〜１１３・・・レベルシフタ、１１１Ｂ・・・インバータ機能付きレベルシフタ、１３０・・・ｐチャネルトランジスタによるインバータ、１３０Ｎ・・・ｎチャネルトランジスタによるインバータ、１４０・・・ｐチャネルトランジスタによるＮＡＮＤ回路、１４０Ｎ・・・ｎチャネルトランジスタによるＮＡＮＤ回路、１５０・・・ｐチャネルトランジスタによるＮＯＲ回路、１５０Ｎ・・・ｎチャネルトランジスタによるＮＯＲ回路、１２，１２Ａ〜１２Ｎ・・・ＤＣ−ＤＣコンバータ、１２１・・・ｐチャネルの出力トランジスタ、１２１Ｎ・・・ｎチャネルの出力トランジスタ、１２２，１２３・・・ｐチャネルのスイッチングトランジスタ、１２２Ｎ，１２３Ｎ・・・ｎチャネルのスイッチングトランジスタ、１２４，１２５・・・キャパシタ、１２６・・・追加寄生容量、２００・・・表示装置、２０１・・・画素回路、２０２・・画素アレイ部、２０３・・水平セレクタ（ＨＳＥＬ）、２０４・・・ライトスキャナ（ＷＳＣＮ）、２０５・・・パワードライブスキャナ（ＰＤＳＣＮ）、２０６，２０７・・・電圧供給回路、３００・・・表示装置、３０１・・・画素回路、３０２・・・画素アレイ部、３０３・・・水平セレクタ（ＨＳＥＬ）、３０４・・・ライトスキャナ（ＷＳＣＮ）、３０５・・・ドライブスキャナ（ＤＳＣＮ）、３０６・・・第１のオートドライブ回路（ＡＺＲＤ１）、３０７・・・第２のオートゼロ回路（ＡＺＲＤ２）、３０７〜３１０・・・電圧供給回路。
Claims (18)
- 第１ノードと、
第２ノードと、
所定電位と、
制御端子が上記第１ノードに接続され、第１端子が上記第２ノードに接続され、第２端子が出力端子に接続された出力トランジスタと、
アクティブのリセット信号を受けてオンし、上記所定電位と上記第１ノードおよび第２ノードとを接続するスイッチング素子と、
上記第１ノードに接続され、クロックが供給される第１キャパシタと、
上記第２ノードに接続され、クロックが供給される第２キャパシタと、
上記クロックの振幅を、上記第１ノードと第２ノードの電位が所定の差をもって変動するように調整する調整部と、を有し、
上記リセット信号と上記クロックとは、基本的に逆相である
電圧供給回路。 - 上記調整部は、
振幅が異なる第１クロックと第２クロックを生成し、上記第１クロックを上記第１キャパシタに入力し、上記第２クロックを上記第２キャパシタに入力する機能を有し、
上記第１クロックの振幅を上記第２クロックの振幅より大きい振幅に設定する
請求項１記載の電圧供給回路。 - 上記調整部は、
上記第２ノードに接続された付加容量を有し、
一つのクロックを上記第１キャパシタと第２キャパシタに並列に入力する機能を有する
請求項１記載の電圧供給回路。 - 上記調整部は、
一つのクロックにより、上記クロック信号、第１クロックと第２クロックを生成し、上記スイッチング素子、第１キャパシタ、および第２キャパシタに入力する機能を有する
請求項２記載の電圧供給回路。 - 上記調整部は、
一つのクロックにより、上記クロック信号と上記クロックを生成して上記スイッチング素子、第１キャパシタ、および第２キャパシタに入力する機能を有する
請求項３記載の電圧供給回路。 - 上記クロック信号の位相が上記第１クロックおよび第２クロックに対して時間的に前にずれている
請求項２記載の電圧供給回路。 - 上記調整部は、クロックを上記リセット信号により遅延させる遅延回路を含む
請求項６記載の電圧供給回路。 - 上記クロック信号の位相が上記第１クロックおよび第２クロックに対して時間的に前にずれている
請求項３記載の電圧供給回路。 - 上記調整部は、クロックを上記リセット信号により遅延させる遅延回路を含む
請求項８記載の電圧供給回路。 - 上記クロック信号の非アクティブの期間が上記出力トランジスタの電位出力期間より長く設定されている
請求項２記載の電圧供給回路。 - 上記クロック信号の非アクティブの期間が上記出力トランジスタの電位出力期間より長く設定されている
請求項３記載の電圧供給回路。 - 上記調整部は、上記クロック信号を、クロックとイネーブル信号により生成する機能を有する
請求項４記載の電圧供給回路。 - 上記調整部は、上記クロック信号を、クロックとイネーブル信号により生成する機能を有する
請求項５記載の電圧供給回路。 - マトリクス状に配列された複数の画素回路と、
上記画素回路を形成する素子を駆動する駆動信号を出力する少なくとも一つのスキャナと、
上記スキャナに駆動電圧を供給する電圧供給回路と、を有し、
上記電圧供給回路は、
第１ノードと、
第２ノードと、
所定電位と、
制御端子が上記第１ノードに接続され、第１端子が上記第２ノードに接続され、第２端子が出力端子に接続された出力トランジスタと、
アクティブのリセット信号を受けてオンし、上記所定電位と上記第１ノードおよび第２ノードとを接続するスイッチング素子と、
上記第１ノードに接続され、クロックが供給される第１キャパシタと、
上記第２ノードに接続され、クロックが供給される第２キャパシタと、
上記クロックの振幅を、上記第１ノードと第２ノードの電位が所定の差をもって変動するように調整する調整部と、を有し、
上記リセット信号と上記クロックとは、基本的に逆相である
表示装置。 - 上記調整部は、
振幅が異なる第１クロックと第２クロックを生成し、上記第１クロックを上記第１キャパシタに入力し、上記第２クロックを上記第２キャパシタに入力する機能を有し、
上記第１クロックの振幅を上記第２クロックの振幅より大きい振幅に設定する
請求項１４記載の表示装置。 - 上記調整部は、
上記第２ノードに接続された付加容量を有し、
一つのクロックを上記第１キャパシタと第２キャパシタに並列に入力する機能を有する
請求項１４記載の表示装置。 - 表示装置を有する電子機器であって、
上記表示装置は、
マトリクス状に配列された複数の画素回路と、
上記画素回路を形成する素子を駆動する駆動信号を出力する少なくとも一つのスキャナと、
上記スキャナに駆動電圧を供給する電圧供給回路と、を有し、
上記電圧供給回路は、
第１ノードと、
第２ノードと、
所定電位と、
制御端子が上記第１ノードに接続され、第１端子が上記第２ノードに接続され、第２端子が出力端子に接続された出力トランジスタと、
アクティブのリセット信号を受けてオンし、上記所定電位と上記第１ノードおよび第２ノードとを接続するスイッチング素子と、
上記第１ノードに接続され、クロックが供給される第１キャパシタと、
上記第２ノードに接続され、クロックが供給される第２キャパシタと、
上記クロックの振幅を、上記第１ノードと第２ノードの電位が所定の差をもって変動するように調整する調整部と、を有し、
上記リセット信号と上記クロックとは、基本的に逆相である
電子機器。 - 第１ノードに接続され、クロックが供給される第１キャパシタと、上記第２ノードに接続され、クロックが供給される第２キャパシタと、制御端子が上記第１ノードに接続され、第１端子が上記第２ノードに接続され、第２端子が出力端子に接続された出力トランジスタと、を用いて電圧を供給する電圧供給方法であって、
上記クロック信号と基本的に逆相のリセット信号がアクティブの期間に所定電位と上記第１ノードおよび第２ノードとを接続する第１ステップと、
上記クロックの振幅を、上記第１ノードと第２ノードの電位が所定の差をもって変動するように調整する第２ステップと、
電位変動によって上記出力トランジスタから上記第２ノードの電位に応じた電圧を出力する第３ステップと
を有する電圧供給方法。
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| Application Number | Priority Date | Filing Date | Title |
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| US (1) | US7782121B2 (ja) |
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| JP5566568B2 (ja) * | 2007-03-27 | 2014-08-06 | ピーエスフォー ルクスコ エスエイアールエル | 電源電圧発生回路 |
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| US9360876B2 (en) | 2014-03-14 | 2016-06-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Voltage supply circuit having an absorption unit and method for operating the same |
| JP6560360B2 (ja) * | 2015-04-17 | 2019-08-14 | ライオン セミコンダクター インク． | 非対称型スイッチングコンデンサレギュレータ |
| CN104883181B (zh) * | 2015-06-10 | 2018-03-16 | 京东方科技集团股份有限公司 | 或非门电路、移位寄存器、阵列基板及显示装置 |
| CN106782304B (zh) * | 2016-12-29 | 2023-11-17 | 上海天马微电子有限公司 | 一种像素驱动电路、像素阵列、驱动方法及有机发光显示面板 |
| JP6454800B2 (ja) * | 2018-02-07 | 2019-01-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US10691372B1 (en) * | 2018-12-07 | 2020-06-23 | Western Digital Technologies, Inc. | Transistor threshold voltage maintenance in 3D memory |
| CN109872673B (zh) * | 2019-04-09 | 2022-05-20 | 京东方科技集团股份有限公司 | 栅极驱动单元、栅极驱动方法、栅极驱动电路和显示装置 |
| CN110070839A (zh) * | 2019-04-23 | 2019-07-30 | 深圳市华星光电半导体显示技术有限公司 | Goa电路及显示面板 |
| CN116825015B (zh) * | 2023-06-21 | 2025-07-11 | 京东方科技集团股份有限公司 | 驱动电路、驱动方法和显示装置 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100197188B1 (ko) * | 1995-04-17 | 1999-06-15 | 모리시다 요이치 | 고내압회로 및 전압레벨 변환회로 |
| JP2845206B2 (ja) * | 1996-08-15 | 1999-01-13 | 日本電気株式会社 | 高電圧発生回路 |
| JP3415775B2 (ja) * | 1998-07-17 | 2003-06-09 | シャープ株式会社 | 固体撮像装置 |
| CN1214531C (zh) * | 1999-10-15 | 2005-08-10 | 威盛电子股份有限公司 | 使用栅极电压控制的单端输入电压电平转换器 |
| KR100374644B1 (ko) * | 2001-01-27 | 2003-03-03 | 삼성전자주식회사 | 승압 전압의 조절이 가능한 전압 승압 회로 |
| JP2004229434A (ja) * | 2003-01-24 | 2004-08-12 | Sony Corp | Ｄｃ−ｄｃコンバータ、集積回路及びフラットディスプレイ装置 |
| JP4232599B2 (ja) | 2003-10-16 | 2009-03-04 | ソニー株式会社 | レベル変換回路および表示装置 |
| JP4321266B2 (ja) | 2003-10-16 | 2009-08-26 | ソニー株式会社 | インバータ回路および表示装置 |
| JP4232600B2 (ja) | 2003-10-16 | 2009-03-04 | ソニー株式会社 | バッファ回路および表示装置 |
| JP4686972B2 (ja) | 2003-11-17 | 2011-05-25 | ソニー株式会社 | シフトレジスタ回路、基本回路および表示装置 |
| TWI244261B (en) * | 2004-11-25 | 2005-11-21 | Sunplus Technology Co Ltd | Power on reset circuit |
| JP2006311731A (ja) * | 2005-04-28 | 2006-11-09 | Seiko Instruments Inc | 電子回路 |
| JP2007096036A (ja) * | 2005-09-29 | 2007-04-12 | Matsushita Electric Ind Co Ltd | 昇圧回路 |
| JP4284345B2 (ja) * | 2006-08-30 | 2009-06-24 | 株式会社 日立ディスプレイズ | 電圧変換回路およびその電圧変換回路を備えた表示装置 |
-
2006
- 2006-12-28 JP JP2006355771A patent/JP4867657B2/ja not_active Expired - Fee Related
-
2007
- 2007-12-04 TW TW096146173A patent/TWI363261B/zh not_active IP Right Cessation
- 2007-12-14 KR KR1020070130696A patent/KR20080063082A/ko not_active Ceased
- 2007-12-17 US US12/000,702 patent/US7782121B2/en not_active Expired - Fee Related
- 2007-12-28 CN CN2007103054408A patent/CN101212220B/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2008167258A (ja) | 2008-07-17 |
| CN101212220A (zh) | 2008-07-02 |
| KR20080063082A (ko) | 2008-07-03 |
| US7782121B2 (en) | 2010-08-24 |
| US20080157744A1 (en) | 2008-07-03 |
| TW200841143A (en) | 2008-10-16 |
| CN101212220B (zh) | 2010-06-02 |
| TWI363261B (en) | 2012-05-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20091030 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111005 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111018 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R151 | Written notification of patent or utility model registration |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141125 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
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|
| S111 | Request for change of ownership or part of ownership |
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|
| R350 | Written notification of registration of transfer |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
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|
| R250 | Receipt of annual fees |
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|
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|
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|
| R250 | Receipt of annual fees |
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|
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|
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