JP4686972B2 - シフトレジスタ回路、基本回路および表示装置 - Google Patents

Description

本発明は、シフトレジスタ回路、基本回路および表示装置に関し、特に絶縁性基板上に単一チャネル（同じ導電型）のトランジスタによって構成されてなるシフトレジスタ回路、当該シフトレジスタの基本回路および当該シフトレジスタ回路を駆動回路の一部に用いた表示装置に関する。

単一チャネルのＭＯＳトランジスタ、例えばＮチャネルのＭＯＳトランジスタのみを用いて構成されてなるシフトレジスタ回路の従来例を図２４に示す。同図から明らかなように、従来例に係るシフトレジスタ回路は、ＮチャネルのＭＯＳトランジスタＱｎ１０１，Ｑｎ１０２からなるインバータ２０１、ＭＯＳトランジスタＱｎ１０３，Ｑｎ１０４からなるインバータ２０２、ＭＯＳトランジスタＱｎ１０５，Ｑｎ１０６からなるインバータ２０３、……を、ＮチャネルのＭＯＳトランジスタＱｎ１１１からなるトランスファーゲート２１１、ＭＯＳトランジスタＱｎ１１２からなるトランスファーゲート２１２、ＭＯＳトランジスタＱｎ１１３からなるトランスファーゲート２１３、……で接続した構成となっている（例えば、非特許文献１参照）。

図２５は、従来例に係るシフトレジスタ回路の動作説明に供するタイミングチャートである。図２５において、φ１，φ２は２相のクロックパルス、Ｖｉｎは入力パルスをそれぞれ示している。また、Ａはインバータ２０１の出力パルス、Ｂは１段目の転送段から出力されるシフトパルス（２段目の入力パルス）、Ｃはインバータ２０２の出力パルス、Ｄは２段目の転送段から出力されるシフトパルス（３段目の入力パルス）、Ｅはインバータ２０３の出力パルス、Ｆは３段目の転送段から出力されるシフトパルス（４段目の入力パルス）をそれぞれ示している。

１相目のクロックパルスφ１は奇数段の転送段に、２相目のクロックパルスφ２は偶数段の転送段にそれぞれ与えられる。この２相のクロックパルスφ１，φ２を、入力パルスＶｉｎの１／２周期ごとに交互に高レベル（以下、“Ｈ”レベルと記す）にすることにより、各転送段がチェーン状に接続されてなる回路チェーンの中を入力パルスＶｉｎが順に伝搬していく。そして、各転送段からシフトパルスＢ，Ｄ，Ｆ，……としてそれぞれ出力される。

原央著、「ＭＯＳ集積回路の基礎」、近代科学社、ｐ．８２−ｐ．８８

上記構成の従来例に係るシフトレジスタ回路において、１段目の転送段では、入力パルスＶｉｎが“Ｈ”レベルでかつクロックパルスφ１が“Ｈ”レベルのときに、ＭＯＳトランジスタＱｎ１０１とＭＯＳトランジスタＱｎ１０２が共にオン状態になり、この期間で貫通電流が流れる。２段目の転送段では、１段目の転送段から出力されるシフトパルスＢ“Ｈ”レベルでかつクロックパルスφ２が“Ｈ”レベルのときに、ＭＯＳトランジスタＱｎ１０３とＭＯＳトランジスタＱｎ１０４が共にオン状態になり、この期間で貫通電流が流れる。以降、同様の動作が繰り返される。

上述したように、上記従来例に係るシフトレジスタ回路では、各転送段での転送動作ごとに、各転送段の入力パルスとクロックパルスφ１／φ２とが共に“Ｈ”レベルになる期間で貫通電流が流れるため、シフトレジスタ回路全体の消費電力が大きくなるという課題があった。特に、絶縁性基板上に形成されるＴＦＴ(Thin Film Transistor;薄膜トランジスタ)のポリシリコンプロセスまたはアモルファスシリコンプロセスでは、閾値電圧Ｖｔｈや移動度μ等のトランジスタ特性のバラツキが単結晶プロセスに比べて大きく、加えてＭＯＳトランジスタのオフ電流Ｉｏｆｆも無視できないため、回路設計時にこれらを考慮する必要がある。

因みに、ポリシリコンプロセスまたはアモルファスシリコンプロセスによって作成されたＰチャネルＴＦＴでは、閾値電圧Ｖｔｈが−１［Ｖ］〜−３［Ｖ］程度、移動度μが１０〜１００［ｃｍ² ／Ｖ・ｓｅｃ］程度、またオフ電流Ｉｏｆｆが１［ｐＡ］〜１００［ｎＡ］程度ばらつく。したがって、回路設計時には、これらトランジスタ特性のバラツキを考慮する必要がある。

図２６は、低温ポリシリコンプロセスによって作成されたＰチャネルＭＯＳ型ＴＦＴのゲート電圧Ｖｇｓに対するソース・ドレイン間電流Ｉｄｓの関係（測定結果）を示す特性図である。ゲート電圧Ｖｇｓが負で大きい場合はＴＦＴのソース・ドレイン間は導通（オン）状態になり、ゲート電圧Ｖｇｓが正の場合はＴＦＴのソース・ドレイン間は遮断（オフ）状態になる。しかし、図２６から明らかなように、ＴＦＴがオフ後、リーク電流が１０^-11 〜１０^-9［Ａ］と大きいため、特に低温ポリシリコンプロセスによって作成されるＰチャネルＭＯＳ型ＴＦＴを用いてシフトレジスタ回路を構成する場合には、リーク電流に強い回路構成が必要になる。

本発明は、上記課題に鑑みてなされたものであって、その目的とするところは、閾値電圧Ｖｔｈや移動度μ等のトランジスタ特性のバラツキの影響を受けにくく、かつ貫通電流を抑えて低消費電力化を可能にしたシフトレジスタ回路、基本回路および表示装置を提供することにある。

本発明による単位回路は、
ソースが第１電源に接続された第１のトランジスタと、ソースが前記第１のトランジスタのドレインに接続され、ドレインにクロック信号が与えられる第２のトランジスタとを有し、当該第２のトランジスタがブートストラップ動作を行う出力手段と、
第１の入力信号が与えられたときに、前記第１のトランジスタのゲート電位を前記第１電源の電位に設定するとともに、前記第２のトランジスタのゲート電位を第２電源の電位に設定するブートストラップ状態確定手段と、
第２の入力信号が与えられたときに、前記第１のトランジスタのゲート電位を前記第２電源の電位に設定するとともに、前記第２のトランジスタのゲート電位を前記第１電源の電位に設定する初期状態確定手段と、
前記出力手段のブートストラップ動作時に、前記第２のトランジスタのゲート側を前記ブートストラップ状態確定手段側から切り離す第１のスイッチ手段と、
前記第２のトランジスタのゲート電位が前記第２電源の電位のときに、前記ブートストラップ状態確定手段側の電位を前記第２電源の電位にする第２のスイッチ手段と
を備え、単一チャネルのトランジスタによって構成される。
この単位回路は複数段縦続接続されることによってシフトレジスタ回路を構成する。単位回路が複数段縦続接続されてなるシフトレジスタ回路において、基本回路の各々は、前段の基本回路の出力信号を前記第１の入力信号とし、後段の基本回路の出力信号を前記第２の入力信号とする。このシフトレジスタ回路は、画素アレイ部と共に集積されて当該画素アレイ部を駆動する駆動回路を具備する表示装置において、当該駆動回路のシフトレジスタ回路として用いられる。

上記構成の単位回路、シフトレジスタ回路または当該シフトレジスタ回路を駆動回路のシフトレジスタ回路として用いた表示装置において、ある段の基本回路に第１の入力信号として前段の基本回路の出力信号が与えられると、ブートストラップ状態確定手段は、第１のトランジスタのゲート電位を第１電源の電位にし、第２のトランジスタのゲート電位を第２電源の電位にする。これにより、ブートストラップ動作を行うための電位の状態が確定し、ブートストラップ動作が行われる。ブートストラップ状態以外では、第２の入力信号として後段の基本回路の出力が与えられることで、初期状態確定手段は、第１のトランジスタのゲート電位を第２電源の電位にし、第２のトランジスタのゲート電位を第１電源の電位にする。これにより、第２のトランジスタが完全にオフ状態になるため、当該第２のトランジスタに貫通電流が流れない。

本発明によれば、初期状態では第２のトランジスタが完全にオフ状態になり、当該第２のトランジスタには貫通電流が流れないため、また、初期状態以外では第１のトランジスタが完全にオフ状態になり、当該第１のトランジスタには貫通電流が流れないため、閾値電圧Ｖｔｈや移動度μ等のトランジスタ特性のバラツキの影響を受けることなく、消費電力を低減することができる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

図１は、本発明に係るシフトレジスタ回路の構成例を示すブロック図である。図１に示すように、本発明に係るシフトレジスタ回路は、ポリシリコンプロセスまたはアモルファスシリコンプロセスにより、絶縁性基板（図示せず）上に単一チャネル（同じ導電型）のトランジスタによって構成されてなるシフトレジスタ回路であって、Ｎ段のレジスタ（Ｓ／Ｒ）１１−１〜１１−Ｎと、２つのトランスファーゲート回路１２，１３とを有し、いくつかのデータを並列に記憶しておき、定められた順番で直列に出力し、レジスタ１１−１〜１１−Ｎの各々に格納されたデータを最下位桁から１ビットずつ加算処理する機能を持っている。

本シフトレジスタ回路には、入力パルスＳＴと２相のクロックパルスＣＫ１，ＣＫ２が入力される。図２に、入力パルスＳＴ、クロックパルスＣＫ１，ＣＫ２およびレジスタ１１−１〜１１−Ｎの各入出力ＩＮ１（１），ＩＮ２（Ｎ），ＯＵＴ（１）〜ＯＵＴ（Ｎ）のタイミング関係を示す。図２から明らかなように、入力パルスＳＴは１フィールド期間に２回、具体的には１フィールド期間の開始部分と終了部分でアクティブな状態となる。ここでは便宜上、１フィールド期間の開始部分でアクティブとなる入力パルスＳＴをＳＴ１、１フィールド期間の終了部分でアクティブとなる入力パルスＳＴをＳＴ２とする。

Ｎ段のレジスタ１１−１〜１１−Ｎにおいて、あるｎ段目のレジスタ１１−ｎを基準にして説明すると、レジスタ１１−ｎは前段のレジスタ１１−ｎ-1の出力ＯＵＴ（ｎ−１）を第１の入力ＩＮ１とするとともに、後段のレジスタ１１−ｎ+1の出力ＯＵＴ（ｎ＋１）を第２の入力ＩＮ２とする。そして、前段の出力ＯＵＴ（ｎ−１）の入力によって２相のクロックパルスＣＫ１，ＣＫ２に同期して転送（シフト）動作を行い、後段の出力ＯＵＴ（ｎ＋１）の入力によって初期化を行う。

正側の電源電圧をＶＤＤ、負側の電源電圧をＶＳＳとすると、入力パルスＳＴおよびクロックパルスＣＫ１，ＣＫ２のパルス振幅はＶＤＤ〜ＶＳＳであり、トランスファーゲート回路１２は、入力パルスＳＴとクロックパルスＣＫ１の立ち下がりでアクティブになることによって１つ目の入力パルスＳＴ１を選択し、当該パルスＳＴ１を初段のレジスタ１１−１に第１の入力ＩＮ１として与える。トランスファーゲート回路１３は、入力パルスＳＴとクロックパルスＣＫ２の立ち下がりでアクティブになることによって２つ目の入力パルスＳＴ２を選択し、当該パルスＳＴ２を最終段のレジスタ１１−Ｎに第２の入力ＩＮ２として与える。この入出力関係を実現するためには、本シフトレジスタ回路の総段数Ｎは偶数である必要がある。

なお、ここでは、トランスファーゲート回路１２で生成したパルスＳＴ１を初段のレジスタ１１−１に第１の入力ＩＮ１として与え、トランスファーゲート回路１３で生成したパルスＳＴ２を最終段のレジスタ１１−Ｎに第２の入力ＩＮ２として与える構成を採っているが、これらパルスＳＴ１，ＳＴ２を外部から与える構成を採る場合には、トランスファーゲート回路１２，１３を設ける必要がない。また、シフトレジスタの総段数Ｎも偶数である必要がなくなる。

このように、本発明に係るシフトレジスタ回路は、前段、後段のレジスタ（転送段）の各出力を第１，第２の入力ＩＮ１，ＩＮ２とすることによって転送動作を行うことを特徴とするとともに、レジスタ１１−１〜１１−Ｎとしてブートストラップ型レジスタを、トランスファーゲート回路１２，１３としてブートストラップ型トランスファーゲートをそれぞれ用いていることを特徴としている。以下に、ブートストラップ型レジスタおよびブートストラップ型トランスファーゲートの構成および動作について具体的に説明する。

［第１実施形態］
本発明の第１実施形態に係るシフトレジスタ回路の基本回路（１つのレジスタ）は、ソースが第１電源に接続された第１のトランジスタと、ソースが第１のトランジスタのドレインに接続され、ドレインにクロック信号が与えられる第２のトランジスタとを有し、当該第２のトランジスタがブートストラップ動作を行う出力手段と、第１の入力信号が与えられたときに、第１のトランジスタのゲート電位を第１電源の電位に設定するとともに、第２のトランジスタのゲート電位を第２の電源の電位に設定して出力手段のブートストラップ状態を確定するブートストラップ状態確定手段と、第２の入力信号が与えられたときに、第１のトランジスタのゲート電位を第２電源の電位に設定するとともに、第２のトランジスタのゲート電位を第１の電源の電位に設定して出力手段の初期状態を確定する初期状態確定手段とを備えた構成となっており、図１のレジスタ１１−１〜１１−Ｎの各々として用いられる。

（実施例１）
図３は、第１実施形態の実施例１に係るシフトレジスタ回路の基本回路（レジスタ）の構成を示す回路図である。本実施例に係るシフトレジスタ回路は、ガラス基板等の絶縁性基板上にＰチャネルのＭＯＳトランジスタのみによって構成されたブートストラップ型レジスタ回路であり、正側電源ＶＤＤ（以下、ＶＤＤ電源と記す）を第１電源とし、負側電源ＶＳＳ（以下、ＶＳＳ電源と記す）を第２電源としている。

図３に示すように、本実施例に係るシフトレジスタ回路の基本回路２０は、初期状態確定回路２１、ブートストラップ状態確定回路２２、出力回路２３、ブートストラップ回路２４およびリセット回路２５を備えるとともに、２つの回路入力端子２６，２７、クロック端子２８、リセット端子２９および回路出力端子３０を有する構成となっている。

初期状態確定回路２１は、ゲートおよびドレインが回路入力端子２６に共通に接続されたダイオード接続構成のＰチャネルＭＯＳトランジスタＱｐ１１と、ゲートがＭＯＳトランジスタＱｐ１１のソースに接続され、ソースがＶＤＤ電源に接続されたＰチャネルＭＯＳトランジスタＱｐ１２とから構成されている。ブートストラップ状態確定回路２２は、ソースがＶＤＤ電源に接続され、ドレインがＭＯＳトランジスタＱｐ１１のソースに接続されたＰチャネルＭＯＳトランジスタＱｐ１３と、ゲートおよびドレインがＭＯＳトランジスタＱｐ１３のゲートと共に、回路入力端子２６に共通に接続され、ソースがＭＯＳトランジスタＱｐ１２のドレインと共通に接続されたＰチャネルＭＯＳトランジスタＱｐ１４とから構成されている。

出力回路２３は、ソースがＶＤＤ電源に、ゲートがＭＯＳトランジスタＱｐ１１のソース、ＭＯＳトランジスタＱｐ１２のゲートおよびＭＯＳトランジスタＱｐ１３のドレインの共通接続ノード（以下、ノードＮ１１と記す）に、ドレインが回路出力端子３０にそれぞれ接続されたＰチャネルＭＯＳトランジスタＱｐ１５と、ソースが回路出力端子３０に、ゲートがＭＯＳトランジスタＱｐ１２のドレインおよびＭＯＳトランジスタＱｐ１４のソースの共通接続ノード（以下、ノードＮ１２と記す）に、ドレインがクロック端子２８にそれぞれ接続されたＰチャネルＭＯＳトランジスタＱｐ１６とから構成されている。クロック端子２８には、クロックパルスＣＫ１またはＣＫ２が与えられる。

ブートストラップ回路２４は、出力回路２３の一部を構成するＭＯＳトランジスタＱｐ１６と、このＭＯＳトランジスタＱｐ１６のゲートとドレインとの間に接続されたキャパシタＣａｐとから構成されている。リセット回路２５は、ソースがノードＮ１１に、ドレインがＶＳＳ電源に、ゲートがリセット端子２９に接続されたＰチャネルＭＯＳトランジスタＱｐ１７によって構成されている。

上記構成の実施例１に係るシフトレジスタ回路の基本回路２０において、ＰチャネルＭＯＳトランジスタＱｐ１１〜Ｑｐ１７は、ポリシリコンプロセスまたはアモルファスシリコンプロセスで形成されたＴＦＴ（薄膜トランジスタ）である。ＰチャネルＴＦＴには、ゲート電極がゲート絶縁膜（酸化膜）の下に配置されるボトムゲート構造のものと、ゲート電極がゲート絶縁膜の上に配置されるトップゲート構造のものなどがある。

図４は、ボトムゲート型ＰチャネルＴＦＴの構造の一例を示す断面図である。図４に示すように、ボトムゲート構造のＴＦＴでは、ガラス基板等の絶縁性基板３１の上にゲート電極（Ｍｏゲート）３２が形成され、その上にゲート絶縁膜３３を介してポリシリコン層（または、アモルファスシリコン層）３４が形成され、さらにその上に層間絶縁膜３５，３６が形成されている。また、ゲート電極３２の側方のゲート絶縁膜３３上には、Ｐ⁺拡散層からなるソース領域３７およびドレイン領域３８が形成され、これら領域３７，３８にはＡｌ（アルミニウム）電極３９，４０が接続されている。

図５は、トップゲート型ＰチャネルＴＦＴの構造の一例を示す断面図である。図５に示すように、トップゲート構造のＴＦＴでは、ガラス基板等の絶縁性基板４１の上にポリシリコン層（または、アモルファスシリコン層）４２が形成され、その上にゲート絶縁膜４３を介してゲート電極（Ｍｏゲート）４４が形成され、さらにその上に層間絶縁膜４５が形成されている。また、ポリシリコン層４２の側方の絶縁性基板４１上には、Ｐ⁺拡散層からなるソース領域４６およびドレイン領域４７が形成され、これら領域４６，４７にはＡｌ電極４８，４９が接続されている。

続いて、上記構成の実施例１に係る基本回路２０の回路動作について、図６のタイミングチャートを用いて説明する。ここでは、本基本回路２０が図１に示すシフトレジスタ回路のｎ段目のレジスタ１１−ｎである場合を例に採って説明するものとする。

本基本回路２０が回路動作を開始するに先立って、リセットパルスｒｓｔがＶＳＳレベル（以下、“Ｌ”レベルと記す）になると、これに応答してＭＯＳトランジスタＱｐ１７はオン状態となってノードＮ１１の電位を“Ｌ”レベルにリセットする。このリセット動作が終了することにより、本基本回路２０の回路動作が開始される。本基本回路２０が動作状態にある期間では、リセットパルスｒｓｔは常時ＶＤＤレベル（以下、“Ｈ”レベルと記す）となっている。

回路動作が開始すると、初期状態確定回路２１において、後段（ｎ＋１段目）の出力ＯＵＴ（ｎ＋１）が“Ｌ”レベルのときは、ＭＯＳトランジスタＱｐ１１がオン状態となるためにノードＮ１１の電位が“Ｌ”レベルとなる。また、後段の出力ＯＵＴ（ｎ＋１）が“Ｈ”レベルのときは、ＭＯＳトランジスタＱｐ１１がオフ状態となる。ＭＯＳトランジスタＱｐ１２は、ノードＮ１１の電位が“Ｌ”レベルのとき、即ち初期状態でオン状態になる。したがって、初期状態ではノードＮ１２の電位が“Ｈ”レベルとなる。

次に、ブートストラップ状態確定回路２２において、前段（ｎ−１段目）の出力ＯＵＴ（ｎ−１）が“Ｌ”レベルのときは、ＭＯＳトランジスタＱｐ１３，Ｑｐ１４が共にオン状態になるため、ノードＮ１１の電位が“Ｈ”レベル、ノードＮ１２の電位が“Ｌ”レベルとなる。これに対して、前段の出力ＯＵＴ（ｎ−１）が“Ｈ”レベルのときは、ＭＯＳトランジスタＱｐ１３，Ｑｐ１４が共にオフ状態になる。

初期状態確定回路２１およびブートストラップ状態確定回路２２の各動作から明らかなように、ノードＮ１１の電位とノードＮ１２の電位が互いに逆極性になる。これにより、出力回路１３において、ノードＮ１１，Ｎ１２の各電位をゲート入力とするＭＯＳトランジスタＱｐ１５，Ｑｐ１６は、一方がオン状態のとき他方がオフ状態となる相補動作を行うことになる。したがって、ＭＯＳトランジスタＱｐ１５(Ｑｐ１６)がオン状態のときに、ＭＯＳトランジスタＱｐ１６(Ｑｐ１５)が完全にオフ状態になるため、当該ＭＯＳトランジスタＱｐ１６(Ｑｐ１５)に貫通電流が流れることはない。

ノードＮ１２の電位が“Ｌ”レベルの状態でクロックパルスＣＫ２が“Ｈ”レベルから“Ｌ”レベルに遷移すると、ブートストラップ回路２４において、キャパシタＣａｐによる容量結合によってノードＮ１２の電位を下げるブートストラップ動作が開始され、このブートストラップ動作によって、ノードＮ１２の電位がＶＳＳ電位よりもさらに下がる。このことにより、ＭＯＳトランジスタＱｐ１６が完全にオン状態になるため、出力ＯＵＴ（ｎ）としてＶＳＳレベルが取り出される。

なお、ブートストラップ回路２４では、ＭＯＳトランジスタＱｐ１６のゲート容量のみによってブートストラップ動作を行うことが可能である。したがって、キャパシタＣａｐは必須のものではなく、より安定したブートストラップ動作を行うための補助用の容量である。

（実施例２）
図８は、第１実施形態の実施例２に係るシフトレジスタ回路の基本回路（レジスタ）の構成を示す回路図である。本実施例に係るシフトレジスタ回路は、ガラス基板等の絶縁性基板上にＮチャネルのＭＯＳトランジスタのみによって構成されたブートストラップ型レジスタ回路であり、負側電源ＶＳＳ（以下、ＶＳＳ電源と記す）を第１電源とし、正側電源ＶＤＤ（以下、ＶＤＤ電源と記す）を第２電源としている。

図８に示すように、本実施例に係るシフトレジスタ回路の基本回路５０は、初期状態確定回路５１、ブートストラップ状態確定回路５２、出力回路５３、ブートストラップ回路５４およびリセット回路５５を備えるとともに、２つの回路入力端子５６，５７、クロック端子５８、リセット端子５９および回路出力端子６０を有する構成となっている。

初期状態確定回路５１は、ゲートおよびドレインが回路入力端子５６に共通に接続されたダイオード接続構成のＮチャネルＭＯＳトランジスタＱｎ１１と、ゲートがＭＯＳトランジスタＱｎ１１のソースに接続され、ソースがＶＳＳ電源に接続されたＮチャネルＭＯＳトランジスタＱｎ１２とから構成されている。ブートストラップ状態確定回路５２は、ソースがＶＳＳ電源に接続され、ドレインがＭＯＳトランジスタＱｎ１１のソースに接続されたＮチャネルＭＯＳトランジスタＱｎ１３と、ゲートおよびドレインがＭＯＳトランジスタＱＮ１３のゲートと共に、回路入力端子５７に共通に接続され、ソースがＭＯＳトランジスタＱｎ１２のドレインと共通に接続されたＮチャネルＭＯＳトランジスタＱｎ１４とから構成されている。

出力回路５３は、ソースがＶＳＳ電源に、ゲートがＭＯＳトランジスタＱｎ１１のソース、ＭＯＳトランジスタＱｎ１２のゲートおよびＭＯＳトランジスタＱｎ１３のドレインの共通接続ノード（以下、ノードＮ２１と記す）に、ドレインが回路出力端子６０にそれぞれ接続されたＮチャネルＭＯＳトランジスタＱｎ１５と、ソースが回路出力端子６０に、ゲートがＭＯＳトランジスタＱｎ１２のドレインおよびＭＯＳトランジスタＱｎ１４のソースの共通接続ノード（以下、ノードＮ２２と記す）に、ドレインがクロック端子５８にそれぞれ接続されたＮチャネルＭＯＳトランジスタＱｎ１６とから構成されている。クロック端子５８には、クロックパルスＣＫ１またはＣＫ２が与えられる。

ブートストラップ回路５４は、出力回路５３の一部を構成するＭＯＳトランジスタＱｎ１６と、このＭＯＳトランジスタＱｎ１６のゲートとドレインとの間に接続されたキャパシタＣａｐとから構成されている。リセット回路５５は、ソースがノードＮ２１に、ドレインがＶＤＤ電源に、ゲートがリセット端子５９に接続されたＮチャネルＭＯＳトランジスタＱｎ１７によって構成されている。

上記構成のブートストラップ型レジスタ回路５０において、ＮチャネルＭＯＳトランジスタＱｎ１１〜Ｑｎ１７は、ポリシリコンプロセスまたはアモルファスシリコンプロセスで形成されたＴＦＴである。ＮチャネルＴＦＴにもＰチャネルＴＦＴと同様に、ボトムゲート構造のものとトップゲート構造のものなどがあり、基本的に同じ構造となっている。すなわち、ＰチャネルＴＦＴの構造を示す図４および図５において、ソース領域３７，４６およびドレイン領域３８，４７のＰ⁺ 拡散層をＮ⁺ 拡散層にしたものがＮチャネルＴＦＴの構造となる。

実施例２に係るブートストラップ型レジスタ回路５０は、実施例１に係るブートストラップ型レジスタ回路２０とは、図８と図３の対比から明らかなように、ＭＯＳトランジスタの導電型および第１，第２電源の極性を逆にしただけの違いであり、基本的には同じ構成となっており、また回路動作および作用効果も基本的に同じである。

図９は、実施例２に係るブートストラップ型レジスタ回路５０の回路動作の説明に供するタイミングチャートであり、（ｎ−１）段目の出力ＯＵＴ（ｎ−１）、クロックパルスＣＫ１／ＣＫ２、（ｎ＋１）段目の出力ＯＵＴ（ｎ＋１）、ノードＮ２１，Ｎ２２の各電位およびｎ段目の出力ＯＵＴ（ｎ）タイミング関係を示している。

上述したように、第１実施形態に係る基本回路（ブートストラップ型レジスタ）２０／５０では、前段、後段のレジスタ（転送段）の各出力を入力ＩＮ１，ＩＮ２とすることによって転送動作を行うシフトレジスタ回路において、入力ＩＮ１として前段（ｎ−１）の出力ＯＵＴ（ｎ−１）が与えられると、ブートストラップ状態確定回路２２／５２がＭＯＳトランジスタＱｐ１５／Ｑｎ１５のゲート電位を第１電源（ＶＤＤ／ＶＳＳ）の電位に設定し、ＭＯＳトランジスタＱｐ１６／Ｑｎ１６のゲート電位を第２の電源（ＶＳＳ／ＶＤＤ）の電位に設定することにより、ブートストラップ動作を行うための電位の状態が確定し、クロックパルスＣＫ１／ＣＫ２に同期してブートストラップ動作が行われる。このブートストラップ動作により、ＭＯＳトランジスタＱｐ１６／Ｑｎ１６のゲート電位が第２の電源の電位よりもさらに下げられ／上げられ、当該ＭＯＳトランジスタＱｐ１６／Ｑｎ１６が完全にオン状態になるため、出力ＯＵＴ（ｎ）として第２の電源の電位を取り出すことができる。このとき、ＭＯＳトランジスタＱｐ１５/Ｑｎ１５は完全にオフ状態であるため、当該ＭＯＳトランジスタＱｐ１５/Ｑｎ１５に貫通電流が流れることはない。

また、ブートストラップ動作が行えるブートストラップ可能状態以外では、入力ＩＮ２として後段（ｎ＋１）の出力ＯＵＴ（ｎ＋１）が与えられることで、初期状態確定回路２１／５１が、ＭＯＳトランジスタＱｐ１５／Ｑｎ１５のゲート電位を第２電源（ＶＳＳ／ＶＤＤ）の電位に設定し、ＭＯＳトランジスタＱｐ１６／Ｑｎ１６のゲート電位を第１の電源（ＶＤＤ／ＶＳＳ）の電位に設定する。これにより、ＭＯＳトランジスタＱｐ１６／Ｑｎ１６が完全にオフ状態になるため、当該ＭＯＳトランジスタＱｐ１６／Ｑｎ１６に貫通電流が流れることはない。この動作は、基本回路（１つのレジスタ）ごとに行われることになるため、本シフトレジスタ回路の消費電力を大幅に低減できる。

以上により、閾値電圧Ｖｔｈや移動度μのバラツキに強い回路構成を実現できる。また、ＮチャネルＭＯＳトランジスタのみを用いた実施例２に係るブートストラップ型レジスタ回路５０の場合、ＬＤＤ(Lightly Doped Drain)構造によってホットエレクトロン効果を低減する構成を採ることになるが、ＰチャネルＭＯＳトランジスタのみを用いた実施例１に係るブートストラップ型レジスタ回路２０ではその必要がなく、その分だけプロセス数を削減できため、生産性や歩留まりの面で有利となる。

なお、第１実施形態に係るレジスタ回路の基本回路２０／５０の場合には、図６、図９の各タイミングチャートから明らかなように、出力ＯＵＴ（ｎ−１），ＯＵＴ（ｎ＋１）の“Ｌ”レベル以外の期間ではノードＮ１１／Ｎ２１、Ｎ１２／Ｎ２２の電位がフローティング状態にあり、このフローティング状態のときにトランジスタリークが発生すると、ノードＮ１１／Ｎ２１、Ｎ１２／Ｎ２２の電位が変動し、正常動作を保証することができなくなる懸念がある。この点に鑑みてなされたものが、以下に説明する第２実施形態に係るシフトレジスタ回路である。

［第２実施形態］
本発明の第２実施形態に係るシフトレジスタ回路の基本回路（１つのレジスタ）は、第１実施形態に係るシフトレジスタ回路の基本回路における出力手段、ブートストラップ状態確定手段および初期状態確定手段に加えて、出力手段のブートストラップ動作時に、第２のトランジスタのゲート側をブートストラップ状態確定手段側から切り離す第１のスイッチ手段や、前記第２のトランジスタのゲート電位が第２の電源の電位のときに、第１のトランジスタのゲート電位を第１電源の電位にするブートストラップ電位確定手段等をさらに備えた構成となっており、図１のレジスタ１１−１〜１１−Ｎの各々として用いられる。

（実施例１）
図１０は、第２実施形態の実施例１に係るシフトレジスタ回路の基本回路（レジスタ）の構成を示す回路図であり、図中、図３と同等部分には同一符号を付して示している。

図１０に示すように、本実施例に係るシフトレジスタ回路の基本回路７０は、ノードＮ１１，Ｎ１２の電位がフローティング状態となる期間を最小限に抑え、正常動作を保証するために、初期状態確定回路２１、ブートストラップ状態確定回路２２、出力回路２３、ブートストラップ回路２４およびリセット回路７６に加えて、リーク緩和対策スイッチ回路７１、ブートストラップ電位安定化回路７２、ブートストラップ性能向上対策スイッチ回路７３および初期状態電圧安定化回路７４を備えるとともに、クロック端子２８とは別にクロック端子７５を有する構成となっている。

リーク緩和対策スイッチ回路７１は、ソースがＭＯＳトランジスタＱｐ１２のドレインとＭＯＳトランジスタＱｐ１４のソースの共通接続ノード（以下、ノードＮ１３と記す）に、ドレインがＶＳＳ電源にそれぞれ接続されたＰチャネルＭＯＳトランジスタＱｐ１８によって構成されている。ブートストラップ電位安定化回路７２は、ソースがＶＤＤ電源に、ドレインがノードＮ１１に、ゲートがノードＮ１３にそれぞれ接続されたＰチャネルＭＯＳトランジスタＱｐ１９によって構成されている。ブートストラップ性能向上対策スイッチ回路７３は、ノードＮ１２とノードＮ１３の間に接続され、ゲートがＶＳＳ電源に接続されたＰチャネルＭＯＳトランジスタＱｐ２０によって構成されている。

初期状態電圧安定化回路７４は、ドレインがノードＮ１１に、ゲートがクロック端子７５（図１におけるＣＫinＢ端子）にそれぞれ接続されたＰチャネルＭＯＳトランジスタＱｐ２１と、ゲートとドレインがＭＯＳトランジスタＱｐ１６のドレインに共通に接続され、ソースがＭＯＳトランジスタＱｐ２１のソースに接続されたＰチャネルＭＯＳトランジスタＱｐ２２と、ＭＯＳトランジスタＱｐ２１，Ｑｐ２２の各ソースの共通接続ノード（以下、ノードＮ１４と記す）とＶＤＤ電源との間に接続されたキャパシタＣａｐとから構成されている。なお、クロック端子２８（図１におけるＣＫinＡ端子）にはクロックパルスＣＫ２／ＣＫ１が与えられ、クロック端子７５（図１におけるＣＫinＢ端子）にはクロックパルスＣＫ１／ＣＫ２が与えられる。また、リセット回路７６は、ＭＯＳトランジスタＱｐ１７に加えて、ノードＮ１４とＶＳＳ電源との間に接続され、ゲートにリセットパルスｒｓｔが与えられるＰチャネルＭＯＳトランジスタＱｐ２３を有している。

続いて、上記構成の実施例１に係る基本回路７０の回路動作について、図１１のタイミングチャートを用いて説明する。ここでは、本基本回路７０が図１に示すシフトレジスタ回路のｎ段目のレジスタ１１−ｎである場合を例に採って説明するものとする。

なお、初期状態確定回路２１、ブートストラップ状態確定回路２２、出力回路２３、ブートストラップ回路２４およびリセット回路７６の構成および回路動作は、第１実施形態の場合と同じであるので、ここではその説明を省略するものとする。

ブートストラップ電位安定化回路７２において、ノードＮ１３の電位が“Ｌ”レベルのときは、ＭＯＳトランジスタＱｐ１９がオン状態になるため、常にノードＮ１１の電位が“Ｈ”レベルとなる。ノードＮ１１の電位は、前段の出力ＯＵＴ（ｎ−１）が入力されたときから、後段の出力ＯＵＴ（ｎ＋１）が入力されるまでの期間に亘って“Ｈ”レベルの状態にある。したがって、当該期間において、出力ＯＵＴ（ｎ−１）が“Ｌ”レベル以外の期間でノードＮ１１の電位がフローティング状態になるのを防ぐことができる（ブートストラップ可能状態に亘って、ノードＮ１１を“Ｈ”レベルに固定できる）ため、ブートストラップ動作を行う電位を安定化することができる。

ＭＯＳトランジスタＱｐ１３とＱｐ１９はＯＵＴ（ｎ−１）が“Ｌ”レベルのときは共にオン状態であり、ＭＯＳトランジスタＱｐ１９はＭＯＳトランジスタＱｐ１３の働きを含んでいる。したがって、ＭＯＳトランジスタＱｐ１９があれば、ＭＯＳトランジスタＱｐ１３は配置しなくても良いが、ノードＮ１３（ＭＯＳトランジスタＱｐ１９のゲート電位）の“Ｌ”レベルはＭＯＳトランジスタＱｐ１４の閾値電圧Ｖｔｈの影響でＶＳＳ電位よりもＶｔｈ分高くなっていることや、ＭＯＳトランジスタＱｐ１４のオン抵抗の影響を考えると、回路の動作信頼性（最低駆動電圧等）・高速動作の面からＭＯＳトランジスタＱｐ１３を配置しておいた方が良い。

ＭＯＳトランジスタＱｐ２０は、ブートストラップ動作時に、ブートストラップによってノードＮ１２の電位がＶＳＳ電位よりも下がると、オフ状態になってブートストラップ動作を行う回路部分、主にＭＯＳトランジスタＱｐ１６のゲート側をブートストラップ状態確定回路２２側から回路的に切り離す。これにより、ＭＯＳトランジスタＱｐ１６のゲートとＭＯＳトランジスタＱｐ１４のソースとの間の配線につく寄生容量のブートストラップ動作への影響を最小限に抑えることができるため、ブートストラップ動作の信頼性を向上できる。

ＭＯＳトランジスタＱｐ１８は、ノードＮ１２の電位がＶＳＳ以下のときにオン状態となってブートストラップ状態確定回路２２側の電位、即ちノードＮ１３の電位をＶＳＳ電位にする。ノードＮ１３の“Ｌ”レベルは、ＭＯＳトランジスタＱｐ１４の閾値電圧Ｖｔｈの影響でＶＳＳ電位よりもＶｔｈ分高い電位にある。このノードＮ１３の電位をＭＯＳトランジスタＱｐ２０におけるリーク電流が問題となるブートストラップ駆動時にＶＳＳ電位にすることにより、ノードＮ１３とノードＮ１２の間の電位差を最小にすることができるため、当該リークを緩和することができる。

次に、初期状態電圧安定化回路７４において、ＭＯＳトランジスタＱｐ２２は、クロックパルスＣＫ２に同期して、即ち当該クロックパルスＣＫ２が“Ｌ”レベルのときにオン状態になることにより、キャパシタＣａｐを“Ｌ”レベルの電位、即ちＶＳＳ電位に充電する。ＭＯＳトランジスタＱｐ２１は、クロックパルスＣＫ１に同期して、即ち当該クロックパルスＣＫ１が“Ｌ”レベルのときにオン状態になることにより、キャパシタＣａｐの電位、即ちノードＮ１４の電位をＭＯＳトランジスタＱｐ１５のゲート電位、即ちノードＮ１１とする。ここで、キャパシタＣａｐの容量については、ノードＮ１１における寄生容量に対して十分に大きく設定する必要がある。このように、キャパシタＣａｐに定期的に“Ｌ”レベルを充電し、当該キャパシタＣａｐの電位をノードＮ１１の電位とすることにより、ノードＮ１１の電位が“Ｌ”レベルとなる状態の安定化を図ることができる。

（実施例２）
図１２は、第２実施形態の実施例２に係るシフトレジスタ回路の基本回路（レジスタ）の構成を示す回路図であり、図中、図８と同等部分には同一符号を付して示している。

図１２に示すように、本実施例に係るシフトレジスタ回路の基本回路８０は、初期状態確定回路５１、ブートストラップ状態確定回路５２、出力回路５３、ブートストラップ回路５４およびリセット回路８６に加えて、リーク緩和対策スイッチ回路８１、ブートストラップ電位安定化回路８２、ブートストラップ性能向上対策スイッチ回路８３および初期状態電圧安定化回路８４を備えるとともに、クロック端子５８とは別にクロック端子８５を有する構成となっている。

リーク緩和対策スイッチ回路８１は、ソースがＭＯＳトランジスタＱｎ１２のドレインとＭＯＳトランジスタＱｎ１４のソースの共通接続ノード（以下、ノードＮ２３と記す）に、ドレインがＶＤＤ電源にそれぞれ接続されたＮチャネルＭＯＳトランジスタＱｎ１８によって構成されている。ブートストラップ電位安定化回路８２は、ソースがＶＳＳ電源に、ドレインがノードＮ２１に、ゲートがノードＮ２３にそれぞれ接続されたＮチャネルＭＯＳトランジスタＱｎ１９によって構成されている。ブートストラップ性能向上対策スイッチ回路８３は、ノードＮ２３とノードＮ２２の間に接続され、ゲートがＶＤＤ電源に接続されたＮチャネルＭＯＳトランジスタＱｎ２０によって構成されている。

初期状態電圧安定化回路８４は、ドレインがノードＮ２１に、ゲートがクロック端子８５（図１におけるＣＫinＢ端子）にそれぞれ接続されたＮチャネルＭＯＳトランジスタＱｎ２１と、ゲートとドレインがＭＯＳトランジスタＱｎ１６のドレインに共通に接続され、ソースがＭＯＳトランジスタＱｎ２１のソースに接続されたＮチャネルＭＯＳトランジスタＱｎ２２と、ＭＯＳトランジスタＱｎ２１，Ｑｎ２２の各ソースの共通接続ノード（以下、ノードＮ２４と記す）とＶＳＳ電源との間に接続されたキャパシタＣａｐとから構成されている。なお、クロック端子５８（図１におけるＣＫinＡ端子）にはクロックパルスＣＫ２／ＣＫ１が与えられ、クロック端子８５（図１におけるＣＫinＢ端子）にはクロックパルスＣＫ１／ＣＫ２が与えられる。また、リセット回路８６は、ＭＯＳトランジスタＱｎ１７に加えて、ノードＮ２４とＶＤＤ電源との間に接続され、ゲートにリセットパルスｒｓｔが与えられるＮチャネルＭＯＳトランジスタＱｎ２３を有している。

実施例２に係るブートストラップ型レジスタ回路８０は、実施例１に係るブートストラップ型レジスタ回路７０とは、図１２と図１０の対比から明らかなように、ＭＯＳトランジスタの導電型および第１，第２電源の極性を逆にしただけの違いであり、基本的には同じ構成となっており、また回路動作および作用効果も基本的に同じである。

図１３は、実施例２に係るブートストラップ型レジスタ回路８０の回路動作の説明に供するタイミングチャートであり、（ｎ−１）段目の出力ＯＵＴ（ｎ−１）、クロックパルスＣＫ１，ＣＫ２、（ｎ＋１）段目の出力ＯＵＴ（ｎ＋１）、ノードＮ２１，Ｎ２２、Ｎ２３、Ｎ２４の各電位およびｎ段目の出力ＯＵＴ（ｎ）タイミング関係を示している。

上述したように、第２実施形態に係る基本回路（ブートストラップ型レジスタ）７０／８０では、第１実施形態に係る基本回路２０／５０の作用効果に加えて、ＭＯＳトランジスタＱｐ１６／Ｑｎ１６のゲート電位が第２の電源（ＶＳＳ／ＶＤＤ）の電位のときに、ＭＯＳトランジスタＱｐ１５／Ｑｎ１５のゲート電位を第１電源（ＶＤＤ／ＶＳＳ）の電位にするブートストラップ電位安定化回路７２／８２の作用により、ブートストラップ動作が行われる期間ではノードＮ１１／Ｎ２１の電位がフローティング状態にならないために、ブートストラップの正常な動作を保証できる。

また、ブートストラップ動作時に、ＭＯＳトランジスタＱｐ１６／Ｑｎ１６のゲート側を他の回路部分から回路的に切り離す第１のスイッチ手段であるブートストラップ性能向上対策スイッチ回路７３／８３の作用により、ＭＯＳトランジスタＱｐ１６のゲートとＭＯＳトランジスタＱｐ１４のソースとの間の配線につく寄生容量のブートストラップ動作への影響を最小限に抑えることができるため、ブートストラップ動作の信頼性を向上できる。

さらに、ＭＯＳトランジスタＱｐ１６／Ｑｎ１６のゲート電位が第２電源（ＶＳＳ／ＶＤＤ）の電位以下/以上のときに、ブートストラップ状態確定回路２２／５２側の電位を第２電源（ＶＳＳ／ＶＤＤ）の電位にする第２のスイッチ手段であるリーク緩和対策スイッチ回路７１／８１の作用により、ブートストラップ動作時において、ＭＯＳトランジスタＱｐ２０／Ｑｎ２０のリークが問題となる場合に、ノードＮ１３／Ｎ２３とノードＮ１２／Ｎ２２の間の電位差を最小にすることができるため、当該リークを緩和することができる。

またさらに、クロックパルスＣＫ２に同期してキャパシタＣａｐに第２電源（ＶＳＳ／ＶＤＤ）の電位を充電し、クロックパルスＣＫ１に同期してキャパシタＣａｐの電位をＭＯＳトランジスタＱｐ１５／Ｑｎ１５のゲート電位とする初期状態電圧安定化回路７４／８４の作用により、ノードＮ１１／Ｎ２１の電位が“Ｌ”レベル／“Ｈ”レベルとなる状態の安定化を図ることができる。

続いて、１フィールド期間の開始部分でアクティブとなる入力パルスＳＴ１とクロックパルスＣＫ１に基づいて初段のレジスタ１１−１の第１の入力ＩＮ１を生成する第１の入力信号生成手段であるトランスファーゲート回路１２と、１フィールド期間の終了部分でアクティブとなる入力パルスＳＴ２とクロックパルスＣＫ２に基づいて最終段のレジスタ１１−Ｎの第２の入力ＩＮ２を生成する第２の入力信号生成手段であるトランスファーゲート回路１３の具体的な回路構成について説明する。

［トランスファーゲート回路１２］
（実施例１）
図１４は、実施例１に係るトランスファーゲート回路１２の構成を示す回路図である。本実施例に係るトランスファーゲート回路は、ＰチャネルのＭＯＳトランジスタのみによって構成されたブートストラップ型トランスファーゲート回路であり、ブートストラップ型トランスファーゲート９１と、電源供給スイッチ９２とを備えるとともに、入力パルスＳＴが与えられる回路入力端子９３と、クロックパルスＣＫ１が与えられるクロック端子９４とを有する構成となっている。

ブートストラップ型トランスファーゲート９１は、ソースがクロック端子９４に、ゲートがＶＳＳ電源にそれぞれ接続されたＰチャネルＭＯＳトランジスタＱｐ２４と、ドレインが回路入力端子９３に、ゲートがＭＯＳトランジスタＱｐ２４のドレインに、ソースが初段レジスタ１１−１のＩＮ１側入力端にそれぞれ接続されたＰチャネルＭＯＳトランジスタＱｐ２５とから構成されている。電源供給スイッチ９２は、ソースがＶＤＤ電源に、ゲートが回路入力端子９３に、ドレインが初段レジスタ１１−１の出力端にそれぞれ接続されたＰチャネルＭＯＳトランジスタＱｐ２６によって構成されている。

続いて、上記構成の実施例１に係るトランスファーゲート回路の回路動作について、図１５のタイミングチャートを用いて説明する。図１５には、入力パルスＳＴ、クロックパルスＣＫ１，ＣＫ２、ＭＯＳトランジスタＱｐ２４のドレイン電位Ａ、ＭＯＳトランジスタＱｐ２５のソース電位Ｂおよび初段レジスタ１１−１の出力ＯＵＴ（１）のタイミング関係を示している。また、図７に示すように、入力パルスＳＴはクロックパルスＣＫ１／ＣＫ２に対して所定の遅延時間ｄだけ遅れたタイミング関係となっている。この遅延時間ｄは、ＭＯＳトランジスタＱｐ２５におけるブートストラップ動作を行うために必要となっている。

先ず、ブートストラップ型トランスファーゲート９１は、入力パルスＳＴとクロックパルスＣＫ１の立ち下がりでアクティブになり、入力パルスＳＴにおける１フィールド期間の開始部分のパルスＳＴ１を選択し、当該パルスＳＴ１を初段のレジスタ１１−１に入力する。電源供給スイッチ９２は、入力パルスＳＴの“Ｌ”レベルに同期してＭＯＳトランジスタＱｐ２６がオン状態になることによってＶＤＤレベルを初段レジスタ１１−１の出力ＯＵＴ（１）に供給する。

この電源供給スイッチ９２の作用により、入力パルスＳＴにおける１フィールド期間の終了部分のパルスＳＴ２の影響を受け、ＭＯＳトランジスタＱｐ２５のリークによってＭＯＳトランジスタＱｐ２５のソース電位Ｂが揺れた場合でも、その影響が初段レジスタ１１−１の出力ＯＵＴ（１）に現れないようにすることができる。すなわち、トランジスタの閾値電圧Ｖｔｈや移動度μのバラツキ、リーク電流などに起因する影響を緩和あるいは排除することができる。換言すれば、トランジスタの閾値電圧Ｖｔｈや移動度μのバラツキ、リーク電流などに強い回路を構築できる。

（実施例２）
図１６は、実施例２に係るトランスファーゲート回路１２の構成を示す回路図であり、図中、図１４と同等部分には同一符号を付して示している。本実施例に係るトランスファーゲート回路は、ＮチャネルのＭＯＳトランジスタのみによって構成されたブートストラップ型トランスファーゲート回路であり、ブートストラップ型トランスファーゲート９５と、電源供給スイッチ９６とを有する構成となっている。

ブートストラップ型トランスファーゲート９５は、ソースがクロック端子９４に、ゲートがＶＤＤ電源にそれぞれ接続されたＮチャネルＭＯＳトランジスタＱｎ２４と、ドレインが回路入力端子９３に、ゲートがＭＯＳトランジスタＱｎ２４のドレインに、ソースが初段レジスタ１１−１のＩＮ１側入力端にそれぞれ接続されたＮチャネルＭＯＳトランジスタＱｎ２５とから構成されている。電源供給スイッチ９６は、ソースがＶＳＳ電源に、ゲートが回路入力端子９３に、ドレインが初段レジスタ１１−１の出力端にそれぞれ接続されたＮチャネルＭＯＳトランジスタＱｎ２６によって構成されている。

実施例２に係るブートストラップ型トランスファーゲート回路は、実施例１に係るブートストラップ型トランスファーゲート回路とは、図１６と図１４の対比から明らかなように、ＭＯＳトランジスタの導電型および第１，第２電源の極性を逆にしただけの違いであり、基本的には同じ構成となっており、また回路動作および作用効果も基本的に同じである。

図１７には、入力パルスＳＴ、クロックパルスＣＫ１，ＣＫ２、ＭＯＳトランジスタＱｎ２４のドレイン電位Ａ、ＭＯＳトランジスタＱｎ２５のソース電位Ｂおよび初段レジスタ１１−１の出力ＯＵＴ（１）のタイミング関係を示している。

［トランスファーゲート回路１３］
（実施例１）
図１８は、実施例１に係るトランスファーゲート回路１３の構成を示す回路図である。本実施例に係るトランスファーゲート回路は、ＰチャネルのＭＯＳトランジスタのみによって構成されたブートストラップ型トランスファーゲート回路であり、ブートストラップ型トランスファーゲート９７を備えるとともに、入力パルスＳＴが与えられる回路入力端子９８と、クロックパルスＣＫ２が与えられるクロック端子９９とを有する構成となっている。

ブートストラップ型トランスファーゲート９７は、ソースがクロック端子９９に、ゲートがＶＳＳ電源にそれぞれ接続されたＰチャネルＭＯＳトランジスタＱｐ２７と、ドレインが回路入力端子９８に、ゲートがＭＯＳトランジスタＱｐ２７のドレインに、ソースが最終段レジスタ１１−ＮのＩＮ２側入力端にそれぞれ接続されたＰチャネルＭＯＳトランジスタＱｐ２８とから構成されている。

続いて、上記構成の実施例１に係るトランスファーゲート回路の回路動作について、図１９のタイミングチャートを用いて説明する。図１９には、入力パルスＳＴ、クロックパルスＣＫ１，ＣＫ２、ＭＯＳトランジスタＱｐ２７のドレイン電位Ａ、ＭＯＳトランジスタＱｐ２８のソース電位Ｂおよび最終段レジスタ１１−Ｎの出力ＯＵＴ（Ｎ）のタイミング関係を示している。

ブートストラップ型トランスファーゲート９７は、入力パルスＳＴとクロックパルスＣＫ２の立ち下がりでアクティブになり、入力パルスＳＴにおける１フィールド期間の終了部分のパルスＳＴ２を選択し、当該パルスＳＴ２を最終段のレジスタ１１−Ｎに、初期化信号として入力する。

（実施例２）
図２０は、実施例２に係るトランスファーゲート回路１３の構成を示す回路図であり、図中、図１８と同等部分には同一符号を付して示している。本実施例に係るトランスファーゲート回路は、ＮチャネルのＭＯＳトランジスタのみによって構成されたブートストラップ型トランスファーゲート回路であり、ブートストラップ型トランスファーゲート１００を有する構成となっている。

ブートストラップ型トランスファーゲート１００は、ソースがクロック端子９９に、ゲートがＶＤＤ電源にそれぞれ接続されたＮチャネルＭＯＳトランジスタＱｎ２７と、ドレインが回路入力端子９８に、ゲートがＭＯＳトランジスタＱｎ２７のドレインに、ソースが最終段レジスタ１１−ＮのＩＮ２側入力端にそれぞれ接続されたＮチャネルＭＯＳトランジスタＱｎ２８とから構成されている。

実施例２に係るブートストラップ型トランスファーゲート回路は、実施例１に係るブートストラップ型トランスファーゲート回路とは、図２０と図１８の対比から明らかなように、ＭＯＳトランジスタの導電型および第１，第２電源の極性を逆にしただけの違いであり、基本的には同じ構成となっており、また回路動作および作用効果も基本的に同じである。

図２１には、入力パルスＳＴ、クロックパルスＣＫ１，ＣＫ２、ＭＯＳトランジスタＱｎ２７のドレイン電位Ａ、ＭＯＳトランジスタＱｎ２８のソース電位Ｂおよび最終段レジスタ１１−Ｎの出力ＯＵＴ（Ｎ）のタイミング関係を示している。

［適用例］
以上説明した第１，第２実施形態に係るシフトレジスタ回路は、実施例１で構成すればＰＭＯＳトランジスタ単独構成によるシフトレジスタ回路となり、実施例２で構成すればＮＭＯＳトランジスタ単独構成によるシフトレジスタ回路となる。そして、このシフトレジスタは、液晶表示装置やＥＬ(electroluminescence) あるいはＬＥＤ(Light Emitting Diode)表示装置に代表されるパネル型表示装置や、ＣＭＯＳイメージセンサに代表されるＸ−Ｙアドレス型固体撮像装置において、画素を選択するための垂直駆動回路や水平駆動回路を構成するシフトレジスタ回路として用いることができる。ただし、この適用例は一例に過ぎず、本発明によるシフトレジスタ回路はこの適用例に限られるものではなく、一般的なシフトレジスタ回路として広く用いることができる。

図２２は、本発明の適用例に係る例えばアクティブマトリクス型液晶表示装置の構成の概略を示すブロック図である。

図２２に示すように、本発明の適用例に係るアクティブマトリクス型液晶表示装置は、画素１０１が行列状に多数配置されてなる画素アレイ部１０２と、この画素アレイ部１０２の各画素１０１を行単位で順次選択する垂直駆動回路１０３と、この垂直駆動回路１０３によって選択された行の各画素に映像信号を書き込む水平駆動回路１０４とを少なくとも有する構成となっている。垂直駆動回路１０３および水平駆動回路１０４は、画素アレイ部１０２と共に表示パネル１０５上に集積されて当該画素アレイ部１０２を駆動する駆動回路を構成している。

表示パネル１０５には、垂直スタートパルスＶＳＴ、垂直クロックパルスＶＣＫ，ｘＶＣＫおよび水平スタートパルスＨＳＴ、水平クロックパルスＨＣＫ，ｘＨＣＫがパネル外部から入力される。垂直スタートパルスＶＳＴおよび水平スタートパルスＨＳＴは、レベルシフト（Ｌ／Ｓ）回路群１０６およびインバータ回路群１０７を経た後、垂直駆動回路１０３および水平駆動回路１０４に与えられる。

垂直クロックパルスＶＣＫ，ｘＶＣＫおよび水平クロックパルスＨＣＫ，ｘＨＣＫは、レベルシフト回路群１０６およびインバータ回路群１０７を経た後、バッファ回路１０８，１０９およびバッファ回路１１０，１１１を介して直接垂直駆動回路１０３および水平駆動回路１０４に与えられる。レベルシフト回路群１０６は、低電圧振幅の垂直スタートパルスＶＳＴ、垂直クロックパルスＶＣＫ，ｘＶＣＫおよび水平スタートパルスＨＳＴ、水平クロックパルスＨＣＫ，ｘＨＣＫの各々を、高電圧振幅のパルス信号にレベルシフト（レベル変換）する。

なお、本例では、垂直スタートパルスＶＳＴ、垂直クロックパルスＶＣＫ，ｘＶＣＫおよび水平スタートパルスＨＳＴ、水平クロックパルスＨＣＫ，ｘＨＣＫを表示パネル１０５の外部から入力する構成としているが、これらの各種のタイミングパルスを生成するタイミングジェネレータを表示パネル１０５上に集積し、垂直スタートパルスＶＳＴおよび水平スタートパルスＨＳＴについては当該タイミングジェネレータから垂直駆動回路１０３および水平駆動回路１０４に直接に与え、垂直クロックパルスＶＣＫ，ｘＶＣＫおよび水平クロックパルスＨＣＫ，ｘＨＣＫについてはバッファ回路１０８〜１１１を介して垂直駆動回路１０３および水平駆動回路１０４に与える構成を採ることも可能である。

表示パネル１０５は、画素アレイ部１０２において、２枚の透明な絶縁性基板（例えば、ガラス基板）の一方の基板に、画素アレイ部１０２の行数ｍ分の走査線１１２（１１２−１〜１１２−ｍ）と列数ｎ分の信号線１１３（１１３−１〜１１３−ｎ）とがマトリクス状に配線されるとともに、所定の間隙をもって対向配置された他方の基板との間に液晶層が保持され、例えばその裏面側にバックライトが配置された構造となっている。そして、走査線１１２と信号線１１３との交点部分に画素１０１が配されることになる。

画素１０１は、図２２から明らかなように、ゲートが走査線１１２に接続され、ソースが信号線１１３に接続された薄膜トランジスタからなる画素トランジスタＴＦＴと、この画素トランジスタＴＦＴのドレインに画素電極が接続された液晶セルＬＣと、画素トランジスタＴＦＴのドレインに一方の電極が接続された保持容量ＣＳとを有す構成となっている。ここでは、液晶セルＬＣは、画素トランジスタＴＦＴで形成される画素電極とこれに対向して形成される対向電極との間で発生する容量を意味する。液晶セルＬＣの対向電極は、例えば保持容量ＣＳの他方の電極と共にコモン線１１４に接続されている。

図２３は、垂直駆動回路１０３の具体的な構成の一例を示すブロック図である。図２３から明らかなように、垂直駆動回路１０３はシフトレジスタ１２１などによって構成され、垂直スタートパルスＶＳＴが与えられると、当該垂直スタートパルスＶＳＴを垂直クロックパルスＶＣＫに同期して順次シフトし、画素アレイ部１０２の各画素１０１を行単位で順次選択するための垂直走査パルスφＶ１〜φＶｍを各段から出力する。垂直走査パルスφＶ１〜φＶｍは、バッファ回路１２２−１〜１２２−ｍを介して画素アレイ部１０２の走査線１２２−１〜１２２−ｍに与えられる。

水平駆動回路１０４も、少なくともシフトレジスタを有する構成となっている。この水平駆動回路１０４において、シフトレジスタは水平スタートパルスＨＳＴが与えられると、当該水平スタートパルスＨＳＴを水平クロックパルスＨＣＫに同期して順次シフトし、各段から順次サンプリングパルスを出力する。そして、水平駆動回路１０４では、このサンプリングパルスを用いて表示パネル１０５の外部から供給される映像信号をサンプリングし、垂直駆動回路１０３によって選択された行の各画素１０１に対して点順次で、あるいは線順次で書き込む動作が行われる。

上記構成の液晶表示装置において、例えば、画素アレイ部１０２の各画素１０１を行単位で順次選択するための垂直走査パルスφＶ１〜φＶｍを各段から出力するシフトレジスタ１２１として、先述した第１，第２実施形態に係るシフトレジスタ回路が用いられる。これら実施形態に係るシフトレジスタ回路は、先述したように、回路に流れる貫通電流を抑えることができる低消費電力のシフトレジスタ回路である。したがって、第１，第２施形態に係るシフトレジスタ回路を、垂直駆動回路１０３のシフトレジスタ１２１として用いることにより、走査線１１２−１〜１１２−ｍを少ない消費電力で駆動することができるため本液晶表示装置の低消費電力化を図ることができる。

なお、本適用例では、第１，第２実施形態に係るシフトレジスタ回路を垂直駆動回路１０３を構成するシフトレジスタ１２１として用いる場合を例に挙げて説明したが、この適用例は一例に過ぎず、水平駆動回路１０４を構成するシフトレジスタとして用いることも可能である。

また、本適用例では、画素１０１の表示エレメントとして液晶セルを用いた液晶表示装置に適用した場合を例に挙げて説明したが、この適用例に限られるものではなく、画素１０１の表示エレメントとして例えばＥＬ素子を用いたＥＬ表示装置など、他のアクティブマトリクス型表示装置にも同様に適用可能である。

先述した実施形態に係るバッファ回路を駆動回路の一部として用いた液晶表示装置に代表される表示装置は、携帯電話、ＰＤＡ（Personal Digital Assistants）、ノートＰＣ(Personal Computer)などの画面表示部として搭載して用いることができる。

本発明に係るシフトレジスタ回路の構成例を示すブロック図である。 入力パルスＳＴ、クロックパルスＣＫ１，ＣＫ２およびＮ段のレジスタの各入出力ＩＮ１（１），ＩＮ２（Ｎ），ＯＵＴ（１）〜ＯＵＴ（Ｎ）のタイミング関係を示すタイミングチャートである。 第１実施形態の実施例１に係るシフトレジスタ回路の基本回路の構成を示す回路図である。 ボトムゲート型ＰチャネルＴＦＴの構造の一例を示す断面図である。 トップゲート型ＰチャネルＴＦＴの構造の一例を示す断面図である。 第１実施形態の実施例１に係るシフトレジスタ回路の回路動作の説明に供するタイミングチャートである。 入力パルスＳＴのクロックパルスＣＫ１／ＣＫ２に対するタイミング関係を示すタイミングチャートである。 第１実施形態の実施例２に係るシフトレジスタ回路の基本回路の構成を示す回路図である。 第１実施形態の実施例２に係るシフトレジスタ回路の回路動作の説明に供するタイミングチャートである。 第２実施形態の実施例１に係るシフトレジスタ回路の基本回路の構成を示す回路図である。 第２実施形態の実施例１に係るシフトレジスタ回路の回路動作の説明に供するタイミングチャートである。 第２実施形態の実施例２に係るシフトレジスタ回路の基本回路の構成を示す回路図である。 第２実施形態の実施例２に係るシフトレジスタ回路の回路動作の説明に供するタイミングチャートである。 実施例１に係る初段用のトランスファーゲート回路の構成を示す回路図である。 実施例１に係る初段用のトランスファーゲート回路の回路動作の説明に供するタイミングチャートである。 実施例２に係る初段用のトランスファーゲート回路の構成を示す回路図である。 実施例２に係る初段用のトランスファーゲート回路の回路動作の説明に供するタイミングチャートである。 実施例１に係る最終段用のトランスファーゲート回路の構成を示す回路図である。 実施例１に係る最終段用のトランスファーゲート回路の回路動作の説明に供するタイミングチャートである。 実施例２に係る最終段用のトランスファーゲート回路の構成を示す回路図である。 実施例２に係る最終段用のトランスファーゲート回路の回路動作の説明に供するタイミングチャートである。 本発明の適用例に係るアクティブマトリクス型液晶表示装置の構成の概略を示すブロック図である。 垂直駆動回路の具体的な構成の一例を示すブロック図である。 ＭＯＳトランジスタのみを用いて構成された従来例に係るシフトレジスタ回路の構成を示す回路図である。 従来例に係るシフトレジスタ回路の回路動作の説明に供するタイミングチャートである。 低温ポリシリコンプロセスによって作成されたＰチャネルＭＯＳ型ＴＦＴのゲート電圧Ｖｇｓに対するソース・ドレイン間電流Ｉｄｓの関係（測定結果）を示す特性図である。

符号の説明

１１−１〜１１−Ｎ…レジスタ（Ｓ／Ｒ）、１２…初段用トランスファーゲート回路、１３…最終段用トランスファーゲート回路、２０，５０，７０，８０…基本回路、２１，５１…初期状態確定回路、２２，５２…ブートストラップ状態確定回路、２３，５３…出力回路、２４，５４…ブートストラップ回路、２５，５５…リセット回路、７１，８１…リーク緩和対策スイッチ回路、７２，８２…ブートストラップ電位安定化回路、７３，８３…ブートストラップ性能向上対策スイッチ回路、７４，８４…初期状態電圧安定化回路

Claims (11)

1. ソースが第１電源に接続された第１のトランジスタと、ソースが前記第１のトランジスタのドレインに接続され、ドレインにクロック信号が与えられる第２のトランジスタとを有し、当該第２のトランジスタがブートストラップ動作を行う出力手段と、
   第１の入力信号が与えられたときに、前記第１のトランジスタのゲート電位を前記第１電源の電位に設定するとともに、前記第２のトランジスタのゲート電位を第２電源の電位に設定するブートストラップ状態確定手段と、
   第２の入力信号が与えられたときに、前記第１のトランジスタのゲート電位を前記第２電源の電位に設定するとともに、前記第２のトランジスタのゲート電位を前記第１電源の電位に設定する初期状態確定手段と、
   前記出力手段のブートストラップ動作時に、前記第２のトランジスタのゲート側を前記ブートストラップ状態確定手段側から切り離す第１のスイッチ手段と、
   前記第２のトランジスタのゲート電位が前記第２電源の電位以下のときに、前記ブートストラップ状態確定手段側の電位を前記第２電源の電位にする第２のスイッチ手段と
   を備え、Ｐチャネルのトランジスタによって構成される基本回路が複数段縦続接続されてなり、
   前記基本回路の各々は、前段の基本回路の出力信号を前記第１の入力信号とし、後段の基本回路の出力信号を前記第２の入力信号とする
   シフトレジスタ回路。
2. ソースが第１電源に接続された第１のトランジスタと、ソースが前記第１のトランジスタのドレインに接続され、ドレインにクロック信号が与えられる第２のトランジスタとを有し、当該第２のトランジスタがブートストラップ動作を行う出力手段と、
   第１の入力信号が与えられたときに、前記第１のトランジスタのゲート電位を前記第１電源の電位に設定するとともに、前記第２のトランジスタのゲート電位を第２電源の電位に設定するブートストラップ状態確定手段と、
   第２の入力信号が与えられたときに、前記第１のトランジスタのゲート電位を前記第２電源の電位に設定するとともに、前記第２のトランジスタのゲート電位を前記第１電源の電位に設定する初期状態確定手段と、
   前記出力手段のブートストラップ動作時に、前記第２のトランジスタのゲート側を前記ブートストラップ状態確定手段側から切り離す第１のスイッチ手段と、
   前記第２のトランジスタのゲート電位が前記第２電源の電位以上のときに、前記ブートストラップ状態確定手段側の電位を前記第２電源の電位にする第２のスイッチ手段と
   を備え、Ｎチャネルのトランジスタによって構成される基本回路が複数段縦続接続されてなり、
   前記基本回路の各々は、前段の基本回路の出力信号を前記第１の入力信号とし、後段の基本回路の出力信号を前記第２の入力信号とする
   シフトレジスタ回路。
3. 前記基本回路を構成するトランジスタが薄膜トランジスタである
   請求項１または２記載のシフトレジスタ回路。
4. 前記第２のトランジスタのゲート電位が第２電源の電位のときに、前記第１のトランジスタのゲート電位を前記第１電源の電位にするブートストラップ電位確定手段をさらに備えた
   請求項１または２記載のシフトレジスタ回路。
5. 前記第１の入力信号は１フィールド期間の開始部分と終了部分でそれぞれアクティブとなる信号であり、
   前記クロック信号は２相のクロック信号であり、
   前記開始部分でアクティブとなる前記第１の入力信号と前記２相のクロック信号の一方に基づいて初段の前記基本回路の前記第１の入力信号を生成する第１の入力信号生成手段と、
   前記終了部分でアクティブとなる前記第１の入力信号と前記２相のクロック信号の他方に基づいて最終段の前記基本回路の前記第２の入力信号を生成する第２の入力信号生成手段とをさらに備えた
   請求項１または２記載のシフトレジスタ回路。
6. 前記第１の入力信号生成手段は、前記２相のクロック信号の一方に同期して、初段の前記基本回路の出力に前記第１電源の電位を供給する
   請求項５記載のシフトレジスタ回路。
7. 前記２相のクロック信号の他方に同期してキャパシタに前記第２電源の電位を充電し、前記２相のクロック信号の一方に同期して前記キャパシタの電位を前記第１のトランジスタのゲート電位とする初期状態電圧安定化手段をさらに備えた
   請求項５記載のシフトレジスタ回路。
8. ソースが第１電源に接続された第１のトランジスタと、ソースが前記第１のトランジスタのドレインに接続され、ドレインにクロック信号が与えられる第２のトランジスタとを有し、当該第２のトランジスタがブートストラップ動作を行う出力手段と、
   第１の入力信号が与えられたときに、前記第１のトランジスタのゲート電位を前記第１電源の電位に設定するとともに、前記第２のトランジスタのゲート電位を第２電源の電位に設定するブートストラップ状態確定手段と、
   第２の入力信号が与えられたときに、前記第１のトランジスタのゲート電位を前記第２電源の電位に設定するとともに、前記第２のトランジスタのゲート電位を前記第１電源の電位に設定する初期状態確定手段と、
   前記出力手段のブートストラップ動作時に、前記第２のトランジスタのゲート側を前記ブートストラップ状態確定手段側から切り離す第１のスイッチ手段と、
   前記第２のトランジスタのゲート電位が前記第２電源の電位以下のときに、前記ブートストラップ状態確定手段側の電位を前記第２電源の電位にする第２のスイッチ手段と
   を備え、Ｐチャネルのトランジスタによって構成される
   基本回路。
9. ソースが第１電源に接続された第１のトランジスタと、ソースが前記第１のトランジスタのドレインに接続され、ドレインにクロック信号が与えられる第２のトランジスタとを有し、当該第２のトランジスタがブートストラップ動作を行う出力手段と、
   第１の入力信号が与えられたときに、前記第１のトランジスタのゲート電位を前記第１電源の電位に設定するとともに、前記第２のトランジスタのゲート電位を第２電源の電位に設定するブートストラップ状態確定手段と、
   第２の入力信号が与えられたときに、前記第１のトランジスタのゲート電位を前記第２電源の電位に設定するとともに、前記第２のトランジスタのゲート電位を前記第１電源の電位に設定する初期状態確定手段と、
   前記出力手段のブートストラップ動作時に、前記第２のトランジスタのゲート側を前記ブートストラップ状態確定手段側から切り離す第１のスイッチ手段と、
   前記第２のトランジスタのゲート電位が前記第２電源の電位以上のときに、前記ブートストラップ状態確定手段側の電位を前記第２電源の電位にする第２のスイッチ手段と
   を備え、Ｎチャネルのトランジスタによって構成される
   基本回路。
10. ソースが第１電源に接続された第１のトランジスタと、ソースが前記第１のトランジスタのドレインに接続され、ドレインにクロック信号が与えられる第２のトランジスタとを有し、当該第２のトランジスタがブートストラップ動作を行う出力手段と、
    第１の入力信号が与えられたときに、前記第１のトランジスタのゲート電位を前記第１電源の電位に設定するとともに、前記第２のトランジスタのゲート電位を第２電源の電位に設定するブートストラップ状態確定手段と、
    第２の入力信号が与えられたときに、前記第１のトランジスタのゲート電位を前記第２電源の電位に設定するとともに、前記第２のトランジスタのゲート電位を前記第１電源の電位に設定する初期状態確定手段と、
    前記出力手段のブートストラップ動作時に、前記第２のトランジスタのゲート側を前記ブートストラップ状態確定手段側から切り離す第１のスイッチ手段と、
    前記第２のトランジスタのゲート電位が前記第２電源の電位以下のときに、前記ブートストラップ状態確定手段側の電位を前記第２電源の電位にする第２のスイッチ手段と
    を備え、Ｐチャネルのトランジスタによって構成される基本回路が複数段縦続接続されてなり、
    前記基本回路の各々は、前段の基本回路の出力信号を前記第１の入力信号とし、後段の基本回路の出力信号を前記第２の入力信号とする
    シフトレジスタ回路を有する表示装置。
11. ソースが第１電源に接続された第１のトランジスタと、ソースが前記第１のトランジスタのドレインに接続され、ドレインにクロック信号が与えられる第２のトランジスタとを有し、当該第２のトランジスタがブートストラップ動作を行う出力手段と、
    第１の入力信号が与えられたときに、前記第１のトランジスタのゲート電位を前記第１電源の電位に設定するとともに、前記第２のトランジスタのゲート電位を第２電源の電位に設定するブートストラップ状態確定手段と、
    第２の入力信号が与えられたときに、前記第１のトランジスタのゲート電位を前記第２電源の電位に設定するとともに、前記第２のトランジスタのゲート電位を前記第１電源の電位に設定する初期状態確定手段と、
    前記出力手段のブートストラップ動作時に、前記第２のトランジスタのゲート側を前記ブートストラップ状態確定手段側から切り離す第１のスイッチ手段と、
    前記第２のトランジスタのゲート電位が前記第２電源の電位以上のときに、前記ブートストラップ状態確定手段側の電位を前記第２電源の電位にする第２のスイッチ手段と
    を備え、Ｎチャネルのトランジスタによって構成される基本回路が複数段縦続接続されてなり、
    前記基本回路の各々は、前段の基本回路の出力信号を前記第１の入力信号とし、後段の基本回路の出力信号を前記第２の入力信号とする
    シフトレジスタ回路を有する表示装置。

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