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JP4869006B2 - 半導体記憶装置の制御方法 - Google Patents
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JP4869006B2 - 半導体記憶装置の制御方法 - Google Patents

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Description

本発明は、半導体メモリデバイスに関する。
近年、次世代の半導体メモリデバイスとして、ＦｅＲＡＭ（Ferroelectric Random Access Memory）、ＭＲＡＭ（Magnetic Random Access Memory）、ＰＲＡＭ（Phase Change Random Access Memory）、ＲＲＡＭ（Resistive Random Access Memory）、或いはＯＵＭ（Ovonic Unified Memory）などが開発されている。ＲＲＡＭやＯＵＭはダイオード特性を利用した半導体メモリデバイスである。ＲＲＡＭやＯＵＭに用いられるダイオードには、半導体基板、例えばシリコン基板上に形成されるｐｎダイオードが用いられる（例えば、特許文献１及び２参照。）。
特許文献１などに記載されているダイオードでは、ダイオード動作させるにはｐｎダイオードの順方向電圧（Ｖｆ）分、例えば０．７Ｖ以上の電圧印加が必要となる。このため、ダイオード特性を利用した半導体メモリデバイスでのＶｆ以下での低電圧動作が困難であるという問題点がある。また、シリコンｐｎダイオードは、Ｐ層或いはＮ層を活性化させるために略７５０°Ｃ以上の熱処理が必要となり、ダイオード特性を利用した半導体メモリデバイスを比較的低温度で製造することが困難であるという問題点がある。
特表２００６−５０５９３９号公報（頁２６、図１） 国際公開ＷＯ２００３／０２８１２４
本発明は、低電圧動作するダイオードを備えた半導体記憶装置の制御方法を提供する。
本発明の一態様の半導体記憶装置の制御方法は、ビット線とワード線の間に抵抗変化素
子とイオン導電体素子が縦続接続される第１及び第２のメモリセルを有する半導体記憶装
置の制御方法であって、前記ビット線に前記イオン導電体素子をオフ状態とするためのオ
フ電圧を設定し、前記ワード線を接地電位に設定して、前記第１及び第２のメモリセルの
イオン導電体素子がオフ状態であるイニシャライズ状態にするステップと、前記ビット線
及びワード線をスタンバイ電圧に設定して、前記第１及び第２のメモリセルのイオン導電
体素子をスタンバイ状態にするステップと、前記第２のメモリセルの前記ビット線をセッ
ト電圧、リセット電圧、或いは読み出し電圧に設定し、前記第２のメモリセルの前記ワー
ド線を前記接地電位に設定して前記第２のメモリセルのイオン導電体素子をオフ状態にす
るステップと、前記第１のメモリセルの前記ワード線を前記セット電圧に設定し、前記第
１のメモリセルの前記ビット線を前記接地電位に設定し、前記第１のメモリセルの前記イ
オン導電体素子に電流を流し、前記第１のメモリセルをセット状態に設定するステップと
、前記第１のメモリセルの前記ワード線を前記リセット電圧に設定し、前記第１のメモリ
セルの前記ビット線を前記接地電位に設定し、前記第１のメモリセルの前記イオン導電体
素子に電流を流し、前記第１のメモリセルをリセット状態に設定するステップと、前記第
１のメモリセルの前記ワード線を前記読み出し電圧に設定し、前記第１のメモリセルの前
記ビット線を前記接地電位に設定し、前記第１のメモリセルの前記イオン導電体素子に電
流を流し、前記第１のメモリセルの前記抵抗変化素子に記憶される情報を読み出すステッ
プと、前記第１のメモリセルの動作終了後、前記第１のメモリセルの前記ビット線を前記
オフ電圧に設定し、前記第１のメモリセルの前記ワード線を前記接地電位に設定にするス
テップと、を具備することを特徴とする。
本発明によれば、低電圧動作するダイオードを備えた半導体記憶装置の制御方法を提供することができる。
以下本発明の実施例について図面を参照しながら説明する。
まず、本発明の実施例１に係る半導体記憶装置及びその制御方法について、図面を参照して説明する。図１はメモリセルを示す回路図、図２はメモリセルを示す断面図、図３はイオン導電体素子の電流電圧特性を示す図である。本実施例では、メモリセルをイオン導電体素子と相変化素子から構成している。
図１に示すように、メモリセル４０には、第１の配線としてのビット線ＢＬと第２の配線としてのワード線がマトリックス状に配置される。ビット線ＢＬとワード線ＷＬの交差する部分に、ビット線ＢＬとワード線ＷＬの間に抵抗変化素子である相変化素子とダイオードとして動作するイオン導電体素子が縦続接続される。
相変化素子の一端がビット線ＢＬに接続され、相変化素子の他端がダイオードとして動作するイオン導電体素子のカノードに接続され、ダイオードとして動作するイオン導電体素子のアノードがワード線ＷＬに接続される。例えば、ビット線ＢＬ１とワード線ＷＬ１の間に相変化素子ＳＲ１ａとイオン導電体素子ＩＤ１ａが縦続接続され、ビット線ＢＬ１とワード線ＷＬ２の間に相変化素子ＳＲ１ｂとイオン導電体素子ＩＤ１ｂが縦続接続され、ビット線ＢＬ２とワード線ＷＬ１の間に相変化素子ＳＲ２ａとイオン導電体素子ＩＤ２ａが縦続接続され、ビット線ＢＬ２とワード線ＷＬ２の間に相変化素子ＳＲ２ｂとイオン導電体素子ＩＤ２ｂが縦続接続される。
図２に示すように、メモリセル４０は、半導体基板１上に絶縁膜２を介して設けられたワード線ＷＬとなる配線層３とビット線ＢＬとなる配線層１１の間に、電極膜５、電極膜６、イオン導電体膜７、電極膜８、相変化膜９、及び電極膜１０が積層形成され、メモリセルとメモリセルの間に層間絶縁膜４が形成される。ここで、ワード線ＷＬ１となる配線層３の上側には、電極膜６が下部電極膜となり、電極膜８が上部電極膜となる、電極膜６、イオン導電体膜７、及び電極膜８が積層形成されるイオン導電体素子ＩＤ１ａが設けられる。また、電極膜８が下部電極膜となり、電極膜１０が上部電極膜となる、電極膜８、相変化膜９、及び電極膜１０が積層形成される相変化素子ＳＲ１ａが設けられる。ワード線ＷＬ２となる配線層３の上側には、電極膜６が下部電極膜となり、電極膜８が上部電極膜となる、電極膜６、イオン導電体膜７、及び電極膜８が積層形成されるイオン導電体素子ＩＤ１ｂが設けられる。また、電極膜８が下部電極膜となり、電極膜１０が上部電極膜となる、電極膜８、相変化膜９、及び電極膜１０が積層形成される相変化素子ＳＲ１ｂが設けられる。
ここで、イオン導電体素子を構成するイオン導電体膜７／電極膜６に、硫化銀（Ａｇ２Ｓ）／銀（Ａｇ）を用いているが、硫化銅／銅、硫化クロム／クロム、硫化チタン／チタン、或いは硫化タングステン／タングステンなどの硫化金属／金属を用いてもよい。これらの硫化金属はイオン導電性固体電解質と呼称される。
抵抗変化素子としての相変化素子の相変化膜９に、ＧＳＴ（ＧｅＳｂＴｅ カルコゲナイト）を用いているが、ＡｓＳｂＴｅ、ＳｅＳｂＴｅ、或いは酸素、窒素、又はシリコンを加えたその添加物を用いてもよい。ここでは、電極膜５には、例えばタンタル（Ｔａ）、電極膜８には、例えば白金（Ｐｔ）、電極膜１０には、例えば窒化チタン（ＴｉＮ）をそれぞれ用いている。
低電圧を印加した時のイオン導電体素子の動作は、図３に示すように、上部電極膜と下部電極膜の間に印加する電圧を、比較的小さな負電圧（−電圧）、例えば−０．１Ｖにするとイオン導電体素子に電流が流れる。このとき、電極膜６の銀イオンが動き始め、上部電極としての電極膜８とイオン導電体膜７の界面に銀（Ａｇ）が析出し始める。比較的小さな負電圧（−電圧）から比較的小さな正電圧（＋電圧）、例えば＋０．２Ｖまで変化させると、略直線的にイオン導電体素子に電流が流れる（−側では、−電流が、＋側では＋電流が流れる）。比較的大きな正電圧（＋電圧）、例えば０．２Ｖでイオン導電体素子に流れる電流が飽和する。上部電極としての電極膜８とイオン導電体膜７の界面に析出する銀（Ａｇ）も飽和する。
次に、上部電極膜と下部電極膜の間に印加する電圧を、比較的大きな正電圧（＋電圧）例えば＋０．３Ｖにすると、イオン導電体素子に電流が流れなくなる（上部電極としての電極膜８とイオン導電体膜７の界面に析出した銀（Ａｇ）が電極膜６に移動する）。比較的小さな正電圧（＋電圧）から比較的小さな負電圧（−電圧）に変化させてもイオン導電体素子には電流が流れない。上部電極膜と下部電極膜の間に印加する電圧を、−０．１Ｖにするとまた電流が流れ始める。
以上説明したように、イオン導電体素子は、例えばシリコンｐｎダイオードとは異なり順方向電圧（Ｖｆ）のないダイオード動作が可能となる。具体的には、上部電極としての電極膜８に比較的小さな負電圧（−電圧）を印加すると電流が流れ（順方向）、そのときの抵抗値は、電極膜及びイオン導電体膜が、例えば５０ｎｍφの面積でも略５０Ω程度であり非常に小さい。上部電極としての電極膜８に比較的小さな正電圧（＋電圧）を印加すると電流が流れない（逆方向）。
ここでは低電圧動作について説明しているが、比較的大きな電圧、例えば−２Ｖを上部電極としての電極膜８に印加すれば比較的大きな電流が流れ、比較的大きな電圧、例えば＋２Ｖを上部電極としての電極膜８に印加しても電流は流れない。なお、電極膜８は省略することも可能である。この場合、イオン導電体膜から析出した金属が相変化膜9の下部電極の役割を果たす。
次に、メモリの動作について、図４乃至図６を参照して説明する。図４はメモリの動作を示す図、図５メモリの動作を示す図、図６は相変化素子のセット及びリセット動作を説明する図である。
イニシャライズ（Initialize）時でのメモリセルでは、図４に示すように、ビット線ＢＬ１及びＢＬ２をオフ電圧Ｖｏｆｆに設定し、ワード線ＷＬ１及びＷＬ２を接地電位である低電圧側電源電圧Ｖｓｓに設定する。Ｖｓｓ＜Ｖｏｆｆとすれば、イオン導電性素子の上部電極としての電極膜８とイオン導電体膜７の界面に銀（Ａｇ）が析出している場合、析出した銀（Ａｇ）は下部電極としての電極膜６に移動する。銀（Ａｇ）が析出していない場合は変化なし。
図５に示すように、スタンバイ（Standby）時でのメモリセルでは、ビット線ＢＬ１及びＢＬ２とワード線ＷＬ１及びＷＬ２を低電圧側電源電圧Ｖｓｓより高いスタンバイ電圧Ｖｓｔｂｙに設定する。
次に、動作（１）時でのメモリセルでは、所定のメモリセル（ここでは、ビット線ＢＬ２とワード線ＷＬ２に接続されるメモリセル）に接続していないビット線をＨｉｇｈ電圧Ｖｈに、ワード線を低電圧側電源電圧（接地電位）Ｖｓｓに設定する。このＨｉｇｈ電圧Ｖｈは、セット電圧Ｖｓｅｔ、リセット電圧Ｖｒｅｓｅｔ、或いは読み出し電圧Ｖｒｅａｄのいずれかに設定すればよい。なお、動作させるメモリセルに接続するビット線及びワード線の設定電圧は後述する動作（３）まで変更しない。
続いて、動作（２）時でのメモリセルでは、ビット線ＢＬ２を低電圧側電源電圧Ｖｓｓに、ワード線ＷＬ２をＨｉｇｈ電圧Ｖｈにそれぞれ設定する。これによりイオン導電体素子ＩＤ２ｂに電流が流れ、“ＯＮ”状態になる。ここで、Ｈｉｇｈ電圧Ｖｈをセット電圧Ｖｓｅｔにすればメモリセルをセット状態に、Ｈｉｇｈ電圧Ｖｈをリセット電圧Ｖｒｅｓｅｔにすればメモリセルをリセット状態に、Ｈｉｇｈ電圧Ｖｈを読み出し電圧Ｖｒｅａｄにすればメモリセルの情報を読み出せる。リセット電圧Ｖｒｅｓｅｔ、セット電圧Ｖｓｅｔ、及び読み出し電圧Ｖｒｅａｄの関係と、低電位側電源電圧Ｖｓｓ、スタンバイ電圧Ｖｓｔｂｙ、及び読み出し電圧Ｖｒｅａｄの関係はそれぞれ、
Vreset≧Vset≧Vread・・・・・・・・・・・・・・・・・式（１）
Vss＜Vstby＜Vread・・・・・・・・・・・・・・・・・・式（２）
に設定される。
記憶素子である相変化素子ＳＲ２ｂは、図６に示すように、抵抗の低い“１”の状態である多結晶状態から抵抗の高い“０”の状態であるアモルファス状態に変化させる場合（リセット動作）、相変化素子ＳＲ２ｂに、例えば１ｎｓ未満の期間ｔ１のリセットパルス信号を印加し、比較的大きな電流（リセット電流）を相変化素子ＳＲ２ｂに流すことにより相変化素子ＳＲ２ｂを融点（Ｔｍ）以上にし、急激に相変化素子ＳＲ２ｂを冷却する。
一方、抵抗の高い“０”の状態であるアモルファス状態から抵抗の低い“１”の状態である多結晶状態に変化させる場合（セット動作）、相変化素子ＳＲ２ｂに、例えば１０ｎｓ以上の期間ｔ２のリセットパルス信号を印加し、比較的小さな電流（セット電流）を相変化素子ＳＲ２ｂに流し、相変化素子ＳＲ２ｂを融点以下、結晶化温度（Ｔｃ）以上に所定期間保持する。
メモリセルの情報（相変化素子ＳＲ２ｂの“１”或いは“０”の情報）は、イオン導電体素子ＩＤ２ｂを“ＯＮ”状態で、ワード線ＷＬ２を読み出し電圧Ｖｒｅａｄにすることにより可能となる。
そして、動作（３）時でのメモリセルでは、ビット線ＢＬ２をオフ電圧Ｖｏｆｆに、ワード線ＷＬ２を低電位側電源電圧Ｖｓｓにそれぞれ設定する。これにより、イオン導電性素子の上部電極としての電極膜８とイオン導電体膜７の界面に銀（Ａｇ）が析出している場合、析出した銀（Ａｇ）は下部電極としての電極膜６に移動する。動作（３）設定後にスタンバイ時に戻る。
ここで、動作（３）を設定することにより、イオン導電体素子がＯＦＦに復帰することが可能となる。このため、次に他のビットにアクセスした場合、リーク電流を低減でき、メモリセルを低消費電流化することができる。
上述したように、本実施例の半導体記憶装置及びその制御方法では、ビット線ＢＬとワード線ＷＬの間に抵抗変化素子である相変化素子とダイオードとして動作するイオン導電体素子が縦続接続されるメモリセル４０が設けられる。イオン導電体素子は下部電極としての電極膜６、イオン導電体膜７、及び上部電極としての電極膜８から構成される。相変化素子は下部電極としての電極膜８、相変化膜９、及び上部電極としての電極膜１０から構成される。イオン導電体素子は、上部電極としての電極膜８に、シリコンｐｎダイオードの順方向電圧（Ｖｆ）よりも低い、例えば−０．１Ｖを印加すると電流が流れて“ＯＮ”状態（このときの抵抗値は非常に小さい）となり、上部電極としての電極膜８に正電圧（＋電圧）を印加すると電流が流れず“ＯＦＦ”状態となる。相変化素子の抵抗の高い“０”の状態は、イオン導電体素子を“ＯＮ”状態にして、ワード線ＷＬにリセットパルス信号であるリセット電圧Ｖｒｅｓｅｔを印加することによりでき、相変化素子の抵抗の低い“１”の状態は、イオン導電体素子を“ＯＮ”状態にして、ワード線ＷＬにセットパルス信号であるセット電圧Ｖｓｅｔを印加することによりできる。
このため、ダイオード特性を利用した従来の半導体メモリデバイスに比較し、低電圧動作することができる。また、シリコンｐｎダイオードを用いないので、Ｐ層或いはＮ層を活性化させる略７５０℃以上の熱処理が不要となり、ダイオード特性を利用した半導体記憶装置を比較的低温度で製造することができる。
なお、本実施例では、イオン導電体膜７に硫化銀（Ａｇ２Ｓ）を用いているが、沃化銀、安定化ジルコニア、３ｄ或いは４ｄ遷移金属のカルコゲン化物（Ｓ、Ｓｅ、Ｔｅなど）又はハロゲン化物（Ｆ、Ｃｌ、Ｂｒ、Ｉ）、或いは異種金属元素(Ｎａ、Ａｇ、Ｃｕ)を添加した３ｄ又は４ｄ遷移金属酸化物(ＷＯ３、ＴｉＯ２、ＳｒＴｉＯ３など)のイオン導電性固体電解質をイオン導電体膜に用いてもよい。
次に、本発明の実施例２に係る半導体記憶装置について、図面を参照して説明する。図７はメモリセルを示す断面図である。本実施例では、メモリセルをイオン導電体素子と抵抗変化素子から構成している。
図７に示すように、メモリセル４０ａは、半導体基板１上に絶縁膜２を介して設けられたワード線ＷＬとなる配線層３とビット線ＢＬとなる配線層１１の間に、電極膜２１、イオン導電体膜２２、電極膜２３、遷移金属酸化膜２４、及び電極膜２５が積層形成され、メモリセルとメモリセルの間に層間絶縁膜４が形成される。配線層３の上側には、電極膜２１が下部電極膜となり、電極膜２３が上部電極膜となる、電極膜２１、イオン導電体膜２２、及び電極膜２３が積層形成されるイオン導電体素子が設けられる。また、電極膜２３が下部電極膜となり、電極膜２５が上部電極膜となる、電極膜２３、抵抗変化膜としての遷移金属酸化膜２４、及び電極膜２５が積層形成される抵抗変化素子が設けられる。
ここで、イオン導電体素子を構成するイオン導電体膜２２／電極膜２１に、硫化銅（Ｃｕ２Ｓ）／銅（Ｃｕ）を用いている。抵抗変化膜としての遷移金属酸化膜２４に、ニッケル酸化物（ＮｉＯ ２元系の遷移金属酸化膜）を用いているが、ニオブ酸化物、銅酸化物、ハフニウム酸化物、或いはジルコニウム酸化物などの２元系の遷移金属酸化物を用いてもよい。また、その積層膜を用いてもよい。
ここでは、電極膜２３及び２５には、例えば窒化チタンアルミニウム（ＴｉＡｌＮ）を用いているが、窒化チタンシリコン、窒化タンタルアルミニウム、或いは窒化タンタルシリコン等を用いてもよい。
記憶素子としての抵抗変化素子は、遷移金属酸化膜２４の抵抗値が低い状態（“ＯＮ”である“１”）から抵抗値が高い状態（“ＯＦＦ“である”０“）に切り替えるときにリセットパルス電圧を印加し、遷移金属酸化膜２４の抵抗値が高い状態（“ＯＦＦ“である”０“）から抵抗値が低い状態（“ＯＮ”である“１”）に切り替えるときにセットパルス電圧を印加する。
上述したように、本実施例の半導体記憶装置では、ビット線ＢＬとワード線ＷＬの間に抵抗変化素子とダイオードとして動作するイオン導電体素子が縦続接続されるメモリセル４０ａが設けられる。イオン導電体素子は下部電極としての電極膜２１、イオン導電体膜２２、及び上部電極としての電極膜２３から構成される。抵抗変化素子は下部電極としての電極膜２３、抵抗変化膜としての遷移金属酸化膜２４、及び上部電極としての電極膜２５から構成される。イオン導電体素子は、上部電極としての電極膜２３に、シリコンｐｎダイオードの順方向電圧（Ｖｆ）よりも低い、例えば−０．１Ｖを印加すると電流が流れて“ＯＮ”状態（このときの抵抗値は非常に小さい）となり、上部電極としての電極膜８に正電圧（＋電圧）を印加すると電流が流れず“ＯＦＦ”状態となる。抵抗変化素子の抵抗の高い“０”の状態は、イオン導電体素子を“ＯＮ”状態にして、ワード線ＷＬにリセット電圧Ｖｒｅｓｅｔを印加することによりでき、抵抗変化素子の抵抗の低い“１”の状態は、イオン導電体素子を“ＯＮ”状態にして、ワード線ＷＬにセット電圧Ｖｓｅｔを印加することによりできる。
このため、ダイオード特性を利用した従来の半導体メモリデバイスに比較し、低電圧動作することができる。また、シリコンｐｎダイオードを用いないので、Ｐ層或いはＮ層を活性化させる略７５０℃以上の熱処理が不要となり、ダイオード特性を利用した半導体記憶装置を比較的低温度で製造することができる。
本実施例では、抵抗変化素子の抵抗変化膜に２元系の遷移金属酸化膜２４を用いているが、遷移金属をドープしたペロブスカイト型酸化物などを用いてもよい。また、電極膜２３は省略することも可能である。この場合、イオン導電体膜から析出した金属が抵抗変化膜２４の下部電極の役割を果たす。
次に、本発明の実施例３に係る半導体記憶装置について、図面を参照して説明する。図８はメモリセルを示す断面図である。本実施例では、メモリセルの構造を変更している。
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
図８に示すように、メモリセル４０ｂは、半導体基板１上に絶縁膜２を介して設けられたワード線ＷＬとなる配線層３と相変化膜９の間に、電極膜２１、イオン導電体膜７、電極膜８が積層形成され、イオン導電体素子とイオン導電体素子の間に層間絶縁膜４が形成される。相変化膜９上に、電極膜１０及びビット線ＢＬ１となる配線層１１が形成される。
ここで、ワード線ＷＬ１となる配線層３の上には、電極膜２１が下部電極膜となり、電極膜８が上部電極膜となる、電極膜２１、イオン導電体膜７、及び電極膜８が積層形成される第１のイオン導電体素子が設けられる。ワード線ＷＬ２となる配線層３の上には、電極膜２１が下部電極膜となり、電極膜８が上部電極膜となる、電極膜２１、イオン導電体膜７、及び電極膜８が積層形成される第２のイオン導電体素子が設けられる。また、電極膜８が下部電極膜となり、電極膜１０が上部電極膜となる、電極膜８、相変化膜９、及び電極膜１０が積層形成される相変化素子が設けられる。なお、電極膜８は省略することも可能である。この場合、イオン導電体膜から析出した金属が相変化膜9の下部電極の役割を果たす。
上述したように、本実施例の半導体記憶装置では、ビット線ＢＬとワード線ＷＬの間に抵抗変化素子である相変化素子とダイオードとして動作するイオン導電体素子が縦続接続されるメモリセル４０ｂが設けられる。イオン導電体素子は下部電極としての電極膜２１、イオン導電体膜７、及び上部電極としての電極膜８から構成される。相変化素子は下部電極としての電極膜８、相変化膜９、及び上部電極としての電極膜１０から構成される。イオン導電体素子は、上部電極としての電極膜８に、シリコンｐｎダイオードの順方向電圧（Ｖｆ）よりも低い、例えば−０．１Ｖを印加すると電流が流れて“ＯＮ”状態（このときの抵抗値は非常に小さい）となり、上部電極としての電極膜８に正電圧（＋電圧）を印加すると電流が流れず“ＯＦＦ”状態となる。相変化素子の抵抗の高い“０”の状態は、イオン導電体素子を“ＯＮ”状態にして、ワード線ＷＬにリセットパルス信号であるリセット電圧Ｖｒｅｓｅｔを印加することによりでき、相変化素子の抵抗の低い“１”の状態は、イオン導電体素子を“ＯＮ”状態にして、ワード線ＷＬにセットパルス信号であるセット電圧Ｖｓｅｔを印加することによりできる。
このため、ダイオード特性を利用した従来の半導体メモリデバイスに比較し、低電圧動作することができる。また、シリコンｐｎダイオードを用いないので、Ｐ層或いはＮ層を活性化させる略７５０℃以上の熱処理が不要となり、ダイオード特性を利用した半導体記憶装置を比較的低温度で製造することができる。
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
例えば、本実施例では、ビット線とワード線の間に、抵抗変化素子とイオン導電体素子を縦続接続しているが、抵抗変化素子とイオン導電体素子の接続を入れ替えて、イオン導電体素子と抵抗変化素子を縦続接続してもよい。
本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） マトリックス状に配置されるビット線及びワード線と、前記ビット線及びワード線の交点に設けられ、前記ビット線と前記ワード線の間に、抵抗変化素子とイオン導電体素子が縦続接続され、イオン導電体素子は第１の電極膜、イオン導電体膜、及び第２の電極膜が積層構成され、抵抗変化素子は第２の電極膜、抵抗変化膜、及び第３の電極膜が積層構成されるメモリセルとを具備する半導体記憶装置。
（付記２） 前記抵抗変化膜は、ニッケル酸化物、ニオブ酸化物、銅酸化物、ハフニウム酸化物、又はジルコニウム酸化物を含む遷移金属酸化物である付記１記載の半導体記憶装置。
（付記３） 前記抵抗変化膜は、遷移金属をドープしたペロブスカイト型酸化物である付記１記載の半導体記憶装置。
（付記４） マトリックス状に配置されるビット線及びワード線と、前記ビット線及びワード線の交点に設けられ、前記ビット線と前記ワード線の間に、抵抗変化素子とイオン導電体素子が縦続接続され、イオン導電体素子は第１の電極膜、イオン導電体膜、及び第２の電極膜が積層構成され、抵抗変化膜は第２の電極膜、相変化膜、及び第３の電極膜が積層構成されるメモリセルとを具備する半導体記憶装置。
（付記５） 前記第２の電極膜は、白金、窒化チタン、窒化チタンアルミニウム、窒化チタンシリコン、窒化タンタルアルミニウム、或いは窒化タンタルシリコンである付記１乃至４のいずれか記載の半導体記憶装置。
（付記６） 前記第３の電極膜は、窒化チタン、窒化チタンアルミニウム、窒化チタンシリコン、窒化タンタルアルミニウム、或いは窒化タンタルシリコンである付記１乃至４のいずれか記載の半導体記憶装置。
本発明の実施例１に係るメモリセルを示す回路図。 本発明の実施例１に係るメモリセルを示す断面図。 本発明の実施例１に係るイオン導電体素子の電流電圧特性を示す図。 本発明の実施例１に係るメモリの動作を示す図。 本発明の実施例１に係るメモリの動作を示す図。 本発明の実施例１に係る相変化素子のセット及びリセット動作を説明する図。 本発明の実施例２に係るメモリセルを示す断面図。 本発明の実施例３に係るメモリセルを示す断面図。
符号の説明
１ 半導体基板
２ 絶縁膜
３、１１ 配線層
４ 層間絶縁膜
５、６、８、１０、２１、２３、２５ 電極膜
７、２２ イオン導電体膜
９ 相変化膜
２４ 遷移金属酸化膜
４０、４０ａ、４０ｂ メモリセル
ＢＬ１、ＢＬ２ ビット線
ＩＤ１ａ、ＩＤ１ｂ、ＩＤ２ａ、ＩＤ２ｂ イオン導電体素子
ＳＲ１ａ、ＳＲ１ｂ、ＳＲ２ａ、ＳＲ２ｂ 相変化素子
Ｖｈ Ｈｉｇｈ電圧
Ｖｏｆｆ オフ電圧
Ｖｒｅａｄ 読み出し電圧
Ｖｒｅｓｅｔ リセット電圧
Ｖｓｅｔ セット電圧
Ｖｓｓ 低電位側電源電圧（接地電位）
Ｖｓｔｂｙ スタンバイ電圧
ＷＬ１、ＷＬ２ ワード線

Claims (1)

  1. ビット線とワード線の間に抵抗変化素子とイオン導電体素子が縦続接続される第１及び第
    ２のメモリセルを有する半導体記憶装置の制御方法であって、
    前記ビット線に前記イオン導電体素子をオフ状態とするためのオフ電圧を設定し、前記ワ
    ード線を接地電位に設定して、前記第１及び第２のメモリセルのイオン導電体素子がオフ
    状態であるイニシャライズ状態にするステップと、
    前記ビット線及びワード線をスタンバイ電圧に設定して、前記第１及び第２のメモリセル
    のイオン導電体素子をスタンバイ状態にするステップと、
    前記第２のメモリセルの前記ビット線をセット電圧、リセット電圧、或いは読み出し電圧
    に設定し、前記第２のメモリセルの前記ワード線を前記接地電位に設定して前記第２のメ
    モリセルのイオン導電体素子をオフ状態にするステップと、
    前記第１のメモリセルの前記ワード線を前記セット電圧に設定し、前記第１のメモリセル
    の前記ビット線を前記接地電位に設定し、前記第１のメモリセルの前記イオン導電体素子
    に電流を流し、前記第１のメモリセルをセット状態に設定するステップと、
    前記第１のメモリセルの前記ワード線を前記リセット電圧に設定し、前記第１のメモリセ
    ルの前記ビット線を前記接地電位に設定し、前記第１のメモリセルの前記イオン導電体素
    子に電流を流し、前記第１のメモリセルをリセット状態に設定するステップと、
    前記第１のメモリセルの前記ワード線を前記読み出し電圧に設定し、前記第１のメモリセ
    ルの前記ビット線を前記接地電位に設定し、前記第１のメモリセルの前記イオン導電体素
    子に電流を流し、前記第１のメモリセルの前記抵抗変化素子に記憶される情報を読み出す
    ステップと、
    前記第１のメモリセルの動作終了後、前記第１のメモリセルの前記ビット線を前記オフ電
    圧に設定し、前記第１のメモリセルの前記ワード線を前記接地電位に設定にするステップ
    と、
    を具備することを特徴とする半導体記憶装置の制御方法。
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