JP5223005B2 - 半導体記憶装置およびその製造方法 - Google Patents

Description

本発明は半導体記憶装置及びその製造方法に関し、特に電気的書き換えが可能な不揮発性半導体記憶装置の高信頼化を実現する技術に関する。

近年、記録材料にカルコゲナイド材料を用いた相変化メモリ（特許文献１）が盛んに研究されている。相変化メモリのメモリ構造は、記録材料を金属電極で挟んだものである。相変化メモリは、電極間の記録材料が異なる抵抗状態をもつことを利用し情報を記憶する抵抗変化型メモリである。

相変化メモリは、Ｇｅ_２Ｓｂ_２Ｔｅ_５などの相変化材料の抵抗値がアモルファス状態と結晶状態で異なることを利用して情報を記憶する。アモルファス状態では抵抗が高く、結晶状態では抵抗が低い。したがって読み出しは、素子の両端に電位差を与え、素子に流れる電流を測定し、素子の高抵抗状態／低抵抗状態を判別することで行う。

相変化メモリでは電流により発生するジュール熱によって、相変化膜の電気抵抗を異なる状態に変化させることによりデータの書き換えを行う。リセット動作、すなわち高抵抗のアモルファス状態へ変化させる動作は、大電流を短時間流して相変化材料を溶解させた後、電流を急減させ急冷することにより行う。一方、セット動作、すなわち低抵抗の結晶状態へ変化させる動作は、相変化材料の結晶化温度に保持するのに十分な電流を長時間流すことにより行う。

これらの抵抗変化型素子は、集積化する際にはダイオードやトランジスタといった選択素子が個々の抵抗変化型素子に付加された構造で用いられる。例えば、ダイオードと抵抗変化型素子とを直列に接続し組合せたメモリセルをクロスポイント型に配置することで、高密度のメモリセルアレイを形成することが可能である。ダイオードやトランジスタは、メモリセルアレイの中から個々のメモリを選択して書き換えや読み出しを行うために用いられる。メモリセルを特許文献１のように多層積層することで、更に大容量化を推進することが可能である。

特開２００５−２６００１４号公報

抵抗変化型素子と組合せて用いる選択素子にリーク電流が許容値を越えた不良素子が存在すると、抵抗変化型素子が低抵抗の状態にあるときに、メモリセルアレイの回路にショートの問題が生じる。すなわち、不良素子を含むメモリセルには、非選択の場合であっても、書き換え、読み出し時に大電流が流れ得る。書き込み時には、不良素子を含むメモリセルの抵抗変化型素子が低抵抗の状態にあると、メモリセルアレイの回路がショートした状態となるために、メモリセルアレイに所望の電圧を印加できず、装置が誤動作する。読み出し時には、不良素子に接続されている抵抗変化型素子が低抵抗の状態か高抵抗の状態かによってリーク電流値が大きく変動し、本来選択されるべきメモリセルの読み出し電流の結果に大きい変動を与え、装置を誤動作させてしまう。

本発明の目的は、相変化メモリセルアレイを備える半導体記憶装置が、不良の選択素子のリーク電流により誤動作することを抑制し、半導体記憶装置の高信頼化を推進する技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本発明では、相変化メモリセルアレイを有する半導体記憶装置において、不良の選択素子を有するメモリセルの抵抗変化型素子の抵抗値を、書き換え動作が為されても、書き換えに要するジュール熱を発生するに至らない高い抵抗値にする。これにより、不良の選択素子に接続されている抵抗変化型素子の抵抗値を高く保ち、半導体記憶装置の誤動作を防ぐ。

本発明により、大容量、高性能かつ高信頼な不揮発性半導体記憶装置を高歩留まり、すなわち抵コストで提供できる。

本発明の半導体記憶装置の模式図である。 本発明のメモリセルアレイの立体模式図である。 本発明の相変化メモリの高抵抗化、および低抵抗化動作を説明する図である。 本発明のメモリセルアレイの読出し動作を説明する回路図である。 本発明のメモリセルアレイのセット動作、リセット動作を説明した回路図である。 本発明の相変化メモリの高抵抗化、および低抵抗化動作を説明する図である。 本発明の実施例１の一例で用いる不良セルの高抵抗化動作を示した回路図である。 本発明の実施例１の一例で用いる不良セルの高抵抗化動作を示した回路図である。 本発明の実施例１の一例を示した動作シーケンス図である。 本発明の実施例１の一例で用いる不良セルの高抵抗化動作を示した回路図である。 本発明の実施例１の一例を示した動作シーケンス図である。 本発明の実施例１の効果を示した図である。 実施例１が適用できるメモリセルアレイの立体図である。 実施例１が適用できるメモリセルアレイの立体図である。 トランジスタと抵抗変化型素子の直列構造を備えたメモリセルが交点型に配置されたメモリセルアレイの断面図である。 図１５のメモリセルアレイの読出し動作、セット動作、リセット動作を説明した回路図である。 本発明の実施例２の一例で用いる不良セルの高抵抗化動作を示した回路図である。 本発明の実施例２の一例を示した動作シーケンス図である。 本発明の実施例２の一例で用いる不良セルの高抵抗化動作を示した回路図である。 本発明の実施例２の一例を示した動作シーケンス図である。 実施例２が適用できるメモリセルアレイの立体図である。 本発明の実施例３である半導体記憶装置の一例を示したメモリ階層図である。 本発明の実施例３の一例を示した動作シーケンス図である。 本発明の実施例３の一例を示した動作シーケンス図である。 本発明の実施例３の一例を示した動作シーケンス図である。 本発明の実施例３の一例を示した動作シーケンス図である。 本発明の実施例５の一例を示した動作シーケンス図である。

以下、本発明の実施例を図面に基づいて詳細に説明する。なお、実施例を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。

図１は、本発明の実施例１である相変化メモリを用いた半導体記憶装置を示した全体図である。図２はメモリセルアレイの一部立体図であり、相変化メモリの抵抗変化型素子とダイオードを直列に接続したメモリセルが交点型に配置されている図を示している。メモリセルアレイの読み出し動作を示した回路図が図４、書き込み動作を示した回路図が図５である。選択素子であるダイオードは、Ｎ型不純物、Ｐ型不純物のプロファイル設計などのデバイス設計により逆方向電圧の耐圧を例えば４Ｖにできる。本実施例では、ダイオードの逆方向電圧の耐圧が４Ｖの例を示す。

図１に示したように、本発明の実施例１の半導体記憶装置は、外部とのデータのやり取りを行うための入出力バッファなどを備えるＩ／Ｏインタフェース１００１と、メモリセルアレイ１００２と、異なる複数の電圧を供給するための複数の電源１００３〜１００７と、電源１００３〜１００７からの電圧を選ぶ電圧セレクタ１００８と、電圧セレクタ１００８からの出力の接続先をメモリセルアレイ１００２のビット線とワード線などの配線の内から選ぶ配線セレクタ１００９と、装置全体の制御を行う制御部１０１０とを備える。配線セレクタ１００９には、センスアンプ等を有する読み取り部１０１１が接続される。また、メモリセルアレイ１００２の中には、装置の種々の情報を記録するための管理領域１０１２を設ける。

外部装置から、Ｉ／Ｏインタフェース１００１へデータの入力がある場合、制御部１０１０は、電圧セレクタ１００８でデータの書き込み用の電圧を選び、電源１００３〜１００７のいずれかで電圧パルスを生成し、配線セレクタ１００９を用いてメモリセルアレイ１００２の所定の配線に電圧パルスを供給する。これにより、メモリセルアレイの相変化メモリセルへ入力されたデータを書き込む。

外部装置から、データの読み出しの信号がＩ／Ｏインタフェース１００１へ入力されると、制御部１０１０は、電圧セレクタ１００８でデータの読み出し用の電圧を選び、電源１００３〜１００７のいずれかで電圧を生成し、配線セレクタ１００９でメモリセルアレイ１００２の所定の配線に電圧を供給する。電圧を供給した結果、読み出された電流は読み取り部１０１１で読み取られ、これが記憶されたデータの再生となり、制御部１０１０、Ｉ／Ｏインタフェース１００１を介して、外部装置へデータが供給される。

図２は、メモリセルアレイ１００２の一部を拡大した立体図である。図２に示したように、本発明の実施例１の半導体記憶装置は、シリコン基板の上方に形成された複数のワード線２と、ワード線２に交差する方向に設けられた複数のビット線３を備える。ワード線２の上に、ｐ型ポリシリコン、またはｐ型半導体酸化物などのｐ型半導体層４、ｎ型ポリシリコン、またはｎ型半導体酸化物などのｎ型半導体層５、抵抗変化型素子の下部電極８、抵抗変化型素子の記録層６、抵抗変化型素子の上部電極７、ビット線３が順に形成されている。下部電極８とｎ型半導体層５との間にある層１０は、ＴｉＮなどのバリアメタルの層、またはＴｉＳｉなどの金属シリサイド層である。また、層１０は、ｎ型半導体層５に接する側に金属シリサイド層を、下部電極８に接する側にバリアメタルの層を有する積層構造であっても良い。

ｐ型半導体層４とｎ型半導体層５とで、選択素子となるダイオードを形成している。抵抗変化型素子となる記録層６の材料には、例えば相変化材料を用いることができる。相変化材料としては、例えば、ゲルマニウム、アンチモン、テルルを含む材料を用いることができる。

また、抵抗変化型素子の記録層６には、例えば下部電極８上に形成された金属酸化物を含む層と相変化材料を含む層との積層膜を用いることもできる。ここで、積層膜とは、下部電極８上に金属酸化物を含む層が形成され、金属酸化物を含む層の上に相変化材料を含む層が形成されている層構造を有するもの、または上部電極７に接して金属酸化物を含む層が有り、金属酸化物を含む層の下に相変化材料を含む層が有る層構造を有するものである。金属酸化物としてはたとえばＴａ_２Ｏ_５を用いることができる。金属酸化物を含む層と相変化材料を含む層との積層膜を記録層６とすることで、金属酸化物を含む層を設けない記録層６とする場合と比較して、後述する抵抗変化型素子の高抵抗状態が熱力学的により安定となる。

一組の直列に接続された抵抗変化型素子と選択素子を以下、メモリセルと呼ぶ。図２に示したメモリセルアレイは、複数のワード線２と複数のビット線３との交点それぞれに、メモリセルが配置されている。選択素子であるダイオードがワード線２に接続され、抵抗変化型素子の記録層６が上部電極７を介して、ビット線３に接続されている。

本発明の半導体記憶装置は、記録層６に含まれるＧｅ_２Ｓｂ_２Ｔｅ_５などの相変化材料がアモルファス状態と結晶状態とで抵抗値が異なることを利用して情報を記憶する。アモルファス状態では抵抗が高く、結晶状態では抵抗が低い。したがって読み出しは抵抗変化型素子の両端に電位差を与え、素子に流れる電流を測定することで、素子の高抵抗状態と低抵抗状態とを判別することで行える。

図３は、本発明の実施例１の相変化メモリの書換え動作時の記録層の温度変化を示した図である。相変化材料を高抵抗の状態であるアモルファス状態から低抵抗の状態である結晶状態に変化させる動作、逆に低抵抗の状態である結晶状態から高抵抗の状態であるアモルファス状態に変化させる動作は、図３のような温度変化を相変化材料に与えることで行う。具体的には、アモルファス状態の相変化材料は結晶化温度以上に加熱し10^-6 秒程度以上保持することで結晶状態にすることができる。また、結晶状態の相変化材料は、融点以上の温度まで加熱し液体状態にした後、急速に冷却することでアモルファス状態にすることができる。

本発明の実施例１では電流により発生するジュール熱によって、記録層６の相変化材料を融点以上の温度まで加熱し、電気抵抗を異なる状態に変化させることによりデータ書き込み行う。リセット動作、すなわち高抵抗のアモルファス状態へ変化させる動作は、大電流を短時間流して溶解させた後、電流を急減させ急冷することにより行う。一方、セット動作、すなわち低抵抗の結晶状態へ変化させる動作は、結晶化温度に保持するのに十分な電流を長時間流すことにより行う。以下、セット動作により記録層を結晶状態としたメモリセルの状態を、第１の状態またはセット状態と呼ぶ。また、メモリセルが第１の状態の時の、抵抗変化型素子の抵抗状態を第１の抵抗状態と呼ぶ。リセット動作により記録層６をアモルファス状態にしたメモリセルの状態を、第２の状態またはリセット状態と呼ぶ。また、メモリセルが第２の状態の時の、抵抗変化型素子の抵抗状態を第２の抵抗状態と呼ぶ。

ここで、第２の状態では記録層６の相変化材料の全てがアモルファス化するわけではなく、一部がアモルファス化することによって高抵抗状態となる。従って、記録層６のアモルファス化の割合が第２の状態よりも大きければ、記録層６は第２の状態よりも高抵抗の状態となる。より高抵抗化するためには、例えば、メモリセルにより高い電圧を与えて、記録層６の相変化材料をより高温にすることにより実現できる。

図４に示すようにメモリセルアレイ中から1セルを選択して読出しを行うには、選択セルが接続されているワード線（SWL：選択ワード線）、選択セルが接続されていないワード線（USWL：非選択ワード線）、選択セルが接続されているビット線（SBL：選択ビット線）、選択セルが接続されていないビット線（USBL：非選択ビット線）に、電源１００３〜１００７の内の一つを用いて、例えばそれぞれ、１Ｖ、０Ｖ、０Ｖ、１Ｖの電圧を印加する。すなわちＶｒｅａｄを１Ｖとする。ここで、０Ｖとは、基準電圧を意味している。以下の説明でも、０Ｖとは基準電圧のことを意味する。選択素子であるダイオードが逆向き電圧のリーク電流をほとんど流さないおかげで、選択セルＳＭＣだけに電流が流れ、センスアンプで測定することで抵抗状態を判定できる。

メモリセルアレイ中から1セルを選択してセット動作を行うには、図５に示すように、電源１００３〜１００７の内の一つを用いて、SWL、USWL、SBL、USBLに例えばそれぞれ、２．５V、０V、０V、２．５Vの電圧を印加する。すなわちＶｓｅｔを２．５Ｖとする。この時、ＵＳＷＬ、ＵＳＢＬに接続されたＣｅｌｌＤは、選択素子であるダイオードに印加される電圧が逆方向電圧であるために電流が流れない。また、ＵＳＷＬ、ＳＢＬに接続されたＣｅｌｌＢ、および、ＳＷＬ、ＵＳＢＬに接続されたＣｅｌｌＣは、ビット線とワード線が等電位であるために電流が流れない。選択セルＳＭＣにだけ電流が流れジュール熱により記録層６が加熱される。ＳＢＬとＳＷＬとの間に印加する電圧Ｖｓｅｔは、選択メモリセルの相変化材料を結晶化温度に加熱するのに充分な電圧であれば良い。３０ ｎｍプロセスで相変化メモリセルアレイを製造した場合には、結晶化に必要な電力Ｗｔｈは１ｍＷ程度である。この結晶化に必要な電力Ｗｔｈおよび第２の抵抗状態での抵抗変化型素子の抵抗値によって、結晶化のための電圧が決まる。結晶化に充分な時間（10^-6 秒程度以上）電圧を印加すると、選択セルの記録層６の相変化材料は低抵抗の結晶状態になり、選択セルの抵抗変化型素子がセット状態、すなわち第１の抵抗状態となる。それ以外のセルは状態を変化させない。

メモリセルアレイ中から1セルを選択してリセット動作を行うには、電源１００３〜１００７の内の一つを用いて、図５の、SWL、USWL、SBL、USBLに例えばそれぞれ、３V、０V、０V、３Vの電圧を印加する。すなわちＶｒｅｓｅｔを３Ｖにする。この時、ＵＳＷＬとＵＳＢＬとに接続されたＣｅｌｌＤは、選択素子であるダイオードに印加される電圧が逆方向電圧であるために電流が流れない。また、ＵＳＷＬとＳＢＬとに接続されたＣｅｌｌＢ、および、ＳＷＬとＵＳＢＬとに接続されたＣｅｌｌＣは、ビット線とワード線が等電位であるために電流が流れない。選択セルＳＭＣにだけ電流が流れジュール熱により記録層６の相変化材料が加熱される。選択ビット線、選択ワード線に印加する電圧は選択メモリセルの記録層６の相変化材料を融点以上の温度に加熱するのに充分な電圧であれば良い。印加電圧を急速に０Vにし記録層６を急冷すると選択セルの記録層６の相変化材料は高抵抗のアモルファス状態となり、選択セルの抵抗変化型素子が第２の抵抗状態となる。それ以外のセルは状態が変化しない。

上述のとおりに、図４の読み出し動作、図５のセット／リセット動作を選択したセルに正しく行えるのは、選択素子であるダイオードの耐圧以内の印加電圧下での動作であるため、リーク電流、すなわち逆バイアス印加時の電流が十分小さいからである。もしもＣｅｌｌＢの選択素子の逆バイアス印加時の電流が十分小さくなければ、図４のＣｅｌｌＡの読み出し動作の際には、ＲＢＬでの電圧降下のためにＣｅｌlＢのＳＢＬ電位Ｖが正になるので、大きなリーク電流が生じる。リーク電流の大きさはＣｅｌlＢの抵抗変化型素子の抵抗状態、つまり記録されている情報の状態によって異なるので、ＣｅｌlＡを流れるＩｃｅllが同じでもセンスアンプで判定する電流ＩｒｅａｄはＣｅｌｌＢの状態によって変わってしまい、読み出しが誤動作となる。少なくとも誤動作させないためには、リーク電流は読み出し電流よりも小さくする必要がある。５０ｎｍ世代の製造プロセスで、本実施例の半導体記憶装置を製造する場合には、読み出し電流は１マイクロアンペア程度である。従って、この場合、リーク電流は１マイクロアンペア未満に抑える必要がある。

同様に、図５のＣｅｌｌＡのセット／リセット動作の場合にＣｅｌｌＤの選択素子の逆バイアス電流が大きいと、ＣｅｌlＤに大きな電流が流れるためにＲＢＬによる電圧降下のためにＣｅｌｌＤ、ＣｅｌｌＣのＵＳＢＬ電位が２．５Ｖ（セット時）、３Ｖ（リセット時）よりも低くなる。その結果選択されていないＣｅｌｌＣのダイオードに順バイアス方向の電圧が印加され、流れる電流により選択されていないＣｅｌｌＣの書換えが行われる可能性がある。

以上のように、逆バイアス印加時の電流が大きい選択素子をもつ不良メモリセル（ＦＣ）がメモリセルアレイ内にあると、ＦＣだけではなくその他の正常なセルの読み出し、セット／リセット動作に誤動作を生じさせ、ＦＣを含むアレイ全体、さらにはＦＣを含む半導体記憶装置全体の不良率を著しく増大させることになる。

誤動作は、ＦＣに含まれる抵抗変化型素子が、低抵抗状態、すなわちここではセット状態を取りうるために生じる。リーク電流の大きいダイオードと低抵抗のセット状態の組み合わせにより、メモリアレイの回路がショートする。この回路のショートが、読み取り時には、高抵抗状態との間での読み出し電流値への影響の大きい変動を生じ、誤動作を引き起こす。また、書き込み時には、メモリセルアレイに所望の電圧を印加することを阻む。

そこで本発明では、ＦＣに含まれる抵抗変化型素子を高抵抗化する。このとき、ＦＣに含まれる抵抗変化型素子を第２の抵抗状態、すなわちリセット状態よりも、より高い抵抗値を有する第３の抵抗状態とする。ここで、第３の抵抗状態の抵抗値は、データの記録に用いられる最大の電圧、すなわち本実施例ではリセット動作のための電圧であるリセット電圧をメモリセルに印加しても、記録層６の相変化材料が結晶化するジュール熱、すなわち電力を与えるに至らない、高い抵抗値にする。この条件では、リセット電圧よりも小さい電圧の、セット動作のための電圧であるセット電圧を、第３の抵抗状態の抵抗変化型素子を有するメモリセルに対して印加しても、記録層６の相変化材料が結晶化するジュール熱、すなわち電力を与えるに至らない。従って、第３の抵抗状態においては、セット動作およびリセット動作によっては、記録層６の相変化材料が結晶化温度に達しないので、抵抗変化型素子は高抵抗の第３の抵抗状態を保つことになる。

ＦＣの抵抗変化型素子を上述の抵抗状態とすることで、メモリセルアレイには、抵抗変化型素子が、第１の抵抗状態からリセット電圧のパルスの印加により第２の抵抗状態に遷移し、第２の抵抗状態からセット動作のための電圧のパルスにより第１の抵抗状態に遷移することでデータを記憶するメモリセルと、セット電圧のパルスおよびリセット電圧のパルスの印加によっても第３の抵抗状態にあるメモリセルとが存在することになる。以下、リセット電圧のパルスをリセットパルスと呼び、セット電圧のパルスをセットパルスと呼ぶ。

本発明の半導体記憶装置では、ＦＣの抵抗変化型素子が高抵抗の第３の抵抗状態に保持されるので、前述のＦＣの選択素子のリーク電流によって、データの読み出し時に誤動作が生じる問題が解決される。さらに、前述のセット、リセット時の問題においても、第３の抵抗状態では、抵抗変化型素子はリセット状態よりもさらに高抵抗な状態にあるために、逆バイアス電流が大きくなってしまうことを防ぐことができ、誤動作を防ぐことができる。

図６は、本発明の実施例１の半導体記憶装置の、メモリセルへの印加電圧と得られる抵抗値の関係を示したものである。横軸は、メモリセルに印加する電圧パルスの電圧を示す。縦軸は、抵抗変化型素子の抵抗を示す。

図６に示すように、第１の抵抗状態、すなわちセット状態では低抵抗の状態にある。メモリセルにリセットパルスを印加するとジュール熱によって融点以上に記録層６の相変化材料が加熱され、破線の矢印で示したように、非結晶相の割合の増加による高抵抗化が生じる。リセットパルスによって、Ａ点で示した第２の抵抗状態、すなわちリセット状態の抵抗値が得られる。逆に、第２の状態からは、図６中の電圧Ｖ２を越えた電圧を印加することでジュール熱によって結晶化温度以上に記録層６の相変化材料が加熱され、記録層６の相変化材料の結晶相の割合が増加し、点線の矢印で示したように第１の抵抗状態のセット状態に戻る。以上のように、メモリセルへの電圧の印加により、可逆的に第１の抵抗状態と第２の抵抗状態とを遷移させ、データの記憶を行うことができる。

不良の選択素子に接続されている抵抗変化型素子の抵抗値は、図６の第３の抵抗状態の閾値以上にする。第３の抵抗状態の閾値とは、データの記憶時に用いる最大の電圧、ここではリセット電圧をメモリセルに印加しても、相変化材料の結晶化に必要なジュール熱、すなわち相変化材料の結晶化に必要な電力を与えるに至らないという、第３の抵抗状態の抵抗値の下限を示すものである。この下限を下回る抵抗値では、リセットパルスが印加されることよって徐々に結晶化が進み、抵抗変化型素子が低抵抗化する恐れがある。従って、ＦＣのメモリセルの抵抗変化型素子の抵抗値をこの閾値以上の第３の抵抗状態として、ＦＣのメモリセルの低抵抗化を防ぎ、装置の誤動作を防ぐ。結果、高信頼な不揮発性半導体記憶装置を高歩留まり、すなわち抵コストで提供できる。さらに信頼性を向上させるために、より高い電圧のメモリセルへの印加により、記録層６の相変化材料を気化させて記録層６にボイドを形成し、第３の抵抗状態の抵抗値をさらに高い抵抗値にすることで、さらに確実な抵抗変化型素子の高抵抗化を行うことが可能である。また、前述のように、金属酸化物を含む層と相変化材料を含む層との積層膜を記録層６とすることで、金属酸化物を含む層を設けない記録層６とする場合と比較して、第３の抵抗状態が熱力学的により安定となり、さらに確実な抵抗変化型素子の高抵抗化が可能となる。

第３の抵抗状態の抵抗変化型素子を有するメモリセルに対して読み出しを行うと、第３の抵抗状態の抵抗値は第２の抵抗状態よりも高い抵抗値であるから、高抵抗状態として読み出される。例えば、第３の抵抗状態の抵抗変化型素子を有するメモリセルに対してセット動作を行った後には、第１の抵抗状態で読み出されることを期待すると、誤りである高抵抗状態の結果が読み出される。しかしながら、第３の抵抗状態のメモリセルに書き込み動作を行った場合の誤りは、情報の記録再生時に誤り訂正符号の技術を適用することで十分に訂正可能で問題にはならない。また、メモリセルアレイの管理領域１０１２に、第３の抵抗状態の抵抗変化型素子を有するメモリセルのアドレスを保存しておき、記憶してあるアドレス情報に基づき、制御部１０１０がデータの書き込み時に第３の状態にあるメモリセルを避けて書き込みを行う制御をすることもできる。

上述の第３の抵抗状態は、リセット電圧よりも高い電圧値を有する電圧パルスをメモリセルに印加することで実現される。

図７に、ＦＣに含まれる抵抗変化型素子の第３の抵抗状態への高抵抗化の装置動作モード時の、各ビット線、ワード線への印加電圧のパターンを示す。図７に示すように、SWL、USWL、SBL、USBLにそれぞれ、３．５V、０V、０V、３．５Vを印加することで、電圧ＶＦＣ（この場合は３．５Ｖ）をＦＣのダイオードの順方向に印加する方法で行える。電圧印加は図３のリセットパルスと同様のパルスで行い、立下げを急速に行い溶融した記録層の相変化材料を急冷させる。通常のリセット動作の場合の３．０Ｖよりも大きい、ＦＣへの印加電圧３．５Ｖのため、ＦＣの抵抗変化型素子の抵抗をリセット状態よりも高い第３の抵抗状態に設定することが可能である。

また、SWL、USWL、SBL、USBLに、例えばそれぞれ、７Ｖ、０Ｖ、０V、３．５Vを印加することで、電圧ＶＦＣ（この場合は７Ｖ）をＦＣのダイオードの順方向に印加するモードを有することでも行える。この電圧条件の場合、図８でＦＣ以外のメモリセルでは両端の電位差が０Ｖであるか、または、ダイオードの逆方向に３．５Ｖという正常なダイオードの逆方向耐圧、ここでは４Ｖ、よりも小さい電圧が印加されるので電流は流れない。すなわち、７Ｖという印加電圧は、ダイオードの耐圧よりも大きく、かつ、ダイオードの耐圧の２倍以内で選び、３．５Ｖという印加電圧は、それ自身がダイオードの耐圧以内であって、かつ、７Ｖの印加電圧との差もダイオードの耐圧以内としている。

図１を用いて動作を説明する。電源１００３〜１００７のうち、２つを、それぞれ７Ｖと３．５Ｖの電源とする。基準電圧を０Ｖとして、図７のパターンになるように、制御部１０１０の制御に基づいて電圧セレクタ１００８と配線セレクタ１００９とを動作させ、電源とワード線とビッド線とを接続する。制御部１０１０によって、電源から電圧パルスが生成されて、ＦＣの抵抗変化型素子の高抵抗化が行われる。ＦＣでは、両端に印加される電位差７Ｖによって大きな電流が流れるために、ＦＣの記録層の相変化材料が溶融する。印加電圧の立ち下げを急速に行うことでＦＣの記録層の相変化材料を急冷させることで、抵抗変化型素子の第３の抵抗状態への高抵抗化動作が行われる。本実施例では、選択素子のダイオードの耐圧よりも高い電圧を印加できることから、抵抗変化型素子の第３の抵抗状態の抵抗値をより高くすることができる。これにより、リセット状態の抵抗の取りえる範囲を拡大でき、例えば、異なる３つ以上の抵抗状態を用いた多値記録を行うに有利となる。また、高い電圧の印加により、記録層６の相変化材料を気化させて記録層６にボイドを形成し、第３の抵抗状態をさらに高い抵抗値にするのに有利である。

抵抗変化型素子の第３の抵抗状態への高抵抗化の動作シーケンスを図９に示す。まずダイオードの順方向電圧をメモリセルに印加して、全てのメモリセルの抵抗変化型素子を低抵抗化する（Ｓ９０１）。次にダイオードの逆方向電圧を印加してリーク電流が一定の閾値よりも大きいメモリセルを選別し（Ｓ９０２）、リーク電流が大きいメモリセル（ＦＣ）に、前述の図７あるいは図８に示したモードで電圧を印加してＦＣの抵抗変化型素子を第３の抵抗状態へ高抵抗化する（Ｓ９０３）。Ｓ９０１でメモリセルの抵抗変化型素子を低抵抗化することで、抵抗変化型素子の抵抗の影響が小さくなり、選択ダイオードのリーク電流を正しく判定できる。

オフ電流が大きいダイオードと組みになっている抵抗変化型素子を第３の抵抗状態に高抵抗化するために、さらに別の構成がある。図１０に、第３の抵抗状態に設定するための各ビット線、ワード線への印加電圧のパターンを示す。図１０では、SWL、USWL、SBL、USBLに例えばそれぞれ、０V、０V、４V、４Vを印加する、すなわち、ＶＦＣを４Ｖとすることで、ＦＣのダイオードだけではなく、正常なダイオードをもつメモリセルにもダイオードの逆方向に４Ｖの電圧が印加される。正常なダイオードをもつメモリセルではダイオードの逆方向に耐圧以下の電圧が印加されるので、メモリセルにはほとんど電流が流れないので電圧印加後も抵抗変化型素子の抵抗値は変化しない。ＦＣでは、ダイオードの逆方向耐圧が低いので、両端に印加される電位差４Ｖにより大きな電流が流れて、記録層６の相変化材料が溶融する。印加電圧の立ち下げを急速に行うことで相変化材料を急冷させると、ＦＣの抵抗変化型素子の第３の抵抗状態への高抵抗化動作を行うことができる。このような電圧条件を用いると、選択素子のリーク電流が大きいセルを選別することなく、自動的にＦＣのみに電流を流し抵抗変化型素子を第３の抵抗状態に高抵抗化できる。

動作シーケンスは図１１に示すように、図１０のモードで電圧を印加してＦＣの抵抗変化型素子を高抵抗化する（Ｓ１１０１）だけとなる。従って、短時間に、ＦＣの抵抗変化型素子を第３の抵抗状態にし、正常動作する半導体記憶装置を得ることができる。

以上の、不良セルの高抵抗化動作は、制御部１０１０によって、半導体記憶装置を上述のそれぞれのモードで動作させることで行うことができる。また、半導体記憶装置の製造段階において、図７−１１に示したパターンで、上述の電圧を外部から印加して、ＦＣを第３の状態へ高抵抗化することも可能である。

図１２に本実施例１の効果を示す。ＦＣの抵抗変化型素子を高抵抗化した不揮発性半導体記憶装置では、この処理を行わない場合と比較してダイオードのリーク電流による不揮発性半導体記憶装置の不良化を大幅に低減できる。

結晶欠陥、金属汚染などによるオフ電流不良の頻度が少ない単結晶シリコンダイオード、単結晶シリコン基板上に形成したトランジスタを選択素子に用いる場合でも効果は見られるが、図１３や図１４に示すような多層積層化が可能なポリシリコンダイオード、酸化物ダイオードを選択素子として用いる場合により効果が大きい。

実施例２では、選択素子にトランジスタを用いた場合を示す。図１５は、本実施例２で用いられる相変化メモリとトランジスタを接続したメモリセルである。図１５に示したように、ワード線２をトランジスタのゲートに接続し、トランジスタのソースまたはドレインに電気的に接続された抵抗変化型素子の下部電極８上に、抵抗変化型素子の記録層６、抵抗変化型素子の上部電極７、ビット線３が順に形成されている。実施例１の半導体記憶装置の抵抗変化型素子が、ダイオードからトランジスタに置き換わったものに相当し、図１６のように交点型のアレイを作ることで高密度化が可能である。

図１６に示すようにメモリセルアレイ中から1セルを選択して読出しを行なうには、選択セルが接続されているワード線（SWL：選択ワード線）、選択セルが接続されていないワード線（USWL：非選択ワード線）、選択セルが接続されているビット線（SBL：選択ビット線）、選択セルが接続されていないビット線（USBL：非選択ビット線）に、例えばそれぞれ、２Ｖ、０V、１V、０Vの電圧を印加する。選択トランジスタにはＮチャネルトランジスタを用いている。選択トランジスタはゲート電位が０Ｖのときにはリーク電流をほとんど流さないおかげで、選択セルＳＭＣだけに電流が流れ、センスアンプで測定することで抵抗状態を判定できる。

メモリセルアレイ中から1セルを選択してセット動作を行うには、SWL、USWL、SBL、USBLに例えばそれぞれ、３V、０V、１．５V、０Vの電圧を印加する。この時、ＵＳＷＬ、ＵＳＢＬに接続されたＣｅｌｌＤは、ＵＳＢＬと接地電位がともに０Ｖであるために電流が流れない。また、ＵＳＷＬ、ＳＢＬに接続されたＣｅｌｌＢには選択トランジスタがオフ状態であるために電流が流れない。ＳＷＬ、ＵＳＢＬに接続されたＣｅｌｌＣはビット線電位と接地電位が等電位であるために電流が流れない。選択セルＳＭＣにだけ電流が流れジュール熱により相変化材料が加熱される。選択ビット線、選択ワード線に印加する電圧は選択メモリセルの相変化材料を結晶化温度に加熱するのに充分な電圧であれば良い。結晶化に充分な時間（10^-6 秒程度以上）電圧を印加すると、選択セルの抵抗変化型素子は、その記録層６で相変化材料の結晶化が進み、低抵抗の第１の抵抗状態になる。それ以外のセルは状態を変化させない。

メモリセルアレイ中から1セルを選択してリセット動作を行うには、SWL、USWL、SBL、USBLに例えばそれぞれ、３V、０Ｖ、２V、０Vの電圧を印加する。この時、ＵＳＷＬ、ＵＳＢＬに接続されたＣｅｌｌＤは、ＵＳＢＬと接地電位がともに０Ｖであるために電流が流れない。また、ＵＳＷＬ、ＳＢＬに接続されたＣｅｌｌＢには選択トランジスタがオフ状態であるために電流が流れない。ＳＷＬ、ＵＳＢＬに接続されたＣｅｌｌＣはビット線電位と接地電位が等電位であるために電流が流れない。選択セルＳＭＣにだけ電流が流れジュール熱により相変化材料が加熱される。選択ビット線、選択ワード線に印加する電圧は選択メモリセルの相変化材料を融点以上の温度に加熱するのに充分な電圧であれば良い。印加電圧を急速に０Ｖにし相変化材料を急冷すると、選択セルの記録層６の相変化材料は高抵抗のアモルファス状態になって、抵抗変化型素子が第２の抵抗状態となる。それ以外のセルは状態を変化させない。

図１６の読み出し動作、セット／リセット動作を選択したセルに正しく行えるのは、選択素子であるトランジスタの耐圧以内で動作させており、リーク電流、すなわちオフ状態での電流が十分小さいからである。たとえば図１６のＣｅｌｌＡの読み出し動作の際には、ＲＢＬでの電圧降下のためにＣｅｌlＢのＳＢＬ電位Ｖが正になるので、もしもＣｅｌｌＢの選択トランジスタのオフ状態での電流が大きいと大きなリーク電流が生じる。リーク電流の大きさはＣｅｌlＢの抵抗変化型素子の抵抗状態、つまり記録されている情報の状態によって異なるので、ＣｅｌlＡを流れるＩｃｅllが同じでもセンスアンプで判定する電流ＩｒｅａｄはＣｅｌｌＢの状態によって変わってしまい、読み出しが誤動作となる。実施例１と同様に、少なくとも誤動作させないためには、リーク電流は読み出し電流よりも小さくする必要がある。

同様に、図１６のＣｅｌｌＡのセット／リセット動作の場合にＣｅｌｌＢの選択素子のオフ状態での電流が大きいと、ＣｅｌlＢに大きな電流が流れるためにＲＢＬによる電圧降下のためにＣｅｌｌＡのＳＢＬ電位が１．５Ｖ（セット時）、２Ｖ（リセット時）よりも低くなる。その結果ＣｅｌｌＡへのセット／リセット動作が正常に行われない可能性がある。このようにオフ状態の電流が大きい選択素子をもつメモリセル（ＦＣ）がメモリセルアレイ内にあると、ＦＣだけではなくＦＣと同じビット線に接続されるその他の正常なセルの読み出し、セット／リセット動作に誤動作を生じさせ、半導体記憶装置全体の不良率を著しく増大させることになる。

そこで、ＦＣ以外のメモリセルの不良化を防ぐために、ＦＣに含まれる抵抗変化型素子を高抵抗化する。このとき、実施例１と同様に、ＦＣに含まれる抵抗変化型素子を第３の抵抗状態とする。これにより、実施例１と同様に、前述のＦＣの選択素子のリーク電流によって、読み出しが誤動作となってしまう問題が解決される。また、実施例１と同様に、第３の抵抗状態のメモリセルによる誤りは、情報の記録再生時に誤り訂正符号の技術を適用することで十分に訂正可能で問題にならない。また、メモリセルアレイの管理領域１０１２に、第３の抵抗状態の抵抗変化型素子を有するメモリセルのアドレスを保存しておき、記憶してあるアドレス情報に基づき、制御部１０１０がデータの書き込み時に第３の状態にあるメモリセルを避けて書き込みを行う制御をすることもできる。

ＦＣに含まれる抵抗変化型素子の高抵抗化には図１７のように、SWL、USWL、SBL、USBLに例えばそれぞれ、３V、０Ｖ、２．５V、０Vの電圧を印加し、ＶＦＣ（この場合は２．５Ｖ）をＦＣに印加することで行える。電圧印加は図１のリセットパルスと同様のパルスで行ない、立下げを急速に行い溶融した相変化材料を急冷させる。ＦＣへの印加電圧が通常のリセット動作の場合の２．０Ｖよりも大きいため、電流も通常のリセット動作時よりも大きい。このため、ＦＣの相変化素子の抵抗がリセット状態よりも高い第３の抵抗状態に設定することが可能である。

動作シーケンスの全体を図１８に示す。まず選択トランジスタのゲート電圧をトランジスタがオン状態になるように設定し、メモリセルの両端に電圧を印加して、全てのメモリセルの抵抗変化型素子を低抵抗化する（Ｓ１８０１）。次に、選択トランジスタのゲート電圧をトランジスタがオフ状態になるように設定し、メモリセルの両端に電圧を印加して、リーク電流が一定の閾値よりも大きいメモリセルを選別し（Ｓ１８０２）、リーク電流が大きいメモリセルＦＣの選択トランジスタのゲート電圧をトランジスタがオン状態になるように設定し、メモリセルの両端に電圧を印加してメモリセルの抵抗変化型素子を第３の抵抗状態へ高抵抗化する（Ｓ１８０３）。

オフ電流が大きいトランジスタと組みになっている抵抗変化型素子を第３の状態に高抵抗化するために、図１９に示す電圧条件を用いることもできる。図１９では、SWL、USWL、SBL、USBLに例えばそれぞれ、０V、０V、２．５V、２．５Vを印加することで、ＦＣだけではなく、正常な選択トランジスタをもつメモリセルにメモリセルの両端に２．５Ｖの電圧が印加される。正常な選択トランジスタをもつメモリセルではゲート電圧が０Ｖなのでメモリセルにはほとんど電流が流れないので電圧印加後も抵抗変化型素子の抵抗値は変化しない。ＦＣでは、選択トランジスタのオフ電流が大きいので、両端に印加される電位差２．５Ｖにより大きな電流が流れ記録層の相変化材料が溶融する。印加電圧の立ち下げを急速に行うことで相変化材料を急冷させると、抵抗変化型素子の第３の抵抗状態への高抵抗化動作を行うことができる。このような電圧条件を用いると、選択トランジスタのオフ電流が大きいセルを選別することなく、自動的にＦＣのみに電流を流し抵抗変化型素子を第３の抵抗状態に高抵抗化できる。

動作シーケンスは図２０に示すように、図１９のモードで電圧を印加してＦＣの抵抗変化型素子を高抵抗化する（Ｓ２００１）だけとなる。

以上の不良セルの高抵抗化動作は、実施例１と同様に、制御部１０１０によって、半導体記憶装置を上述のそれぞれのモードで動作させることで行うことができる。上述の電圧を外部から印加して、ＦＣを第３の状態へ高抵抗化することも可能である。

図２１に示すような縦型のポリシリコントランジスタや酸化物トランジスタを選択素子として用いた積層相変化メモリアレイでも本実施例の方法は用いることが可能である。

実施例３では、制御部１０１０による第３の抵抗状態にあるメモリセルのアドレスの管理領域１０１２への保存の実施形態を示す。制御部１０１０が、図２２のようにメモリセルを１個または複数個からなる群に分け、それぞれに対してメモリ管理領域を割り当て群に含まれるメモリセルを第３の状態に高抵抗化した場合、その情報を管理領域１０１２に記録する。実施例３の制御部によるシーケンスを図２３〜２５に示す。

選択素子としてダイオードを用いる場合、実施例１の図９の動作シーケンスに対応して、図２３のシーケンスを用いることができる。図９と同じシーケンスでＦＣの抵抗変化型素子を第３の抵抗状態に高抵抗化（Ｓ２３０１，Ｓ２３０２，Ｓ２３０３）した後、ＦＣを含む群のメモリ管理領域にＦＣのアドレスを記録する（Ｓ２３０４）。

また、実施例１の図１１の動作シーケンスに対応して、図２４のシーケンスを用いることができる。ダイオードの順方向電圧をメモリセルに印加するなどの方法で全てのメモリセルの抵抗変化型素子を低抵抗化（Ｓ２４０１）した後、図１１と同じシーケンスでＦＣの抵抗変化型素子を第３の抵抗状態に高抵抗化（Ｓ２４０２）した後、メモリセルに対して通常の読み出し動作を行い、高抵抗化していたメモリセルをＦＣと判別し（Ｓ２４０３）、ＦＣを含む群のメモリ管理領域にＦＣのアドレスを記録する（Ｓ２４０４）。Ｓ２４０１で全てのメモリセルの抵抗変化型素子を低抵抗化するのは、Ｓ２４０４で高抵抗状態になっているセルを不良メモリセルＦＣと判定するためである。

また、選択素子としてトランジスタを用いる場合、実施例２の図１８の動作シーケンスに対応して、図２５のシーケンスを用いることができる。図１８と同様に、全てのメモリセルの抵抗変化型素子を低抵抗化（Ｓ２５０１）した後、不良セルＦＣを選別（Ｓ２５０２）し、ＦＣの抵抗変化型素子を第３の抵抗状態に高抵抗化（Ｓ２５０３）した後、ＦＣを含む群のメモリ管理領域にＦＣのアドレスを記録する（Ｓ２５０４）。

また、実施例２の図２０の動作シーケンスに対応して、図２６のシーケンスを用いることができる。全てのメモリセルの抵抗変化型素子を低抵抗化（Ｓ２６０１）した後、図２１と同じシーケンスでＦＣの抵抗変化型素子を第３の抵抗状態に高抵抗化（Ｓ２６０２）した後、メモリセルに対して通常の読み出し動作を行い、高抵抗化していたメモリセルをＦＣと判別し（Ｓ２６０３）、ＦＣを含む群のメモリ管理領域にＦＣのアドレスを記録する（Ｓ２６０４）。Ｓ２６０１で全てのメモリセルの抵抗変化型素子を低抵抗化するのは、Ｓ２６０４で高抵抗状態になっているセルを不良メモリセルＦＣと判定するためである。

これらのシーケンスでＦＣのアドレス情報を記録した後、通常の情報の書換えや読み出し時にはＦＣを使用しないようにすることで、正しくデータを記憶することができる。なお、メモリ管理領域のメモリセルには不良が無いメモリセルを用いるようにすることが重要である。

図２２の同じメモリセル群には、物理的に近い位置にあるメモリセル、例えば同じアレイ内のメモリセルが含まれるようにすることもできるが、チップ内に複数存在する別々のメモリセルアレイから個々のメモリセルを選んで同じメモリセル群に割り当てることもできる。

実施例３では、通常のデータを記録するメモリセルと管理領域のメモリセルを区別して作らなかったが、本実施例４のように両者を物理的に異なるメモリセル構造にしたり、物理的に異なる場所に作られたメモリセルとすることもできる。たとえば、大きな容量が必要な通常のデータを記録するメモリセルは図１３、１４、２１のような構造で作製し、小容量で十分だが不良が無いようにする必要がある管理領域のメモリセルは図１５のようにシリコン基板上に形成されたトランジスタを選択素子として作製することもできる。

または、大きな容量が必要な通常のデータを記録するメモリセルは図１４、２１の上から２層目より下層で作製し、小容量で十分だが不良が無いようにする必要がある管理領域のメモリセルは製造プロセスでの熱負荷が小さい図１４、２１の最上層で作製することもできる。本実施例でも、正しくデータを記憶することができる。

実施例５では、実施例１に示した半導体記憶装置のＦＣの抵抗変化型素子を、半導体記憶装置の外部からの電圧印加により高抵抗化する、半導体記憶装置の製造方法を示す。

図２７にプロセスフローを示す。実施例１に示した半導体記憶装置に外部からビット線、ワード線に電極を接続し、メモリセルに対してダイオードの逆方向に第１の検査用電圧を印加して、ダイオードのリーク電流値を計測する（Ｓ２７０１）。なお、実施例１と同様、ダイオードの順方向電圧をメモリセルに印加して、抵抗変化型素子を低抵抗化しておくことで、リーク電流値を正しく判定できる。ダイオードのリーク電流値が第１の所定の電流値以上の場合に（Ｓ２７０２）、すなわちＦＣであった場合に、このダイオードを含むメモリセルに、セットパルスおよびリセットパルスよりも電圧値の高い第３電圧パルスを印加して、抵抗変化型素子を高抵抗化する（Ｓ２７０３）。第１の所定の電流値は、例えば、正常なダイオードのリーク電流値とすれば良い。または、前述のように、５０ｎｍ世代の製造プロセスで、実施例１の半導体記憶装置を製造する場合には、読み出し電流は１マイクロアンペア程度である。従って、この場合、第１の所定の電流値は１マイクロアンペアとすれば良い。

より確実なプロセスとするには、第３電圧パルスが印加されたメモリセルに対して、ダイオードの順方向に第２の検査用電圧を印加した際に流れる電流の電流値を計測する（Ｓ２７０４）。第２の検査用電圧を印加した際に流れる電流の電流値が第２の所定の電流値以上の場合に（Ｓ２７０５）、第３電圧パルスが印加されたメモリセルに対して、第３電圧パルスよりも高い電圧値を有する第４電圧パルスを印加して、抵抗変化型素子をさらに高抵抗化する（Ｓ２７０６）。このとき、第２の検査用電圧の電圧値と第２の所定の電流値との比の値が、半導体記憶装置の記録に用いられる電圧のうちで最大の電圧の電圧値、すなわちここではリセット電圧の電圧値と第１の所定の電流値との比の値よりも大きくなる関係を満たすようにする。第４電圧パルスの印加によっても、当該関係を満たさないときは、さらに電圧の高い電圧パルスをメモリセルに印加して、抵抗変化型素子をさらに高抵抗化する。

本実施例の製造方法により、半導体記憶装置の記録に用いられる電圧のうちで最大の電圧、すなわちここではリセット電圧を印加した際にも、ＦＣに流れる電流は第１の所定の電流値よりも小さくなる。すなわち、上述の関係を満たすことで、ＦＣの抵抗変化型素子を、リセット電圧をＦＣに印加しても第１の所定の電流値より小さい電流しか流れない、高抵抗状態にすることができる。

例えば、第１の所定の電流値を、正常なダイオードのリーク電流値とすることで、ＦＣには、セット動作、リセット動作によって、正常なダイオードのリーク電流よりも小さい電流しか流れないようにできる。これにより、ＦＣの抵抗変化型素子の記録層６の相変化材料が、セット動作、リセット動作によって結晶化温度に達することはなく、抵抗変化型素子が低抵抗状態になることが防がれる。すなわち、ＦＣの抵抗変化型素子の抵抗値が実施例１に示した第３の抵抗状態の閾値以上となる条件を満たすように半導体記憶装置を製造できる。

また例えば、第１の所定の電流値を読み出し電流とした場合においても、ＦＣには、セット動作、リセット動作によって、読み出し電流未満の電流しか流れないようにできる。従って、ＦＣの抵抗変化型素子の記録層６の相変化材料が、セット動作、リセット動作によって結晶化温度に達することはなく、抵抗変化型素子が低抵抗状態になることが防がれる。すなわち、ＦＣの抵抗変化型素子の抵抗値が実施例１に示した第３の抵抗状態の閾値以上となる条件を満たすように半導体記憶装置を製造できる。

以上のように、本実施例に示した製造方法によって、ＦＣの抵抗変化型素子が低抵抗状態になることによる装置の誤動作を防ぐことができるので、高い歩留まりで、高信頼の半導体記憶装置を製造することが可能となる。

本発明の不揮発性半導体記憶装置は、携帯型パーソナルコンピュータやデジタルスチルカメラ等の小型携帯情報機器用記憶装置に用いて好適なものである。

１ 半導体基板（シリコン基板）
２ ワード線
３ ビット線
４ ｐ型ポリシリコン、またはｐ型半導体酸化物などのｐ型半導体層
５ ｎ型ポリシリコン、またはｎ型半導体酸化物などのｎ型半導体層
６ 抵抗変化型素子の記録層
７ 抵抗変化型素子の上部電極
８ 抵抗変化型素子の下部電極
９ ｐ型半導体界面のバリアメタル、またはシリサイド
１０ ｎ型半導体界面のバリアメタル、またはシリサイド
２１、２２ ゲート絶縁膜
１００ プレート電極
１０１ ウェル
１１１ ソース線
１１２ 電極
１００１ Ｉ／Ｏインタフェース
１００２ メモリセルアレイ
１００３ 電源
１００４ 電源
１００５ 電源
１００６ 電源
１００７ 電源
１００８ 電圧セレクタ
１００９ 配線セレクタ
１０１０ 制御部
１０１１ 読み取り部
１０１２ 管理領域
Ｄｉｆ 拡散層
ＲＢＬ ビット線のセルピッチあたりの抵抗
ＲＷＬ ワード線のセルピッチあたりの抵抗
ＳＷＬ 選択ワード線
ＵＳＷＬ 非選択ワード線
ＳＢＬ 選択ビット線
ＵＳＢＬ 非選択ビット線
ＳＭＣ 選択メモリセル
ＣｅｌｌＡ 選択ワード線、選択ビット線メモリセル（選択メモリセル）
ＣｅｌｌＢ 非選択ワード線、選択ビット線メモリセル
ＣｅｌｌＣ 選択ワード線、非選択ビット線メモリセル
ＣｅｌｌＤ 非選択ワード線、非選択ビット線メモリセル
ＦＣ リーク電流が大きい選択素子をもつメモリセル
Ｓｅｎｓｅ Ａｍｐ． センスアンプ
Ｖｒｅａｄ 読み出し時のメモリセル印加電圧
Ｖｓｅｔ セット時のメモリセル印加電圧
Ｖｒｅｓｅｔ リセット時のメモリセル印加電圧
Ｉｃｅｌｌ 読み出し時選択セル電流
Ｉｒｅａｄ 読み出し時センスアンプ電流
Ｉｓｅｔ セット時選択セル電流
Ｉｒｅｓｅｔ リセット時選択セル電流
ＶＯＮ 選択素子トランジスタのチャネルをオン状態にするゲート電圧
ＶＯＦＦ 選択素子トランジスタのチャネルをオフ状態にするゲート電圧
ＶＦＣ ＦＣの抵抗変化型素子を高抵抗化するときのメモリセル印加電圧
ＶＦＣＵＳＷＬ ＦＣの抵抗変化型素子を高抵抗化するときのＵＳＷＬ印加電圧
ＶＦＣＵＳＢＬ ＦＣの抵抗変化型素子を高抵抗化するときのＵＳＢＬ印加電圧

Claims (13)

1. 複数の第１配線と、
   前記複数の第１配線と交差する複数の第２配線と、
   前記複数の第１配線と前記複数の第２配線の交点に配置されている複数のメモリセルとを備え、
   前記複数のメモリセルのそれぞれは、抵抗変化型素子と、ダイオードとが直列に接続されて構成され、
   前記抵抗変化型素子は相変化材料を含む記録層を有し、前記抵抗変化型素子は、第１の抵抗状態と、前記第１の抵抗状態の抵抗値よりも高い抵抗値を有する第２の抵抗状態と、前記第２の抵抗状態の抵抗値よりも高い抵抗値を有する第３の抵抗状態とをとりうるものであって、
   第１電圧パルスを前記メモリセルに印加することにより、前記第１の抵抗状態にある抵抗変化型素子の相変化材料をジュール熱によって融点以上に加熱し、前記相変化材料の非結晶相の割合を増加させることにより前記第２の抵抗状態に遷移させ、前記第１電圧パルスよりも低い第２電圧パルスを前記メモリセルに印加することにより、前記第２の抵抗状態にある抵抗変化型素子の相変化材料をジュール熱によって結晶化温度以上に加熱し、前記相変化材料の結晶相の割合を増加させることにより前記第１の抵抗状態に遷移させることにより、データの記憶を行い、
   前記第３の抵抗状態の抵抗値は、前記第３の抵抗状態にある前記抵抗変化型素子を有する前記メモリセルに前記第１電圧パルスを印加しても前記相変化材料を結晶化温度にするジュール熱を発生するに至らない抵抗値であり、
   前記複数のメモリセルのうちリーク電流値が所定の値以上の前記ダイオードを有するメモリセルの前記抵抗変化型素子が、前記第３の抵抗状態であることを特徴とする半導体記憶装置。
2. 請求項１に記載の半導体記憶装置において、
   前記相変化材料は、ゲルマニウムとアンチモンとテルルとを含むことを特徴とする半導体記憶装置。
3. 請求項１に記載の半導体記憶装置において、
   前記抵抗変化型素子は金属酸化物を含む層と相変化材料を含む層との積層構造を有することを特徴とする半導体記憶装置。
4. 請求項１に記載の半導体記憶装置において、
   前記所定のリーク電流値が１マイクロアンペアであることを特徴とする半導体記憶装置。
5. メモリセルアレイを有し、
   前記メモリセルアレイのメモリセルのそれぞれは、抵抗変化型素子と選択素子とが接続されて構成され、
   前記抵抗変化型素子は相変化材料を含む記録層を有し、
   前記抵抗変化型素子には、第１の抵抗状態と、前記第１の抵抗状態の抵抗値よりも高い抵抗値を有する第２の抵抗状態と、前記第２の抵抗状態の抵抗値よりも高い抵抗値を有する第３の抵抗状態とが少なくとも存在し、
   前記メモリセルの内には、
   リセットパルスを印加することにより前記抵抗変化型素子が前記第１の抵抗状態から前記第２の抵抗状態に遷移し、セットパルスを印加することにより前記抵抗変化型素子が前記第２の抵抗状態から前記第１の抵抗状態に遷移することでデータの記憶を行う第１メモリセルと、
   前記リセットパルスを印加した前記メモリセルの前記抵抗変化型素子が前記第３の抵抗状態にあり、かつ、前記セットパルスを印加した前記メモリセルの前記抵抗変化型素子が前記第３の抵抗状態にある第２メモリセルとが存在することを特徴とする半導体記憶装置。
6. 請求項５に記載の半導体記憶装置において、
   前記メモリセルアレイ中に管理領域を有し、
   前記管理領域には、前記第２メモリセルのアドレスが記憶されていることを特徴とする半導体記憶装置。
7. 請求項６に記載の半導体記憶装置において、
   制御部を有し、
   前記管理領域に記憶されている前記第２メモリセルのアドレス情報に基づいて、前記制御部がデータの記憶に用いる前記メモリセルを決定することを特徴とする半導体記憶装置。
8. 請求項５に記載の半導体記憶装置において、
   前記相変化材料は、ゲルマニウムとアンチモンとテルルとを含むことを特徴とする半導体記憶装置。
9. 請求項５に記載の半導体記憶装置において、
   前記選択素子は、ダイオードであることを特徴とする半導体記憶装置。
10. 請求項５に記載の半導体記憶装置において、
    前記選択素子は、トランジスタであることを特徴とする半導体記憶装置。
11. メモリセルアレイを有し、
    前記メモリセルアレイのメモリセルのそれぞれは、抵抗変化型素子とダイオードとが直列に接続されて構成され、
    前記抵抗変化型素子は相変化材料を含む記録層を有し、
    前記メモリセルにセットパルスとリセットパルスを印加することによってデータを記憶する半導体記憶装置を準備する工程と、
    前記メモリセルに対して前記ダイオードの逆方向に第１の検査用電圧を印加して前記ダイオードのリーク電流値を計測する工程と、
    前記リーク電流値が第１の所定の電流値以上の前記ダイオードを含む前記メモリセルに、前記リセットパルスよりも電圧値の高い第３電圧パルスを印加する工程とを有することを特徴とする半導体記憶装置の製造方法。
12. 請求項１１に記載の半導体記憶装置の製造方法において、
    前記第３電圧パルスが印加されたメモリセルに対して前記ダイオードの順方向に第２の検査用電圧を印加することによって流れる電流の電流値を計測する工程と、
    前記第２の検査用電圧を印加することによって流れる電流の電流値が第２の所定の電流値以上の場合に、前記第３電圧パルスよりも電圧値の高い第４電圧パルスを、前記第３電圧パルスが印加されたメモリセルに印加する工程とを有し、
    前記第２の検査用電圧の電圧値と前記第２の所定の電流値との比の値が、前記リセットパルスの電圧値と前記第１の所定の電流値との比の値よりも大きいことを特徴とする半導体記憶装置の製造方法。
13. 請求項１１に記載の半導体記憶装置の製造方法において、
    前記第１の所定の電流値は１マイクロアンペアであることを特徴とする半導体記憶装置の製造方法。

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