JP4876997B2 - Manufacturing method of ceramic multilayer substrate - Google Patents
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Description
本発明は、セラミック多層基板の製造方法に関するものである。特に、表面が平滑な導体層形成方法に関する。 The present invention relates to a method for manufacturing a ceramic multilayer substrate. In particular, the present invention relates to a method for forming a conductor layer having a smooth surface.
従来のセラミック多層基板の製造方法を図3に示す。8に示す第1の工程では、導体パターン1やビア2が内部に形成されたセラミックグリーンシート3を複数枚積層して焼成し焼結基板7を得る。次に16に示す第2の工程では、この焼結基板7の両面の表層11と12の所望の位置に導体13及び14を印刷してセラミック多層基板15を得る。その後、20に示す第3の工程では、導体13と14の上部にさらに導体21と22を印刷してセラミック多層基板19を得る。その後、28に示す第4の工程で、第3の工程で得られたセラミック多層基板19を、約850℃で導体を焼成して完成されたセラミック多層基板27を得る。
A conventional method for manufacturing a ceramic multilayer substrate is shown in FIG. In a first step shown in FIG. 8, a plurality of ceramic
従来の製造方法では、第2の工程の導体13と14には厚膜材料が使われるが、厚膜材料を使用する場合は(1)導体の密着強度(導体に接続された電子部品やリ−ド端子を垂直方向もしくは水平方向に力を加えて破壊される強度をいう。)や、(2)耐半田喰われ性(半田を用いて導体に電子部品やリ−ド端子を接合する際に、半田内部に導体材料(例えばAg、Cu)が拡散して部品ランドが無くなることをいう。)を向上するために、膜厚を厚くしなければならない。この厚みはAg系導体では10μm以上が必要であり、より好ましくは15μm以上の膜厚が望ましい。そのため、導体13、14の上に、さらに第3の工程を用いて導体21、22を印刷して必要な膜厚の厚さを確保していた。この導体21、22は、導体13、14と同一材料であり、これら導体13、14と導体21、22は同時に焼成していた。
In the conventional manufacturing method, a thick film material is used for the
さらに耐半田喰われ性と半田濡れ性の向上(一般に厚膜材料を使用して導体を形成した場合、焼結基板と導体の密着強度を向上させる為にガラスを数%添加するが、このガラスが導体表面で半田濡れ性を阻害する。)の為に32に示す第5の工程で、Ni/Auメッキ23、24を行う場合もある。 Further improvement of solder erosion resistance and solder wettability (Generally, when a thick film material is used to form a conductor, several percent of glass is added to improve the adhesion strength between the sintered substrate and the conductor. In this case, Ni / Au plating 23 and 24 may be performed in the fifth step shown in FIG.
しかしながらこのような従来のセラミック基板の製造方法では、表層に位置するビア(2a、2b)の表面に多くのくぼみが発生する。くぼみの原因としては(1)ビアを形成する導電性ペースト中の無機成分の比率のばらつきにより導電性ペーストの収縮率にばらつきが発生する。(2)導電性ペーストは一般に印刷工法により形成されるが、印刷条件のばらつきで導電性ペーストの貫通孔中への充填量にばらつきが発生する。以上の様な原因で発生した表層に位置するビアのくぼみの上部に第2の工程及び第3の工程で導電性ペーストを用いて導体13、14を印刷形成し、必要に応じてさらに導体21、22を重ねて印刷形成する。導体13、14は表層の微細な配線も同時に印刷形成するため、使用される導電性ペーストの粘度は通常200〜400Pa・sec程度である。しかしこの導電性ペーストでは、粘度が高いため、表層にあるビアのくぼみを完全に埋めることができず、ビア2a、2bの表面と導体13、14の間に空間(ビアボイド)が発生する。このビアボイドは導体21、22を重ねて印刷形成しても埋めることはできない。このビアボイドは、次の導電性ペーストの焼成工程において、ビア2a、2bの表面と導体13、14の間のビアボイドを基点に表層部の導体表面にくぼみやクラックを起こし、基板品質を低下させる課題があった。
However, in such a conventional method for manufacturing a ceramic substrate, many depressions are generated on the surfaces of the vias (2a, 2b) located on the surface layer. As the cause of the depression, (1) variation in the shrinkage ratio of the conductive paste occurs due to variation in the ratio of the inorganic components in the conductive paste forming the via. (2) The conductive paste is generally formed by a printing method, but the filling amount of the conductive paste into the through holes varies due to variations in printing conditions. The
また耐半田喰われ性と半田濡れ性を向上させるため、導体21、22の表面に無電解のNi/Auメッキ23、24を形成することがあるが、ビア2a、2bの表面と導体13、14の間のビアボイドや、表層部の導体表面に発生したくぼみやクラックにNiメッキ液が侵入し残留することでAuメッキが形成されない状態(無メッキ)が発生する。無メッキ部分はNiが表層部に露出しているので腐食が発生し半田濡れ性を悪化させる。またビア2a、2bの表面と導体13、14の間のビアボイドや、表層部の導体表面に発生したくぼみやクラック中にメッキ液、洗浄液等が溜まることで、後工程の部品実装や半田ボ−ル実装等のリフロ−時にメッキ液や洗浄液等が気化して半田内部に空洞ができる不良(半田ボイド)の原因にもなった。
In order to improve solder erosion resistance and solder wettability, electroless Ni /
さらにビア2a、2bの表面と導体13、14の間にビアボイドが発生すると、ビア2a、2bと導体13、14の接続強度が低下するので、ビア2a、2bと導体13、14との接続信頼性が低下する。
Further, when a via void is generated between the surface of the
この課題の解決方法として、セラミック多層基板のビアホ−ルの導体充填部に生じたボイドにポリイミド樹脂膜を形成し、酸素プラズマによるドライエッチングを行い、ボイド内部以外のポリイミド樹脂膜を除去して、基板表面を平坦化する工法が開示されている(例えば特許文献1参照。)。また、表面層にビア導体や電極導体が形成されたセラミック基板において、そのビア導体や電極導体の少なくとも一部分を金属箔により覆うことでメッキ液の進入を防ぐ方法がある(例えば特許文献2参照。)。
しかし特許文献1の工法ではビアホ−ルの導体充填部に生じたボイドの表面を平坦化する為の材料がポリイミド樹脂であるため、セラミック多層基板の表面に高温、例えば850℃で焼結させるAg導体の形成は不可能である。また特許文献2の工法ではビア導体と金属箔が接着される構造になるが、通常ビア導体は金属粉末を使用した焼結体であり、内部に空間を有するが、金属箔は緻密であるため、前記ビア導体と前記金属箔の間には同一の金属であっても線膨張係数の差が生じる。セラミック多層基板の場合、通常表面の電極導体を形成した後さらに印刷抵抗、オーバーコ−トガラス等、約850℃程度の高温で焼成する工程があるため、前記ビア導体と前記金属箔の間の線膨張係数の差によって前記ビア導体と前記金属箔の間に剥離が発生し接続信頼性を低下させる問題が発生する。また基材フィルムに金属箔と感光性フィルムを貼り付ける工程、前記基材をガラス原板でマスクし、露光現像する工程、金属箔をエッチングする工程、金属箔をセラミック基板に接着するために表面を荒らす工程、金属箔を転写する工程と印刷形成方法と比較して多くの工程を有する問題があった。
However, in the method of
本発明は、前記従来の課題を解決するために、簡素な工程でもセラミック多層基板表面のビアのくぼみを抑え表面が平滑な導体層を作成できるセラミック基板の製造方法の提供を目的としたものである。 In order to solve the above-mentioned conventional problems, the present invention aims to provide a method of manufacturing a ceramic substrate that can suppress a depression of a via on the surface of a ceramic multilayer substrate and create a smooth conductor layer even with a simple process. is there.
前記従来の課題を解決するために、本発明のセラミック基板の製造方法は、セラミックグリーンシートに貫通孔を形成する貫通孔形成工程と、前記貫通孔に導電性ペーストを用いてビアを形成するビア充填工程と、前記セラミックグリーンシートに第1の導電性ペーストを用いて所定の導体パターンを形成する導体パターン形成工程と、前記セラミックグリーンシートを複数枚積層して積層体を作成する積層体作成工程と、前記積層体を焼成して焼結基板を得る第1の焼成工程と、前記焼結基板のビア表面に第2の導電性ペーストを用いて第2の導体を印刷形成する第1の印刷工程と、前記第2の導体が印刷された焼結基板を焼成する第2の焼成工程と、
前記第2の導体の表面に第3の導電性ペーストを用いて第3の導体を印刷形成する第2の印刷工程とからなることを特徴とする。
In order to solve the above-described conventional problems, a method for manufacturing a ceramic substrate of the present invention includes a through-hole forming step of forming a through-hole in a ceramic green sheet, and a via that forms a via using a conductive paste in the through-hole. A filling step, a conductive pattern forming step of forming a predetermined conductive pattern on the ceramic green sheet using a first conductive paste, and a laminate forming step of creating a laminate by laminating a plurality of the ceramic green sheets And a first firing step of firing the laminated body to obtain a sintered substrate, and first printing for printing a second conductor on the via surface of the sintered substrate using a second conductive paste And a second firing step of firing the sintered substrate on which the second conductor is printed,
Characterized in that comprising a second printing step of the third conductor formed by printing using a third conductive paste on the surface of the second conductor.
さらに、本発明のセラミック基板の製造方法は、セラミックグリーンシートに貫通孔を形成する貫通孔形成工程と、前記貫通孔に導電性ペーストを用いてビアを形成するビア充填工程と、前記セラミックグリーンシートに第1の導電性ペーストを用いて所定の導体パターンを形成する導体パターン形成工程と、前記セラミックグリーンシートを複数枚積層して積層体を作成する第1の積層体作成工程と、前記積層体の両面にセラミックグリーンシートの焼結温度では焼結収縮しない無機組成物を主成分とする拘束シ−トを配置して第2の積層体を作成する第2の積層体作成工程と、前記第2の積層体をセラミックグリーンシートの焼結温度で焼成後、前記拘束シ−トを取り除きセラミック焼結基板を得る第1の焼結基板作成工程と、前記セラミック焼結基板のビア表面に第2の導電性ペーストを用いて第2の導体層を印刷形成する第1の印刷工程と、前記第2の導体が印刷された前記セラミック焼結基板を焼成する第2の焼結基板作成工程と、前記第2の導体の表面に第3の導電性ペーストを用いて第3の導体を印刷形成する第2の印刷工程とからなることを特徴としたものである。 Furthermore, the method for manufacturing a ceramic substrate of the present invention includes a through hole forming step of forming a through hole in the ceramic green sheet, a via filling step of forming a via using a conductive paste in the through hole, and the ceramic green sheet. A conductive pattern forming step of forming a predetermined conductive pattern using a first conductive paste, a first laminate creating step of creating a laminate by laminating a plurality of ceramic green sheets, and the laminate A second laminate forming step of forming a second laminate by disposing a constraining sheet mainly composed of an inorganic composition that does not sinter and shrink at the sintering temperature of the ceramic green sheet on both sides of the ceramic green sheet; After firing the laminate of 2 at the sintering temperature of the ceramic green sheet, the first sintered substrate forming step of removing the restraining sheet and obtaining a ceramic sintered substrate, and the ceramic Tsu firing a first printing step of the second conductive layer formed by printing with a second conductive paste via the surface of the click sintered substrate, the sintered ceramic substrate having the second conductors are printed A second sintered substrate forming step and a second printing step of printing and forming the third conductor on the surface of the second conductor using a third conductive paste. It is.
以上のように本発明によれば、ビア2a、2bの表面が粗くまたくぼみを持つ場合でも、ビア2a、2bの表面と導体13、14との接続部分のビアボイドや表層部の導体表面のくぼみやクラックの発生が無いセラミック基板を提供することができる。さらに、本発明はビア2a、2bの表面に接する導体13、14の形成を全て導電性ペースト印刷工程で行えるため、余分な工程を必要としない。
As described above, according to the present invention, even when the surfaces of the
以下に、本発明の実施の形態について、図面ともに説明する。なお、従来と同じものについては、同符号を用い説明を簡略化している。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In addition, about the same thing as the past, description is simplified using the same code | symbol.
(実施の形態1)
図1は、本発明のセラミック基板の製造方法である。第1の工程8は、グリーンシートを積層して焼成し焼結体7を得る工程である。具体的には導体パターン1やビア2が内部に形成されたグリーンシート3を複数枚積層して焼成し焼結体7を得る。導体パタ−ン1やビア2はAgを主成分とした。グリーンシート3はアルミナ粉末を約50wt%、ガラス粉末を約50wt%の割合で混合した粉末に有機バインダ−と溶剤を加えたスラリ−をドクターブレード法により成形を行った。焼結体7を得る為の焼成温度は約900℃で行った。
(Embodiment 1)
FIG. 1 shows a method for manufacturing a ceramic substrate according to the present invention. The first step 8 is a step of obtaining a sintered
第2の工程16は、焼結体7の最外層11、12に第2の導体13、14を印刷する工程である。第2の導体13、14の主成分はAgとしており、その導電性ペースト粘度は100Pa・secのものを使用した。
The second step 16 is a step of printing the
第3の工程18は、第2の導体13、14を焼成する工程であり、焼成温度は約850℃である。本実施例では、焼成後の第2の導体13、14の焼成膜厚は8μmであった。
The third step 18 is a step of firing the
第4の工程26は、第2の導体13、14の上部に第3の導体21、22を印刷形成する工程である。第3の導体21、22の成分は第2の導体13、14と同一であるが、その導電性ペースト粘度は300Pa・secのものを使用した。この導電性ペーストの粘度の違いによる作用効果については、表1を用いて後述する。
The
第5の工程30は、第3の導体21、22を焼成する工程である。焼成温度は約850℃であり、焼成後の第2の導体13、14と第3の導体21、22の合計の焼成膜厚は17μmであった。
The fifth step 30 is a step of firing the
第6の工程34は、第3の導体21、22の表面にメッキ層23、24を形成する工程である。今回はNi/Auの無電界メッキを行った。
The sixth step 34 is a step of forming plated
導電性ペーストの粘度は、その違いにより作用効果が異なる。すなわち、導電性ペーストの粘度が高いと、配線を印刷する際のにじみが少ないので配線形成に有利であるが、ビアに生じるくぼみにはなじまない。反対に導電性ペーストの粘度が低くなると、印刷のにじみが大きくなるので配線形成には不向きであるが、ビアのくぼみには良くなじむ作用がある。表1に、第2と第3の導電性ペーストの粘度を様々に変化させて、印刷性、無メッキの発生率、半田ボイドの発生率を評価した結果を示す。 The effect of the viscosity of the conductive paste differs depending on the difference. That is, if the viscosity of the conductive paste is high, bleeding at the time of printing the wiring is small, which is advantageous for forming the wiring, but it is not suitable for the depression generated in the via. On the other hand, if the viscosity of the conductive paste is low, printing blur increases, which is unsuitable for wiring formation, but has the effect of being well adapted to via depression. Table 1 shows the results of evaluating the printability, the non-plating occurrence rate, and the solder void occurrence rate by varying the viscosities of the second and third conductive pastes.
第2の導体13、14の形成用導電性ペーストの粘度及び膜厚、第3の導体形成用導電性ペーストの粘度については、表1に示す実験デ−タより決定した。実施の形態1のサンプル作成条件は表1に示す実験デ−タより選んだ。
The viscosity and film thickness of the conductive paste for forming the
表1の結果より、第2の導体13、14の導電性ペースト粘度が50〜250Pa・secの範囲では、にじみが無く良好な印刷性を示している。導電性ペースト粘度が、50Pa・secより低い場合、例えば30Pa・secの場合は実験の結果、にじみが大きく導体形成には至らなかった。しかし、導電性ペースト粘度250Pa・secでは、無メッキの発生および半田ボイドの発生が見られる。導電性ペースト粘度が高いために、表層部のビア2a、2bのくぼみになじみが悪く、ビア2a、2bと第1の導体13、14の間にビアボイド、表層部の導体表面にくぼみやクラックが発生し、無メッキや半田ボイドが発生したと考えられる。従って、第2の導体13、14の導電性ペースト粘度の範囲は50〜200Pa・secが適当である。
From the results in Table 1, when the conductive paste viscosity of the
第2の導体13、14の導電性ペースト粘度の範囲が50〜200Pa・secの場合、第2の導体の焼成後の導体膜厚は5〜15μmであった。第2の導体13、14の導体膜厚が5〜15μmの場合、第3の導体21、22の導電性ペースト粘度が200〜500Pa・secの範囲において印刷性が良好であった。第2の導体13、14の導体膜厚が18μmの場合、第3の導体21、22の導電性ペースト粘度が150〜600Pa・secの範囲全てにおいてにじみやかすれの印刷不良が発生した。第3の導体21、22は、第2の導体13、14の上部に印刷されるが、第2の導体13、14の隣接部分にも配置される場合がある。例えば第3の導体21、22が第2の導体13、14の上部に配置される場合、第2の導体13、14の導体膜厚が厚いとエッジ切れの不良が発生する。また第3の導体21、22が第2の導体13、14の隣接部に配置される場合、第2の導体13、14の導体膜厚が厚いと導体13、14の周辺部に段差が発止し、導電性ペーストを使用した印刷法では製版とセラミック基板表面との密着が不安定になり、にじみの不良が発生する。
When the range of the conductive paste viscosity of the
第3の導体の21、22の導電性ペースト粘度が200Pa・secより低い場合、例えば150Pa・secの場合は実験の結果、配線形成部分においてにじみが発生した。例えば線幅/線間が100μm/100μm程度の配線を形成する場合、導電性ペーストの粘度が150Pa・secの場合では、ペーストの形状保持力が小さいため流れやすい為、線幅/線間が150μm/50μmになる。配線部のにじみが50μmあると微細配線としては不良である。
When the viscosity of the conductive paste of the
また500Pa・secより高い場合、例えば600Pa・secの場合は実験の結果、配線形成部分においてかすれが発生した。微細配線を印刷法で形成する場合、一般にハイメッシュな製版を使用するが、ハイメッシュな製版はメッシュの開口部が狭い。600Pa・secの導電性ペーストで、ハイメッシュの製版を使用して印刷を行うと、導電性ペーストの流動性の悪さから転写不足が発生し、かすれの不良が発生する。従って、第3の導体21、22の導電性ペースト粘度の範囲は200〜500Pa・secが適当である。
Further, in the case of higher than 500 Pa · sec, for example, in the case of 600 Pa · sec, as a result of the experiment, fading occurred in the wiring formation portion. When fine wiring is formed by a printing method, generally, high-mesh plate making is used, but high-mesh plate making has a narrow mesh opening. When printing is performed using a high-mesh plate making with a conductive paste of 600 Pa · sec, insufficient transfer occurs due to poor fluidity of the conductive paste, and blurring occurs. Therefore, the range of the conductive paste viscosity of the
(実施の形態2)
図2は、本発明のセラミック基板の製造方法の実施の形態2を示す。第1の工程6は、グリーンシートを積層して焼成し焼結体5を得る工程である。具体的には導体パターン1やビア2が内部に形成されたグリーンシート3を複数枚積層し、その上下にグリーンシートの焼結温度では焼結しない拘束用シ−ト4を積層して焼成し焼結体5を得る。導体パタ−ン1やビア2はAgを主成分とした。グリーンシート3はアルミナ粉末を約50wt%、ガラス粉末を約50wt%の割合で混合した粉末に有機バインダ−と溶剤を加えたスラリ−をドクターブレード法により成形を行った。拘束用シート4はアルミナ粉末に有機バインダ−と溶剤を加えたスラリ−をドクターブレード法により成形を行った。焼結体5を得る為の焼成温度は約900℃で行った。
(Embodiment 2)
FIG. 2 shows
第2の工程52は、焼結体5の表面の拘束用シ−ト4を除去し、セラミック多層基板51を得る工程である。一般に平面方向に収縮しない無収縮セラミック多層基板である。
The second step 52 is a step of obtaining the
第3の工程54は、焼結体51の最外層11、12に第2の導体13、14を印刷する工程である。第2の導体13、14の主成分はAgとしており、その導電性ペースト粘度は100Pa・secのものを使用した。
The third step 54 is a step of printing the
第4の工程56は、第2の導体13、14を焼成する工程であり、焼成温度は約850℃である。本実施例では、焼成後の第2の導体13、14の焼成膜厚は8μmであった。
The fourth step 56 is a step of firing the
第5の工程58は、第2の導体13、14の上部に第3の導体21、22を印刷形成する工程である。第3の導体21、22の成分は第2の導体13、14と同一であるが、その導電性ペースト粘度は300Pa・secのものを使用した。
The fifth step 58 is a step of printing and forming the
第6の工程60は、第3の導体21、22を焼成する工程である。焼成温度は約850℃であり、焼成後の第3の導体21、22の焼成膜厚は17μmであった。
The sixth step 60 is a step of firing the
第7の工程34は、第3の導体21、22の表面にメッキ層23、24を形成する工程である。今回はNi/Auの無電界メッキを行った。
The seventh step 34 is a step of forming plated
導電性ペーストの粘度及び導体膜厚については、実施の形態1と同様に決定した。 The viscosity and conductive film thickness of the conductive paste were determined in the same manner as in the first embodiment.
本発明にかかるセラミック基板の製造方法は、安価な方法で最外層導体表面のクラックやボイドを低減し、クラックやボイドによる無メッキや半田ボイドの不良低減に有用である。また本発明により得られたセラミック多層基板は、特に2次実装信頼性の向上に有用である。 The method for producing a ceramic substrate according to the present invention is useful for reducing cracks and voids on the surface of the outermost layer conductor by an inexpensive method, and reducing plating defects due to cracks and voids and defects of solder voids. The ceramic multilayer substrate obtained by the present invention is particularly useful for improving the secondary mounting reliability.
1 導体パタ−ン
2 ビア
2a、2b 表層部のビア
3 グリーンシート
4 拘束用シ−ト
5、7 焼結体
11、12 最外層
13、14 第2の導体
21、22 第3の導体
23、24 メッキ層
DESCRIPTION OF
Claims (10)
前記貫通孔に導電性ペーストを用いてビアを形成するビア充填工程と、
前記セラミックグリーンシートに第1の導電性ペーストを用いて所定の導体パターンを形成する導体パターン形成工程と、
前記セラミックグリーンシートを複数枚積層して積層体を作成する積層体作成工程と、
前記積層体を焼成して焼結基板を得る第1の焼成工程と、
前記焼結基板のビア表面に第2の導電性ペーストを用いて第2の導体を印刷形成する第1の印刷工程と、
前記第2の導体が印刷された焼結基板を焼成する第2の焼成工程と、
前記第2の導体の表面に第3の導電性ペーストを用いて第3の導体を印刷形成する第2の印刷工程とからなるセラミック多層基板の製造方法。 A through hole forming step of forming a through hole in the ceramic green sheet;
A via filling step of forming a via using a conductive paste in the through hole;
A conductor pattern forming step of forming a predetermined conductor pattern using the first conductive paste on the ceramic green sheet;
A laminate creating step of creating a laminate by laminating a plurality of the ceramic green sheets;
A first firing step of firing the laminate to obtain a sintered substrate;
A first printing step of printing a second conductor on the via surface of the sintered substrate using a second conductive paste;
A second firing step of firing the sintered substrate on which the second conductor is printed;
Method of producing a ceramic multilayer substrate and a second printing step of the third conductor formed by printing using a third conductive paste on the surface of the second conductor.
前記貫通孔に導電性ペーストを用いてビアを形成するビア充填工程と、
前記セラミックグリーンシートに第1の導電性ペーストを用いて所定の導体パターンを形成する導体パターン形成工程と、
前記セラミックグリーンシートを複数枚積層して積層体を作成する第1の積層体作成工程と、
前記積層体の両面にセラミックグリーンシートの焼結温度では焼結収縮しない無機組成物を主成分とする拘束シ−トを配置して第2の積層体を作成する第2の積層体作成工程と、
前記第2の積層体をセラミックグリーンシートの焼結温度で焼成後、前記拘束シ−トを取り除きセラミック焼結基板を得る第1の焼結基板作成工程と、
前記セラミック焼結基板のビア表面に第2の導電性ペーストを用いて第2の導体を印刷形成する第1の印刷工程と、
前記第2の導体が印刷された前記セラミック焼結基板を焼成する第2の焼結基板作成工程と、
前記第2の導体の表面に第3の導電性ペーストを用いて第3の導体を印刷形成する第2の印刷工程とからなるセラミック多層基板の製造方法。 A through hole forming step of forming a through hole in the ceramic green sheet;
A via filling step of forming a via using a conductive paste in the through hole;
A conductor pattern forming step of forming a predetermined conductor pattern using the first conductive paste on the ceramic green sheet;
A first laminate creating step of creating a laminate by laminating a plurality of the ceramic green sheets;
A second laminate creating step of creating a second laminate by disposing a constraining sheet mainly composed of an inorganic composition that does not shrink at the sintering temperature of the ceramic green sheet on both sides of the laminate; ,
After firing the second laminate at the sintering temperature of the ceramic green sheet, a first sintered substrate creating step of removing the restraining sheet and obtaining a ceramic sintered substrate;
A first printing step of printing a second conductor using a second conductive paste on the via surface of the ceramic sintered substrate;
A second sintered substrate creating step of firing the ceramic sintered substrate on which the second conductor is printed;
Method of producing a ceramic multilayer substrate and a second printing step of the third conductor formed by printing using a third conductive paste on the surface of the second conductor.
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| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
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| JP4876997B2 true JP4876997B2 (en) | 2012-02-15 |
Family
ID=39908076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007074204A Expired - Fee Related JP4876997B2 (en) | 2007-03-22 | 2007-03-22 | Manufacturing method of ceramic multilayer substrate |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4876997B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101224687B1 (en) * | 2011-06-30 | 2013-01-21 | 삼성전기주식회사 | Multilayer ceramic substrate and manufacturing thereof |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61248301A (en) * | 1985-04-25 | 1986-11-05 | 田中マツセイ株式会社 | Conductor composition |
| JPH0685466A (en) * | 1992-08-31 | 1994-03-25 | Kyocera Corp | Multilayer circuit board |
| JPH08112762A (en) * | 1994-10-14 | 1996-05-07 | Dainippon Printing Co Ltd | Thick film pattern formation method |
| JP3995294B2 (en) * | 1997-01-27 | 2007-10-24 | 株式会社デンソー | Manufacturing method of ceramic laminated substrate |
| JP4122612B2 (en) * | 1999-01-06 | 2008-07-23 | 株式会社村田製作所 | Low temperature fired ceramic circuit board |
| JP3633435B2 (en) * | 2000-04-10 | 2005-03-30 | 株式会社村田製作所 | Multilayer ceramic substrate, manufacturing method and designing method thereof, and electronic device |
| JP2006032747A (en) * | 2004-07-20 | 2006-02-02 | Ngk Spark Plug Co Ltd | Laminated electronic component and its manufacturing method |
| JP2006114808A (en) * | 2004-10-18 | 2006-04-27 | Matsushita Electric Ind Co Ltd | Manufacturing method of ceramic multilayer substrate |
-
2007
- 2007-03-22 JP JP2007074204A patent/JP4876997B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2008235641A (en) | 2008-10-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090515 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20090612 |
|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111114 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141209 Year of fee payment: 3 |
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| LAPS | Cancellation because of no payment of annual fees |