JP4880149B2

JP4880149B2 - MIS field effect transistor and manufacturing method thereof

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Publication number: JP4880149B2
Application number: JP2001295629A
Authority: JP
Inventors: 白土猛英
Original assignee: 白土猛英
Priority date: 2001-09-27
Filing date: 2001-09-27
Publication date: 2012-02-22
Anticipated expiration: 2021-09-27
Also published as: JP2003101015A

Description

【０００１】
【産業上の利用分野】
本発明は半導体集積回路に係り、特に高速、低電力、高信頼、高性能且つ高集積なショートチャネルのＭＩＳ電界効果トランジスタに関する。
従来、ＭＩＳ電界効果トランジスタの高速化においては、ゲート電極幅の微細化（ショートチャネル化）に重点がおかれ、この際問題になるドレイン近傍の強電界のために生じるホットキャリア効果による寿命上の伝達コンダクタンスの劣化を改善するためにＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）構造を形成することにより対処されてきたが、不純物により形成したソースドレイン領域の活性化に必要とされる高温処理のために、ゲート電極及びソースドレイン領域の低抵抗化が難しかったこと、不純物によるソースドレイン領域を半導体基板に形成するために、ソースドレイン領域の接合容量の低減化が難しかったこと、多結晶シリコンゲート電極の空乏化によって生じた空乏層により実効的なゲート絶縁膜の薄膜化及び閾値電圧の低減化が難しかったこと等よりショートチャネル化をはかっている割りには高速化及び低電力化が達成されていないという欠点があった。
そこで、高速大容量通信用あるいは携帯情報端末用の半導体集積回路の製造を容易且つ安価な製造方法で可能とし、さらなる高速、低電力及び高性能に対応可能なショートチャネルのＭＩＳ電界効果トランジスタを形成できる手段が要望されている。
【０００２】
【従来の技術】
図３２は従来のＭＩＳ電界効果トランジスタの模式側断面図で、ｐ型のシリコン基板を使用して形成したショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、51はｐ型のシリコン基板、52はｐ型不純物ウエル領域、53は素子分離領域形成用トレンチ及び埋め込み酸化膜、54はｎ型ソースドレイン領域、55はｎ⁺ 型ソースドレイン領域、56はゲート酸化膜（SiO₂）、57はゲート電極（ＷSi／polySi）、58は下地酸化膜、59はサイドウオール、60は不純物ブロック用酸化膜、61はＢＰＳＧ膜、62はバリアメタル、63は導電プラグ、64はバリアメタル、65はAlCu配線、66バリアメタルを示している。
同図においては、ｐ型のシリコン基板51に酸化膜を埋め込んだトレンチ素子分離領域53が選択的に設けられ、トレンチ素子分離領域53により画定されたｐ型のシリコン基板51上にゲート酸化膜（SiO₂）56を介してゲート電極（ＷSi／polySi）57が設けられ、ゲート電極57の側壁にサイドウオール59が設けられ、ｐ型のシリコン基板51には、ゲート電極57に自己整合してｎ型ソースドレイン領域54及びサイドウオール59に自己整合してｎ⁺ 型ソースドレイン領域55が設けられ、ｐ型のシリコン基板51上に設けられたＢＰＳＧ膜61の一部を選択的に開孔したビアを埋め込んだバリアメタル62を有する導電プラグ63を介して上下にバリアメタル（64、66）を有するAlCu配線65が接続されている構造からなるＮチャネルのＬＤＤ構造のＭＩＳ電界効果トランジスタが形成されている。
したがって、ＬＤＤ構造を形成することにより、ドレイン領域近傍の電界が緩和され、ホットキャリア効果による寿命上の伝達コンダクタンスの劣化は改善され、ショートチャネル化は可能であるが、あらかじめ形成したゲート電極及びサイドウオールに自己整合してそれぞれｎ型ソースドレイン領域及びｎ⁺ 型ソースドレイン領域を形成するため、ｎ型及びｎ⁺ 型ソースドレイン領域の活性化に高温処理が必要とされることから、ゲート電極及びソースドレイン領域の抵抗の低減ができなかったこと、ｎ型及びｎ⁺ 型不純物からなるソースドレイン領域を形成するため、接合容量の低減ができなかったこと、ゲート電極を半導体層である多結晶シリコン層で形成しなければならなかったので、多結晶シリコン層にも空乏層が存在してしまうために、実効的なゲート絶縁膜（ゲート絶縁膜の厚さとゲート電極の空乏層の厚さとの合計）の薄膜化が難しかったこと及び閾値電圧の低減化が難しかったこと等によりショートチャネル化をはかっている割りには高速化及び低電力化が達成されていないという欠点があった。
図３３は上記従来例等のもつ欠点を改善する１手段として本願発明者により以前に出願された参考例で、ｐ型のシリコン基板51上に酸化膜（SiO₂）67を介して形成されたｐ型のＳＯＩ基板68を使用して形成したＳＯＩ構造のショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、51、53〜55、61〜66は図３２と同じ物を、67は貼り合わせ用酸化膜、68はｐ型のＳＯＩ基板、69はバリアメタル、70はメタルソースドレイン領域、71はゲート酸化膜、72はバリアメタル、73はゲート電極を示している。
同図においては、ｐ型のシリコン基板51上に設けられた酸化膜67上に一対のメタルソースドレイン領域70（バリアメタル69を有する）が設けられ、このメタルソースドレイン領域70間にメタルソースドレイン領域70の一部に接してｐ型のＳＯＩ基板68が設けられ、対向するメタルソースドレイン領域70にそれぞれ接してｐ型のＳＯＩ基板68にｎ⁺ 型ソースドレイン領域55が設けられ、このｎ⁺ 型ソースドレイン領域55に接してｎ型ソースドレイン領域54が設けられており、またｐ型のＳＯＩ基板68上及び対向するメタルソースドレイン領域70の側壁にはゲート酸化膜71が設けられ、このゲート酸化膜71を介してバリアメタル72を有するゲート電極73が平坦に埋め込まれており、周囲を素子分離領域形成用トレンチ及び埋め込み酸化膜53によって完全に絶縁分離されている構造を有するＭＩＳ電界効果トランジスタが形成されている。
したがって、ＳＯＩ基板にはチャネル領域、低濃度のソースドレイン領域及び極めて微小な高濃度のソースドレイン領域のみを形成し、大部分のソースドレイン領域を不純物領域ではなく導電膜で形成できるため、接合容量の低減（ほとんど零）及びソースドレイン領域の抵抗の低減が可能である。また高誘電率を有するTa₂O₅ をゲート酸化膜として使用できるためゲート酸化膜の厚膜化が可能で、ゲート電極とＳＯＩ基板間の微小な電流リークの改善及びゲート容量の低減も可能である。また不純物領域の活性化に高温の熱処理が必要なソースドレイン領域をゲート電極の形成前にセルフアラインで形成できることにより、低抵抗な低融点金属のゲート電極を形成できるため、ゲート電極配線の低抵抗化も可能である。また薄膜のＳＯＩ基板上にゲート構造を形成しているので、ＳＯＩ基板を完全に空乏化できるため、ゲート酸化膜下の反転層と基板との間の空乏層容量を無くすことが可能で、閾値電圧を低減できることによる低電力化が可能である。以上のことより、上記従来例に比較し、低電力化及び高速化に関し、かなりの改善は達成されているが、ＳＯＩ基板を使用しなければならないために、かなりのコスト高になってしまうこと、ＳＯＩ構造のＭＩＳ電界効果トランジスタを形成するため、オフ時にバックチャネルが作動し、微少ではあるが、電流リークの発生を防止できないこと、バリアメタルを有するメタルソースドレイン領域の側壁に自己整合して薄膜のゲート酸化膜を介してゲート電極を形成するため、ゲート電極とメタルソースドレイン領域間に容量が付加されてしまうこと及び角部を有する薄膜のゲート酸化膜のみで絶縁分離するため、ゲート電極とメタルソースドレイン領域間の耐圧が低いこと等の欠点があり、低電力化及び高速化に十分対応できなくなりつつある。
【０００３】
【発明が解決しようとする課題】
本発明が解決しようとする課題は、従来例に示されるように、高速性を改善したＭＩＳ電界効果トランジスタを得るために、ホットキャリア効果を改善したＬＤＤ構造を形成することにより、ショートチャネル化を達成しているが、ソースドレイン領域を自己整合して微細に形成するために、多結晶シリコンゲート電極（実際には多結晶シリコンと高融点金属の二重ゲート）を使用しなければならなかったために、ゲート電極及びソースドレイン領域の抵抗の低減が難しかったこと、不純物によるソースドレイン領域を半導体基板に形成しなければならなかったために、ソースドレイン領域の接合容量の低減が難しかったこと、多結晶シリコンゲート電極にも空乏層が形成され、実効的なゲート絶縁膜の薄膜化及び閾値電圧の低減化が難しかったこと等によりショートチャネル化をはかっている割りには高速化が達成されていないという問題があり、これらを改善するために提案された参考例においては、ＳＯＩ基板を使用しなければならないために、かなりのコスト高になってしまうこと、ＳＯＩ構造のＭＩＳ電界効果トランジスタを形成するために、オフ時にバックチャネルが作動し、微少ではあるが、電流リークの発生を防止できないこと、メタルソースドレイン領域の側壁に自己整合して薄膜のゲート酸化膜を介してゲート電極を形成するために、ゲート電極とメタルソースドレイン領域間に容量が付加されてしまうこと及び角部を有する薄膜のゲート酸化膜のみで絶縁分離するため、ゲート電極とメタルソースドレイン領域間の耐圧が低いこと等の欠点があり、さらなる高速、低電力及び高性能を兼ね備えたＭＩＳ電界効果トランジスタの形成が難しいという問題が顕著になってきたことである。
【０００４】
【課題を解決するための手段】
上記課題は、半導体基板と、前記半導体基板上に選択的に積層された半導体層と、前記半導体層の対向する２側面の一部にそれぞれ接し、前記半導体層の上面に概略上面を一致させて設けられた対向する一対の導電膜（ソースドレイン領域の一部）と、前記導電膜（ソースドレイン領域の一部）との接触部の前記半導体層にそれぞれ設けられた不純物ソースドレイン領域と、前記導電膜（ソースドレイン領域の一部）の残りの側面、直上部及び直下部に設けられた絶縁膜と、少なくとも前記半導体層上及び前記導電膜（ソースドレイン領域の一部）の直上部の前記絶縁膜の側面に設けられたゲート絶縁膜と、少なくとも前記ゲート絶縁膜を介して前記導電膜（ソースドレイン領域の一部）の直上部の前記絶縁膜間の前記半導体層上に埋設されたゲート電極とを備え、前記半導体層と前記導電膜（ソースドレイン領域の一部）とが接触する側面と、前記導電膜（ソースドレイン領域の一部）の直上部に設けられた前記絶縁膜と前記導電膜（ソースドレイン領域の一部）の直上部の前記絶縁膜の側面に設けられた前記ゲート絶縁膜とが接触する側面が、垂直方向に一致し、且つ前記導電膜（ソースドレイン領域の一部）の直上部に設けられた前記絶縁膜、前記導電膜（ソースドレイン領域の一部）の直上部の前記絶縁膜の側面に設けられた前記ゲート絶縁膜及び前記ゲート電極の上面が同じ高さを有している本発明のＭＩＳ電界効果トランジスタによって解決される。
【０００５】
【作用】
即ち、本発明の主要なＭＩＳ電界効果トランジスタにおいては、半導体基板上に積層された第１の絶縁膜に選択的に設けられた半導体基板の露出部にエピタキシャル半導体層が設けられ、このエピタキシャル半導体層の対向する２側面の一部に接し、第１の絶縁膜の一部に設けられた開孔部を埋め込んだ、バリアメタルを有する導電膜（メタルソースドレイン領域）が設けられ、バリアメタルを有する導電膜とエピタキシャル半導体層の接触部に高濃度及び低濃度のソースドレイン領域が設けられ、バリアメタルを有する導電膜の直上には第２の絶縁膜が、素子分離領域の第１の絶縁膜の直上には第３の絶縁膜がそれぞれ設けられ、エピタキシャル半導体層の上面及び第２の絶縁膜の対向する２側面にゲート酸化膜（SiO₂／Ta₂O₅ ）が設けられ、このゲート酸化膜を介して第２の絶縁膜間のエピタキシャル半導体層上にバリアメタルを有するゲート電極（Al) が平坦に埋め込まれており、バリアメタルを有する導電膜の上面の一部にはバリアメタルを有する導電プラグを介して上下にバリアメタルを有するAlCu配線が接続されている構造のＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
したがって、半導体基板に部分的に形成した結晶性のよいエピタキシャル半導体層に直接チャネル領域を形成できることにより、リーク特性に優れた高性能化が可能である。またエピタキシャル半導体層にはチャネル領域、極めて微小な高濃度及び低濃度のソースドレイン領域のみを形成し、大部分のソースドレイン領域を不純物領域ではなく、ゲート電極とオーバーラップしないように、高濃度及び低濃度のソースドレイン領域に接する側面以外のすべての面を絶縁膜で囲まれた構造の低抵抗の導電膜で形成できるため、ソースドレイン領域の接合容量及び抵抗の低減、ゲート電極とソースドレイン領域間の容量の低減及び耐圧の改善が可能である。また高誘電率を有するTa₂O₅ をゲート酸化膜として使用できるため、ゲート酸化膜の厚膜化が可能で、ゲート電極とエピタキシャル半導体層間の微少な電流リークの改善及びゲート容量の低減も可能である。また低抵抗な低融点金属（Al）からなるゲート電極を形成できるため、ゲート電極配線の低抵抗化及びゲート電極での空乏層容量を除去できることにより、閾値電圧の低減化による低電力化も可能である。また素子分離領域に整合して、ほぼセルフアラインに各要素（エピタキシャル半導体層、メタルソースドレイン領域、低濃度及び高濃度の不純物ソースドレイン領域、ゲート酸化膜、ゲート電極、バリアメタル及び各種の絶縁膜）を形成することもできる。また素子分離領域の絶縁膜、メタルソースドレイン領域及びエピタキシャル半導体層の上面を概略平坦面に、また素子分離領域上の絶縁膜、メタルソースドレイン領域上の絶縁膜及びゲート電極部の上面を平坦面に形成できることにより、極めて信頼性の高い層間絶縁膜及び配線体を形成することも可能となる。またＳＯＩ構造のＭＩＳ電界効果トランジスタを形成していないために、バックチャネルの電流リークは考慮しなくてよいことになる。
即ち、高価なＳＯＩ構造を有する半導体基板を使用することなく、半導体基板に形成した部分エピタキシャル半導体層を使用することにより、高速、低電力、高信頼、高性能及び高集積を併せ持つ半導体集積回路の形成を可能とする絶縁膜上のメタルソースドレイン領域を有するノンオーバーラップメタルゲート構造のＭＩＳ電界効果トランジスタを得ることができる。
【０００６】
【実施例】
以下本発明を、図示実施例により具体的に説明する。
図１は本発明のＭＩＳ電界効果トランジスタにおける第１の実施例の模式側断面図、図２は本発明のＭＩＳ電界効果トランジスタにおける第２の実施例の模式側断面図、図３は本発明のＭＩＳ電界効果トランジスタにおける第３の実施例の模式側断面図、図４は本発明のＭＩＳ電界効果トランジスタにおける第４の実施例の模式側断面図、図５は本発明のＭＩＳ電界効果トランジスタにおける第５の実施例の模式側断面図（チャネル長方向）、図６は本発明のＭＩＳ電界効果トランジスタにおける第５の実施例の模式側断面図（チャネル幅方向）、図７は本発明のＭＩＳ電界効果トランジスタにおける第６の実施例の模式側断面図、図８は本発明のＭＩＳ電界効果トランジスタにおける第７の実施例の模式側断面図、図９は本発明のＭＩＳ電界効果トランジスタにおける第８の実施例の模式側断面図、図１０は本発明のＭＩＳ電界効果トランジスタにおける第９の実施例の模式側断面図、図１１は本発明のＭＩＳ電界効果トランジスタにおける第１０の実施例の模式側断面図、図１２〜図２１は本発明のＭＩＳ電界効果トランジスタにおける第１の製造方法の工程断面図、図２２〜図３１は本発明のＭＩＳ電界効果トランジスタにおける第２の製造方法の工程断面図である。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１は本発明のＭＩＳ電界効果トランジスタにおける第１の実施例の模式側断面図（チャネル長方向）で、ショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１は10¹⁵cm^-3程度のｐ型のシリコン基板、２は素子分離領域の絶縁膜兼メタルソースドレイン領域下の絶縁膜（SiO₂）、３は10¹⁶cm^-3程度のｐ型のエピタキシャルシリコン層、４は10¹⁷cm^-3程度のｎ型ソースドレイン領域、５は10²⁰cm^-3程度のｎ⁺ 型ソースドレイン領域、６は20nm程度のバリアメタル（TiN ）、７は深さ200 nm程度の導電膜（メタルソースドレイン領域、Al）、８は200 nm程度の素子分離領域上の絶縁膜（SiO₂）、９は12nm程度のゲート酸化膜（SiO₂／Ta₂O₅ ）、10は20nm程度のバリアメタル（TiN ）、11はゲート長100 nm程度のゲート電極（Al）、12は200 nm程度のメタルソースドレイン領域上の絶縁膜（SiO₂）、13は500 nm程度の燐珪酸ガラス膜（PSG ）、14は20nm程度のバリアメタル（TiN ）、15は導電プラグ（Ｗ）、16は50nm程度のバリアメタル（TiN ）、17は500 nm程度のAlCu配線、18は50nm程度のバリアメタル（TiN ）を示している。
同図においては、ｐ型のシリコン基板１上に積層された酸化膜２に選択的に設けられたｐ型のシリコン基板１の露出部にｐ型のエピタキシャルシリコン層３が設けられ、このエピタキシャルシリコン層３の対向する２側面の一部に接し、絶縁膜２の一部に設けられた開孔部を埋め込んだ、バリアメタル（TiN ）６を有する導電膜（メタルソースドレイン領域、Al）７が設けられ、バリアメタル６を有する導電膜７とエピタキシャルシリコン層３の接触部にｎ⁺ 型及びｎ型のソースドレイン領域（４、５）が設けられ、バリアメタル６を有する導電膜７の直上には絶縁膜12が、素子分離領域の絶縁膜２の直上には絶縁膜８がそれぞれ設けられ、エピタキシャルシリコン層３の上面及び絶縁膜12の対向する２側面にゲート酸化膜（SiO₂／Ta₂O₅ ）９が設けられ、このゲート酸化膜９を介して絶縁膜12間のエピタキシャルシリコン層３上にバリアメタル（TiN ）10を有するゲート電極（Al）11が平坦に埋め込まれており、バリアメタル６を有する導電膜７の上面の一部にはバリアメタル（TiN ）14を有する導電プラグ15を介して上下にバリアメタル（16、18）を有するAlCu配線17が接続されている構造のＮチャネルのＭＩＳ電界効果トランジスタが形成されている。（本願発明におけるメタルソースドレイン領域とは、シリコン半導体基板に形成した不純物領域と金属膜との化合物［サリサイド］からなる慣例的なメタルソースドレイン領域とは異なり不純物領域を含まない金属膜又は合金膜のみの領域である。）
したがって、半導体基板を直接エッチングすることなく、半導体基板に部分的に形成した結晶性のよいエピタキシャルシリコン層に直接チャネル領域を形成できることにより、リーク特性に優れた高性能なＭＩＳ電界効果トランジスタを形成することが可能である。またエピタキシャルシリコン層にはチャネル領域、極めて微小な高濃度及び低濃度のソースドレイン領域のみを形成し、大部分のソースドレイン領域を不純物領域ではなく、ゲート電極とオーバーラップしないように、高濃度及び低濃度のソースドレイン領域に接する側面以外のすべての面を絶縁膜で囲まれた構造の低抵抗の導電膜で形成できるため、ソースドレイン領域の接合容量及び抵抗の低減、ゲート電極とソースドレイン領域間の容量の低減及び耐圧の改善も可能である。また高誘電率を有するTa₂O₅ をゲート酸化膜として使用できるため、ゲート酸化膜の厚膜化が可能で、ゲート電極とエピタキシャルシリコン層間の微少な電流リークの改善及びゲート容量の低減も可能である。また不純物領域の活性化に高温の熱処理が必要なソースドレイン領域をゲート電極の形成前にセルフアラインで形成できることにより、半導体層である多結晶シリコン膜を使用せずに、低抵抗な低融点金属（Al）からなるゲート電極を形成できるため、ゲート電極配線の低抵抗化及びゲート電極での空乏層容量を除去できることにより、閾値電圧の低減化による低電力化を可能にすることもできる。また素子分離領域に整合して、ほぼセルフアラインに各要素（エピタキシャルシリコン層、メタルソースドレイン領域、低濃度及び高濃度の不純物ソースドレイン領域、ゲート酸化膜、ゲート電極、バリアメタル及び各種の絶縁膜）を形成することもできる。また素子分離領域の絶縁膜、メタルソースドレイン領域及びエピタキシャルシリコン層の上面を概略平坦面に、また素子分離領域上の絶縁膜、メタルソースドレイン領域上の絶縁膜及びゲート電極部の上面を平坦面に形成できることにより、極めて信頼性の高い層間絶縁膜及び配線体を形成することも可能となる。またＳＯＩ構造のＭＩＳ電界効果トランジスタを形成していないためにバックチャネルの電流リークも考慮しなくてよいことになる。
この結果、高価なＳＯＩ構造を有する半導体基板を使用することなく、半導体基板に形成した部分エピタキシャル半導体層を使用することにより、高速、低電力、高信頼、高性能及び高集積を併せ持つ絶縁膜上のメタルソースドレイン領域を有するノンオーバーラップメタルゲート構造のＭＩＳ電界効果トランジスタを得ることができる。
【０００７】
図２は本発明のＭＩＳ電界効果トランジスタにおける第２の実施例の模式側断面図（チャネル長方向）で、トレンチ（溝）により凸構造に形成したシリコン基板を使用して形成したショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１、２、４〜18は図１と同じ物を示している。
同図においては、ｐ型のシリコン基板１に部分的にエピタキシャルシリコン層３を形成したシリコン基板を使用する替わりに、ｐ型のシリコン基板１に選択的にトレンチを形成することにより凸構造を形成したシリコン基板そのものを使用している以外は図１と同じ構造のショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においては、半導体基板にトレンチを形成することにより、若干リーク特性が劣ること以外はほぼ第１の実施例と同じ効果を得ることができ、また製造工程においてはやや簡略化が可能である。
【０００８】
図３は本発明のＭＩＳ電界効果トランジスタにおける第３の実施例の模式側断面図（チャネル長方向）で、ｐ型のシリコン基板１に部分的にエピタキシャルシリコン層３を形成したシリコン基板を使用して形成したショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜６、８〜18は図１と同じ物を、7aはメタルドレイン領域、7bはメタルソース領域、19はｐ⁺ 型不純物領域を示している。
同図においては、バリアメタル６を有するメタルソース領域７b の一部直下でｐ⁺ 型不純物領域19を介して、ｐ型のシリコン基板１への基板コンタクトを形成している以外は図１と同じ構造のショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においては、第１の実施例と同じ効果を得ることができ、また製造工程はやや増えるが、集積度を低下させることなく、ｐ型のシリコン基板への基板コンタクトをとることが可能である。
【０００９】
図４は本発明のＭＩＳ電界効果トランジスタにおける第４の実施例の模式側断面図（チャネル長方向）で、ｐ型のシリコン基板１に部分的にｐ型のエピタキシャルシリコン層３及びｎ型のエピタキシャルシリコン層24を形成したシリコン基板を使用して形成したショートチャネルのＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタを含むＣ−ＭＯＳ型半導体集積回路の一部を示しており、１〜19、は図１及び図３と同じ物を、20は不純物ウエル領域分離用絶縁膜（SiO₂）、21はｐ型不純物ウエル領域、22はｎ型不純物ウエル領域、23はｎ⁺ 型不純物領域、24はｎ型のエピタキシャルシリコン層、25はｐ⁺ 型ソースドレイン領域を示している。
同図においては、図３と全く同一構造のＮチャネルのＭＩＳ電界効果トランジスタとホットキャリア効果が生じないため、低濃度ソースドレイン領域を除去した以外は同じ構造のＰチャネルのＭＩＳ電界効果トランジスタが、ｐ型のシリコン基板１に部分的に形成されたｐ型のエピタキシャルシリコン層３及びｎ型のエピタキシャルシリコン層24に形成され、それぞれバリアメタル６を有するメタルソース領域７b の一部直下でｐ⁺ 型不純物領域19及びｐ型不純物ウエル領域21を介してｐ型のエピタキシャルシリコン層３への基板コンタクトを、あるいはｎ⁺ 型不純物領域23及びｎ型不純物ウエル領域22を介してｎ型のエピタキシャルシリコン層24への基板コンタクトを形成している。
本実施例においては、Ｃ−ＭＯＳ型半導体集積回路に関しても、第１の実施例と同じ効果を得ることができ、また半導体基板に形成する慣例的なツインタブによるＣ−ＭＯＳ型半導体集積回路に比較し、より高集積に形成できる。
【００１０】
図５及び図６は本発明のＭＩＳ電界効果トランジスタにおける第５の実施例（図５はチャネル長方向、図６はチャネル幅方向）で、ｐ型のシリコン基板１に部分的にｐ型のエピタキシャルシリコン層３及びｎ型のエピタキシャルシリコン層24を形成したシリコン基板を使用して形成したショートチャネルのＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタを含むＣ−ＭＯＳ型半導体集積回路の一部を示しており、１〜18、24、25は図１、図３及び図４と同じ物を示している。（ただし、基板コンタクトは省略している。）
同図においては、図１と全く同一構造のＮチャネルのＭＩＳ電界効果トランジスタがｐ型のシリコン基板１に部分的に形成されたｐ型のエピタキシャルシリコン層３に形成され、ホットキャリア効果が生じないため、低濃度ソースドレイン領域を除去し、バリアメタル６を有するメタルソース領域７及びｐ⁺ 型ソースドレイン領域25を深く形成することにより、両側面にもチャネル領域を形成するために、側面にもゲート電極を設けていること以外はほぼ同じ構造のＰチャネルのＭＩＳ電界効果トランジスタがｐ型のシリコン基板１に部分的に形成されたｎ型のエピタキシャルシリコン層24に形成されている。図６の破線は側断面図より手前にあるメタルソースドレイン領域の底部を示しており、ＰチャネルのＭＩＳ電界効果トランジスタではＮチャネルのＭＩＳ電界効果トランジスタに比べキャリアの移動度が小さいため、集積度を低下させずに、チャネル幅を稼ぐために、側面にもチャネルが形成しうる構造をとっている。
本実施例においては、第１の実施例と同じ効果のほかに、表面上の占有面積が同じでも、側面方向にチャネル幅を稼ぐことができ、さらなる高速化を可能にすることができる。
【００１１】
図７は本発明のＭＩＳ電界効果トランジスタにおける第６の実施例の模式側断面図（チャネル長方向）で、ｐ型のシリコン基板１に部分的にｐ型のエピタキシャルシリコン層３及びｎ型のエピタキシャルシリコン層24を形成したシリコン基板を使用して形成したショートチャネルのＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタを含むＣ−ＭＯＳ型半導体集積回路の一部を示しており、１〜18、24、25は図１及び図４と同じ物を示している。ただし、本実施例においても基板コンタクトは省略している。
同図においては、同一深さのバリアメタル６を有するメタルソースドレイン領域７を有するＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタが形成されているのみならず、ＮチャネルのＭＩＳ電界効果トランジスタとＰチャネルのＭＩＳ電界効果トランジスタとを分離する絶縁膜による素子分離領域を形成せずに異チャネル間に共通のメタルドレイン領域７a を形成した極めて高集積なＣ−ＭＯＳの基本回路（Ｃ−ＭＯＳのインバータ等に有効）が形成されている。
本実施例においては、Ｃ−ＭＯＳ型半導体集積回路に関しても、第１の実施例と同じ効果を得ることができるばかりでなく、極めて高集積なＣ−ＭＯＳ型半導体集積回路を得ることが可能となる。
【００１２】
図８は本発明のＭＩＳ電界効果トランジスタにおける第７の実施例の模式側断面図（チャネル長方向）で、ｐ型のシリコン基板１上に酸化膜（SiO₂）26を介して形成されたｐ型のＳＯＩ基板27を使用して形成したＳＯＩ構造のショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１、２、４〜18は図１と同じ物を、26はＳＯＩ構造形成用の酸化膜（SiO₂）、27はｐ型のＳＯＩ基板を示している。
同図においては、ｐ型のシリコン基板１に部分的にエピタキシャルシリコン層３を形成したシリコン基板を使用する替わりに、ｐ型のシリコン基板１上に酸化膜（SiO₂）26を介して形成されたｐ型のＳＯＩ基板27を使用している以外は図１とほぼ同じ構造を持つＳＯＩ構造のショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においては、ほぼ第１の実施例と同じ効果を得ることができる以外に薄膜のＳＯＩ基板上にゲート構造を形成しているので、ＳＯＩ基板を完全に空乏化できるため、ゲート酸化膜下の反転層と基板との間の空乏層容量を除去することが可能であり、ゲート電極に加えた電圧がゲート電極と反転層の間だけに印加できることになり、サブスレッショルド特性を改善できるので閾値電圧を低減することもでき、低電源化及び低電力化が可能である。オフ時のバックチャネルの電流リークはやや存在するものの、低電源化によりさらに電流リークを微少にすることも可能である。ただしコスト高にはなってしまう。
【００１３】
図９は本発明のＭＩＳ電界効果トランジスタにおける第８の実施例の模式側断面図（チャネル長方向）で、ｐ型のシリコン基板１上に酸化膜（SiO₂）26を介して形成されたｐ型のＳＯＩ基板27を使用して形成したＳＯＩ構造のショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１、２、４〜18、26、27は図１及び図８と同じ物を示している。
同図においては、バリアメタル６を有するメタルソースドレイン領域７の厚さをｐ型のＳＯＩ基板27より厚く形成している以外は図８とほぼ同じ構造を持つＳＯＩ構造のショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においては、ほぼ第１及び第７の実施例と同じ効果を得ることができる以外にバリアメタル６を有するメタルソースドレイン領域７上におけるバリアメタル14を有する導電プラグ15とのコンタクト抵抗の増加を防止することが可能である。［メタルソースドレイン領域７が薄膜であると、絶縁膜（13、12）を開孔してビアを形成する異方性ドライエッチングの際、メタルソースドレイン領域７もエッチングされ、コンタクトはとれるものの側面でのコンタクトになり、コンタクト抵抗が増加する現象がある。］
【００１４】
図１０は本発明のＭＩＳ電界効果トランジスタにおける第９の実施例の模式側断面図（チャネル幅方向）で、ｐ型のシリコン基板１上に酸化膜（SiO₂）26を介して形成されたｐ型のＳＯＩ基板27及びｎ型のＳＯＩ基板28を使用して形成したＳＯＩ構造のショートチャネルのＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタを含むＣ−ＭＯＳ型半導体集積回路の一部を示しており、１、２、４〜18、25〜27は図１、図４及び図８と同じ物を、28はｎ型のＳＯＩ基板を示している。
同図においては、図９と全く同一構造のＮチャネルのＭＩＳ電界効果トランジスタがｐ型のＳＯＩ基板27に形成され、ホットキャリア効果が生じないため、低濃度ソースドレイン領域を除去した以外は同じ構造のＰチャネルのＭＩＳ電界効果トランジスタが、ｎ型のＳＯＩ基板28に形成されている。
本実施例においては、Ｃ−ＭＯＳ型半導体集積回路に関しても、第１及び第８の実施例と同じ効果を得ることができる。
【００１５】
図１１は本発明のＭＩＳ電界効果トランジスタにおける第１０の実施例の模式側断面図（チャネル長方向）で、ｐ型のシリコン基板１上に酸化膜（SiO₂）26を介して形成されたｐ型のＳＯＩ基板27及びｎ型のＳＯＩ基板28を使用して形成したＳＯＩ構造のショートチャネルのＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタを含むＣ−ＭＯＳ型半導体集積回路の一部を示しており、１、２、４〜18、25〜28は図１、図４、図８及び図１０と同じ物を示している。
同図においては、図１０と同じ構造のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタが形成されているのみならず、ＮチャネルのＭＩＳ電界効果トランジスタとＰチャネルのＭＩＳ電界効果トランジスタとを分離する絶縁膜による素子分離領域を形成せずに異チャネル間に共通のメタルドレイン領域７a を形成した極めて高集積なＣ−ＭＯＳの基本回路（Ｃ−ＭＯＳのインバータ等に有効）が形成されている。
本実施例においては、Ｃ−ＭＯＳ型半導体集積回路に関しても、第１及び第８の実施例と同じ効果を得ることができるばかりでなく、極めて高集積なＣ−ＭＯＳ型半導体集積回路を得ることが可能となる。
【００１６】
次いで本発明に係るＭＩＳ電界効果トランジスタの第１の製造方法について図１２〜図２１及び図１を参照して説明し、第２の製造方法について図２２〜図３１及び図９を参照して説明する。ただし、ここでは本発明のＭＩＳ電界効果トランジスタの形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子（他のトランジスタ、抵抗、容量等）の形成に関する製造方法の記述は省略する。
【００１７】
まず、第１の製造方法について図１２〜図２１及び図１を参照して説明する。
図１２
ｐ型のシリコン基板１に化学気相成長により、600nm 程度の酸化膜（SiO₂）２を成長する。次いで通常のフォトリソグラフィー技術を利用し、第１のレジスト（図示せず）をマスク層として、酸化膜（SiO₂）２を選択的に200 nm程度異方性ドライエッチングする。次いで第１のレジスト（図示せず）はそのままで、選択的に開孔した第２のレジスト（図示せず）を形成し、第１及び第２のレジスト（図示せず）をマスク層として、残された酸化膜（SiO₂）２を選択的に400 nm程度異方性ドライエッチングし、ｐ型のシリコン基板１の一部を露出する。次いで第１及び第２のレジスト（図示せず）を除去する。こうして２段構造を持つ酸化膜（SiO₂）２を形成する。
図１３
次いで露出したｐ型のシリコン基板１上にｐ型のエピタキシャルシリコン層３を酸化膜（SiO₂）２の上段の上面より高くなるように成長する。次いで燐を斜めイオン注入する。連続して砒素を斜めイオン注入する。（この際、閾値電圧を制御するための硼素のイオン注入をおこなってもよい。）
図１４
次いで酸化膜（SiO₂）２の上段の上面がやや削れるくらいまでｐ型のエピタキシャルシリコン層３を化学的機械研磨（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉ−ｃａｌＰｏｌｉｓｈｉｎｇ以後ＣＭＰと略称する）する。（酸化膜２の上段の上面より突出した部分のエピタキシャルシリコン層３には全側面及び上面に不純物が導入されてしまうので、対向する２側面以外の不純物導入領域を除去できる程度にエピタキシャルシリコン層３を化学的機械研磨する。）次いで800 ℃程度でN₂アニールを加えることにより、拡散係数の差を利用して若干横方向に拡散させ、ｎ型ソースドレイン領域４及びｎ⁺ 型ソースドレイン領域５を形成する。
図１５
次いでスパッタにより、バリアメタルとなるTiN ６を20nm程度成長する。次いでスパッタにより、Alを200 nm程度成長する。次いで化学的機械研磨（ＣＭＰ）し、Al及びTiN を開孔部に埋め込み、ｎ型ソースドレイン領域４及びｎ⁺ 型ソースドレイン領域５が形成されたｐ型のエピタキシャルシリコン層３の両側にバリアメタル６を有するメタルソースドレイン領域（Al）７を形成する。次いでｐ型のエピタキシャルシリコン層３の表面を５nm程度異方性ドライエッチングする。次いで化学気相成長により、10nm程度の酸化膜（SiO₂）29を成長する。次いで化学的機械研磨（ＣＭＰ）し、ｐ型のエピタキシャルシリコン層３上の開孔部に酸化膜（SiO₂）29を平坦に埋め込む。
図１６
次いでバリアメタル６を有するメタルソースドレイン領域（Al）７上に選択化学気相成長タングステン膜30を200 nm程度成長する。
図１７
次いで化学気相成長により、200 nm程度の酸化膜（SiO₂）８を成長する。次いで化学的機械研磨（ＣＭＰ）し、選択化学気相成長タングステン膜30上の酸化膜８を除去し、平坦化する。
図１８
次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）及び選択化学気相成長タングステン膜30をマスク層として、選択的に酸化膜（SiO₂）８及び酸化膜（SiO₂）29を異方性ドライエッチングする。（図示はしていないが配線体とゲート電極のコンタクト部となる部分及びゲート電極の突き出し部となる部分の素子分離領域２の一部上の酸化膜（SiO₂）８も異方性ドライエッチングされる。）こうして、ゲート電極形成用の開孔部が形成される。次いでレジスト（図示せず）を除去する。次いで12nm程度のゲート酸化膜９（SiO₂／Ta₂O₅ ）を成長する。次いで20nm程度のバリアメタル（TiN ）10及び幅100 nm程度のゲート電極となるAl11を連続スパッタにより成長する。次いで化学的機械研磨（ＣＭＰ）により、ゲート電極用の開孔部に平坦に埋め込み、ゲート酸化膜９（SiO₂／Ta₂O₅ ）、バリアメタル（TiN ）10及びゲート電極（Al）11からなる埋め込みゲート電極構造を形成する。
図１９
次いで選択化学気相成長タングステン膜30を異方性ドライエッチングする。
図２０
次いで化学気相成長により、200 nm程度の酸化膜（SiO₂）12を成長する。次いで化学的機械研磨（ＣＭＰ）し、バリアメタル６を有するメタルソースドレイン領域（Al）７上の開孔部に酸化膜（SiO₂）12を平坦に埋め込む。
図２１
次いで化学気相成長により、500 nm程度の燐珪酸ガラス（PSG ）膜13を成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、選択的にＰＳＧ膜13及び酸化膜（SiO₂）12を異方性ドライエッチングしてビアを開孔する。次いでレジスト（図示せず）を除去する。次いでスパッタにより、バリアメタルとなるTiN 14を成長する。次いで化学気相成長により、タングステン膜15を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに埋め込み、導電プラグ（Ｗ）15を形成する。
図１
次いでスパッタにより、バリアメタルとなるTiN 16を50nm程度成長する。次いでスパッタにより、配線となるAl（数％のCuを含む）17を500 nm程度成長する。次いでスパッタにより、バリアメタルとなるTiN 18を50nm程度成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、バリアメタル（TiN ）、Al（数％のCuを含む）及びバリアメタル（TiN ）を異方性ドライエッチングしてAlCu配線17を形成する。次いでレジスト（図示せず）を除去し、本願発明の部分エピタキシャルシリコン層及び絶縁膜上のメタルソースドレイン領域を有するノンオーバーラップメタルゲート構造のＭＩＳ電界効果トランジスタを完成する。
【００１８】
次に第２の製造方法について図２２〜図３１及び図９を参照して説明する。
図２２
500 nm程度の酸化膜26を介してｐ型のシリコン基板１上に形成されたｐ型のＳＯＩ基板27上に化学気相成長により15nm程度の酸化膜（SiO₂）31及び及び200 nm程度の窒化膜（Si₃N₄ ）32を順次成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、窒化膜（Si₃N₄ ）32、酸化膜（SiO₂）31及びｐ型のＳＯＩ基板27を選択的に順次異方性ドライエッチングする。次いでレジスト（図示せず）を除去する。次いで化学気相成長により、350nm 程度の酸化膜（SiO₂）２を成長する。次いで化学的機械研磨（ＣＭＰ）により、酸化膜（SiO₂）２を開孔部に平坦に埋め込み素子分離領域を形成する。
図２３
次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）及び酸化膜（SiO₂）２をマスク層として、窒化膜（Si₃N₄ ）32を選択的に異方性ドライエッチングする。次いでレジスト（図示せず）を除去する。次いで窒化膜（Si₃N₄ ）32及び酸化膜（SiO₂）２をマスク層として、ｐ型のＳＯＩ基板27に燐をイオン注入する。連続して砒素をイオン注入する。［この際、窒化膜（Si₃N₄ ）32を貫通し、直下のｐ型のＳＯＩ基板27に閾値電圧を制御するための硼素のイオン注入をおこなってもよい。］次いで800 ℃程度でN₂アニールを加えることにより、拡散係数の差を利用して若干横方向に拡散させ、ｎ型ソースドレイン領域４及びｎ⁺ 型ソースドレイン領域５を形成する。
図２４
次いでｎ⁺ 型ソースドレイン領域５上の酸化膜（SiO₂）31を異方性ドライエッチングする。次いで露出したｐ型のＳＯＩ基板27を異方性ドライエッチングする。次いで露出した酸化膜（SiO₂）26を100 nm程度異方性ドライエッチングする。その際、素子分離領域の酸化膜（SiO₂）２も同程度エッチングされる。次いで残された窒化膜（Si₃N₄ ）32を異方性ドライエッチングする。次いで化学的機械研磨（ＣＭＰ）により、ｐ型のＳＯＩ基板27の上面まで酸化膜（SiO₂）２を研磨する。
図２５
次いでスパッタにより、バリアメタルとなるTiN ６を20nm程度成長する。次いでスパッタにより、Alを200 nm程度成長する。次いで化学的機械研磨（ＣＭＰ）し、Al及びTiN を開孔部に埋め込み、ｎ型ソースドレイン領域４及びｎ⁺ 型ソースドレイン領域５が形成されたｐ型のＳＯＩ基板27の両側にバリアメタル６を有するメタルソースドレイン領域（Al）７を形成する。次いでｐ型のＳＯＩ基板27の表面を５nm程度異方性ドライエッチングする。次いで化学気相成長により、10nm程度の酸化膜（SiO₂）29を成長する。次いで化学的機械研磨（ＣＭＰ）し、ｐ型のＳＯＩ基板27上の開孔部に酸化膜（SiO₂）29を平坦に埋め込む。［図２４において化学的機械研磨（ＣＭＰ）の際、ｐ型のＳＯＩ基板27の上面に酸化膜（SiO₂）31を精度よく残すことが可能であれば、酸化膜（SiO₂）29を形成する工程は不要である。］
図２６
次いでバリアメタル６を有するメタルソースドレイン領域（Al）７上に選択化学気相成長タングステン膜30を200 nm程度成長する。
図２７
次いで化学気相成長により、200 nm程度の酸化膜（SiO₂）８を成長する。次いで化学的機械研磨（ＣＭＰ）し、選択化学気相成長タングステン膜30上の酸化膜８を除去し、平坦化する。
図２８
次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）及び選択化学気相成長タングステン膜30をマスク層として、選択的に酸化膜（SiO₂）８及び酸化膜（SiO₂）29を異方性ドライエッチングする。（図示はしていないが配線体とゲート電極のコンタクト部となる部分及びゲート電極の突き出し部となる部分の素子分離領域２の一部上の酸化膜（SiO₂）８も異方性ドライエッチングされる。）こうして、ゲート電極形成用の開孔部が形成される。次いでレジスト（図示せず）を除去する。次いで12nm程度のゲート酸化膜９（SiO₂／Ta₂O₅ ）を成長する。次いで20nm程度のバリアメタル（TiN ）10及び幅100 nm程度のゲート電極となるAl11を連続スパッタにより成長する。次いで化学的機械研磨（ＣＭＰ）により、ゲート電極用の開孔部に平坦に埋め込み、ゲート酸化膜９（SiO₂／Ta₂O₅ ）、バリアメタル（TiN ）10及びゲート電極（Al）11からなる埋め込みゲート電極構造を形成する。
図２９
次いで選択化学気相成長タングステン膜30を異方性ドライエッチングする。
図３０
次いで化学気相成長により、200 nm程度の酸化膜（SiO₂）12を成長する。次いで化学的機械研磨（ＣＭＰ）し、バリアメタル６を有するメタルソースドレイン領域（Al）７上の開孔部に酸化膜（SiO₂）12を平坦に埋め込む。
図３１
次いで化学気相成長により、500 nm程度の燐珪酸ガラス（PSG ）膜13を成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、選択的にＰＳＧ膜13及び酸化膜（SiO₂）12を異方性ドライエッチングしてビアを開孔する。次いでレジスト（図示せず）を除去する。次いでスパッタにより、バリアメタルとなるTiN 14を成長する。次いで化学気相成長により、タングステン膜15を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに埋め込み、導電プラグ（Ｗ）15を形成する。
図９
次いでスパッタにより、バリアメタルとなるTiN 16を50nm程度成長する。次いでスパッタにより、配線となるAl（数％のCuを含む）17を500 nm程度成長する。次いでスパッタにより、バリアメタルとなるTiN 18を50nm程度成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、バリアメタル（TiN ）、Al（数％のCuを含む）及びバリアメタル（TiN ）を異方性ドライエッチングしてAlCu配線17を形成する。次いでレジスト（図示せず）を除去し、本願発明の絶縁膜上のメタルソースドレイン領域を有するノンオーバーラップメタルゲート構造のＳＯＩ型のＭＩＳ電界効果トランジスタを完成する。
【００１９】
なお上記説明においては、ｐ型シリコン基板にｐ型のエピタキシャルシリコン層あるいはｐ型のＳＯＩ基板を形成する場合を説明しているが、シリコン基板、エピタキシャルシリコン層及びＳＯＩ基板はｐ型に限定されずｎ型であってもよいし、シリコン基板に限らず、化合物半導体基板を使用してもよい。またメタルソースドレイン領域、ゲート電極、バリアメタル、導電プラグ、配線等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用しても差し支えない。
【００２０】
【発明の効果】
以上説明のように本発明によれば、半導体基板上に積層された第１の絶縁膜に選択的に設けられた半導体基板の露出部にエピタキシャル半導体層が設けられ、このエピタキシャル半導体層の対向する２側面の一部に接し、第１の絶縁膜の一部に設けられた開孔部を埋め込んだ、バリアメタルを有する導電膜（メタルソースドレイン領域）が設けられ、バリアメタルを有する導電膜とエピタキシャル半導体層の接触部に高濃度及び低濃度のソースドレイン領域が設けられ、バリアメタルを有する導電膜の直上には第２の絶縁膜が、素子分離領域の第１の絶縁膜の直上には第３の絶縁膜がそれぞれ設けられ、エピタキシャル半導体層の上面及び第２の絶縁膜の対向する２側面にゲート酸化膜が設けられ、このゲート酸化膜を介して第２の絶縁膜間のエピタキシャル半導体層上にバリアメタルを有するゲート電極が平坦に埋め込まれており、バリアメタルを有する導電膜の上面の一部にはバリアメタルを有する導電プラグを介して上下にバリアメタルを有するAlCu配線が接続されている構造のＭＩＳ電界効果トランジスタが形成されている。
したがって、半導体基板に部分的に形成した結晶性のよいエピタキシャル半導体層に直接チャネル領域を形成できることにより、リーク特性に優れた高性能化が可能である。またエピタキシャル半導体層にはチャネル領域、極めて微小な高濃度及び低濃度のソースドレイン領域のみを形成し、大部分のソースドレイン領域を不純物領域ではなく、高濃度及び低濃度のソースドレイン領域に接する側面以外のすべての面を絶縁膜で囲まれた構造のゲート電極とオーバーラップしない低抵抗の導電膜で形成できるため、ソースドレイン領域の接合容量及び抵抗の低減、ゲート電極とソースドレイン領域間の容量の低減及び耐圧の改善が可能である。また高誘電率のTa₂O₅ をゲート酸化膜として使用しているため、ゲート酸化膜の厚膜化が可能で、ゲート電極とエピタキシャル半導体層間の微少な電流リークの改善及びゲート容量の低減も可能である。また低抵抗な低融点金属からなるゲート電極を形成できるため、ゲート電極配線の低抵抗化及びゲート電極での空乏層容量を除去できることにより、閾値電圧の低減による低電力化も可能である。また素子分離領域の絶縁膜にほぼセルフアラインにＭＩＳ電界効果トランジスタの各要素を微細に形成することも可能である。また素子分離領域の絶縁膜、メタルソースドレイン領域及びエピタキシャル半導体層の上面を概略平坦面に、且つ素子分離領域上の絶縁膜、メタルソースドレイン領域上の絶縁膜及びゲート電極部の上面を平坦面に形成できることにより、極めて信頼性の高い層間絶縁膜及び配線体を形成することも可能となる。また異チャネル間共通メタルドレイン領域を形成すれば、極めて高集積なＣ−ＭＯＳを形成することも可能である。またコスト高にはなるが、ＳＯＩ構造のＭＩＳ電界効果トランジスタを形成することも可能である。
即ち、高速大容量通信用、携帯情報端末用等に対応可能な半導体集積回路の製造を可能とする、高速、低電力、高信頼、高性能及び高集積を併せ持つ絶縁膜上のメタルソースドレイン領域を有するノンオーバーラップメタルゲート構造のＭＩＳ電界効果トランジスタを得ることができる。
【図面の簡単な説明】
【図１】本発明のＭＩＳ電界効果トランジスタにおける第１の実施例の模式側断面図
【図２】本発明のＭＩＳ電界効果トランジスタにおける第２の実施例の模式側断面図
【図３】本発明のＭＩＳ電界効果トランジスタにおける第３の実施例の模式側断面図
【図４】本発明のＭＩＳ電界効果トランジスタにおける第４の実施例の模式側断面図
【図５】本発明のＭＩＳ電界効果トランジスタにおける第５の実施例の模式側断面図（チャネル長方向）
【図６】本発明のＭＩＳ電界効果トランジスタにおける第５の実施例の模式側断面図（チャネル幅方向）
【図７】本発明のＭＩＳ電界効果トランジスタにおける第６の実施例の模式側断面図
【図８】本発明のＭＩＳ電界効果トランジスタにおける第７の実施例の模式側断面図
【図９】本発明のＭＩＳ電界効果トランジスタにおける第８の実施例の模式側断面図
【図１０】本発明のＭＩＳ電界効果トランジスタにおける第９の実施例の模式側断面図
【図１１】本発明のＭＩＳ電界効果トランジスタにおける第１０の実施例の模式側断面図
【図１２】本発明のＭＩＳ電界効果トランジスタにおける第１の製造方法の工程断面図
【図１３】本発明のＭＩＳ電界効果トランジスタにおける第１の製造方法の工程断面図
【図１４】本発明のＭＩＳ電界効果トランジスタにおける第１の製造方法の工程断面図
【図１５】本発明のＭＩＳ電界効果トランジスタにおける第１の製造方法の工程断面図
【図１６】本発明のＭＩＳ電界効果トランジスタにおける第１の製造方法の工程断面図
【図１７】本発明のＭＩＳ電界効果トランジスタにおける第１の製造方法の工程断面図
【図１８】本発明のＭＩＳ電界効果トランジスタにおける第１の製造方法の工程断面図
【図１９】本発明のＭＩＳ電界効果トランジスタにおける第１の製造方法の工程断面図
【図２０】本発明のＭＩＳ電界効果トランジスタにおける第１の製造方法の工程断面図
【図２１】本発明のＭＩＳ電界効果トランジスタにおける第１の製造方法の工程断面図
【図２２】本発明のＭＩＳ電界効果トランジスタにおける第２の製造方法の工程断面図
【図２３】本発明のＭＩＳ電界効果トランジスタにおける第２の製造方法の工程断面図
【図２４】本発明のＭＩＳ電界効果トランジスタにおける第２の製造方法の工程断面図
【図２５】本発明のＭＩＳ電界効果トランジスタにおける第２の製造方法の工程断面図
【図２６】本発明のＭＩＳ電界効果トランジスタにおける第２の製造方法の工程断面図
【図２７】本発明のＭＩＳ電界効果トランジスタにおける第２の製造方法の工程断面図
【図２８】本発明のＭＩＳ電界効果トランジスタにおける第２の製造方法の工程断面図
【図２９】本発明のＭＩＳ電界効果トランジスタにおける第２の製造方法の工程断面図
【図３０】本発明のＭＩＳ電界効果トランジスタにおける第２の製造方法の工程断面図
【図３１】本発明のＭＩＳ電界効果トランジスタにおける第２の製造方法の工程断面図
【図３２】従来のＭＩＳ電界効果トランジスタの模式側断面図
【図３３】本願発明者による従来のＭＩＳ電界効果トランジスタの模式側断面図
【符号の説明】
１ｐ型のシリコン(Si)基板
２素子分離領域の絶縁膜兼メタルソースドレイン領域下の絶縁膜（SiO₂）
３ｐ型エピタキシャルシリコン層
４ｎ型ソースドレイン領域
５ｎ⁺ 型ソースドレイン領域
６バリアメタル（TiN ）
７メタルソースドレイン領域（Al）
７a メタルドレイン領域（Al）
７b メタルソース領域（Al）
８素子分離領域上の絶縁膜（SiO₂）
９ゲート酸化膜（SiO₂／Ta₂O₅ ）
10 バリアメタル（TiN ）
11 ゲート電極（Al）
12 メタルソースドレイン領域上の絶縁膜（SiO₂）
13 燐珪酸ガラス膜（PSG ）
14 バリアメタル（TiN ）
15 導電プラグ（Ｗ）
16 バリアメタル（TiN ）
17 AlCu配線
18 バリアメタル（TiN ）
19 ｐ⁺ 型不純物領域
20 不純物ウエル領域分離用絶縁膜（SiO₂）
21 ｐ型不純物ウエル領域
22 ｎ型不純物ウエル領域
23 ｎ⁺ 型不純物領域
24 ｎ型エピタキシャルシリコン層
25 ｐ⁺ 型ソースドレイン領域
26 ＳＯＩ構造形成用の酸化膜（SiO₂）
27 ｐ型ＳＯＩ基板
28 ｎ型ＳＯＩ基板
29 選択化学気相成長タングステン膜の成長防止絶縁膜（SiO₂）
30 選択化学気相成長タングステン膜（Ｗ）
31 絶縁膜（SiO₂）
32 絶縁膜（Si₃N₄ ）[0001]
[Industrial application fields]
The present invention relates to a semiconductor integrated circuit, and more particularly to a high-speed, low-power, high-reliability, high-performance and highly-integrated short channel MIS field effect transistor.
Conventionally, in increasing the speed of the MIS field effect transistor, emphasis has been placed on miniaturization of the gate electrode width (short channel), and the lifetime is increased due to the hot carrier effect generated due to the strong electric field in the vicinity of the drain. In order to improve the degradation of transfer conductance, LDD ( L rightly D oped D (Rain) structure has been addressed, but due to the high temperature treatment required to activate the source / drain region formed by impurities, it was difficult to reduce the resistance of the gate electrode and the source / drain region, It was difficult to reduce the junction capacitance of the source / drain region because the source / drain region due to impurities was formed on the semiconductor substrate, and the gate insulating film was effectively thin by the depletion layer caused by the depletion of the polycrystalline silicon gate electrode. For example, it was difficult to reduce the threshold voltage and reduce the threshold voltage, but there was a drawback that the high speed and low power were not achieved for the short channel.
Therefore, it is possible to manufacture a semiconductor integrated circuit for high-speed and large-capacity communication or a portable information terminal with an easy and inexpensive manufacturing method, and a short-channel MIS field effect transistor capable of handling higher speed, lower power, and higher performance is formed. There is a need for a means that can be used.
[0002]
[Prior art]
FIG. 32 is a schematic side sectional view of a conventional MIS field effect transistor, showing a part of a semiconductor integrated circuit including a short channel N-channel MIS field effect transistor formed using a p-type silicon substrate. 51 is a p-type silicon substrate, 52 is a p-type impurity well region, 53 is a trench for forming an isolation region and a buried oxide film, 54 is an n-type source / drain region, and 55 is an n-type source / drain region. ⁺ Type source / drain region 56 is a gate oxide film (SiO ₂ ), 57 is a gate electrode (WSi / polySi), 58 is a base oxide film, 59 is a side wall, 60 is an oxide film for blocking impurities, 61 is a BPSG film, 62 is a barrier metal, 63 is a conductive plug, and 64 is a barrier metal , 65 indicate AlCu wiring and 66 barrier metal.
In the figure, a trench element isolation region 53 in which an oxide film is embedded in a p-type silicon substrate 51 is selectively provided, and a gate oxide film (on the p-type silicon substrate 51 defined by the trench element isolation region 53 is formed. SiO ₂ ) 56 is provided with a gate electrode (WSi / polySi) 57, a sidewall 59 is provided on the side wall of the gate electrode 57, and the p-type silicon substrate 51 is self-aligned with the gate electrode 57 to form an n-type source. N self-aligned with drain region 54 and sidewall 59 ⁺ A source / drain region 55 is provided, and is vertically passed through a conductive plug 63 having a barrier metal 62 embedded with a via in which a part of the BPSG film 61 provided on the p-type silicon substrate 51 is selectively opened. An N-channel LDD structure MIS field effect transistor having a structure in which an AlCu wiring 65 having a barrier metal (64, 66) is connected is formed.
Therefore, by forming the LDD structure, the electric field in the vicinity of the drain region is relaxed, the deterioration of the transfer conductance over the lifetime due to the hot carrier effect is improved, and a short channel can be realized. N-type source / drain region and n ⁺ N-type and n-type to form a type source / drain region ⁺ Since high-temperature processing is required for activating the source / drain region, the resistance of the gate electrode and the source / drain region could not be reduced. ⁺ Since the source / drain region made of type impurities was formed, the junction capacitance could not be reduced, and the gate electrode had to be formed of a polycrystalline silicon layer, which is a semiconductor layer. Because there are layers, it was difficult to reduce the effective gate insulating film (the sum of the gate insulating film thickness and the gate electrode depletion layer thickness) and to reduce the threshold voltage. However, there has been a drawback that high speed and low power have not been achieved even though the short channel has been achieved.
FIG. 33 is a reference example previously filed by the present inventor as one means for improving the disadvantages of the above-described conventional example. An oxide film (SiO 2) is formed on a p-type silicon substrate 51. ₂ ) Shows a part of a semiconductor integrated circuit including a short-channel N-channel MIS field effect transistor having an SOI structure formed by using a p-type SOI substrate 68 formed through Reference numerals 55 and 61 to 66 are the same as in FIG. 32, 67 is a bonding oxide film, 68 is a p-type SOI substrate, 69 is a barrier metal, 70 is a metal source / drain region, 71 is a gate oxide film, and 72 is a barrier. Metal 73 is a gate electrode.
In the figure, a pair of metal source / drain regions 70 (having a barrier metal 69) are provided on an oxide film 67 provided on a p-type silicon substrate 51, and a metal source / drain is provided between the metal source / drain regions 70. A p-type SOI substrate 68 is provided in contact with part of the region 70, and in contact with the opposing metal source / drain region 70, the p-type SOI substrate 68 is formed on the n-type SOI substrate 68. ⁺ Type source / drain region 55 is provided, and this n ⁺ An n-type source / drain region 54 is provided in contact with the source / drain region 55, and a gate oxide film 71 is provided on the p-type SOI substrate 68 and on the side wall of the opposing metal source / drain region 70. A MIS field effect transistor having a structure in which a gate electrode 73 having a barrier metal 72 is embedded flatly through an oxide film 71 and the periphery is completely insulated and isolated by a trench for forming an element isolation region and a buried oxide film 53 Is formed.
Therefore, since only a channel region, a low concentration source / drain region, and a very small high concentration source / drain region can be formed on an SOI substrate, and most of the source / drain regions can be formed with a conductive film instead of an impurity region, a junction capacitance can be formed. Can be reduced (almost zero) and the resistance of the source / drain region can be reduced. Ta with high dielectric constant ₂ O _Five Can be used as a gate oxide film, so that the thickness of the gate oxide film can be increased, and a minute current leakage between the gate electrode and the SOI substrate can be improved and the gate capacitance can be reduced. In addition, since the source / drain region, which requires high-temperature heat treatment to activate the impurity region, can be formed by self-alignment before forming the gate electrode, a low-resistance low-melting-point metal gate electrode can be formed. It is also possible. In addition, since the gate structure is formed on the thin SOI substrate, the SOI substrate can be completely depleted, so that the depletion layer capacitance between the inversion layer under the gate oxide film and the substrate can be eliminated, and the threshold value can be reduced. The power can be reduced by reducing the voltage. From the above, compared with the above conventional example, although significant improvement has been achieved in terms of reduction in power and speed, the use of an SOI substrate has resulted in a considerable increase in cost. In order to form a MIS field effect transistor with an SOI structure, the back channel operates at the time of OFF, and although it is minute, it cannot prevent the occurrence of current leakage, and is self-aligned with the side wall of the metal source / drain region having the barrier metal. Since the gate electrode is formed via the thin gate oxide film, a capacitance is added between the gate electrode and the metal source / drain region, and the gate electrode is used for insulation isolation only by the thin gate oxide film having corners. And the metal source / drain region have a low withstand voltage, etc., and it is not possible to sufficiently cope with low power and high speed. .
[0003]
[Problems to be solved by the invention]
The problem to be solved by the present invention is to shorten the channel by forming an LDD structure with improved hot carrier effect in order to obtain a MIS field effect transistor with improved high speed as shown in the prior art. Although it has been achieved, a polycrystalline silicon gate electrode (actually a double gate of polycrystalline silicon and refractory metal) has to be used to form the source / drain region in a self-aligned and finely formed manner In addition, it was difficult to reduce the resistance of the gate electrode and the source / drain region, and it was difficult to reduce the junction capacitance of the source / drain region because the source / drain region due to the impurity had to be formed on the semiconductor substrate. A depletion layer is also formed on the silicon gate electrode, making it difficult to effectively reduce the gate insulating film thickness and reduce the threshold voltage. For this reason, there is a problem that the high speed is not achieved for the short channel, and in the proposed reference example for improving these, an SOI substrate must be used. In order to form a MIS field effect transistor having an SOI structure, the back channel operates at the time of off, and it is possible to prevent the occurrence of current leakage, although it is very small. Capacitance is added between the gate electrode and the metal source / drain region in order to form a gate electrode through a thin gate oxide film in self-alignment with the sidewall of the gate, and only a thin gate oxide film having a corner portion Insulating isolation at the gate has disadvantages such as low breakdown voltage between the gate electrode and the metal source / drain region. Fast, problem forming the MIS field effect transistor having both a low power and high performance is difficult is that has become prominent.
[0004]
[Means for Solving the Problems]
The above-described problem is that a semiconductor substrate, a semiconductor layer selectively stacked on the semiconductor substrate, and a part of two opposing side surfaces of the semiconductor layer are in contact with each other, and the upper surface of the semiconductor layer is substantially aligned with the upper surface. A pair of opposed conductive films ( Part of source / drain region) And the conductive film ( Part of source / drain region) Provided in each of the semiconductor layers in contact with Impurity source / drain region And the conductive film (Part of source / drain region) An insulating film provided on the remaining side surface, directly above and below, and at least on the semiconductor layer and the conductive film ( Part of source / drain region) A gate insulating film provided on a side surface of the insulating film immediately above the conductive film (at least through the gate insulating film) Part of source / drain region) A gate electrode embedded on the semiconductor layer between the insulating films immediately above , The side surface where the semiconductor layer and the conductive film (a part of the source / drain region) are in contact with each other, and the insulating film and the conductive film (the source provided directly above the conductive film (a part of the source / drain region)) The side surface in contact with the gate insulating film provided on the side surface of the insulating film immediately above the (part of the drain region) coincides with the vertical direction and directly above the conductive film (part of the source / drain region). The upper surface of the insulating film provided above, the gate insulating film provided on the side surface of the insulating film immediately above the conductive film (a part of the source / drain region), and the upper surface of the gate electrode have the same height ing This is solved by the MIS field effect transistor of the present invention.
[0005]
[Operation]
That is, in the main MIS field effect transistor of the present invention, an epitaxial semiconductor layer is provided on the exposed portion of the semiconductor substrate that is selectively provided on the first insulating film laminated on the semiconductor substrate. A conductive film having a barrier metal (metal source / drain region) is provided in contact with a part of the two opposite side surfaces of the first insulating film and filling an opening provided in a part of the first insulating film, and has a barrier metal. High-concentration and low-concentration source / drain regions are provided at the contact portion between the conductive film and the epitaxial semiconductor layer, and the second insulating film is formed immediately above the conductive film having the barrier metal, and the first insulating film in the element isolation region. A third insulating film is provided immediately above, and a gate oxide film (SiO 2) is formed on the upper surface of the epitaxial semiconductor layer and the two opposite side surfaces of the second insulating film. ₂ / Ta ₂ O _Five ), And a gate electrode (Al) having a barrier metal is flatly embedded on the epitaxial semiconductor layer between the second insulating films via the gate oxide film, and the upper surface of the conductive film having the barrier metal is formed. In part, an N-channel MIS field effect transistor having a structure in which AlCu wirings having a barrier metal are connected to each other through a conductive plug having a barrier metal is formed.
Therefore, since a channel region can be formed directly in an epitaxial semiconductor layer with good crystallinity partially formed on a semiconductor substrate, high performance with excellent leakage characteristics can be achieved. In addition, in the epitaxial semiconductor layer, only a channel region, a very small high-concentration and low-concentration source / drain region are formed, and a high concentration and a high concentration and a source electrode / drain region are not overlapped with the gate electrode instead of the impurity region. Since all surfaces except the side in contact with the low-concentration source / drain region can be formed of a low-resistance conductive film having a structure surrounded by an insulating film, the junction capacitance and resistance of the source / drain region can be reduced, and the gate electrode and the source / drain region can be formed. It is possible to reduce the capacitance between them and improve the breakdown voltage. Ta with high dielectric constant ₂ O _Five Can be used as the gate oxide film, so that the gate oxide film can be thickened, and a slight current leakage between the gate electrode and the epitaxial semiconductor layer can be improved and the gate capacity can be reduced. In addition, since a gate electrode made of low-melting-point low-melting-point metal (Al) can be formed, the gate electrode wiring can be reduced in resistance and the depletion layer capacitance in the gate electrode can be removed, thereby reducing power consumption by reducing the threshold voltage. It is. Each element (epitaxial semiconductor layer, metal source / drain region, low and high concentration impurity source / drain region, gate oxide film, gate electrode, barrier metal, and various insulating films is aligned with the element isolation region in a substantially self-aligned manner. ) Can also be formed. The upper surface of the insulating film in the element isolation region, the metal source / drain region and the epitaxial semiconductor layer is a substantially flat surface, and the upper surface of the insulating film on the element isolation region, the insulating film on the metal source / drain region and the gate electrode portion is flat. Therefore, it is possible to form a highly reliable interlayer insulating film and wiring body. In addition, since no MIS field effect transistor having an SOI structure is formed, back channel current leakage need not be taken into consideration.
That is, by using a partially epitaxial semiconductor layer formed on a semiconductor substrate without using an expensive SOI structure, a semiconductor integrated circuit having high speed, low power, high reliability, high performance and high integration can be obtained. A MIS field effect transistor having a non-overlapping metal gate structure having a metal source / drain region on an insulating film that can be formed can be obtained.
[0006]
【Example】
Hereinafter, the present invention will be described in detail with reference to the illustrated embodiments.
FIG. 1 is a schematic side sectional view of a first embodiment of the MIS field effect transistor of the present invention, FIG. 2 is a schematic side sectional view of a second embodiment of the MIS field effect transistor of the present invention, and FIG. FIG. 4 is a schematic side sectional view of a fourth embodiment of the MIS field effect transistor of the present invention, and FIG. 5 is a schematic side sectional view of the MIS field effect transistor of the present invention. 5 is a schematic side sectional view (channel length direction) of the fifth embodiment, FIG. 6 is a schematic side sectional view (channel width direction) of the fifth embodiment of the MIS field effect transistor of the present invention, and FIG. 7 is a MIS electric field of the present invention. FIG. 8 is a schematic side sectional view of a seventh embodiment of the MIS field effect transistor of the present invention, and FIG. 9 is a MIS power source of the present invention. 10 is a schematic side sectional view of an eighth embodiment of the effect transistor, FIG. 10 is a schematic side sectional view of a ninth embodiment of the MIS field effect transistor of the present invention, and FIG. 11 is a tenth sectional view of the MIS field effect transistor of the present invention. FIG. 12 to FIG. 21 are process sectional views of the first manufacturing method in the MIS field effect transistor of the present invention, and FIG. 22 to FIG. 31 show the second manufacturing in the MIS field effect transistor of the present invention. It is process sectional drawing of a method.
Throughout the drawings, the same object is denoted by the same reference numeral. However, the oblique lines in the side cross-sectional view are described only in the main insulating film, and show the main part of the invention, so the horizontal and vertical sizes do not show accurate dimensions.
FIG. 1 is a schematic sectional side view (channel length direction) of the first embodiment of the MIS field effect transistor of the present invention, showing a part of a semiconductor integrated circuit including a short channel N-channel MIS field effect transistor. 1 is 10 ¹⁵ cm ^-3 P-type silicon substrate, 2 is an insulating film in the element isolation region and an insulating film under the metal source / drain region (SiO ₂ 3 is 10 ¹⁶ cm ^-3 P-type epitaxial silicon layer, 4 is 10 ¹⁷ cm ^-3 N-type source / drain region, 5 is 10 ²⁰ cm ^-3 Degree n ⁺ Type source / drain region 6 is a barrier metal (TiN) having a thickness of about 20 nm, 7 is a conductive film having a depth of about 200 nm (metal source / drain region, Al), and 8 is an insulating film (SiO 2 on an element isolation region having a thickness of about 200 nm. ₂ ), 9 is about 12nm gate oxide film (SiO ₂ / Ta ₂ O _Five ), 10 is a barrier metal (TiN) having a thickness of about 20 nm, 11 is a gate electrode (Al) having a gate length of about 100 nm, and 12 is an insulating film (SiO2) on a metal source / drain region of about 200 nm. ₂ ), 13 is about 500 nm phosphosilicate glass film (PSG), 14 is about 20 nm barrier metal (TiN), 15 is conductive plug (W), 16 is about 50 nm barrier metal (TiN), 17 is 500 nm About AlCu wiring, 18 indicates a barrier metal (TiN) of about 50 nm.
In the figure, a p-type epitaxial silicon layer 3 is provided on an exposed portion of a p-type silicon substrate 1 selectively provided on an oxide film 2 stacked on a p-type silicon substrate 1. A conductive film (metal source / drain region, Al) 7 having a barrier metal (TiN) 6, which is in contact with a part of two opposing side surfaces of the layer 3 and embeds an opening provided in a part of the insulating film 2, is formed. N is provided at the contact portion between the conductive film 7 having the barrier metal 6 and the epitaxial silicon layer 3. ⁺ Type and n type source / drain regions (4, 5) are provided, and an insulating film 12 is provided immediately above the conductive film 7 having the barrier metal 6, and an insulating film 8 is provided immediately above the insulating film 2 in the element isolation region. A gate oxide film (SiO 2) is provided on the upper surface of the epitaxial silicon layer 3 and the two opposite side surfaces of the insulating film 12. ₂ / Ta ₂ O _Five ) 9 is provided, and a gate electrode (Al) 11 having a barrier metal (TiN) 10 is flatly embedded on the epitaxial silicon layer 3 between the insulating films 12 via the gate oxide film 9. A part of the upper surface of the conductive film 7 having an N-channel structure in which an AlCu wiring 17 having a barrier metal (16, 18) is connected to the upper and lower sides through a conductive plug 15 having a barrier metal (TiN) 14 An MIS field effect transistor is formed. (The metal source / drain region in the present invention is a metal film or alloy film that does not include an impurity region unlike a conventional metal source / drain region made of a compound [salicide] of an impurity region and a metal film formed on a silicon semiconductor substrate. Only area.)
Therefore, a channel region can be formed directly in an epitaxial silicon layer having good crystallinity partially formed on a semiconductor substrate without directly etching the semiconductor substrate, thereby forming a high-performance MIS field effect transistor having excellent leakage characteristics. It is possible. In addition, in the epitaxial silicon layer, only a channel region, very minute high-concentration and low-concentration source / drain regions are formed, and most of the source / drain regions are not impurity regions, and do not overlap with the gate electrode. Since all surfaces except the side in contact with the low-concentration source / drain region can be formed of a low-resistance conductive film having a structure surrounded by an insulating film, the junction capacitance and resistance of the source / drain region can be reduced, and the gate electrode and the source / drain region can be formed. It is also possible to reduce the capacitance between them and improve the breakdown voltage. Ta with high dielectric constant ₂ O _Five Can be used as the gate oxide film, so that the gate oxide film can be thickened, and a slight current leakage between the gate electrode and the epitaxial silicon layer can be improved and the gate capacity can be reduced. In addition, since the source / drain region, which requires high-temperature heat treatment to activate the impurity region, can be formed by self-alignment before forming the gate electrode, a low-resistance, low-melting-point metal can be used without using a polycrystalline silicon film as a semiconductor layer. Since the gate electrode made of (Al) can be formed, the resistance of the gate electrode wiring can be reduced and the depletion layer capacitance at the gate electrode can be removed, so that the power can be reduced by reducing the threshold voltage. Each element (epitaxial silicon layer, metal source / drain region, low and high concentration impurity source / drain region, gate oxide film, gate electrode, barrier metal, and various insulating films is aligned with the element isolation region in a substantially self-aligned manner. ) Can also be formed. The upper surface of the insulating film in the element isolation region, the metal source / drain region and the epitaxial silicon layer is a substantially flat surface, and the upper surface of the insulating film on the element isolation region, the insulating film on the metal source / drain region and the gate electrode portion is a flat surface. Therefore, it is possible to form a highly reliable interlayer insulating film and wiring body. In addition, since no SOI structure MIS field effect transistor is formed, it is not necessary to consider back channel current leakage.
As a result, by using a partially epitaxial semiconductor layer formed on a semiconductor substrate without using an expensive SOI substrate, an insulating film having high speed, low power, high reliability, high performance and high integration can be obtained. A non-overlapping metal gate structure MIS field effect transistor having a metal source / drain region can be obtained.
[0007]
FIG. 2 is a schematic sectional side view (channel length direction) of the second embodiment of the MIS field effect transistor according to the present invention. The short channel N is formed by using a silicon substrate formed in a convex structure by a trench. 1 shows a part of a semiconductor integrated circuit including a channel MIS field effect transistor, and 1, 2, 4 to 18 denote the same components as those in FIG.
In this figure, instead of using a silicon substrate in which an epitaxial silicon layer 3 is partially formed on a p-type silicon substrate 1, a convex structure is formed by selectively forming a trench in the p-type silicon substrate 1. A short-channel N-channel MIS field effect transistor having the same structure as that of FIG. 1 is formed except that the silicon substrate itself is used.
In this embodiment, by forming a trench in the semiconductor substrate, it is possible to obtain almost the same effect as the first embodiment except that the leak characteristics are slightly inferior, and the manufacturing process can be somewhat simplified. is there.
[0008]
FIG. 3 is a schematic sectional side view (channel length direction) of the third embodiment of the MIS field effect transistor of the present invention, in which a silicon substrate in which an epitaxial silicon layer 3 is partially formed on a p-type silicon substrate 1 is used. 1 to 6 and 8 to 18 are the same as those shown in FIG. 1, 7a is a metal drain region, and 7b is a metal drain. Source region, 19 is p ⁺ A type impurity region is shown.
In the figure, p is directly below a part of the metal source region 7b having the barrier metal 6. ⁺ A short-channel N-channel MIS field effect transistor having the same structure as that of FIG. 1 is formed except that a substrate contact to the p-type silicon substrate 1 is formed via the type impurity region 19.
In this embodiment, the same effect as in the first embodiment can be obtained, and the manufacturing process is slightly increased, but it is possible to make a substrate contact to a p-type silicon substrate without reducing the degree of integration. It is.
[0009]
FIG. 4 is a schematic sectional side view (channel length direction) of the fourth embodiment of the MIS field effect transistor according to the present invention, in which a p-type epitaxial silicon layer 3 and an n-type epitaxial silicon layer 3 are partially formed on a p-type silicon substrate 1. 1 shows a part of a C-MOS type semiconductor integrated circuit including short channel N-channel and P-channel MIS field effect transistors formed using a silicon substrate on which a silicon layer 24 is formed. 1 and FIG. 3, 20 is an insulating film for isolating an impurity well region (SiO ₂ , 21 is a p-type impurity well region, 22 is an n-type impurity well region, and 23 is an n-type impurity well region. ⁺ Type impurity region, 24 is an n-type epitaxial silicon layer, and 25 is p ⁺ A type source / drain region is shown.
In this figure, the hot carrier effect does not occur with the N-channel MIS field effect transistor having the same structure as in FIG. 3, and therefore the P-channel MIS field effect transistor having the same structure except that the low concentration source / drain region is removed, A p-type epitaxial silicon layer 3 and an n-type epitaxial silicon layer 24 partially formed on the p-type silicon substrate 1 are formed on the p-type silicon substrate 1 and directly below a part of the metal source region 7b having the barrier metal 6, respectively. ⁺ A substrate contact to the p-type epitaxial silicon layer 3 through the n-type impurity region 19 and the p-type impurity well region 21 or n ⁺ A substrate contact to the n-type epitaxial silicon layer 24 is formed via the n-type impurity region 23 and the n-type impurity well region 22.
In the present embodiment, the same effect as that of the first embodiment can be obtained with respect to the C-MOS type semiconductor integrated circuit, and also compared with the conventional twin tab C-MOS type semiconductor integrated circuit formed on the semiconductor substrate. In addition, it can be formed with higher integration.
[0010]
5 and 6 show a fifth embodiment of the MIS field-effect transistor according to the present invention (FIG. 5 shows the channel length direction and FIG. 6 shows the channel width direction). The p-type silicon substrate 1 is partially p-type epitaxial. A part of a C-MOS type semiconductor integrated circuit including a short channel N channel and P channel MIS field effect transistor formed by using a silicon substrate on which a silicon layer 3 and an n type epitaxial silicon layer 24 are formed is shown. 1 to 18, 24, and 25 are the same as those shown in FIGS. (However, the substrate contact is omitted.)
In this figure, an N-channel MIS field effect transistor having exactly the same structure as in FIG. 1 is formed on a p-type epitaxial silicon layer 3 partially formed on a p-type silicon substrate 1, and no hot carrier effect occurs. Therefore, the low-concentration source / drain region is removed, and the metal source region 7 having the barrier metal 6 and p ⁺ A p-channel MIS field effect transistor having substantially the same structure except that a gate electrode is provided also on the side surface in order to form a channel region on both side surfaces by forming the source / drain region 25 deeply. The n-type epitaxial silicon layer 24 partially formed on the silicon substrate 1 is formed. The broken line in FIG. 6 shows the bottom of the metal source / drain region in front of the side sectional view. Since the P-channel MIS field effect transistor has a lower carrier mobility than the N-channel MIS field effect transistor, In order to increase the channel width without lowering the channel, a structure in which a channel can be formed on the side surface is adopted.
In the present embodiment, in addition to the same effects as in the first embodiment, even if the occupied area on the surface is the same, the channel width can be gained in the side surface direction, and further speedup can be achieved.
[0011]
FIG. 7 is a schematic sectional side view (channel length direction) of the sixth embodiment of the MIS field effect transistor according to the present invention. In the p-type silicon substrate 1, a p-type epitaxial silicon layer 3 and an n-type epitaxial layer are partially formed. 1 shows a part of a C-MOS type semiconductor integrated circuit including short-channel N-channel and P-channel MIS field effect transistors formed by using a silicon substrate on which a silicon layer 24 is formed. 25 shows the same thing as FIG.1 and FIG.4. However, the substrate contact is also omitted in this embodiment.
In the figure, not only N channel and P channel MIS field effect transistors having metal source / drain regions 7 having barrier metal 6 of the same depth are formed, but also N channel MIS field effect transistors and P channel. Basic circuit of an extremely highly integrated C-MOS in which a common metal drain region 7a is formed between different channels without forming an element isolation region by an insulating film separating the MIS field effect transistor (such as an inverter of a C-MOS) Effective) is formed.
In the present embodiment, not only can the same effect as the first embodiment be obtained with respect to the C-MOS type semiconductor integrated circuit, but also an extremely highly integrated C-MOS type semiconductor integrated circuit can be obtained. Become.
[0012]
FIG. 8 is a schematic sectional side view (channel length direction) of the seventh embodiment of the MIS field effect transistor of the present invention. An oxide film (SiO 2) is formed on the p-type silicon substrate 1. ₂ ) Shows a part of a semiconductor integrated circuit including a short-channel N-channel MIS field effect transistor having an SOI structure formed by using a p-type SOI substrate 27 formed through 4 to 18 are the same as in FIG. 1, and 26 is an oxide film for forming an SOI structure (SiO 2 ₂ , 27 indicates a p-type SOI substrate.
In the figure, instead of using a silicon substrate in which an epitaxial silicon layer 3 is partially formed on a p-type silicon substrate 1, an oxide film (SiO 2) is formed on the p-type silicon substrate 1. ₂ ) A short-channel N-channel MIS field effect transistor having the same structure as that of FIG. 1 is formed except that a p-type SOI substrate 27 formed through 26 is used.
In this embodiment, the gate structure is formed on the thin SOI substrate except that the same effect as that of the first embodiment can be obtained. Therefore, the SOI substrate can be completely depleted. Since the depletion layer capacitance between the lower inversion layer and the substrate can be removed, the voltage applied to the gate electrode can be applied only between the gate electrode and the inversion layer, and the subthreshold characteristics can be improved. The threshold voltage can also be reduced, and low power supply and low power can be achieved. Although the back channel current leak is somewhat present at the time of off, the current leak can be further reduced by reducing the power supply. However, it will be expensive.
[0013]
FIG. 9 is a schematic sectional side view (channel length direction) of an eighth embodiment of the MIS field effect transistor according to the present invention. ₂ ) Shows a part of a semiconductor integrated circuit including a short-channel N-channel MIS field effect transistor having an SOI structure formed by using a p-type SOI substrate 27 formed through 4 to 18, 26 and 27 are the same as those shown in FIGS.
In this figure, the short-channel N-channel of the SOI structure having the same structure as that of FIG. 8 except that the metal source / drain region 7 having the barrier metal 6 is formed thicker than the p-type SOI substrate 27. An MIS field effect transistor is formed.
In the present embodiment, the contact resistance of the conductive plug 15 having the barrier metal 14 on the metal source / drain region 7 having the barrier metal 6 can be obtained in addition to substantially the same effects as those of the first and seventh embodiments. It is possible to prevent the increase. [If the metal source / drain region 7 is a thin film, the side surface of the metal source / drain region 7 is etched by anisotropic dry etching in which the vias are formed by opening the insulating films (13, 12). There is a phenomenon in which the contact resistance increases. ]
[0014]
FIG. 10 is a schematic sectional side view (channel width direction) of the ninth embodiment of the MIS field effect transistor according to the present invention. ₂ ) C-MOS type semiconductor including SOI short-channel N-channel and P-channel MIS field effect transistors formed using p-type SOI substrate 27 and n-type SOI substrate 28 formed via 26 1 shows a part of an integrated circuit, wherein 1, 2, 4 to 18, 25 to 27 are the same as those shown in FIGS. 1, 4 and 8, and 28 is an n-type SOI substrate.
In this figure, an N-channel MIS field effect transistor having exactly the same structure as that of FIG. 9 is formed on the p-type SOI substrate 27, and no hot carrier effect occurs. Therefore, the same structure except that the low concentration source / drain region is removed. P-channel MIS field effect transistors are formed on an n-type SOI substrate 28.
In this embodiment, the same effects as those of the first and eighth embodiments can be obtained with respect to the C-MOS type semiconductor integrated circuit.
[0015]
FIG. 11 is a schematic sectional side view (channel length direction) of the tenth embodiment of the MIS field effect transistor according to the present invention. ₂ ) C-MOS type semiconductor including SOI short-channel N-channel and P-channel MIS field effect transistors formed using p-type SOI substrate 27 and n-type SOI substrate 28 formed via 26 A part of the integrated circuit is shown. 1, 2, 4 to 18, 25 to 28 are the same as those shown in FIGS.
In this figure, not only N-channel and P-channel MIS field effect transistors having the same structure as in FIG. 10 are formed, but also insulation that separates the N-channel MIS field-effect transistor from the P-channel MIS field-effect transistor. An extremely highly integrated C-MOS basic circuit (effective for a C-MOS inverter or the like) in which a common metal drain region 7a is formed between different channels without forming an element isolation region by a film is formed.
In this embodiment, the C-MOS type semiconductor integrated circuit can obtain not only the same effects as those of the first and eighth embodiments but also an extremely highly integrated C-MOS type semiconductor integrated circuit. Is possible.
[0016]
Next, a first manufacturing method of the MIS field effect transistor according to the present invention will be described with reference to FIGS. 12 to 21 and 1, and a second manufacturing method will be described with reference to FIGS. 22 to 31 and FIG. 9. To do. However, here, only the manufacturing method relating to the formation of the MIS field effect transistor of the present invention is described, and the description of the manufacturing method relating to the formation of various elements (other transistors, resistors, capacitors, etc.) mounted on a general semiconductor integrated circuit. Is omitted.
[0017]
First, a 1st manufacturing method is demonstrated with reference to FIGS. 12-21 and FIG.
FIG.
An oxide film (SiO2) of about 600 nm is formed on the p-type silicon substrate 1 by chemical vapor deposition. ₂ ) Grow 2. Next, using an ordinary photolithography technique, an oxide film (SiO 2) is formed using the first resist (not shown) as a mask layer. ₂ 2) Selectively dry anisotropically about 200 nm. Next, the first resist (not shown) is left as it is to form a selectively opened second resist (not shown), and the first and second resists (not shown) are used as mask layers. The remaining oxide film (SiO ₂ 2) Anisotropic dry etching is selectively performed at about 400 nm to expose part of the p-type silicon substrate 1. Next, the first and second resists (not shown) are removed. Thus, an oxide film (SiO 2 having a two-stage structure) ₂ ) 2 is formed.
FIG.
Next, a p-type epitaxial silicon layer 3 is formed on the exposed p-type silicon substrate 1 with an oxide film (SiO 2). ₂ ) Grows so as to be higher than the upper surface of the upper stage of 2. Next, phosphorus is obliquely ion-implanted. Continuous oblique ion implantation of arsenic is performed. (At this time, boron ion implantation for controlling the threshold voltage may be performed.)
FIG.
Then oxide film (SiO ₂ ) Chemical mechanical polishing of the p-type epitaxial silicon layer 3 until the upper surface of 2 is slightly scraped ( C chemical M echani-cal P (hereinafter abbreviated as CMP). (As impurities are introduced into the entire side surface and upper surface of the portion of the epitaxial silicon layer 3 protruding from the upper surface of the upper stage of the oxide film 2, the epitaxial silicon layer 3 is removed to such an extent that the impurity introduction region other than the two opposing side surfaces can be removed. Then, N at 800 ° C ₂ By applying annealing, the n-type source / drain regions 4 and n are diffused slightly in the lateral direction using the difference in diffusion coefficient. ⁺ A type source / drain region 5 is formed.
FIG.
Next, TiN 6 serving as a barrier metal is grown by sputtering to about 20 nm. Next, Al is grown to about 200 nm by sputtering. Next, chemical mechanical polishing (CMP) is performed, Al and TiN are embedded in the openings, and the n-type source / drain regions 4 and n ⁺ Metal source / drain regions (Al) 7 having barrier metals 6 are formed on both sides of the p-type epitaxial silicon layer 3 in which the type source / drain regions 5 are formed. Next, the surface of the p-type epitaxial silicon layer 3 is anisotropically etched by about 5 nm. Next, an oxide film (SiO2) of about 10 nm is formed by chemical vapor deposition. ₂ ) Grow 29. Next, chemical mechanical polishing (CMP) is performed, and an oxide film (SiO 2) is formed in the opening on the p-type epitaxial silicon layer 3. ₂ ) Embed 29 flat.
FIG.
Next, a selective chemical vapor deposition tungsten film 30 is grown on the metal source / drain region (Al) 7 having the barrier metal 6 to about 200 nm.
FIG.
Next, an oxide film of about 200 nm (SiO ₂ ) Grow 8. Next, chemical mechanical polishing (CMP) is performed, and the oxide film 8 on the selective chemical vapor deposition tungsten film 30 is removed and planarized.
FIG.
Next, using an ordinary photolithography technique, a resist (not shown) and a selective chemical vapor deposition tungsten film 30 are used as mask layers to selectively form an oxide film (SiO 2). ₂ ) 8 and oxide film (SiO ₂ ) 29 is anisotropic dry etched. (Although not shown, the oxide film (SiO ₂ ) 8 is also anisotropic dry etched. Thus, an opening for forming the gate electrode is formed. Next, the resist (not shown) is removed. Next, a gate oxide film 9 (SiO2) of about 12 nm ₂ / Ta ₂ O _Five ) Grow. Next, Al11 which is a barrier metal (TiN) 10 having a thickness of about 20 nm and a gate electrode having a width of about 100 nm is grown by continuous sputtering. Next, by chemical mechanical polishing (CMP), the gate electrode 9 (SiO2) ₂ / Ta ₂ O _Five ), A buried gate electrode structure comprising a barrier metal (TiN) 10 and a gate electrode (Al) 11 is formed.
FIG.
Next, the selective chemical vapor deposition tungsten film 30 is subjected to anisotropic dry etching.
FIG.
Next, an oxide film of about 200 nm (SiO ₂ ) Grows 12. Next, chemical mechanical polishing (CMP) is performed, and an oxide film (SiO ₂ ) Embed 12 flat.
FIG.
Next, a phosphosilicate glass (PSG) film 13 of about 500 nm is grown by chemical vapor deposition. Next, using a normal photolithography technique, a PSG film 13 and an oxide film (SiO ₂ ) Anisle dry etching 12 to open vias. Next, the resist (not shown) is removed. Next, TiN 14 serving as a barrier metal is grown by sputtering. Next, a tungsten film 15 is grown by chemical vapor deposition. Then, the conductive plug (W) 15 is formed by embedding in the via by chemical mechanical polishing (CMP).
FIG.
Next, TiN 16 serving as a barrier metal is grown to about 50 nm by sputtering. Next, Al (including several percent of Cu) 17 to be a wiring is grown to about 500 nm by sputtering. Next, TiN 18 serving as a barrier metal is grown by sputtering to about 50 nm. Next, using normal photolithography technology, anisotropic dry etching of barrier metal (TiN), Al (including several percent of Cu) and barrier metal (TiN) is performed using a resist (not shown) as a mask layer. An AlCu wiring 17 is formed. Next, the resist (not shown) is removed, and a non-overlapping metal gate structure MIS field effect transistor having a partial epitaxial silicon layer and a metal source / drain region on the insulating film of the present invention is completed.
[0018]
Next, the second manufacturing method will be described with reference to FIGS.
FIG.
On the p-type SOI substrate 27 formed on the p-type silicon substrate 1 through the oxide film 26 of about 500 nm, an oxide film (SiO 2 of about 15 nm is formed by chemical vapor deposition. ₂ ) 31 and 200 nm nitride films (Si _Three N _Four ) Growing 32 sequentially. Next, using a normal photolithography technique, a resist (not shown) is used as a mask layer and a nitride film (Si _Three N _Four 32, oxide film (SiO ₂ ) 31 and p-type SOI substrate 27 are selectively and selectively subjected to anisotropic dry etching. Next, the resist (not shown) is removed. Next, an oxide film (SiO2) of about 350 nm is formed by chemical vapor deposition. ₂ ) Grow 2. Next, an oxide film (SiO 2) is obtained by chemical mechanical polishing (CMP). ₂ 2) The element isolation region is formed by embedding 2 flatly in the opening.
FIG.
Then, using a normal photolithography technique, a resist (not shown) and an oxide film (SiO ₂ ) 2 as a mask layer, nitride film (Si _Three N _Four ) Selectively anisotropic dry etch 32. Next, the resist (not shown) is removed. Next, nitride film (Si _Three N _Four ) 32 and oxide film (SiO ₂ ) Phosphorus ions are implanted into the p-type SOI substrate 27 using 2 as a mask layer. Arsenic ions are implanted continuously. [At this time, nitride film (Si _Three N _Four ) Boron ions may be implanted into the p-type SOI substrate 27 directly below the p-type SOI substrate 27 to control the threshold voltage. ] Then at about 800 ℃ N ₂ By applying annealing, the n-type source / drain regions 4 and n are diffused slightly in the lateral direction using the difference in diffusion coefficient. ⁺ A type source / drain region 5 is formed.
FIG.
Then n ⁺ Oxide film (SiO 2 on the source / drain region 5 ₂ ) 31 is anisotropic dry etched. Next, the exposed p-type SOI substrate 27 is subjected to anisotropic dry etching. Next, the exposed oxide film (SiO ₂ ) Perform anisotropic dry etching of 26 to about 100 nm. At that time, the oxide film (SiO ₂ 2) is also etched to the same extent. Next, the remaining nitride film (Si _Three N _Four ) 32 is anisotropic dry etched. Next, an oxide film (SiO 2) is formed up to the upper surface of the p-type SOI substrate 27 by chemical mechanical polishing (CMP). ₂ ) 2 is polished.
FIG.
Next, TiN 6 serving as a barrier metal is grown by sputtering to about 20 nm. Next, Al is grown to about 200 nm by sputtering. Next, chemical mechanical polishing (CMP) is performed, Al and TiN are embedded in the openings, and the n-type source / drain regions 4 and n ⁺ A metal source / drain region (Al) 7 having a barrier metal 6 is formed on both sides of a p-type SOI substrate 27 on which a type source / drain region 5 is formed. Next, anisotropic dry etching is performed on the surface of the p-type SOI substrate 27 by about 5 nm. Next, an oxide film (SiO2) of about 10 nm is formed by chemical vapor deposition. ₂ ) Grow 29. Next, chemical mechanical polishing (CMP) is performed, and an oxide film (SiO 2) is formed in the opening on the p-type SOI substrate 27. ₂ ) Embed 29 flat. [In FIG. 24, during chemical mechanical polishing (CMP), an oxide film (SiO 2 ₂ ) If it is possible to leave 31 accurately, an oxide film (SiO ₂ ) The step of forming 29 is not necessary. ]
FIG.
Next, a selective chemical vapor deposition tungsten film 30 is grown on the metal source / drain region (Al) 7 having the barrier metal 6 to about 200 nm.
FIG.
Next, an oxide film of about 200 nm (SiO ₂ ) Grow 8. Next, chemical mechanical polishing (CMP) is performed, and the oxide film 8 on the selective chemical vapor deposition tungsten film 30 is removed and planarized.
FIG.
Next, using an ordinary photolithography technique, a resist (not shown) and a selective chemical vapor deposition tungsten film 30 are used as mask layers to selectively form an oxide film (SiO 2). ₂ ) 8 and oxide film (SiO ₂ ) 29 is anisotropic dry etched. (Although not shown, the oxide film (SiO ₂ ) 8 is also anisotropic dry etched. Thus, an opening for forming the gate electrode is formed. Next, the resist (not shown) is removed. Next, a gate oxide film 9 (SiO2) of about 12 nm ₂ / Ta ₂ O _Five ) Grow. Next, Al11 which is a barrier metal (TiN) 10 having a thickness of about 20 nm and a gate electrode having a width of about 100 nm is grown by continuous sputtering. Next, by chemical mechanical polishing (CMP), the gate electrode 9 (SiO2) ₂ / Ta ₂ O _Five ), A buried gate electrode structure comprising a barrier metal (TiN) 10 and a gate electrode (Al) 11 is formed.
FIG.
Next, the selective chemical vapor deposition tungsten film 30 is subjected to anisotropic dry etching.
FIG.
Next, an oxide film of about 200 nm (SiO ₂ ) Grows 12. Next, chemical mechanical polishing (CMP) is performed, and an oxide film (SiO ₂ ) Embed 12 flat.
FIG.
Next, a phosphosilicate glass (PSG) film 13 of about 500 nm is grown by chemical vapor deposition. Next, using a normal photolithography technique, a PSG film 13 and an oxide film (SiO 2) are selectively formed using a resist (not shown) as a mask layer. ₂ ) Anisle dry etching 12 to open vias. Next, the resist (not shown) is removed. Next, TiN 14 serving as a barrier metal is grown by sputtering. Next, a tungsten film 15 is grown by chemical vapor deposition. Then, the conductive plug (W) 15 is formed by embedding in the via by chemical mechanical polishing (CMP).
FIG.
Next, TiN 16 serving as a barrier metal is grown to about 50 nm by sputtering. Next, Al (including several percent of Cu) 17 to be wiring is grown to about 500 nm by sputtering. Next, TiN 18 serving as a barrier metal is grown by sputtering to about 50 nm. Next, using normal photolithography technology, anisotropic dry etching of barrier metal (TiN), Al (including several percent of Cu) and barrier metal (TiN) is performed using a resist (not shown) as a mask layer. An AlCu wiring 17 is formed. Next, the resist (not shown) is removed, and an SOI type MIS field effect transistor having a non-overlapping metal gate structure having a metal source / drain region on the insulating film of the present invention is completed.
[0019]
In the above description, a case where a p-type epitaxial silicon layer or a p-type SOI substrate is formed on a p-type silicon substrate has been described. However, the silicon substrate, the epitaxial silicon layer, and the SOI substrate are not limited to the p-type. It may be n-type, and not only a silicon substrate but also a compound semiconductor substrate may be used. Further, the metal source / drain region, the gate electrode, the barrier metal, the conductive plug, the wiring, and the like are not limited to the above embodiment, and any material may be used as long as it has the same characteristics.
[0020]
【Effect of the invention】
As described above, according to the present invention, the epitaxial semiconductor layer is provided on the exposed portion of the semiconductor substrate selectively provided on the first insulating film laminated on the semiconductor substrate, and the epitaxial semiconductor layer is opposed to the epitaxial semiconductor layer. A conductive film having a barrier metal (metal source / drain region) that is in contact with a part of the two side surfaces and embedded in an opening provided in a part of the first insulating film; High-concentration and low-concentration source / drain regions are provided in the contact portion of the epitaxial semiconductor layer. The second insulating film is directly above the conductive film having a barrier metal, and the first insulating film is directly above the element isolation region. A third insulating film is provided, and a gate oxide film is provided on the upper surface of the epitaxial semiconductor layer and two opposite side surfaces of the second insulating film, and the second insulating film is interposed between the gate oxide films. A gate electrode having a barrier metal is flatly embedded on the epitaxial semiconductor layer, and an AlCu wiring having the barrier metal is formed on a part of the upper surface of the conductive film having the barrier metal via a conductive plug having the barrier metal. A MIS field effect transistor having a connected structure is formed.
Therefore, since a channel region can be formed directly in an epitaxial semiconductor layer with good crystallinity partially formed on a semiconductor substrate, high performance with excellent leakage characteristics can be achieved. The epitaxial semiconductor layer is formed with only a channel region, very minute high-concentration and low-concentration source / drain regions, and most of the source / drain regions are in contact with the high-concentration and low-concentration source / drain regions instead of the impurity regions. All surfaces except for can be formed with a low-resistance conductive film that does not overlap with the gate electrode with a structure surrounded by an insulating film, reducing the junction capacitance and resistance of the source / drain region, and the capacitance between the gate electrode and source / drain region. Can be reduced and the breakdown voltage can be improved. High dielectric constant Ta ₂ O _Five As a gate oxide film is used, the gate oxide film can be made thicker, and a slight current leakage between the gate electrode and the epitaxial semiconductor layer can be improved and the gate capacity can be reduced. In addition, since a gate electrode made of a low-melting-point low-melting-point metal can be formed, the resistance of the gate electrode wiring can be reduced and the depletion layer capacitance at the gate electrode can be removed, so that the power can be reduced by reducing the threshold voltage. It is also possible to finely form each element of the MIS field effect transistor in a self-aligned manner in the insulating film in the element isolation region. Also, the insulating film in the element isolation region, the metal source / drain region, and the upper surface of the epitaxial semiconductor layer are substantially flat, and the insulating film on the element isolation region, the insulating film on the metal source / drain region, and the upper surface of the gate electrode portion are flat. Therefore, it is possible to form a highly reliable interlayer insulating film and wiring body. If a common metal drain region between different channels is formed, an extremely highly integrated C-MOS can be formed. In addition, although the cost is high, it is possible to form an MIS field effect transistor having an SOI structure.
That is, a metal source / drain region on an insulating film having high speed, low power, high reliability, high performance, and high integration that enables the manufacture of a semiconductor integrated circuit that can be used for high-speed, large-capacity communication, portable information terminals, etc. A MIS field effect transistor having a non-overlapping metal gate structure can be obtained.
[Brief description of the drawings]
FIG. 1 is a schematic sectional side view of a first embodiment of a MIS field effect transistor according to the present invention.
FIG. 2 is a schematic side sectional view of a second embodiment of the MIS field effect transistor of the present invention.
FIG. 3 is a schematic side sectional view of a third embodiment of the MIS field effect transistor of the present invention.
FIG. 4 is a schematic sectional side view of a fourth embodiment of the MIS field effect transistor of the present invention.
FIG. 5 is a schematic sectional side view (channel length direction) of a fifth embodiment of the MIS field-effect transistor of the present invention.
FIG. 6 is a schematic sectional side view (channel width direction) of a fifth embodiment of the MIS field-effect transistor of the present invention.
FIG. 7 is a schematic side sectional view of a sixth embodiment of the MIS field-effect transistor of the present invention.
FIG. 8 is a schematic side sectional view of a seventh embodiment of the MIS field-effect transistor of the present invention.
FIG. 9 is a schematic side sectional view of an eighth embodiment of the MIS field effect transistor of the present invention.
FIG. 10 is a schematic side sectional view of a ninth embodiment of the MIS field-effect transistor of the present invention.
FIG. 11 is a schematic side sectional view of a tenth embodiment of the MIS field effect transistor of the present invention.
FIG. 12 is a process cross-sectional view of the first manufacturing method in the MIS field effect transistor of the present invention.
13 is a process sectional view of the first manufacturing method in the MIS field-effect transistor of the present invention. FIG.
FIG. 14 is a process cross-sectional view of the first manufacturing method in the MIS field effect transistor of the present invention.
FIG. 15 is a process cross-sectional view of the first manufacturing method in the MIS field-effect transistor of the present invention.
FIG. 16 is a process cross-sectional view of the first manufacturing method in the MIS field-effect transistor of the present invention.
FIG. 17 is a process cross-sectional view of the first manufacturing method in the MIS field-effect transistor of the present invention.
18 is a process cross-sectional view of the first manufacturing method in the MIS field-effect transistor of the present invention. FIG.
FIG. 19 is a process cross-sectional view of the first manufacturing method in the MIS field-effect transistor of the present invention.
FIG. 20 is a process cross-sectional view of the first manufacturing method in the MIS field-effect transistor of the present invention.
FIG. 21 is a process cross-sectional view of the first manufacturing method in the MIS field-effect transistor of the present invention.
FIG. 22 is a process cross-sectional view of the second manufacturing method in the MIS field-effect transistor of the present invention.
FIG. 23 is a process sectional view of a second manufacturing method in the MIS field-effect transistor of the present invention.
FIG. 24 is a process cross-sectional view of the second manufacturing method in the MIS field-effect transistor of the present invention.
FIG. 25 is a process cross-sectional view of the second manufacturing method in the MIS field-effect transistor of the present invention.
FIG. 26 is a process sectional view of a second manufacturing method in the MIS field-effect transistor of the present invention.
FIG. 27 is a process sectional view of a second manufacturing method in the MIS field-effect transistor of the present invention.
FIG. 28 is a process sectional view of a second manufacturing method in the MIS field-effect transistor of the present invention.
FIG. 29 is a process cross-sectional view of the second manufacturing method in the MIS field-effect transistor of the present invention.
30 is a process cross-sectional view of the second manufacturing method in the MIS field-effect transistor of the present invention. FIG.
FIG. 31 is a process cross-sectional view of the second manufacturing method in the MIS field-effect transistor of the present invention.
FIG. 32 is a schematic side sectional view of a conventional MIS field effect transistor.
FIG. 33 is a schematic side cross-sectional view of a conventional MIS field effect transistor by the present inventors.
[Explanation of symbols]
1 p-type silicon (Si) substrate
2 Insulating film under the element isolation region and the metal source / drain region (SiO ₂ )
3 p-type epitaxial silicon layer
4 n-type source / drain region
5 n ⁺ Type source / drain region
6 Barrier metal (TiN)
7 Metal source drain region (Al)
7a Metal drain region (Al)
7b Metal source region (Al)
8 Insulating film on isolation region (SiO ₂ )
9 Gate oxide film (SiO ₂ / Ta ₂ O _Five )
10 Barrier metal (TiN)
11 Gate electrode (Al)
12 Insulating film on the metal source / drain region (SiO ₂ )
13 Phosphorsilicate glass film (PSG)
14 Barrier metal (TiN)
15 Conductive plug (W)
16 Barrier metal (TiN)
17 AlCu wiring
18 Barrier metal (TiN)
19p ⁺ Type impurity region
20 Impurity well region isolation insulating film (SiO ₂ )
21 p-type impurity well region
22 n-type impurity well region
23 n ⁺ Type impurity region
24 n-type epitaxial silicon layer
25p ⁺ Type source / drain region
26 Oxide film for forming SOI structure (SiO ₂ )
27 p-type SOI substrate
28 n-type SOI substrate
29 Selective chemical vapor deposition tungsten film growth prevention insulating film (SiO ₂ )
30 Selective chemical vapor deposition tungsten film (W)
31 Insulating film (SiO ₂ )
32 Insulating film (Si _Three N _Four )

Claims

A semiconductor substrate, a semiconductor layer selectively stacked on the semiconductor substrate, and an opposing surface provided in contact with a part of two opposing side surfaces of the semiconductor layer, with the upper surface of the semiconductor layer substantially matching the upper surface a pair of conductive films (the part of the source drain regions), and the conductive film doped source drain regions respectively provided in said semiconductor layer of the contact portion between the (part of the source drain regions), the conductive film (the source of Insulating films provided on the remaining side surfaces of the drain region (part of the drain region) , directly above and below, and the side surfaces of the insulating film at least on the semiconductor layer and immediately above the conductive film ( part of the source / drain region) a gate insulating film provided on at least the gate insulating film using the conductive film (a part of the source drain region) through a straight upper gate electrode, wherein embedded in the semiconductor layer between the insulating film of the Wherein the semiconductor layer and the conductive layer (part of the source drain region) and the sides are in contact, the insulating film and the conductive film provided immediately above the conductive film (a part of the source drain regions) The side surface in contact with the gate insulating film provided on the side surface of the insulating film immediately above (a part of the source / drain region) coincides with the vertical direction, and the conductive film (a part of the source / drain region) The upper surface of the insulating film provided immediately above the gate insulating film and the gate electrode provided on the side surface of the insulating film immediately above the conductive film (a part of the source / drain region) have the same height. MIS field-effect transistor, characterized in that it has.

The semiconductor layer is an epitaxial semiconductor layer laminated on a semiconductor substrate, or a semiconductor layer (SOI substrate) laminated on the semiconductor substrate via an insulating film. Item 2. The MIS field effect transistor according to Item 1.

The MIS field effect transistor according to claim 1 or 2, wherein the conductive film and the gate electrode have a barrier metal layer.

A selective vapor deposition conductive film is stacked on the conductive film in a semiconductor layer in which source and drain regions that are in contact with the conductive film are formed on two opposing side surfaces, and are formed on regions other than the selective vapor deposition conductive film. After the first insulating film is formed flat, the gate electrode is flattened through the gate insulating film in the opening formed by removing at least the first insulating film between the selective vapor deposition conductive films. A method of manufacturing a MIS field effect transistor, comprising: embedding, and then embedding a second insulating film flatly in an opening formed by removing the selective vapor deposition conductive film.