JP4887646B2 - 薄膜トランジスタ装置及びその製造方法並びに薄膜トランジスタアレイ及び薄膜トランジスタディスプレイ - Google Patents

Description

本発明は、画像表示装置等に用いる薄膜トランジスタ装置及びそれを用いたディスプレイに関する。

半導体自体を基板としたトランジスタや集積回路技術を基礎として、ガラス基板上にアモルファスシリコン（ａ-Ｓｉ）やポリシリコン（ｐ-Ｓｉ）の薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）が製造され、液晶ディスプレイに応用されている。
これらのトランジスタにおいては、作動領域の半導体層もシリコン膜をＣＶＤ法やＰＶＤ法で作成した後、フォトエッチングを施して形成しているので工程が煩雑で製造コストが高くなるのは避けられない。
従来のＴＦＴ表示装置の一例を、図１５及び図１６に示す。図１５は平面配置図であり、図１６は線Ｄ-Ｄ’に沿った断面図である。この表示装置の製造方法の概要を示すと、先ず、絶縁基板１上に金属成膜およびフォトリソ、エッチングによってゲート電極２およびキャパシタ下部電極１０を形成する。次に、プラズマＣＶＤによってＳｉＮｘの絶縁層３およびアモルファスシリコン（ａ-Ｓｉ）からなる半導体層６を形成する。アモルファスシリコン（ａ-Ｓｉ）の最上部には薄くｎ＋ドーピング層６’を形成しておく。そして、フォトリソによってａ-Ｓｉからなる半導体層６を島状にパターニングする。続いて画素電極８としてＩＴＯ（IndiumOxide）を成膜し、フォトリソ・エッチングによって所定の形状にパターニングする。さらにソース電極４及びドレイン電極５の金属膜を成膜し、フォトリソ・エッチングによってパターニングし、さらにチャネル部のｎ＋-Ｓｉ層をエッチングする。
このように現在の半導体製造プロセスは、真空プロセスと多数回のフォトプロセスを駆使したものであり、装置も大掛かりとなるのでその製造コストも高いものとなる。

また近年、ＩＣカードやＲＦＩＤタグ等が注目されている。これらには半導体装置が使用されている。半導体装置は年々多機能化が進んでいるが、逆に薄型化、軽量化が進行しており、それを実現するため限られたスペースへの集積化や素子の薄型化が求められている。
半導体装置に使用される基板を薄くして薄型化を計ろうとすると、素子が壊れ易くなる。例えば、ＩＣカードは、カードホルダや財布などに収納され持ち運ばれるが、ポケットやカバンなどの中で外部からの力により曲げ、捻りなどを加えられることも多く、フレキシブルで壊れにくいことが強く求められている。また、ワイヤボンディングなどで配線する必要があるため、曲げ、捻りなどで素子自身や配線などが壊れるなど信頼性を著しく低下させる問題がある。
最近、酸化物半導体や有機半導体を用いたＴＦＴが登場し、半導体層の形成温度を室温〜２００℃程度にまで低温化できることから,プラスチック基板を用いることも可能になり、軽量かつフレキシブルなディスプレイが安価に得られるものと期待されている（例えば、特許文献１参照。）。

また、従来の半導体装置では、ＴＦＴがオフ状態でも電荷がリークするという難点がある。その他にも、キャパシタンス内部で電荷がリークすることもあるが、一般にはＴＦＴからのリークの方が１桁程度大きい。このリークがはなはだしい場合には、フレーム周波数と同じ周期で画像の明暗が変化するフリッカーと呼ばれる現象が生じてしまう。
ところで、トップゲート構造のＴＦＴでは、リーク電流の発生部位は、ＴＦＴの半導体層のエッジ部とゲート電極が交差する部分で発生するとされている。この原因としてこのエッジ部においてゲート電極の絶縁不良のために、ゲート電極によりソース電極とドレイン電極とが短絡されてしまう。或いは、エッチングやイオンドーピングによるダメージで半導体層の周囲が結晶構造になっていないことがあげられる。

リーク電流の少ないＴＦＴを得ることを目的として、ソース電極とゲート電極を円形状に配置したＴＦＴを具備した液晶ディスプレイが提案されている（例えば、特許文献２参照。）。図１７に示すようにこの液晶ディスプレイの薄膜トランジスタでは、ゲイト電極５０２がソース電極５０１を囲むように配置され、前記ゲイト電極５０２の外側に、前記ゲイト電極５０２をほぼ囲むようにドレイン電極５０３が配置された構造を有している。図中５０４は半導体層である。すなわち、半導体層にはＴＦＴの外形が略相似とされた電極が同心円状に配置されている。円形の電極の外側を囲むように、ゲイト電極と円環の一部が欠けた形状の電極が配置されている。円環の一部が欠けた形状の電極はゲイト電極を構成する配線金属とは異なる層に配置され、二つの電極は同一層の配線金属で構成されている。これにより、半導体層のエッジ部がソース電極とドレイン電極とを結ぶ線上に存在しないため、ドレイン電極とソース電極とがゲート電極によって短絡されることのない構成となっており、この結果、リーク電流を減少させることができるとされている。この現象は、パターニングされた半導体層を有する場合で、かつトップゲート構造のＴＦＴに特有のものである。

半導体のパターニングを不要とする技術としては、ソース（またはドレイン）の周囲に動作層、その周囲にドレイン（またはソース）、その周囲にしゃへい電極を設けた構造がある（例えば、特許文献３参照）。しかし、特許文献２および特許文献３のように半導体としてシリコンを用いた場合には、コンタクト層を形成するためのイオン注入やエッチングが必要であり、半導体のパターニングを不要としてもそれに相当するプロセスは残っており、相変わらず複雑なものであった。また、遮蔽電極は構造を複雑にするものであった。
再公表特許ＷＯ９８−２９２６１号公報 特開平０８−１６０４６９号公報 特開平０８−１３９３３６号公報

本発明は、かかる従来技術の状況に鑑みてなされたものあって、薄膜トランジスタ装置をフォトリソの工程数を減らし、安価に提供することを目的とする。
また、特許文献２に開示された技術では半導体層を横切るエッジ部に発生するリーク電流は低減されるものの、画像を安定させるためのキャパシタは配線や電極の重なりを利用したものであり、充分な機能を発揮させることができない欠点がある。
本発明は、リーク電流が少なく、画像を安定させるために効果的なキャパシタを具備した薄膜トランジスタ装置を提供することを目的とする。
さらに、本発明は上記のような薄膜トランジスタ装置を使用した薄膜トランジスタアレイを提供し、もって画像の安定した軽量で薄い薄膜トランジスタディスプレイを提供することを目的とする。

上記課題を解決するため、本発明は絶縁基板上に形成されたゲート電極およびキャパシタ下部電極とを有し、その上に形成されたゲート絶縁膜を介して半導体層が配置されており、該半導体層上に接してソース電極、ドレイン電極およびキャパシタ上部電極とを有し、さらにその上に形成された層間絶縁膜を介して画素電極を有する薄膜トランジスタ装置であって、平面視的配置において、前記ソース電極が孤立島パターンをなし、前記ドレイン電極が該ソース電極を取り囲むように配置されており、さらに前記ゲート電極が該ソース電極とドレイン電極の間隙を埋める位置に配置されてなり、かつ前記層間絶縁膜中のビアホールによって画素電極とソース電極間および画素電極とキャパシタ上部電極間が接続されており、前記キャパシタ上部電極が孤立島パターンであり、かつ前記キャパシタ下部電極が該キャパシタ上部電極よりも大きくかつキャパシタ上部電極を包含するように形成されてなり、前記半導体層が前記基板の全面にわたって一面で形成されてなる薄膜トランジスタ装置とした。
半導体層を島状にパターニングしなければならない理由は、仮に島状にパターニングしなかった場合、全面に形成された半導体層のうち、ゲートで制御されていない部分を介して他の電極との間にリーク電流が流れるためである。例えば、ゲート電極が下に存在する部分以外においてソース電極と他の電極との間を半導体層が繋いでいると、リーク電流が流れてソース電極の電位が変化してしまう。これは、ディスプレイの表示の悪化を引き起こす。
それに対して、本発明の構造の薄膜トランジスタ装置とすることにより、半導体層をパターニングしなくてもソース・ドレイン間のリーク電流を低減でき、プロセスを簡略化できる。なぜならば、ソースに流れ込む電流を、ゲートが完全に制御できるからである。なお、ここで低減するリーク電流は、ゲート電極上以外の部分で半導体が繋がることによるソース・ドレイン間のリーク電流であり、特許文献２のゲートリークとは異なる。
また、画像を安定させるためのキャパシタを効果的に配置している。従って画像表示装置とした場合に極めて安定した画像が得られるようになる。
キャパシタ上部電極に流れ込む電流を、キャパシタ下部電極がシャットアウトすることができる。
安価な印刷法を使用することが可能となり、エッチング工程も削減することができる。

本発明の薄膜トランジスタ装置では、前記ソース電極と前記ドレイン電極は、櫛状に噛み合って配置されているものとするのが好ましい。
また、前記ソース電極は、互いに離間した状態で平行に延びる複数のソース側櫛状部を有し、前記ドレイン電極は、隣り合う前記ソース側櫛状部の間に前記ソース側櫛状部から離間した状態で配置され、前記ソース側櫛状部と平行に延びるドレイン側櫛状部を有するものとすることができる。
また、平面視的配置において、前記ドレイン電極及びソース電極を前記キャパシタ電極と離れた位置に配置したものとするのが好ましい。
これは、ソース電極を孤立島パターンにするために必要である。
また、平面視的配置において、前記ソース電極が円形であって、前記ドレイン電極が等幅リング状であり、かつそれらの中心が一致しているものとすることができる。

本発明の薄膜トランジスタ装置においては、前記ゲート絶縁膜の上に前記半導体層が配置されており、前記半導体層の上に前記ソース電極、前記ドレイン電極、および前記キャパシタ上部電極が配置されているとすることができる。

本発明の薄膜トランジスタアレイは、絶縁基板上に前記本発明の薄膜トランジスタ装置がマトリクス状に複数個配列されてなり、これら複数個の薄膜トランジスタ装置をゲート配線、ドレイン配線及びキャパシタ配線によって電気的に接続したものである。
また、本発明の薄膜トランジスタディスプレイは、前記の薄膜トランジスタアレイと対向基板とが、平面視略矩形枠状のシール材によって貼り合わされ、このシール材によって囲まれた領域内に液晶層が封入されたものである。
本発明の液晶ディスプレイは、本発明の薄膜トランジスタ装置を使用しているので、画像が安定しており、しかも薄くて軽量なものが安価に提供される利点がある。

本発明の薄膜トランジスタ装置の製造方法は、絶縁基板上に、導電膜からなるゲート電極およびキャパシタ下部電極を形成し、その上にゲート絶縁膜を形成し、次いでゲート絶縁膜上に半導体層を形成し、その上にソース電極、ドレイン電極、キャパシタ上部電極を形成し、その上に層間絶縁膜を形成した後、該層間絶縁膜の所定位置にビアホールを形成し、該ビアホール中に導体層を形成し、さらに前記ビアホールを含む層間絶縁膜上に画素電極を形成する工程とを少なくとも有する製造方法を採用した。
この製造方法において、前記ソース電極、ドレイン電極およびキャパシタ上部電極を形成する工程に、少なくとも印刷工程を含むことができる。
さらに、前記ビアホール中に導体層を形成する工程にも、少なくとも印刷工程を含むことができる。
このような製造方法によれば、リーク電流が少なく効果的なキャパシタを具備した薄膜トランジスタ装置を、確実に製造することができる。
特に、印刷方法を採用すれば必要な部分にのみ導体を形成することができるので、製造工程が大幅に削減され、大量に安価に製造することが可能となる。

画素電極とソース電極、画素電極とキャパシタ上部電極をビアホール接続することにより、ＴＦＴ部とキャパシタ部を独立に設計できる。また、ソース電極を孤立島パターンにしてゲート電極で囲むことや、キャパシタ上部電極をキャパシタ下部電極で囲むことにより、オフ電流を低減できる。ソース電極が円形、ドレイン電極が等幅リング状で中心が一致していることにより、チャネル長を均一に保てるので、特性が均一で安定したリーク電流の少ない安定した動作を確保することができる。
また、本発明の製造方法によれば、安価な素材を使用して薄くて軽い薄膜トランジスタディスプレイを大量に安価に提供することが可能となる。

本発明の実施の形態について、以下に図面を使用して詳細に説明する。なお、以下に使用する図面では、説明を判り易くするために縮尺は正確には描かれていない。
（第１の実施形態）
本発明の第１の実施形態に係わる薄膜トランジスタ装置を、図１及び図２に示す。図１は薄膜トランジスタアレイの１画素領域を示す平面配置図であり、図２は線Ａ−Ａ’に沿った断面図を示している。
図１に示すように第１の実施形態に係わる薄膜トランジスタ装置５０は、画素電極８の中央部に孤島状で円形のソース電極４が有り、該ソース電極４を取り巻くように環状のドレイン電極５が配置されている。ソース電極４の中央にはビアホール９が設けてある。ソース電極４とドレイン電極５の間隙を埋めるようにゲート電極２が形成されていて、薄膜トランジスタ５１を形成している。ソース電極４とゲート電極２は、それぞれソース・ドレイン配線５’及びゲート配線２’に接続されている。
また、画素電極８の薄膜トランジスタ５１に隣接した部分にはキャパシタ５２が形成されている。キャパシタ５２にはキャパシタ上部電極１１が有り、中央にビアホール１２が設けてある。キャパシタ上部電極１１は、キャパシタ配線１０’に接続されている。
これらドレイン配線５’、ゲート配線２’及びキャパシタ配線１０’は、複数の画素領域を結ぶように延長されている。

また、図２に示すように第１の実施形態に係わる薄膜トランジスタ装置５０は、絶縁基板１上にゲート電極２およびキャパシタ下部電極１０が同一面に形成され、その上がゲート絶縁膜３で覆われている。さらにその上に半導体層６が覆っており、その上にソース電極４、ドレイン電極５及びキャパシタ上部電極１１が同一面に形成されている。さらにその上を層間絶縁層７で覆い、その上に画素電極８が形成されている。画素電極８は、ビアホール９によってソース電極４と接続され、ビアホール１２によってキャパシタ上部電極１１と接続されている。

第１の実施形態に係わる薄膜トランジスタ装置では、平面視的配置において前記ドレイン電極及びソース電極を前記キャパシタ電極と離れた位置に配置している。このためトランジスタ薄膜５１部分とキャパシタ５２部分を独立して設計できるという利点がある。
また、周辺の電極や配線の影響を極力排除することができるようになる。
また、平面視的配置において、前記ソース電極が円形であって、前記ドレイン電極が等幅リング状であり、かつそれらの中心が一致していてドレイン電極がソース電極を囲む形状となっている。つまりゲート電極が該ソース・ドレイン電極間を包含する形状となっている。

また、第１の実施形態に係わる薄膜トランジスタ装置では、半導体層６が基板全面に形成されている。半導体層６が基板全面に形成されていても、ソース電極４に流れ込もうとする電流を、ゲート電極２の電位を制御することにより遮断できるので、ソース・ドレイン電極間をオフ状態に保つことができ、半導体層をパターニングして形成したのと何ら変わりない機能を発揮させることができる。
半導体層を基板全面に形成することの利点は、電極をパターニングするためのエッチング工程を省略することができる点にある。このことは印刷法の採用と共に、工程簡略化が促進されコスト削減に大いに寄与することができる。
ここで、ゲート電極２は、ソース電極４とドレイン電極５の間隙だけでなくソース電極４をも包含した島形状でもよいが、ソース電極４やドレイン電極５との間の寄生容量を小さくするために、ソース電極４とドレイン電極５の間隙にほぼ相当する閉ループであるとさらに望ましい。

さらに、第１の実施形態に係わる薄膜トランジスタ装置では、平面視的配置において、キャパシタがトランジスタに隣接した別の位置に孤立パターンとして配置され、かつ前記キャパシタ下部電極が該キャパシタ上部電極よりも大きくかつキャパシタ上部電極を包含するように形成してある。このためキャパシタ下部電極１０の電位をＴＦＴがオフ状態になる電位にしておけば、半導体層６を経由してキャパシタ上部電極１１に流れ込もうとする電流はキャパシタ下部電極１０の電位によって遮断され、ＴＦＴがオフの時の画素電極の電位を正常に保つことができる。
このため、キャパシタは他の電極や配線の影響を受けることが無く、しかも必要な大容量を確保できるので、キャパシタとして高い性能を発揮することができる。

また、ソース電極４、ドレイン電極５、キャパシタ上部電極１１を形成する工程としてスクリーン印刷を用いることにより、これらのパターニングにフォトリソを用いる必要がない。しかしパターン形状によってはソース電極４とドレイン電極５間の距離（チャネル長）を一定に保つことができない場合がある。例えば図５（ａ）のような四角形に形成する場合では、印刷工程で角の丸まりや線の太りが生じて図５（ｂ）のような形状になり、チャネル長が変化して特性のばらつきが生じる。そこでソース電極４とドレイン電極５間の距離（チャネル長）を高精度に形成すべく鋭意検討した結果、図６（ａ）に示すようにソース電極４が円形、ドレイン電極５が等幅リング形状であり、それらの中心を一致させる場合には、印刷後も図６（ｂ）のような形状に仕上げることができるのでチャネル長を均一に保てることを見出した。

本発明の薄膜トランジスタ装置において、絶縁基板としては使用する半導体や導体の材質によって、石英やガラスの他に、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルスルフォン（ＰＥＳ）、ポリイミド（ＰＩ）、ポリエーテルイミド（ＰＥＩ）、ポリスチレン（ＰＳ）、ポリ塩化ビニル（ＰＶＣ）、ポリエチレン（ＰＥ）、ポリプロピレン（ＰＰ）、ナイロン等のプラスチックが使用できる。これらのプラスチック基板は薄いフィルム状で絶縁基板として使用できる利点がある。

ゲート電極、キャパシタ下部電極、ソース電極、ドレイン電極、キャパシタ上部電極及びこれらを繋ぐゲート配線、ソース配線、キャパシタ配線としては、Ａｌ、Ｃｒ、Ａｕ、Ａｇ、Ｃｕ、Ｔｉ、Ｎｉ等の導電性の良い金属膜や、ＩＴＯ等の透明電極膜が使用できる。これらの導電膜はＣＶＤ法やＰＶＤ法を使用して形成する。
あるいはまた、ＡｇペーストやＮｉペースト等の導電ペーストを使用することもできる。ＡｇペーストやＮｉペーストを印刷した後、焼成することによって形成するのが望ましい。
ソース電極、ドレイン電極、キャパシタ上部電極あるいはこれらを繋ぐゲート配線、ソース配線、キャパシタ配線を印刷法を使用して形成することにより、１回のプロセスで成膜とパターニングができるので、工程を簡略化して設備投資を大幅に削減することが可能となる。
また、印刷法として特にスクリーン印刷を使用すると、ソース電極、ドレイン電極あるいはキャパシタ上部電極を厚く形成できるので、ビアホール用の穴を形成する場合に電極に到達し、かつ貫通しない搾孔条件が広いという利点がある。

ゲート絶縁層や層間絶縁膜としては、ＳｉＯ_２ 、Ａｌ_２Ｏ_３、ＳｉＮ等の無機物質や、ポリビニルフェノール、エポキシ、ポリイミド等の有機物質を用いることができる。通常、無機物質の膜はＣＶＤ法やＰＶＤ法を使用して形成し、有機物質はスピンコート法や印刷法を使用して形成することができる。

半導体層を構成する半導体としては、ＩｎＧａＺｎＯ系、ＩｎＺｎＯ系、ＺｎＧａＯ系、ＩｎＧａＯ系、Ｉｎ_２Ｏ_３、ＺｎＯ、ＳｎＯ_２ 、あるいはこれらの混合物等の酸化物半導体や、ポリチオフェン誘導体、ポリフェニレンビニレン誘導体、ポリチエニレンビニレン誘導体、ポリアリルアミン誘導体、ポリアセチレン誘導体、アセン誘導体、オリゴチオフェン誘導体等の有機半導体を用いることができる。

酸化物半導体層は、有機金属化学気相成長やスパッタやレーザアブレーションによる成膜によっても得ることができるが、原料を塗布した後焼成によっても得ることができる。
有機半導体膜を用いる場合は、蒸着によって得られるほか、原料の塗布・焼成によっても得ることができる。
酸化物半導体や有機半導体を使用すると、半導体層の形成に要する温度が室温または２００℃以下まで低くなるので、絶縁基板としてプラスチックフィルムを使用できるようになる利点がある。

層間絶縁膜に形成するビアホール用の穴の形成には、ＵＶ−ＹＡＧレーザビームを使用するのが好ましい。ＵＶ−ＹＡＧレーザビームを使用すれば、微少なビアホールを正確に形成することが可能である。
ビアホール内にはＡｇペーストやＮｉペーストを印刷した後ドクターブレードで押し込んで形成することもできる。
画素電極としてはＡｌやＡｇの薄膜やＩＴＯ膜が好適に用いられる。

次に、本実施形態の薄膜トランジスタ装置の製造方法について、図３及び図４の断面工程図を用いて説明する。絶縁基板１として、例えば厚さ１２５μｍのポリエチレンナフタレート（ＰＥＮ）を用意し、Ａｌを全面にスパッタ成膜した後フォトリソおよびエッチングによって所定の位置にリング状のゲート電極２と長方形のキャパシタ下部電極１０を形成する（図３（ａ）参照）。例えばＡｌ膜の厚さは１００ｎｍ、ゲート電極２の外径は１６０μｍ、内径は８０μｍ、キャパシタ下部電極のサイズは２２５μｍ×３７５μｍ程度にすることができるが、サイズは使用目的に合わせて適宜変更可能である。なお、この時ゲート配線およびキャパシタ配線も同時に形成しておく。

次に、スパッタによってゲート絶縁膜３となるＳｉＯ_２ 等と、半導体層６となるＩｎＧａＺｎＯ_４ 膜を成膜する（図３（ｂ）参照）。厚さはそれぞれ５００ｎｍおよび２００ｎｍ程度が適当である。

次に、ソース電極４、ドレイン電極５、キャパシタ上部電極１１をＡｇペーストを使用したスクリーン印刷法によって形成する（図３（ｃ）参照）。厚さは１０μｍ程度、ソース電極４は直径１００μｍの円形、ドレイン電極５は外形２００μｍ、内径１４０μｍ程度のリング状、キャパシタ上部電極１１は２００μｍ×３５０μｍ程度の長方形とする。なお、この時ドレイン配線も同時に形成しておく。
さらに、エポキシ樹脂を塗布・焼成することにより層間絶縁膜７を形成する（図３（ｄ）参照）。厚さは１００μｍ程度とする。

次に、ＵＶ−ＹＡＧレーザによって層間絶縁膜７に直径５０μｍ前後のビアホール９，１２を形成し（図４（ｅ））、ドクターブレードによってＡｇペーストを埋め込んだ後、焼成する（図４（ｆ））。ここで、表面を軽く削って平らにしておくのが好ましい。

最後に、画素電極８として例えばＡｌやＩＴＯを蒸着し、フォトリソ・エッチングによって４９０μｍ角程度の正方形にパターニングする（図４（ｇ））。
このようにして第１の実施形態の薄膜トランジスタ装置を得る。

このような薄膜トランジスタ装置を用いて、液晶ディスプレイ等の画像表示素子を作製できる。例えば半導体層６に酸化物半導体、ゲート電極２、ソース電極４、ドレイン電極５、キャパシタ下部電極１０、キャパシタ上部電極１１にすべてＩＴＯ等の透明電極を用い、ゲート絶縁層３にＳｉＯ２、層間絶縁膜７にも透明なエポキシ樹脂やポリイミド樹脂を用いることにより、開口率の大きな液晶ディスプレイを作製できる。また、ソース電極４やドレイン電極５にＡｇペーストを用いることによって非透過性液晶ディスプレイの場合でも、ゲストホスト液晶ディスプレイ等に用いることができる。

（第２の実施形態）
本発明の第２の実施形態に係わる薄膜トランジスタ装置を、図７及び図８に示す。図７は薄膜トランジスタアレイの１画素領域を示す平面配置図であり、図８は線Ｂ−Ｂ’に沿った断面図を示している。
本実施形態の薄膜トランジスタ装置６０が先の第１の実施形態に示した薄膜トランジスタ装置５０と異なる点は、その断面構造にある。平面配置は先の第１の実施形態に示した薄膜トランジスタ装置と同じで、薄膜トランジスタ６１とキャパシタ６２は隣接して別々に設けられている。
図８に示す通り本実施形態の薄膜トランジスタ装置６０では、絶縁基板１上にゲート電極２及びキャパシタ下部電極１０が同一面に形成され、その上がゲート絶縁膜３で覆われている。ゲート絶縁膜３の上に接してソース電極４、ドレイン電極５及びキャパシタ上部電極１１が形成され、そしてそれらの上部全面が半導体層６で覆われている。さらに半導体層６の上が層間絶縁層７で覆われ、その上に画素電極８が形成されている。画素電極８は、ビアホール９によってソース電極４と接続され、ビアホール１２によってキャパシタ上部電極１１と接続されている。
すなわち、半導体層６がソース電極４、ドレイン電極５及びキャパシタ上部電極１１の基板側に在るか、基板と反対側に在るかの点で第１の実施形態の薄膜トランジスタ装置と異なっている。
使用する材料や各パターンの形状は先の第１の実施形態の場合と同様なので説明は省略する。

次に、本実施形態の薄膜トランジスタ装置の製造方法について、図９及び図１０の断面工程図を用いて説明する。先の第１の実施形態に係わる薄膜トランジスタ装置の製造方法と異なる点は、半導体層６を形成する順序である。また、各層の形成方法にも若干の別法を採用する。
すなわち、絶縁基板１として、例えば厚さ１２５μｍのポリエチレンナフタレート（ＰＥＮ）を用意し、Ａｌを全面にスパッタ成膜した後フォトリソおよびエッチングによって所定の位置にリング状のゲート電極２と長方形のキャパシタ下部電極１０を形成する（図９（ａ）参照）。例えばＡｌ膜の厚さは１００ｎｍ、ゲート電極２の外径は１６０μｍ、内径は８０μｍ、キャパシタ下部電極のサイズは２２５μｍ×３７５μｍ程度にすることができるが、サイズは使用目的に合わせて適宜変更可能である。なお、この時ゲート配線およびキャパシタ配線も同時に形成しておく。

次に、スピンコートによってゲート絶縁膜３となるポリビニルフェノール溶液を塗布して焼成する（図９（ｂ）参照）。厚さは１μｍ程度が適する。
次に、ソース電極４、ドレイン電極５、キャパシタ上部電極１１をスクリーン印刷と焼成によって形成する（図９（ｃ）参照）。各電極にはＡｇペーストやＮｉペーストを使用することができる。厚さは１０μｍ程度、ソース電極４は直径１００μｍ程度の円形、ドレイン電極５は外形２００μｍ、内径１４０μｍ程度のリング状、キャパシタ上部電極１１は２００μｍ×３５０μｍ程度の長方形とする。なお、この時ドレイン配線も同時に形成しておく。

そして、次にポリチオフェン溶液をスピンコートによって塗布し、焼成によって半導体層６を全面にわたって形成する（図４（ｄ））。
さらに、エポキシ樹脂を塗布・焼成することにより層間絶縁膜７を形成する（図１０（ｅ）参照）。厚さは１００μｍ程度とする。
次に、ＵＶ−ＹＡＧレーザによって層間絶縁膜７及び半導体層６に直径５０μｍのビアホール９，１２を形成し（図１０（ｆ）参照）、ドクターブレードによってＡｇペーストを埋め込んだ後、焼成する（図１０（ｇ）参照）。ここで、表面を軽く削って平らにしておくのが好ましい。

最後に、画素電極８として例えばＡｌやＩＴＯを蒸着し、フォトリソ・エッチングによって４９０μｍ角程度の正方形にパターニングする（図１０（ｈ）参照）。
このようにして第２の実施形態の薄膜トランジスタ装置６０を得る。

（第３の実施形態）
本発明の第３の実施形態に係わる薄膜トランジスタ装置を、図１１及び図１２に示す。図１１は薄膜トランジスタアレイの１画素領域を示す平面配置図であり、図１２は線Ｃ−Ｃ’に沿った断面図を示している。
本実施形態の薄膜トランジスタ装置７０が先の第１の実施形態に示した薄膜トランジスタ装置５０又は第２の実施形態に示した薄膜トランジスタ装置６０と異なる点は、その平面配置構造にある。断面構造は先の第２の実施形態に示した薄膜トランジスタ装置６０と同じである。

図１１に示す通り本実施形態の薄膜トランジスタ装置７０では、画素電極８の中央部にソース電極４とドレイン電極５が櫛状に噛み合って配置されており、ソース電極４とドレイン電極５の間隙を埋めるようにゲート電極２が形成されていて、薄膜トランジスタ５１を形成している。ソース電極４の中央にはビアホール９が設けてある。ソース電極４とゲート電極２は、それぞれドレイン配線５’及びゲート配線２’に接続されている。
また、画素電極８の薄膜トランジスタ５１に隣接した部分にはキャパシタ５２が形成されている。キャパシタ５２にはキャパシタ上部電極１１が有り、中央にビアホール１２が設けてある。キャパシタ上部電極１１は、キャパシタ配線１０’に接続されている。
これらドレイン配線５’、ゲート配線２’及びキャパシタ配線１０’は、複数の画素領域を結ぶように延長されている。

図１２に示す断面構造は、先に図８に示した第２の実施形態と同様なので説明は省略する。
また、各パターンの形状が異なるだけで、製造方法は先の第１の実施形態や第２の実施形態の製造工程が利用できるので、説明は省略する。

薄膜トランジスタ装置の平面配置をこのように構成することにより、ソース電極とドレイン電極の対向する部分を大きくとることができるので、高性能な薄膜トランジスタを得ることができる。
さらに、平面視的配置において、キャパシタがトランジスタに隣接した別の位置に孤立パターンとして配置され、かつ前記キャパシタ下部電極が該キャパシタ上部電極よりも大きくかつキャパシタ上部電極を包含するように形成してある。このためキャパシタ下部電極１０の電位をＴＦＴがオフ状態になる電位にしておけば、半導体層６を経由してキャパシタ上部電極１１に流れ込もうとする電流はキャパシタ下部電極１０の電位によって遮断され、ＴＦＴがオフの時の画素電極の電位を正常に保つことができる。
このため、キャパシタは他の電極や配線の影響を受けることが無く、しかも必要な大容量を確保できるので、キャパシタとして高い性能を発揮することができる。

図１３は、本発明の薄膜トランジスタアレイ８０の平面構成の一例を示す図である。本発明の薄膜トランジスタアレイ８０は、絶縁基板上に前記本発明の第１の実施形態の薄膜トランジスタ装置５０がマトリクス状に複数個配列されてなり、これら複数個の薄膜トランジスタ装置５０をゲート配線２’、ソース・ドレイン配線５’及びキャパシタ配線１０’によって電気的に接続したものである。第１の実施形態の薄膜トランジスタ装置５０が第２の実施形態の薄膜トランジスタ装置６０に代わっても配置は同様になる。
また、図１４は本発明の薄膜トランジスタディスプレイの１種である液晶ディスプレイ９０を示す断面構成図である。本発明の液晶ディスプレイ９０は、前記の薄膜トランジスタアレイ８０と透明基板１３と対向電極１４からなる対向基板８１とが、平面視略矩形枠状のシール材（図示省略）によって貼り合わされ、このシール材によって囲まれた領域内に液晶層１５が封入されたものである。
本発明の液晶ディスプレイ９０は、本発明の薄膜トランジスタ装置を使用しているので、画像が安定しており、しかも薄くて軽量なものが安価に提供される利点がある。

（実施例１）
図３及び図４に示す工程図に従って、図１及び図２に示す構造の第１の実施形態の薄膜トランジスタ装置を作成した。
基板１として厚さ１２５μｍのポリエチレンナフタレート（ＰＥＮ）を用意し、Ａｌをスパッタ成膜した後フォトリソおよびエッチングによってリング状のゲート電極２と長方形のキャパシタ下部電極１０を作製した（図３（ａ）参照）。厚さは１００ｎｍ、ゲート電極２の外径は１６０μｍ、内径は８０μｍ、キャパシタ下部電極１０のサイズは２２５μｍ×３７５μｍとした。なお、ゲート配線２’およびキャパシタ配線１０’も同時に作製した。

次に、スパッタによってゲート絶縁膜３のＳｉＯ_２ と半導体層６のＩｎＧａＺｎＯ_４ を成膜した（図３（ｂ）参照）。厚さはそれぞれ５００ｎｍおよび２００ｎｍとした。
ここで、ソース電極４、ドレイン電極５、キャパシタ上部電極１１をスクリーン印刷によって形成した（図３（ｃ）参照）。厚さは１０μｍ、ソース電極４は直径１００μｍの円形、ドレイン電極５は外形２００μｍ、内径１４０μｍのリング状、キャパシタ上部電極１１は２００μｍ×３５０μｍの長方形とした。なお、ソース・ドレイン配線５’も同時に形成した。

さらに、層間絶縁膜７としてエポキシ樹脂を塗布・焼成により形成した（図３（ｄ）参照）。厚さは１００μｍとした。
ついで、ＵＶ−ＹＡＧレーザによって層間絶縁膜７に直径５０μｍの孔を形成し（図４（ｅ）参照）、ドクターブレードによってＡｇペーストを埋め込み焼成した（図４（ｆ）参照）。ここで、表面を軽く削って平らにした。
最後に、画素電極８としてＡｌを蒸着し、フォトリソ・エッチングによって４９０μｍ角の正方形にパターニングした（図４（ｇ）参照）。

このようにして作製した薄膜トランジスタ装置を用いた薄膜トランジスタアレイを使用して、図１４に示す構造のゲストホスト液晶パネルを作製し、動作することを確認した。なお、この薄膜トランジスタ装置はｎチャネル特性を示すので、キャパシタ配線には負の電位を印加して電流の流入を抑えた。

（実施例２）
図９及び図１０に示す工程図に従って、図７及び図８に示す構造の第２の実施形態の薄膜トランジスタ装置を作成した。
基板１として、厚さ１２５μｍのポリエチレンナフタレート（ＰＥＮ）を用意し、Ａｌをスパッタ成膜した後フォトリソおよびエッチングによってリング状のゲート電極２と長方形のキャパシタ下部電極１０を作製した（図９（ａ）参照）。厚さは１００ｎｍ、ゲート電極２の外径は１６０μｍ、内径は８０μｍ、キャパシタ下部電極１０のサイズは２２５μｍ×３７５μｍとした。なお、ゲート配線２‘およびキャパシタ配線１０’も同時に作製した。

次に、ポリビニルフェノール溶液をスピンコートし、焼成してゲート絶縁膜３とした（図９（ｂ）参照）。厚さは１μｍとした。
ここで、ソース電極４、ドレイン電極５、キャパシタ上部電極１１をスクリーン印刷によって形成した（図９（ｃ）参照）。厚さは１０μｍ、ソース電極４は直径１００μｍの円形、ドレイン電極５は外形２００μｍ、内径１４０μｍのリング状とし、キャパシタ上部電極１１は２００μｍ×３５０μｍの長方形とした。なお、ソース・ドレイン配線５’も同時に形成した。
そして、ポリチオフェン溶液をスピンコートによって塗布し、焼成によって半導体層６とした（図９（ｄ）参照）。

さらに、層間絶縁膜７としてエポキシを塗布・焼成により形成した（図１０（ｅ）参照）。厚さは１００μｍとした。
ついで、ＵＶ−ＹＡＧレーザによって層間絶縁膜７に直径５０μｍの孔を形成し、ドクターブレードによってＡｇペーストを埋め込み、焼成した（図１０（ｆ），（ｇ）参照）。ここで、表面を軽く削って平らにした。
最後に、画素電極８としてＡｌを蒸着し、フォトリソ・エッチングによって４９０μｍ角の正方形にパターニングした（図１０（ｈ）参照）。

なお、この薄膜トランジスタ装置はｐチャネル特性を示すので、キャパシタ配線には正の電位を印加して電流の流入を抑えた。

本発明の第１の実施形態に係わる薄膜トランジスタ装置の平面配置を示す図である。 図１の線Ａ-Ａ’に沿った断面構造を示す図である。 図１の薄膜トランジスタ装置の製造工程を示す断面工程図である。 図３に続く断面工程図である。 スクリーン印刷後の形状の一例を説明する図である。 スクリーン印刷後の形状の他の例を説明する図である。 本発明の第２の実施形態に係わる薄膜トランジスタ装置の平面配置を示す図である。 図７の線Ｂ-Ｂ’に沿った断面構造を示す図である。 図７の薄膜トランジスタ装置の製造工程を示す断面工程図である。 図９に続く断面工程図である。 本発明の第３の実施形態に係わる薄膜トランジスタ装置の平面配置を示す図である。 図１１の線Ｃ-Ｃ’に沿った断面構造を示す図である。 本発明の薄膜トランジスタアレイの平面構造を説明する図である。 本発明の薄膜トランジスタディスプレイ一例の断面構造を説明する図である。 従来の薄膜トランジスタの平面配置の一例を説明する図である。 図１５の線Ｄ-Ｄ’に沿った断面図である。 従来の薄膜トランジスタの他の平面配置を説明する図である。

符号の説明

１・・・・・・絶縁基板、２・・・・・・ゲート電極、２’・・・・・・ゲート配線、３・・・・・・ゲート絶縁膜、４・・・・・・ソース電極、５・・・・・・ドレイン電極、５’・・・・・・ソース・ドレイン配線、６・・・・・・半導体層、６’・・・・・・ドーピング層、７・・・・・・層間絶縁膜、８・・・・・・画素電極、９，１２・・・・・・ビアホール、１０・・・・・・キャパシタ下部電極、１０’・・・・・・キャパシタ配線、１１・・・・・・キャパシタ上部電極、１３・・・・・・透明基板、１４・・・・・・対向電極、１５・・・・・・液晶、５０，６０，７０・・・・・・薄膜トランジスタ置、５１・・・・・・薄膜トランジスタ、５２・・・・・・キャパシタ、８０・・・・・・薄膜トランジスタアレイ、８１・・・・・・対向基板、９０・・・・・・薄膜トランジスタディスプレイ、５０１・・・・・・ソース電極、５０２・・・・・・ゲート電極、５０３・・・・・・ドレイン電極、５０４・・・・・・半導体層

Claims (11)

1. 絶縁基板上に形成されたゲート電極およびキャパシタ下部電極とを有し、その上に形成されたゲート絶縁膜を介して半導体層が配置されており、該半導体層上に接してソース電極、ドレイン電極およびキャパシタ上部電極とを有し、さらにその上に形成された層間絶縁膜を介して画素電極を有する薄膜トランジスタ装置であって、
   平面視的配置において、前記ソース電極が孤立島パターンをなし、前記ドレイン電極が該ソース電極を取り囲むように配置されており、さらに前記ゲート電極が該ソース電極とドレイン電極の間隙を埋める位置に配置されてなり、
   かつ前記層間絶縁膜中のビアホールによって画素電極とソース電極間および画素電極とキャパシタ上部電極間が接続されており、
   前記キャパシタ上部電極が孤立島パターンであり、かつ前記キャパシタ下部電極が該キャパシタ上部電極よりも大きくかつキャパシタ上部電極を包含するように形成されてなり、
   前記半導体層が前記基板の全面にわたって一面で形成されてなることを特徴とする薄膜トランジスタ装置。
2. 前記ソース電極と前記ドレイン電極は、櫛状に噛み合って配置されていることを特徴とする請求項１に記載の薄膜トランジスタ装置。
3. 前記ソース電極は、互いに離間した状態で平行に延びる複数のソース側櫛状部を有し、
   前記ドレイン電極は、隣り合う前記ソース側櫛状部の間に前記ソース側櫛状部から離間した状態で配置され、前記ソース側櫛状部と平行に延びるドレイン側櫛状部を有することを特徴とする請求項１に記載の薄膜トランジスタ装置。
4. 平面視的配置において、前記ドレイン電極及びソース電極が前記キャパシタ電極と離れた位置に配置されてなることを特徴とする請求項１から請求項３のいずれか１項に記載の薄膜トランジスタ装置。
5. 平面視的配置において、前記ソース電極が円形であって、前記ドレイン電極が等幅リング状であり、かつそれらの中心が一致していることを特徴とする請求項１に記載の薄膜トランジスタ装置。
6. 前記ゲート絶縁膜の上に前記半導体層が配置されており、
   前記半導体層の上に前記ソース電極、前記ドレイン電極、および前記キャパシタ上部電極が配置されていることを特徴とする請求項１から請求項５のいずれか１項に記載の薄膜トランジスタ装置。
7. 絶縁基板上に前記請求項１から請求項６のいずれか１項に記載の薄膜トランジスタ装置がマトリクス状に複数個配列されてなり、これら複数個の薄膜トランジスタ装置がゲート配線、ドレイン配線及びキャパシタ配線によって電気的に接続されてなることを特徴とする薄膜トランジスタアレイ。
8. 前記請求項７に記載の薄膜トランジスタアレイと対向基板とが、平面視略矩形枠状のシール材によって貼り合わされ、このシール材によって囲まれた領域内に液晶層が封入されてなることを特徴とする薄膜トランジスタディスプレイ。
9. 絶縁基板上に、導電膜からなるゲート電極およびキャパシタ下部電極を形成し、その上にゲート絶縁膜を形成し、次いでゲート絶縁膜上に半導体層を形成し、その上にソース電極、ドレイン電極、キャパシタ上部電極を形成し、その上に層間絶縁膜を形成した後、該層間絶縁膜の所定位置にビアホールを形成し、該ビアホール中に導体層を形成し、さらに前記ビアホールを含む層間絶縁膜上に画素電極を形成する工程とを少なくとも有する請求項６に記載の薄膜トランジスタ装置の製造方法。
10. 前記ソース電極、ドレイン電極およびキャパシタ上部電極を形成する工程に、少なくとも印刷工程を含むことを特徴とする請求項９に記載の薄膜トランジスタ装置の製造方法。
11. 前記ビアホール中に導体層を形成する工程に、少なくとも印刷工程を含むことを特徴とする請求項９または請求項１０に記載の薄膜トランジスタ装置の製造方法。

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