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JP4890448B2 - 相異なるチャネル領域に相異なるよう調整された内在応力を有するエッチストップ層を形成することによって、相異なる機械的応力を生成するための技術 - Google Patents
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JP4890448B2 - 相異なるチャネル領域に相異なるよう調整された内在応力を有するエッチストップ層を形成することによって、相異なる機械的応力を生成するための技術 - Google Patents

相異なるチャネル領域に相異なるよう調整された内在応力を有するエッチストップ層を形成することによって、相異なる機械的応力を生成するための技術 Download PDF

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Description

本発明は、一般に、集積回路の形成に関し、より詳細には、電荷キャリア移動度を改善するため、所定の内在応力を有するチャネル領域を有する電界効果トランジスタの形成に関する。
集積回路の製造では、あるチップ領域に、特定の回路レイアウトに従って、多数の回路素子を形成する必要がある。一般に、現在複数のプロセス技術が実施されており、マイクロプロセッサ、記憶装置チップなどの複雑な回路では、ＣＭＯＳ技術は、その優れた特性により、動作速度および／または消費電力の観点から現在最も有望なアプローチである。ＣＭＯＳ技術を使用して複雑な集積回路を製造する際には、何百万もの相補型トランジスタ（すなわちＮチャネルトランジスタとＰチャネルトランジスタ）が、結晶性半導体層を有する基板に形成される。
ＭＯＳトランジスタは、ＮチャネルトランジスタとＰチャネルトランジスタのいずれの場合についてもいわゆるＰＮ接合を有し、これは、高濃度にドープされたドレインおよびソース領域と、ドレイン領域とソース領域の間に配置され、逆極性にドープされたチャネル領域との界面によって形成される。チャネル領域の電気伝導度（すなわち導電チャネルが電流を流す能力）は、チャネル領域の上に形成され、薄い絶縁層によってチャネル領域から絶縁されているゲート電極によって制御される。ゲート電極に適切な制御電圧を印加することにより、導電チャネルが生成された際のチャネル領域の電気伝導度は、ドーパント濃度、多数派の電荷キャリアの移動度によって決まり、トランジスタの幅方向におけるチャネル領域の所定の範囲では、ソース領域とドレイン領域間の距離（チャネル長とも呼ばれる）によって決まる。
このため、ゲート電極に制御電圧を印加したときに絶縁層の下に速く導電チャネルを形成させる能力と共に、チャネル領域の電気伝導度は、ＭＯＳトランジスタの性能を実質的に決定する。このため、チャネル長の減少とこれに関連するチャネルの抵抗の低下のために、チャネル長が、集積回路の動作速度の高速化を達成するための支配的な設計条件となっている。
しかし、トランジスタの寸法の縮小は、関連する多くの問題を招いており、これらの問題には、ＭＯＳトランジスタのチャネル長を着実に短縮することによって得られた利点を必要以上に相殺しないように対処しなければならない。この点における大きな課題の１つに、例えば新世代のデバイスのトランジスタのゲート電極など、微少寸法の回路素子を高い信頼性と再現性で作製するための、高度なフォトリソグラフィとエッチング戦略の開発がある。更に、所望のチャネル制御性と共に、低シート抵抗と低コンタクト抵抗を実現するために、ドレインおよびソース領域内で、横方向のほか垂直方向のドーパントプロファイルを極めて正確に制御することが求められている。
更に、リーク電流の制御の観点から、ゲート絶縁層に対するＰＮ接合の垂直方向の位置が重要な設計条件となっている。このため、チャネル長を短縮するには、ゲート絶縁層とチャネル領域によって形成される界面に対して、ドレインおよびソース領域を浅くすることも必要となり、このため、高度な注入技術が要求される。他のアプローチでは、エピタキシャル成長領域が、ゲート電極に対して特定のオフセットを設けて形成され、これは、隆起ドレインおよびソース領域とも呼ばれる。これは、隆起ドレインおよびソース領域の電気伝導度を上げる一方、同時にゲート絶縁層に対してＰＮ接合を浅くするためである。
使用する技術的アプローチがどのようなものであっても、非常に複雑なドーパントプロファイルを作製すると共に、ゲート電極内に金属シリサイド領域と、ドレインおよびソース領域を自己整合方式で形成する際のマスクとして機能させるために、高度なスペーサ技術が必要とされる。微少寸法（すなわちトランジスタのゲート長）の絶え間ない微細化により、前述の処理ステップに関してプロセス技術の適合と新規開発が必要とされているため、所定のチャネル長に対して、チャネル領域内の電荷キャリア移動度を上げることによってトランジスタ素子のデバイス性能を向上することが提案されている。
原則として、チャネル領域内の電荷キャリアの移動度を上げるためには、少なくとも２種類のメカニズムを、組み合わせもしくは単独で使用することができる。第一に、チャネル領域内のドーパント濃度を下げ、これにより、電荷キャリアの散乱の発生を低減させて、電気伝導度を上げることができる。しかし、チャネル領域内のドーパント濃度を下げると、トランジスタデバイスのスレッショルド電圧に大きく影響する。このため、ドーパント濃度を下げることは、所望のしきい値電圧を調整するためのほかのメカニズムが開発されない限り、魅力の薄いアプローチである。第二に、チャネル領域内の格子構造を、例えば、引張応力または圧縮応力を生成することで変え、その結果、電子と正孔のそれぞれの移動度を調整することができる。
例えば、チャネル領域内に引張応力を生成すると電子の移動度が増加し、引張応力の大きさによって異なるが、最高２０％の移動度の増加を得ることができ、これが直接、電気伝導度の増加につながりうる。一方、チャネル領域内に圧縮応力を生成すれば正孔の移動度を上げることができ、これによって、Ｐ型トランジスタの性能を向上できる可能性がもたらされる。
その結果、例えば、引張応力または圧縮応力を生成するために、チャネル領域内またはその下に、シリコン／ゲルマニウム層あるいはシリコン／カーボン層を挿入することが提案されている。チャネル領域またはその下に応力生成層を挿入することによって、トランジスタ性能をかなり向上させることができるものの、相応の応力層の生成を、十分に確立された従来のＣＭＯＳ技術で実施するには、大きな努力を払う必要がある。例えば、チャネル領域内またはその下の適切な場所にゲルマニウムまたはカーボンを含む応力層を形成するためには、追加のエピタキシャル成長法を開発して、プロセスフローに導入する必要がある。このため、プロセスが極めて複雑となり、これにより生産コストも増大し、生産歩留りが低下するおそれがある。
更に、スペーサ要素等の他の構成要素によって確実にかつ制御された方法で応力を誘発することが困難である。これは、スペーサ形成プロセスが、特に高度に微細化されたデバイスでは、注入プロセスとシリサイド形成に完全に適合していなければならず、このため、応力特性に関する要件を満たすために、プロセスを変更できる柔軟性がほとんどないためである。
上記の状況に鑑みて、複雑でコストの高いエピタキシャル成長法や、スペーサ生成などの重要な製造ステップの変更を必要とせず、トランジスタ構造内に所望の応力条件を生成することができる代替技術が求められている。
以下では、本発明の一部の態様の基本を理解できるように、発明の概要を説明する。この概要は、本発明の全てを概観するものではない。本発明の主要または重要な要素を特定したり、本発明の範囲を詳細に記載することを意図するものでもない。その唯一の目的は、後述する詳細な説明に先だって、概念の一部を簡潔に示すことにある。
本発明は、一般に、層間絶縁材料内のゲートとドレインおよびソースの各端子へのコンタクト開口を形成するために、基本的なトランジスタ構造の完成後に形成されるコンタクトエッチストップ層の応力特性を調整することによって、異なるトランジスタ素子のチャネル領域内に所望の応力条件を生成することができる技術を対象としている。
周知のように、トランジスタ素子の特長サイズの微細化に伴い、欠陥の核形成、ボイド形成、電気的挙動の変化などの影響に対処するために、トランジスタ素子内に誘発される機械的応力を確実にかつ正確に制御することが、ますます重要になっている。特に、応力による電気的挙動の変化は、デバイス性能を向上させるために有利に使用することができる。
チャネル領域内の機械的応力の有効な制御、すなわち有効な応力調整技術は、側壁スペーサとコンタクトエッチストップ層の影響を考慮することにより実現できるが、これは、これらの層のいずれもトランジスタ構造の上に直接配置されるためである。本発明によれば、コンタクトエッチストップ層の内在応力特性を調整して、異なるトランジスタ素子に対して異なる応力条件を与えることにより、有効な応力調整技術を実現できる一方、同時に、十分に確立された従来のプロセス技術との高い互換性を保つことができる。
本発明の説明のための一実施形態によれば、方法は、第１トランジスタ素子および第２トランジスタ素子の上に、第１の所定の内在機械的応力を有する第１誘電層を形成するステップを有する。更に、前記第１トランジスタ素子の上に形成された前記誘電層の第１の部分を露出させ、前記第２トランジスタ素子の上に形成された前記誘電層の第２の部分を覆うために、前記第１トランジスタ素子および第２トランジスタ素子の上にマスク層が形成される。最後に、前記第１の部分へのイオン衝撃によって、前記第１の部分内の前記第１の内在応力が、調整された内在応力に変更される。
本発明の別の説明のための実施形態によれば、方法は、第１トランジスタ素子および第２トランジスタ素子の上に、第１の所定の内在機械的応力を有する第１誘電層を形成するステップを有する。更に、前記第１トランジスタ素子の上に形成された前記第１誘電層の第１の部分が選択的に除去される。更に、前記第１トランジスタ素子と、前記第２トランジスタ素子の上に形成された前記第１誘電層の第２の部分との上に、前記第１の内在応力とは異なる第２の内在応力を有する第２誘電層が形成される。最後に、前記第１誘電層の前記第２の部分の上に形成された前記第２誘電層の第２の部分が選択的に除去される。
本発明の更に別の説明のための実施形態によれば、半導体デバイスは、第１のチャネル領域および第１誘電層を有する第１トランジスタ素子を有し、前記第１誘電層は前記第１トランジスタ素子を囲み、前記第１のチャネル領域内に第１の応力を誘発する。更に、前記半導体デバイスは、第２のチャネル領域および第２誘電層を有する第２トランジスタ素子を有し、前記第２誘電層は、前記第２トランジスタ素子を囲み、前記第２のチャネル領域内に前記第１の応力と異なる第２の応力を誘発する。
添付の図面と併せて下記の説明を読めば、本発明が理解されるであろう。添付の図面においては、同一の参照符号は同じ要素を参照している。
本発明は、種々の変形および代替形態を取り得るが、その特定の実施形態が、図面に例として図示され、ここに詳細に記載されているに過ぎない。しかし、この特定の実施形態の詳細な説明は、本発明を開示した特定の形態に限定することを意図するものではなく、反対に、添付の特許請求の範囲によって規定される本発明の趣旨ならびに範囲に含まれる全ての変形例、均等物および他の形態を含むことを理解すべきである。
本発明の説明のための実施形態を下記に記載する。簡潔を期すために、実際の実装の特徴を全て本明細書に記載することはしない。当然、実際の実施形態の開発においては、システム上の制約及びビジネス上の制約に適合させるなど、開発の具体的な目的を達成するために、実装に固有の判断が数多く必要とされ、これは実装によって変わるということが理解される。更に、この種の開発作業は複雑かつ時間がかかるものであるが、本開示の利益を受ける当業者にとって日常的な作業であるということが理解されよう。
添付の図面を参照して本発明を説明する。説明のみを目的として、当業者に知られている細かい点を説明して本発明をわかりにくくすることのないように、さまざまな構造、システムおよびデバイスが、図面で模式的に示されている。それにも関わらず、本発明の例示的な例を記載および説明するために、添付の図面を添付する。本明細書において使用される語句は、関連技術の当業者が理解している意味と同じ意味に使用されていると理解および解釈すべきである。本明細書においてある語句が矛盾なく用いられている場合、その語句が特別な定義を有する、すなわち通常かつ慣用的に用いられ、当業者が理解している意味と異なる定義を有することはない。ある語句が特別な意味を有する、すなわち当業者の理解とは異なる意味に用いられる場合は、そのような特別な定義は本明細書に明示的に記載して、その特別な定義を直接的かつ明確に示す。
本発明は、異なるトランジスタ型のチャネル領域内での有効な応力調整技術を、トランジスタ構造に接しているか、少なくともトランジスタ構造の近くに存在する誘電層の内在応力を調整することによって、能率的に実現できるという概念に基づいている。誘電層の内在応力の調整は、プロセスパラメータを調整することによっておよび／または非反応性イオンによる処理によって実現できる。
トランジスタ構造の上の誘電層（その少なくとも一部は、コンタクトエッチストップ層としても使用されうる）が、トランジスタ構造の広い領域を覆っているため、トランジスタ構造への機械的結合により、トランジスタ形成プロセス中に大きな変更を必要とせずに、チャネル領域内での有効な応力調整技術が可能となる。更に、本発明は、異なるダイ位置、または場合によっては基板内の別のダイにおける、異なる応力特性を有する相応の誘電層の調整または形成を可能にする。
このため、本発明は、局所的なスケールでは、ＣＭＯＳデバイスの相補的トランジスタ対のように、近接して配置される複数のトランジスタ素子に異なる応力誘発誘電層を形成できるようにし、より複雑なＣＭＯＳデバイス（例えばＣＰＵ、メモリチップなど）の全体的な性能を向上できる可能性をもたらす。このため、所定のトランジスタのジオメトリについて、すなわち所定の技術ノードについて、同じリークレベルで高い動作速度を得ることができ、あるいは所定の動作速度で、リーク電流、したがって消費電力を低減することができる。
大域的なスケールでは、ウェハの異なる位置に存在するデバイスの電気的特性のばらつき、あるいは異なるウェハに形成されたデバイスのばらつきの原因となるプロセスの不均一性を、あるいは異なるウェハまたはウェハ位置で応力レベルを選択的に適合させることによって低減あるいは補償することができる。このとき、応力の適合は、トランジスタレベル、すなわち、複雑なトランジスタデバイスのチャネル領域内で行われるため、応力調整技術が非常に有効なものとなる。
前述のように、応力が引き起こす問題は、特長サイズの一層の微細化により関連しており、このため、本発明は、特に高度に微細化された半導体デバイスと組み合わせると有利であり、応力が引き起こす問題による性能低下をほとんど招くことなく、デバイスを更に微細化できる可能性をもたらす。
図面を参照して、本発明の更に詳しい説明のための実施形態をより詳細に記載する。図１ａは、第１トランジスタ素子１００ｎと第２トランジスタ素子１００ｐを有する半導体デバイス１５０を模式的に示す断面図である。トランジスタ素子１００ｎおよび１００ｐは、ＮチャネルトランジスタとＰチャネルトランジスタなど、種類の異なるトランジスタ素子であっても、または異なるダイ位置または基板位置に存在する、種類が同じかまたは異なるトランジスタであってもよい。
特定の実施形態では、トランジスタ１００ｎはＮチャネルトランジスタであり、第２トランジスタ１００ｐはＰチャネルトランジスタであり、この２つが相補的トランジスタ対を形成するように配置されうる。トランジスタ１００ｎおよび１００ｐは、サイズ、導電型、位置、機能などが異なっていてもよいが、便宜上、図示したトランジスタは実質的に同じ構成を有し、このため、トランジスタ１００ｎおよび１００ｐの対応する構成要素には同じ参照符号が付される。
また、本発明は、個々のチャネル領域内またはその下に形成される追加のエピタキシ層などの応力誘発要素を有さないトランジスタ素子に特に有利であるものの、本発明は、このようなほかの応力発生法と組み合わされてもよいという点に留意されたい。また、以下に記載する、本発明の説明のための実施形態の説明では、隆起ドレインおよびソース領域を有さないシリコンオンインシュレータ（ＳＯＩ）デバイスの形で提供されたトランジスタ素子について触れるという点に留意されたい。以下の説明を読めば明らかなように、本発明は、バルクの半導体基板に形成されたトランジスタ素子にも適用することができ、隆起ドレインおよびソース領域を使用するトランジスタの設計にも容易に適用することができる。
半導体デバイス１５０は、埋込み二酸化シリコン層、窒化シリコン層などの絶縁層１０２が形成されている基板１０１を有し、その上に結晶性半導体層１０３が形成されている。以下の説明ではこの層を「シリコン層」と呼ぶが、これは、複雑な論理回路を有する集積回路の大半がシリコンをベースとしているためである。
しかし、半導体層１０３は、設計要件に従い、任意の適した半導体材料から形成されてもよいという点に留意されたい。第１トランジスタ１００ｎと第２トランジスタ１００ｐは、例えば、浅部トレンチアイソレーションの形の隔離構造１２０によって、互いに隔離されうる。第１トランジスタ１００ｎは、ポリシリコン部分などの半導体部分１０６と、例えば金属シリサイドの形で設けられた金属含有部分１０８を有するゲート電極構造１０５を更に有する。
ゲート電極構造１０５は、チャネル領域１０４からゲート電極構造１０５を隔離すると共に、適切にドープされ、金属シリサイド領域１１２が形成されているソース領域とドレイン領域１１１を横方向に隔離しているゲート絶縁層１０７を更に有する。スペーサ要素１１０は、ゲート電極構造１０５の側壁の近くに形成され、ライナ１０９によってゲート電極構造１０５から分離されている。このライナ１０９は、ソース領域およびドレイン領域１１１とスペーサ要素１１０の間にも形成されている。場合によっては、ライナ１０９が省略されてもよい。
第２トランジスタ１００ｐは、実質的に同じ構成と同じ構成要素を有し、第１トランジスタ１００ｎと第２トランジスタ１００ｐが導電型の異なるトランジスタ素子の場合、チャネル領域１０４と、ドレインおよびソース領域１１１は、トランジスタ１００ｎの対応する領域とは含まれるドーパントが異なりうる。
図１ａに示すような半導体デバイス１５０を形成するための代表的なプロセスフローには、以下のプロセスが含まれうる。半導体デバイス１５０がＳＯＩデバイスとなる場合、基板１０１、絶縁層１０２および半導体層１０３が、高度なウェハ結合技術によって形成されうる。あるいは基板１０１が、絶縁層１０２のないバルクの半導体基板として提供されてもよい。その場合、半導体層１０３は、基板の上部であるか、またはエピタキシャル成長法によって形成されうる。
その後、ゲート絶縁層１０７が、十分に確立されたプロセス技術に従って、酸化処理によって堆積および／または形成される。続いて、低圧化学気相成長法（ＬＰＣＶＤ）によって、ポリシリコンなどのゲート電極材料が堆積されうる。その後、ゲート電極材料とゲート絶縁層１０７が、十分に確立されたプロセスレシピに従って、高度なフォトリソグラフィ法とエッチング法によってパターニングされうる。
次に、注入サイクルが、スペーサ要素１１０を形成するための製造プロセスと共に実施されうる。その際、ドレインおよびソース領域１１１について、横方向のドーパントプロファイルを精密に制御することが要求される場合、スペーサ要素１１０は、２つ以上のスペーサ要素として形成され、その間に注入プロセスが実施されてもよい。
例えば、侵入深さの浅い拡張領域が要求とされる場合などがある。活性化と、注入によって誘発された結晶の損傷の一部を回復させるためにアニーリングサイクルを実施した後に、高融点金属を堆積し、下地のシリコンと化学反応させることにより、金属シリサイド領域１０８，１１２が形成される。このとき、スペーサ要素１１０は、ゲート電極構造１０５と、ドレインおよびソース領域１１１の間で金属化合物が形成されるのを阻止または低減するための反応マスクとして機能する。
図１ｂは、トランジスタ素子１００ｎ，１００ｐの上に第１誘電層１１６が形成された状態の半導体デバイス１５０を模式的に示す。通常、トランジスタ素子１００ｎ，１００ｐは、層間絶縁材料（図１ｂに図示なし）内に埋め込まれており、その上に相応のメタライゼーション層が形成され、個々の回路素子同士の間に必要な電気的接続が確立される。層間絶縁材料は、ゲート電極構造１０５と、ドレインおよびソース領域１１１のコンタクトをとるために、異方性エッチングプロセスによってパターニングされる。この異方性エッチングプロセスは、異なる深さに行わなければならない。
このため、エッチングの最前面が既にゲート電極構造１０５に達しており、ドレインおよびソース領域１１１に接近しようとしているときに、ゲート電極構造１０５から材料が除去されないように、通常は、信頼性の高いエッチストップ層が設けられる。このため、特定の実施形態では、第１誘電層１１６は、コンタクトのエッチングのエッチストップ層としても少なくとも部分的に機能するように設計されており、このため、コンタクトエッチストップ層とも呼ばれることがある。多くの場合、層間絶縁材料は二酸化シリコンを含むため、第１誘電層１１６は窒化シリコンを含みうる。
これは、二酸化シリコンのエッチング用の十分に確立された異方性プロセスレシピに対して、窒化シリコンが良好なエッチング選択性を示すためである。より詳細には、窒化シリコンは、十分に確立された堆積レシピに従って堆積され、その際、所定の内在機械的応力を与える一方、同時に、二酸化シリコンに対して所望の高いエッチング選択性を維持するように、堆積パラメータが調整されうる。通常、窒化シリコンは、プラズマ促進化学気相成長法（ＰＥＣＶＤ）によって堆積され、堆積中に窒化シリコン層内で形成される機械的応力を調整するため、プラズマ雰囲気に供給されるバイアスパワーなどのプラズマ雰囲気のパラメータが変更されうる。
例えば、堆積は、窒化シリコン層のＰＥＣＶＤ用の成膜装置内で、シラン（ＳｉＨ４）およびアンモニア（ＮＨ３）、酸化窒素（Ｎ２Ｏ）または窒素（Ｎ２）を使用して、十分に確立されたプロセスレシピに基づいて実施されうる。窒化シリコン層内の応力は、堆積条件によって決まり、例えば、十分に確立された堆積レシピに従って適度に高いバイアスパワーを印加すると、窒化シリコン内に約１５０ＭＰａの圧縮応力を得ることができる一方、別の実施形態では、約０〜１０００ＭＰａの引張応力を得ることができる。
一般に、堆積中に窒化シリコン内で形成される応力は、混合気体、成膜速度、温度、およびイオン衝撃によって決まる。公知のレシピに従って、例えば、層内の相応の引張応力または圧縮応力の大きさを、ＰＥＣＶＤによって層を堆積中に、プラズマ雰囲気を決定するこれらのプロセスパラメータのいずれかを変更するなどにより、調整することができる。より詳細には、プラズマ雰囲気に供給するバイアスエネルギーが変更されて成膜処理中のイオン衝撃の大きさが調整され、これにより、窒化シリコン層の層内に引張応力または圧縮応力が形成されうる。
所望のイオン衝撃を得るには、通常は、デュアル周波数ＣＶＤ反応炉を使用して、所望の大きさのバイアスパワーに調整される。例えば、低周波の供給を大幅に低減するか、あるいは供給を遮断すると、引張応力を有する窒化シリコン層が形成される。一方、適度に高いバイアスパワーを印加すると、窒化シリコン層内に圧縮応力が形成される。相応の成膜処理が、適切なプラズマ雰囲気を生成可能な任意の成膜装置によって実施されうる。
例えば、第１誘電層１１６は、所定の圧縮応力を有する窒化シリコン層として堆積されうる。所望の大きさの圧縮応力または引張応力を有する窒化シリコンを堆積させるための相応のプロセスレシピは、テスト基板に基づいて容易に決定してもよい。その際、１つ以上のプロセスパラメータが変更され、窒化シリコン層の応力特性が測定されて個々のプロセスパラメータと相関されるという点に留意されたい。以下の説明では、第１誘電層１１６が圧縮応力を有すると仮定するが、別の実施形態では、引張応力を有するように形成されてもよい。
図１ｃは、レジストマスク１４０が形成された状態の半導体デバイス１５０を模式的に示し、レジストマスク１４０は、第１トランジスタ素子１００ｎを露出させ、第２トランジスタ素子１００ｐを覆っている。また、レジストマスク１４０は、Ｐ型トランジスタおよびＮ型トランジスタの形成にも必要なフォトリソグラフィマスクに従って形成でき、このため、レジストマスク１４０の形成は、従来のプロセスフローに容易に組み込むことができる。更に、半導体デバイス１５０に対して、非反応性イオンによる処理１６０が実施される。
このイオンは、処理１６０がイオン注入シーケンスとして実施される場合、例えば、キセノン、ゲルマニウムなどを含む。イオン衝撃のため、層１１６の第１の部分１１６ｎの分子構造が変わり、層１１６の第１の部分１１６ｎ内の内在応力が大幅に低減される。処理１６０のプロセスパラメータは、イオン注入プロセスとして実施される場合、第１誘電層１１６の膜厚と使用するイオン種の種類に従って選択されうる。例えば、膜厚が約５０〜１００ｎｍで上記のイオン種を使用する場合、約１０１５〜１０１６イオン／ｃｍ２のドーズ量、約１０〜１００ｋｅＶの注入エネルギーが使用されうる。
しかし、関連するパラメータ値は、シミュレーションによって容易に決定することができる。別の実施形態では、処理１６０は、低い加速エネルギーでも侵入深さが深いアルゴン、ヘリウムなどの不活性ガスを使用したプラズマ雰囲気内で実施されてもよい。これにより、プラズマ雰囲気中で生成されたイオンエネルギーが、部分１１６ｎ内の内在応力を緩和するのに適したものとなる。適切なプラズマ雰囲気が、任意の適したプラズマエッチング装置またはプラズマ成膜装置内に生成されうる。
図１ｄは、イオン衝撃１６０の完了後の半導体デバイス１５０を模式的に示している。設計要件に応じて、応力が低減しているかまたは応力のほとんどない部分１１６ｎが、第１トランジスタ１００ｎの上に設けられており、部分１１６ｐは、最初に堆積された誘電層１１６の圧縮応力を依然として有している。一部の実施形態では、第１の部分１１６ｎ内の内在応力の低減、あるいは大幅に低減された圧縮応力は、第１トランジスタ１００ｎのチャネル領域１０４の電気的挙動を適宜変更して、第１トランジスタ１００ｎおよび第２トランジスタ１００ｐの挙動を実質的に対称とするために適切であると考えることができる。また、半導体デバイス１５０に対して更に処理が実施されうるが、その際、二酸化シリコンなどの層間絶縁材料が堆積され、第１の部分１１６ｎと第２の部分１１６ｐをエッチストップ層として相応のコンタクト開口が形成される。
図１ｅは、第１トランジスタ１００ｎのチャネル領域１０４内の応力条件をより大きく変更することが望ましい場合の、別の説明のための実施形態による半導体デバイス１５０を示す。上記したように、トランジスタ１００ｎがＮ型トランジスタとして形成される場合、チャネル領域１０４内に引張応力が存在すると電子の移動度を高めることができる。このため、第１トランジスタ１００ｎと第２トランジスタ１００ｐの上に、第１トランジスタ１００ｎに所望される内在応力を有する第２誘電層１１７が形成されうる。例えば、所定の大きさの内在引張応力を示す誘電層１１７が堆積されうる。
一部の実施形態では、第２の部分１１６ｐ内の圧縮応力は、第２誘電層１１７によって誘発される引張応力を非常に過度に補償して、第２トランジスタ１００ｐのチャネル領域１０４内の総応力が所望の値（例えば、圧縮応力条件）となるように選択されてもよい。別の実施形態では、誘電層１１７内に引張応力を形成して、第２の部分１１６ｐ内の圧縮応力を部分的に補償することは不適当であると考えられる。このため、第２トランジスタ１００ｐの上の誘電層１１７によって形成される内在応力が、例えば処理１６０と同様の処理によって調整されてもよい。または別の実施形態では、第２トランジスタ１００ｐの上の層１１７の部分が除去されてもよい。
図１ｆは、第１トランジスタ素子１００ｎを覆い、第２トランジスタ素子１００ｐを露出させているレジストマスク１７０が形成された状態の半導体デバイス１５０を模式的に示す。更に、第２トランジスタ１００ｐに対してプラズマエッチングプロセス１８０が実施されて、層１１７の露出された部分が除去される。一部の実施形態では、誘電層１１７は、第１誘電層１１６上に形成された、プラズマエッチングプロセス１８０のエッチングの最前面が層１１６の第２の一部１１６ｐにほぼ達した場合に指示を与えるための薄いライナ（図示せず）を有していてもよい。あるいは、ライナがエッチストップ層として機能してもよい。
図１ｇは、層１１７の露出された部分を除去し、レジストマスク１７０を除去した後の、半導体デバイス１５０を概略的に示す。このため、第１トランジスタ１００ｎのチャネル領域１０４内に形成される応力が、第２誘電層１１７によって実質的に決定される一方、第２トランジスタ１００ｐのチャネル領域１０４内の応力は、第２の部分１１６ｐによって実質的に決定される。第１誘電層１１６と第２誘電層１１７の内在応力の種類と大きさは、設計要件に応じて選択することができ、必ずしも上に記載したように選択されるわけではないという点に留意されたい。
更に別の実施形態では、図１ｆに示したプラズマエッチングプロセス１８０に代えて、図１ｃのイオン衝撃１６０と同様のイオン衝撃を実施して、誘電層１１７を除去せずに、誘電層１１７の露出された部分の応力を低減または緩和してもよい。注入パラメータまたはプラズマ雰囲気のパラメータを適切に選択することによって、応力緩和の程度を適切に制御して、第２トランジスタ１００ｐのチャネル領域１０４内で誘発された総応力を所望の値にすることができる。このようにして、第１トランジスタ素子１００ｎと第２トランジスタ素子１００ｐの上に、層１１６，１１７の膜厚をほぼ揃えて、その後のコンタクト開口のエッチング時のエッチング条件を実質的に同一にすることができる。
また、上記の実施形態では、Ｎ型トランジスタ内に引張応力が、Ｐ型トランジスタ内に圧縮応力が有利に形成される。しかし、応力をこれ以外の組合せで発生させてもよい。より詳細には、基板の異なる２つ以上の位置において、応力の大きさを２段階以上で変えてもよい。例えば、イオン衝撃１６０を、パラメータを変更するなどによって複数工程で実行して、その際、各工程を、異なるレジストマスク１４０を使用して実施してもよい。同様に、プラズマエッチングプロセス１８０が、それぞれの層１１７を完全に除去しなくてもよく、異なるレジストマスク１７０を使用して複数の工程で実施されてもよい。
次に、図２ａ〜２ｊを参照して、更に別の説明のための実施形態を記載する。図２ａにおいて、半導体デバイス２５０は、第１トランジスタ素子２００ｎと第２トランジスタ素子２００ｐを有する。第１トランジスタ２００ｎと第２トランジスタ２００ｐの構成は、図１ａを参照して記載したものと同じであってもよく、このため、先頭の数字を「１」の代りに「２」を使用する以外は、同じ参照番号を使用する。このため、これらの構成要素の詳細な説明は省略する。
図２ｂは、第１ライナ２１６ａ、応力誘発層２１６ｂ、および第２ライナ２１６ｃをしうる第１誘電層２１６が形成された状態の半導体デバイス２５０を模式的に示す。一実施形態では、ライナ２１６ａ，２１６ｃは二酸化シリコンから形成され、応力誘発層２１６ｂは窒化シリコンから形成されうる。二酸化シリコンの堆積レシピは従来技術において十分に確立されており、このため、ライナ２１６ａ，２１６ｃの形成に容易に適用することができる。応力誘発層２１６ｂの形成については、図１ｂの誘電層１１６を参照して上に記載した条件（あるいは規準）と同じ条件が当てはまる。便宜上、応力誘発層２１６ｂは圧縮応力を有し、これが、第２トランジスタ素子２００ｐに伝えられる一方、第１トランジスタ２００ｎが引張応力を受けるとする。しかし、別の実施形態では、応力誘発層２１６ｂが引張応力を有していてもよい。
図２ｃは、第２トランジスタ２００ｐを覆い、第１トランジスタ２００ｎを露出させているレジストマスク２４０が形成された状態の半導体デバイス２５０を示す。また、半導体デバイス２５０に対して、ライナ２１６ｃの露出された部分を除去するためのウェット化学エッチングプロセス２６０が実施される。特定の一実施形態では、ウェット化学エッチングプロセスは、ライナ２１６ｃの二酸化シリコンを攻撃するがレジストマスク２４０のエッチレートが著しく低い希釈フッ化水素酸（ＨＦ）を使用する。ＢＦによって二酸化シリコンを選択的に除去する相応のエッチングレシピが、従来技術において十分に確立されている。
図２ｄは、ライナ２１６ｃの露出された部分を除去し、レジストマスク２４０を除去した後の半導体デバイス２５０を模式的に示す。このため、第２トランジスタ素子２００ｐは、依然としてライナ２１６ｃによって覆われているが、応力誘発層２１６ｂが第１トランジスタ２００ｎの上で露出されている。
図２ｅにおいて、半導体デバイス２５０に対して、別のウェット化学エッチングプロセス２６１が実施される。このプロセスは、応力誘発層２１６ｂを選択的に除去するが、ライナ２１６ａ，２１６ｃをほとんど攻撃しないように設計されうる。説明のための一実施形態では、応力誘発層２１６ｂは、窒化シリコンから形成されており、このため、エッチング用の化学種は、二酸化シリコンに対して優れたエッチング選択性を示す熱リン酸（Ｈ３ＰＯ４）を使用したものでありうる。その結果、第２トランジスタ素子２００ｐの上の応力誘発層２１６ｂは残る一方、わずかなアンダーエッチの領域（図示せず）を除き、第１トランジスタ素子２００ｎの上の応力誘発層２１６ｂは、実質的に完全に除去される。
図２ｆは、第１トランジスタ素子２００ｎを覆い、第２トランジスタ素子２００ｐを露出させている更に別のレジストマスク２４１が形成された状態の半導体デバイス２５０を概略的に示す。更に、半導体デバイス２５０に対して別のウェット化学エッチングプロセス２６２が実施され、第２トランジスタ素子２００ｐの上に露出されたライナ２１６ｃが除去される。エッチングプロセス２６０と同様に、ライナ２１６ｃが二酸化シリコンから形成されている場合、プロセス２６２はＢＦを使用しうるが、第１トランジスタ２００ｎの上のライナ２１６ａはレジストマスク２４１によって保護されている。
図２ｇは、ウェット化学エッチングプロセス２６２が終了し、レジストマスク２４１を除去した後の、半導体デバイス２５０を概略的に示す。このため、第２トランジスタ２００ｐの上に形成された応力誘発層２１６ｂが露出されているが、第１トランジスタ２００ｎはライナ２１６ａによって覆われたままである。次に、応力誘発層２１６ｂ内の内在応力とは異なる内在応力を有する別の誘電層が堆積されうる。
図２ｈは、引張応力などの所定の内在応力を有する第２誘電層２１７が、第１トランジスタ素子２００ｎと第２トランジスタ素子２００ｐの上に形成された状態の半導体デバイス２５０を示す。堆積レシピ、膜厚等の層特性、材料組成などに関し、層１１６，１１７，２１６ｂに関して説明したのと同じ条件が当てはまる。説明のための一実施形態では、第２誘電層２１７は窒化シリコンから形成され、その膜厚は、その後の製造プロセスのコンタクトエッチストップ層として機能するのに適した値でありうる。
図２ｉは、第１トランジスタ素子２００ｎを覆い、第２トランジスタ素子２００ｐを露出させている更に別のレジストマスク２４２が形成された状態の半導体デバイス２５０を模式的に示す。この段階では、第２トランジスタ素子２００ｐのチャネル領域２０４内に誘発された応力は、応力誘発層２１６ｂと誘電層２１７によって少なくとも部分的に決定されるため、一実施形態によれば、第２トランジスタ２００ｐに対して、層２１７内の内在応力を緩和するかまたは低減させるための処理２６３が実施されうる。このため、例えば、キセノン、ゲルマニウムなどを使用した、イオン注入法による非反応性イオンによる処理が実施されるか、またはアルゴン、ヘリウムなどを使用したプラズマ処理が使用されうる。
処理２６３のプロセスパラメータは、第２トランジスタ２００ｐのチャネル領域２０４内の所望の総応力の値に基づき、かつ誘電層２１７の特性（例えば膜厚、材料組成など）に従って選択されうる。相応のプロセスレシピおよびプロセスパラメータは、例えばテストラン、シミュレーションなどに基づいて容易に決定することができる。イオン衝撃１６０とプラズマエッチング１８０に関して上に記載したように、異なるレジストマスク２４２と、異なるプロセスパラメータを使用する２つ以上の工程以上を実施することによって、応力緩和の程度および応力緩和の位置を、処理２６３中に調整することができる。
別の実施形態では、層２１７の露出された部分をプラズマエッチングプロセスによって除去することによって、第２トランジスタ素子２００ｐのチャネル領域２０４内に誘発された応力に与える誘電層２１７の影響をなくしてもよい。この場合、ライナ２１６ｃは除去されず（図２ｆを参照）、このため、プラズマエッチングプロセス中に有効なエッチストップ層またはエッチ指示層として使用して、層２１７の露出された部分の除去を確実に制御することができ、有利である。このため、このプラズマエッチングプロセスを実施し、対応して層２１７の露出された部分を除去した後は、第２トランジスタ２００ｐのチャネル領域２０４内の応力が、応力誘発層２１６ｂによって実質的に決定される一方、第１トランジスタ素子２００ｎ内の応力は、残された電層２１７によって実質的に形成される。
図２ｉに戻ると、処理２６３の完了の後、層２１７の露出された部分は実質的に応力緩和されているか、この部分の応力が大幅に低減されているか、または所望のレベルに調整されている。
図２ｊは、処理２６３が完了し、レジストマスク２４２を除去した後の、半導体デバイス２５０を模式的に示す。これらの処理により、第２トランジスタ素子２００ｐの総応力に大きく寄与することはない低応力層２１７ｐが残される。半導体デバイス２５０の上に二酸化シリコン等の層間絶縁材料を堆積し、一方では層２１６ｂ，２１７を、他方では層２１７を、それぞれエッチストップ層として使用して、それぞれのコンタクト開口を形成することによって、更に処理が実施されうる。第１トランジスタ２００ｎのコンタクトエッチストップ層（すなわち層２１７）と第２トランジスタ２００ｐのコンタクトエッチストップ層（すなわち層２１６ｐと層２１７ｐ）の厚さの違いは、コンタクトホール形成のプロセスにほとんど影響しないという点に留意されたい。これは、ライナ２１６ａが両方のトランジスタ素子に残されているため、一方ではトランジスタ２００ｎにおいて層２１７を、他方ではトランジスタ２００ｐにおいて層２１６ｐと層２１７ｐを、それぞれ開口する際の追加のエッチストップ層として機能するためである。
図３ａは、第１トランジスタ素子３００ｎと第２トランジスタ素子３００ｐを有する半導体デバイス３５０の断面を模式的に示す。これは、図１ａおよび２ａを参照して記載した構成を有しうる。このため、先頭の数字に「１」、「２」を使用する代りに「３」を使用する以外は、同じ参照番号を使用する。このため、これらの構成要素の詳細な説明は省略する。
図３ｂは、応力誘発層３１６ｂ（例えば窒化シリコンから形成される）とライナ３１６ｃ（例えば二酸化シリコンから形成される）を有する誘電層３１６が形成された状態の半導体デバイス３５０を模式的に示す。ライナ３１６ｃと応力誘発層３１６ｂの形成については、上でライナ２１６ａ，２１６ｃ、および応力誘発層２１６ｂに関して概説したのと同じ条件が当てはまる。例えば、応力誘発層３１６ｂは、圧縮応力を有し、これが第２トランジスタ素子３００ｐに伝えられる一方、第１トランジスタ素子３００ｎ内で引張応力が形成されうる。
図３ｃは、第２トランジスタ素子３００ｐを覆い、第１トランジスタ素子３００ｎを露出させているレジストマスク３４０が形成された状態の半導体デバイス３５０を示す。また、半導体デバイス３５０に対してプラズマエッチングプロセス３６０が実施され、ライナ３１６ｃと応力誘発層３１６ｂの露出された部分が除去されうる。相応のプラズマエッチングレシピは従来技術において十分に確立されており、スペーサ構成要素３１０の形成に使用したプロセスパラメータを使用することができる。
図３ｄは、プラズマエッチングプロセス３６０が完了し、レジストマスク３４０が除去された後の半導体デバイス３５０を模式的に示す。これらの処理により、第２トランジスタ３００ｐに応力誘発層３１６ｂとライナ３１６ｃが残されるが、第１トランジスタ３００ｎが完全に露出される。
図３ｅは、引張応力などの、所定の内在応力を有する第２誘電層３１７が形成された状態の半導体デバイス３５０を模式的に示し、この応力が、第１トランジスタ素子３００ｎのチャネル領域３０４に伝えられる。誘電層３１７の堆積パラメータと特性に関して、層１１７，２１７に関して記載したのと同じ条件が当てはまる。
図３ｆは、第１トランジスタ素子３００ｎを覆い、第２トランジスタ素子３００ｐを露出させている別のレジストマスク３４１が形成された状態の半導体デバイス３５０を模式的に示す。更に、半導体デバイス３５０はプラズマエッチング雰囲気３６１に露出され、誘電層３１７の露出された部分が除去される。相応のエッチングレシピは、例えば、スペーサ要素３１０の形成時に使用するレシピの形で十分に確立されている。エッチングプロセス３６１中に、ライナ３１６ｃはエッチストップ層またはエッチ指示層として機能し、これによって、エッチングプロセス３６１を確実に制御できるようになる。誘電層３１７の露出された部分の除去後、エッチングプロセス３６１によって消費されなかったライナ３１６ｃの残りの部分が、一部の実施形態によれば、例えば、ＢＦを使用するウェット化学エッチングプロセスによって除去される。その後、レジストマスク３４１が除去されうる。
図３ｇは、例えば、第２トランジスタ３００ｐのチャネル領域３０４内に圧縮応力を誘発する層３１６ｂと、例えば、第１トランジスタ素子３００ｎのチャネル領域３０４内に引張応力を誘発する残された層３１７とを有する半導体デバイス３５０を模式的に示す。上で説明した実施形態と同様に、例えば二酸化シリコンの形で層間絶縁材料３８０を堆積し、コンタクト開口３８１を形成することによって、半導体デバイス３５０に対して更に処理が実施されうる。その際、応力誘発層３１７，３１６ｂは、異方性エッチングプロセス中にエッチストップ層として有効に使用されうる。
この結果、本発明はトランジスタ構造に直接接するか、またはトランジスタ構造の上でかつその近くに存在する応力誘発誘電層の形成を可能にする技術を提供する。この技術では、ウェット化学エッチングプロセス、プラズマエッチングプロセス、イオン注入またはプラズマ処理プロセスなどの、十分に確立された従来のプロセスを、異なる種類の応力誘発層を異なる位置に設けるために使用することができる。このため、応力を決定するパラメータを良好に制御することができ、有効な応力調整技術を可能にする。より詳細には、トランジスタ素子のそれぞれのチャネル領域内に誘発される応力を、コンタクトエッチストップ層としても機能しうる誘電層によって実質的に制御することができ、このことにより応力調整技術を極めて容易にすることができる。これは、応力が、２つ以上の構成要素（例えばコンタクトエッチストップ層と側壁スペーサの組み合わせ）ではなく、良好に制御可能な１つの構成要素によって実質的に決定されるためである。図面を参照して記載した説明のための実施形態を組み合わせても、特定の処理ステップを、何らかの適切な方法で、別の実施形態の処理ステップと置き換えてもよいという点に留意されたい。
上記に記載した特定の実施形態は例に過ぎず、本発明は、本開示の教示の利益を得る当業者にとって自明の、異なるが均等の別法によって変更および実施されてもよい。例えば、上記のプロセス工程を記載した順序とは異なる順序で実行してもよい。更に、ここに記載した構成または設計の詳細が、添付の特許請求の範囲以外によって限定されることない。このため、上記に記載した特定の実施形態を変形または変更することが可能であり、このような変形例は全て本発明の範囲ならびに趣旨に含まれることが意図されることが明らかである。したがって、ここに保護を請求する対象は、添付の特許請求の範囲に記載したとおりである。
さまざまな製造段階における、２つのトランジスタ素子を有する半導体デバイスの断面図を模式的に示し、本発明の説明のための実施形態によりコンタクトエッチストップ層の内在機械的応力が、非反応性イオンによる処理によって調整されることを示す断面図。 さまざまな製造段階における、２つのトランジスタ素子を有する半導体デバイスの断面図を模式的に示し、本発明の説明のための実施形態によりコンタクトエッチストップ層の内在機械的応力が、非反応性イオンによる処理によって調整されることを示す断面図。 さまざまな製造段階における、２つのトランジスタ素子を有する半導体デバイスの断面図を模式的に示し、本発明の説明のための実施形態によりコンタクトエッチストップ層の内在機械的応力が、非反応性イオンによる処理によって調整されることを示す断面図。 さまざまな製造段階における、２つのトランジスタ素子を有する半導体デバイスの断面図を模式的に示し、本発明の説明のための実施形態によりコンタクトエッチストップ層の内在機械的応力が、非反応性イオンによる処理によって調整されることを示す断面図。 さまざまな製造段階における、２つのトランジスタ素子を有する半導体デバイスの断面図を模式的に示し、本発明の説明のための実施形態によりコンタクトエッチストップ層の内在機械的応力が、非反応性イオンによる処理によって調整されることを示す断面図。 さまざまな製造段階における、２つのトランジスタ素子を有する半導体デバイスの断面図を模式的に示し、本発明の説明のための実施形態によりコンタクトエッチストップ層の内在機械的応力が、非反応性イオンによる処理によって調整されることを示す断面図。 さまざまな製造段階における、２つのトランジスタ素子を有する半導体デバイスの断面図を模式的に示し、本発明の説明のための実施形態によりコンタクトエッチストップ層の内在機械的応力が、非反応性イオンによる処理によって調整されることを示す断面図。 ２つの異なるトランジスタ素子を有する半導体デバイスの断面を模式的に示し、本発明の説明のための別の実施形態に従い、コンタクトエッチストップ層の内在機械的応力が、非反応性イオンによる処理によって調整されることを示す断面図。 ２つの異なるトランジスタ素子を有する半導体デバイスの断面を模式的に示し、本発明の説明のための別の実施形態に従い、コンタクトエッチストップ層の内在機械的応力が、非反応性イオンによる処理によって調整されることを示す断面図。 ２つの異なるトランジスタ素子を有する半導体デバイスの断面を模式的に示し、本発明の説明のための別の実施形態に従い、コンタクトエッチストップ層の内在機械的応力が、非反応性イオンによる処理によって調整されることを示す断面図。 ２つの異なるトランジスタ素子を有する半導体デバイスの断面を模式的に示し、本発明の説明のための別の実施形態に従い、コンタクトエッチストップ層の内在機械的応力が、非反応性イオンによる処理によって調整されることを示す断面図。 ２つの異なるトランジスタ素子を有する半導体デバイスの断面を模式的に示し、本発明の説明のための別の実施形態に従い、コンタクトエッチストップ層の内在機械的応力が、非反応性イオンによる処理によって調整されることを示す断面図。 ２つの異なるトランジスタ素子を有する半導体デバイスの断面を模式的に示し、本発明の説明のための別の実施形態に従い、コンタクトエッチストップ層の内在機械的応力が、非反応性イオンによる処理によって調整されることを示す断面図。 ２つの異なるトランジスタ素子を有する半導体デバイスの断面を模式的に示し、本発明の説明のための別の実施形態に従い、コンタクトエッチストップ層の内在機械的応力が、非反応性イオンによる処理によって調整されることを示す断面図。 ２つの異なるトランジスタ素子を有する半導体デバイスの断面を模式的に示し、本発明の説明のための別の実施形態に従い、コンタクトエッチストップ層の内在機械的応力が、非反応性イオンによる処理によって調整されることを示す断面図。 ２つの異なるトランジスタ素子を有する半導体デバイスの断面を模式的に示し、本発明の説明のための別の実施形態に従い、コンタクトエッチストップ層の内在機械的応力が、非反応性イオンによる処理によって調整されることを示す断面図。 ２つの異なるトランジスタ素子を有する半導体デバイスの断面を模式的に示し、本発明の説明のための別の実施形態に従い、コンタクトエッチストップ層の内在機械的応力が、非反応性イオンによる処理によって調整されることを示す断面図。 ２種類のトランジスタ型を有する半導体デバイスの断面を模式的に示し、本発明の更に別の説明のための実施形態に従い、ドライエッチング技術によってその一部を選択的に除去することによって、相応に設計されたコンタクトエッチストップ層が形成されることを示す断面図。 ２種類のトランジスタ型を有する半導体デバイスの断面を模式的に示し、本発明の更に別の説明のための実施形態に従い、ドライエッチング技術によってその一部を選択的に除去することによって、相応に設計されたコンタクトエッチストップ層が形成されることを示す断面図。 ２種類のトランジスタ型を有する半導体デバイスの断面を模式的に示し、本発明の更に別の説明のための実施形態に従い、ドライエッチング技術によってその一部を選択的に除去することによって、相応に設計されたコンタクトエッチストップ層が形成されることを示す断面図。 ２種類のトランジスタ型を有する半導体デバイスの断面を模式的に示し、本発明の更に別の説明のための実施形態に従い、ドライエッチング技術によってその一部を選択的に除去することによって、相応に設計されたコンタクトエッチストップ層が形成されることを示す断面図。 ２種類のトランジスタ型を有する半導体デバイスの断面を模式的に示し、本発明の更に別の説明のための実施形態に従い、ドライエッチング技術によってその一部を選択的に除去することによって、相応に設計されたコンタクトエッチストップ層が形成されることを示す断面図。 ２種類のトランジスタ型を有する半導体デバイスの断面を模式的に示し、本発明の更に別の説明のための実施形態に従い、ドライエッチング技術によってその一部を選択的に除去することによって、相応に設計されたコンタクトエッチストップ層が形成されることを示す断面図。 ２種類のトランジスタ型を有する半導体デバイスの断面を模式的に示し、本発明の更に別の説明のための実施形態に従い、ドライエッチング技術によってその一部を選択的に除去することによって、相応に設計されたコンタクトエッチストップ層が形成されることを示す断面図。

Claims (6)

  1. 第１トランジスタ素子および第２トランジスタ素子の上に、第１の所定の内在機械的応力を有する第１誘電層を形成するステップと、
    前記第１トランジスタ素子および前記第２トランジスタ素子の上に形成された前記第１誘電層の上に、前記第１誘電層に対して選択的にエッチング可能である第１ライナを形成するステップと、
    前記第２トランジスタ素子を第１レジストマスクで覆いながら、前記第１トランジスタ素子上の前記第１ライナを選択的にエッチングするステップと、
    前記第１レジストマスクを除去し、前記第２トランジスタ素子上の前記第１ライナをエッチマスクとして用いてウェットエッチングプロセスによって前記第１誘電層を選択的にエッチングすることにより前記第１誘電層の第１の部分を前記第１トランジスタ素子上から除去するステップと、
    前記第１トランジスタ素子の上と、前記第１ライナおよび前記第２トランジスタ素子上に形成された前記第１誘電層の第２の部分の上とに、前記第１の内在応力とは反対方向の第２の内在応力を有する第２誘電層を形成するステップと、
    前記第２トランジスタ素子上に形成された前記第２誘電層の第２の部分へのイオン衝撃プロセスを実行することによって、前記第２誘電層の第２の部分内の前記第２の内在応力が低減され、前記第２トランジスタ素子のチャネル領域内の応力が、前記前記第２トランジスタ素子上に形成された前記第１誘電層の第２の部分により形成される一方、前記第１トランジスタ素子のチャネル領域内の応力は、前記前記第１トランジスタ素子上に形成された前記第２誘電層の第１の部分により形成されるステップと、を有する方法。
  2. 前記前記第２トランジスタ素子のチャネル領域内の応力が、前記前記第２トランジスタ素子上に形成された前記第１誘電層の第２の部分により形成される一方、前記第１トランジスタ素子のチャネル領域内の応力は、前記前記第１トランジスタ素子上に形成された前記第２誘電層の第１の部分により形成されるステップは、前記第２誘電層の前記第２の部分への前記イオン衝撃プロセスを実行する前に、前記第１トランジスタ素子の上に形成された前記第２誘電層の第１の部分を覆い、前記第２誘電層の前記第２の部分は露出させるように第２レジストマスクを形成するステップを更に有する、請求項１に記載の方法。
  3. 前記第２誘電層を形成する前に、前記第１トランジスタ素子を覆う第３レジストマスクを形成するステップと、前記第１誘電層の前記第２の部分の上に形成された前記第１ライナをエッチングによって除去するステップと、前記第３レジストマスクを除去するステップと、を更に有する、請求項２に記載の方法。
  4. 前記第１ライナを選択的にエッチングするステップは、ウェットエッチングプロセスとして実行されることを特徴とする、請求項１に記載の方法。
  5. 前記第１誘電層を形成するステップの前に、前記第１誘電層に対して選択的にエッチング可能である第２ライナを前記第１トランジスタ素子および前記第２トランジスタ素子の上に形成するステップを更に有する、請求項１に記載の方法。
  6. 前記第１ライナおよび前記第２ライナの材料組成は、前記第１誘電層の材料組成と異なることを特徴とする、請求項５に記載の方法。
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