JP4904671B2 - 半導体装置、その製造方法及び電子機器 - Google Patents

Description

本発明は、誘電体キャパシタを有する半導体装置、その製造方法及びそれを使用した電子機器に関し、特に絶縁性基板上に形成された能動素子によって誘電体キャパシタが駆動される半導体装置、その製造方法及びそれを使用した電子機器に関する。

近年、強誘電体を使用した不揮発性メモリ（強誘電体メモリ）及び高誘電体を使用したダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）等のメモリ用半導体装置の研究開発が盛んに行われ、数多くの製品が市場に供給されている。これらの強誘電体メモリ及びＤＲＡＭ等の半導体装置はスイッチングトランジスタを備えており、このスイッチングトランジスタの一方の拡散層（ソース領域又はドレイン領域）にキャパシタが接続されてメモリセルが構成され、このキャパシタに電荷を蓄えることにより情報を記憶する。

強誘電体メモリとして使用される強誘電体キャパシタは、容量絶縁膜としてＰＺＴ（ＰｂＺｒ_ｘＴｉ_１−ｘＯ_３）、ＰＬＺＴ（Ｐｂ_１−ｙＬａ_ｙＺｒ_ｘＴｉ_１−ｘＯ_３）、ＳＢＴ（ＳｒＢｉ_２Ｔａ_２Ｏ_９）等の強誘電体を用いており、強誘電体を分極させることにより不揮発性の情報を蓄えることができる。一方、ＤＲＡＭとして用いられる高誘電率体キャパシタは、容量絶縁膜としてＢＳＴ（Ｂａ_ｘＳｒ_１−ｘＴｉＯ）等の高誘電体薄膜を使用しており、必要となる容量の増大と共に、実効的な膜厚の低減が進められている。

例えば、特許文献１（特開２００２−３３４９７０号公報）には、スイッチングトランジスタ及びキャパシタを備えた半導体装置が開示されている。図１３は、このような従来の半導体装置を示す断面図である。図１３に示すように、この半導体装置においては、シリコン単結晶基板１０１の表面にＭＯＳ（Metal Oxide Semiconductor：金属酸化物半導体）型のスイッチングトランジスタ１１９が設けられており、このスイッチングトランジスタ１１９上に層間絶縁膜１０５、１０８及び１１１を介して誘電体キャパシタ１１８が設けられている。スイッチングトランジスタ１１９のソース又はドレインと、誘電体キャパシタ１１８の下部電極１１３とは配線１０７，１１０からなる多層メタル配線構造により接続されている。

スイッチングトランジスタ１１９においては、酸化膜１０２によって区画されたシリコン単結晶基板１０１の表面にソースドレインとなる２つの拡散層１０３が形成され、拡散層１０３間のチャネル領域の上方には、ゲート絶縁膜１２０を介してゲート電極１０４が形成されている。このスイッチングトランジスタ１０９を覆うように層間絶縁膜１０５が形成されており、その上にメタル配線１０７が形成されている。メタル配線１０７は、プラグ１０６によりスイッチングトランジスタ１１９の２つの拡散層１０３と夫々電気的に接続されている。一方の拡散層１０３に接続されたメタル配線１０７は、誘電体キャパシタ１１８とスイッチングトランジスタ１１９を接続する配線として使用される。また、他方の拡散層１０３に接続されたメタル配線１０７は、ビット線として使用される。

また、層間絶縁膜１０５及び配線１０７を覆うように層間絶縁膜１０８が形成されており、その上にメタル配線１１０が形成されている。更に、層間絶縁膜１０８及び配線１１０を覆うように層間絶縁膜１１１が形成されており、この層間絶縁膜１１１の上に誘電体キャパシタ１１８が設けられている。この誘電体キャパシタ１１８においては、下部電極１１３、誘電体薄膜１１４及び上部電極１１５が順次積層形成されている。下部電極１１３はビア１１２を介して配線１１０に電気的に接続されている。

更に、誘電体キャパシタ１１８及び層間絶縁膜１１１を覆うように層間絶縁膜１１６が形成されており、この層間絶縁膜１１６上にメタル配線１１７が設けられている。このメタル配線１１７は、層間絶縁膜１１６に形成されたコンタクトホールを埋め込むように設けられており、上部電極１１５と電気的に接続されている。メタル配線１１７がプレート配線として使用される。

これらの下部電極１１３及び上部電極１１５においては、酸素欠損による誘電体薄膜１１４の自発分極特性の劣化を防止するため、酸素との親和力の弱い金属Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｏｓ、Ａｕ、Ａｇ若しくはＲｕ、又は導電性酸化膜ＰｔＯ_ｘ、ＰｄＯ_ｘ、ＩｒＯ_ｘ、ＲｈＯ_ｘ、ＯｓＯ_ｘ、ＡｕＯ_ｘ、ＡｇＯ_ｘ若しくはＲｕＯ_ｘ等が使用される。また、下部電極１１３とビア１１２との界面には、下部電極１１３のＰｔ等とビア１１２のＷ等との相互反応及び相互拡散を防止するため、ＴｉＮ等の導電性窒化膜からなるバリア層（図示せず）が形成されている。

誘電体薄膜１１４は、ＢａＴｉＯ_３、ＰｂＴｉＯ_３、ＰＺＴ、ＰＬＺＴ若しくはＳＢＴ等の強誘電体薄膜又はＢＳＴ等の高誘電率体薄膜である。これらの誘電体薄膜は、下部電極上にスパッタ法、ゾルゲル法又はＣＶＤ法（Chemical Vapor Deposition法：化学気相成長法）等により形成され、所定の温度のアニールにより、ペロブスカイト型構造への結晶化がなされる。このようにして形成された強誘電体薄膜は、多結晶構造を有する。このアニールは、特許文献２（特開平４−８５８７８号公報）によれば、酸素を含む雰囲気中で６００摂氏に加熱することが好ましく、１時間程度のアニール時間が必要であった。特許文献１においては、成膜にＣＶＤ法を使用し、水素雰囲気で３００乃至５００℃に加熱することにより、結晶化し、エキシマレーザ光の照射により膜の表面を平坦化することが記載されている。

このような従来の半導体装置は、メモリセルの下部電極１１３よりも下方の構造は、キャパシタを有しないＬＳＩ（Large Scale Integrated circuit：大規模集積回路）と同一である。従って、既存のロジック回路を使用して、通常のＬＳＩ製造工程で製造することができる。

しかしながら、この従来の半導体不揮発性記憶装置においては、上述のごとく、一般的な既存ロジック回路と同様のＬＳＩ製造工程を経て製造されるため、記憶容量の拡大が比較的容易に進む一方で、製造コストが比較的高いという問題点がある。

一方、ユビキタス社会の到来により、コンピュータのみならず、テレビその他の家電製品等の多数の電子機器がインターネットに接続されるようになることが予想される。これに対応して、インターネットプロトコルＩＰｖ６の導入により、インターネット上での各電子機器の住所（ＩＰアドレス）の数は飛躍的に増大する。ＩＰアドレス数の増大は、ＩＣタグ（無線ＩＤタグ、高周波ＩＤタグ等）又はＩＣカード等のテンポラリな（利用期間が従来の電子機器に比べて格段に短い）、又は使い捨ての電子（認識・記憶）機器の増大をもたらす。これらの電気機器においては、電源をもたないことが多いため、情報の認識・記憶には上述の強誘電体薄膜又は高誘電率体薄膜を使用した不揮発性半導体装置が利用される。このようなテンポラリな又は使い捨て用途の電気機器においては、大きな記憶容量の実現よりも、適切な記憶容量をもつ半導体装置を極めて低コストで製造することが要求される。しかし、上述の従来の半導体装置ではこの要求に応えることが難しい。

これに対して、従来のＬＳＩ製造工程により製造されるスイッチングトランジスタに替わる低コストのトランジスタとして、アルカリ金属を含まない（アルカリフリー）低融点ガラス基板等の安価な基板上に半導体層を形成し、この半導体層を能動層として使用した薄膜トランジスタがある。この薄膜トランジスタは、能動層として、水素化アモルファスシリコン又はポリシリコン（多結晶シリコン）等を使用したものが実用化されているが、不揮発性半導体装置においては、より高いキャリア移動度をもち駆動能力が高いポリシリコン薄膜が使用される。このポリシリコン薄膜を使用した薄膜トランジスタは、例えば、特許文献３（特開平９−１１６１５９号公報）及び特許文献４（特開平１０−２４２４７１号公報）に開示されているように、絶縁性基板上に、ソースドレイン及びチャネルとなるポリシリコン薄膜を形成し、このポリシリコン薄膜上にゲート絶縁膜及びゲート電極を形成し、水素プラズマ処理することにより、ポリシリコン薄膜を水素パッシベーションにより活性化する。

一方、半導体記憶装置は、演算機能等を有するより高機能な半導体装置と併用されることが望ましい。従来、単結晶シリコン基板上にＬＳＩ工程により形成されたＣＰＵ等の高機能素子とメモリ素子とがワンチップ化されることにより、実装コストの低減が図られてきた。更に、メモリ素子は、デザインルールの微細化と共に、単位面積あたりに形成できるメモリ容量が増大し、その結果、コストの低減を実現してきた。
一方、薄膜トランジスタのポリシリコン薄膜は、例えばＣＶＤ法により形成されるが、このＣＶＤ膜は、シリコン単結晶基板では殆ど存在しないＳｉダングリングボンドを多数含んでいる。Ｓｉダングリングボンドは、Ｓｉ−Ｓｉ結合が切断されたＳｉの未結合手のことであり、汚染原子と結合して半導体特性を劣化させる原因となる。従って、このようなＳｉダングリングボンドを無くす必要がある。

そこで、例えば、特許文献３（特開平９−１１６１５９号公報）では、絶縁基板上に形成されたソースドレイン領域及びチャネル領域となるポリシリコン膜を水素プラズマ処理することによってＳｉの未結合手と水素とを結合させて、Ｓｉ−Ｈ結合を形成し、未結合手を電気的に不活性化している。

特開２００２−３３４９７０号公報 特開平４−８５８７８号公報 特開平９−１１６１５９号公報 特開平１０−２４２４７１号公報

しかしながら、上述の従来の技術には、以下に示すような問題点がある。特許文献２に記載の技術を用いてスイッチングトランジスタを形成し、その上に誘電体キャパシタを形成した場合、Ｓｉ−Ｈ結合は熱的に不安定であり、誘電体キャパシタに用いる強誘電体酸化膜を形成する際の加熱工程により、Ｓｉ−Ｈ結合が切れて再びＳｉダングリングボンドが形成されてしまう。

また、ポリシリコン膜に含まれる水素が還元剤として作用することにより、誘電体キャパシタに用いる強誘電体酸化膜に酸素欠損が発生し、非誘電率の低下及びリーク電流の増大を招く虞がある。

本発明はかかる問題点に鑑みてなされたものであって、スイッチングトランジスタ領域のＳｉ−Ｈ結合が安定し、誘電体キャパシタ領域の強誘電体酸化膜に酸素欠損が発生しない半導体装置、その製造方法及びそれを使用した電子機器を提供することを目的とする。

本願第１発明に係る半導体装置は、絶縁性基板と、この絶縁性基板の上方に配置されており能動素子を備える能動素子層と、前記能動素子層の上方に配置されており強誘電体容量素子を備える強誘電体容量素子層と、前記能動素子層と前記強誘電体容量素子層との間に形成された水素化窒化シリコン（ＳｉＮ _ｘ ：Ｈ）層とを有し、前記能動素子は、ソースドレイン領域及びチャネル領域を備えたポリシリコン薄膜と、前記チャネル領域の上方に形成されたゲート電極と、前記ポリシリコン薄膜と前記ゲート電極との間に形成されたゲート絶縁膜とを有する薄膜トランジスタを含むものであり、前記能動素子層は、前記ポリシリコン薄膜を覆い前記ゲート電極が埋め込まれた層間絶縁膜を有し、前記強誘電体容量素子は下部電極、強誘電体層及び上部電極が積層されたものであることを特徴とする。

本発明において、能動素子層は、薄膜トランジスタを含む能動素子と、この薄膜トランジスタのポリシリコン薄膜を覆うと共にゲート電極が埋め込まれた層間絶縁膜とから構成される。また、強誘電体容量素子層は、強誘電体容量素子からなるが、この強誘電体容量素子を覆うように保護膜が形成される場合もある。

本願第２発明に係る半導体装置は、絶縁性基板と、この絶縁性基板の上方に配置されており能動素子を備える能動素子層と、前記能動素子層の上方に配置されており強誘電体容量素子を備える強誘電体容量素子層と、前記能動素子層と前記強誘電体容量素子層との間に形成された水素化窒化シリコン（ＳｉＮ _ｘ ：Ｈ）層と、この水素化窒化シリコン層と前記強誘電体容量素子層との間に形成された導電性酸化物層とを有し、前記能動素子は、ソースドレイン領域及びチャネル領域を備えたポリシリコン薄膜と、前記チャネル領域の上方に形成されたゲート電極と、前記ポリシリコン薄膜と前記ゲート電極との間に形成されたゲート絶縁膜とを有する薄膜トランジスタを含むものであり、前記能動素子層は、前記ポリシリコン薄膜を覆い前記ゲート電極が埋め込まれた層間絶縁膜を有し、前記強誘電体容量素子は下部電極、強誘電体層及び上部電極が積層されたものであることを特徴とする。

この場合に、前記水素化窒化シリコン層を挿通して前記能動素子と前記強誘電体容量素子とを接続する接続部を設けることができる。また、前記下部電極は、導電性酸化物により形成されたものとすることができる。前記導電性酸化物は、例えば、インジウム錫酸化物である。前記水素化窒化シリコン層はプラズマＣＶＤ（化学気相成長）により形成されたものであることが好ましい。

また、前記接続部は、例えば、前記水素化窒化シリコン層に形成された配線と、前記水素化窒化シリコン層を挿通し前記下部電極と前記配線とを接続する第１のビアと、前記層間絶縁膜を挿通し前記ソースドレイン領域と前記配線とを接続する第２のビアとを有するものである。また、前記接続部は、前記水素化窒化シリコン層に形成された配線と、前記水素化窒化シリコン層を挿通し前記上部電極と前記配線とを接続する第１のビアと、前記層間絶縁膜を挿通し前記ソースドレイン領域と前記配線とを接続する第２のビアとを有するものとすることもできる。この場合に、前記強誘電体膜は前記下部電極を覆うように前記水素化窒化シリコン層上に形成されており、前記第１のビアは、前記強誘電体膜に設けた開口部を挿通しているように構成することができる。

前記半導体装置は、例えば、前記能動素子をスイッチング素子とし、前記強誘電体容量素子を容量部とする不揮発性メモリである。

本願第３発明に係る半導体装置の製造方法は、絶縁性基板上にポリシリコン薄膜を形成しゲート絶縁膜を介してゲート電極を形成し更に前記ゲート電極をマスクとして前記ポリシリコン薄膜にイオン注入することによりソースドレイン領域及びチャネル領域を形成して薄膜トランジスタを形成する工程と、この薄膜トランジスタを覆う層間絶縁膜上に配線層を形成すると共に前記層間絶縁膜を挿通して前記薄膜トランジスタに接続される第１コンタクトを形成する工程と、前記層間絶縁膜上に前記配線層を覆うようにして水素化窒化シリコン（ＳｉＮ _ｘ ：Ｈ）膜を形成する工程と、この水素化窒化シリコン膜上に下部電極を形成すると共に前記水素化窒化シリコン膜を挿通して前記配線層に接続される第２コンタクトを形成する工程と、前記下部電極上に強誘電体層を形成する工程と、前記強誘電体層上に上部電極を形成する工程と、を有することを特徴とする。

本願第４発明に係る半導体装置の製造方法は、絶縁性基板上にポリシリコン薄膜を形成しゲート絶縁膜を介してゲート電極を形成し更に前記ゲート電極をマスクとして前記ポリシリコン薄膜にイオン注入することによりソースドレイン領域及びチャネル領域を形成して薄膜トランジスタを形成する工程と、この薄膜トランジスタを覆う層間絶縁膜上に配線層を形成すると共に前記層間絶縁膜を挿通して前記薄膜トランジスタに接続される第１コンタクトを形成する工程と、前記層間絶縁膜上に前記配線層を覆うようにして水素化窒化シリコン（ＳｉＮ _ｘ ：Ｈ）膜を形成する工程と、この水素化窒化シリコン膜上に下部電極を形成する工程と、前記下部電極上に強誘電体層を形成する工程と、前記強誘電体層上に上部電極を形成すると共に前記水素化窒化シリコン膜を挿通して前記配線層に接続される第２コンタクトを形成する工程と、を有することを特徴とする。

これらの半導体装置の製造方法において、前記水素化窒化シリコン膜はプラズマＣＶＤ（気相成長）法により形成することが好ましい。また、前記水素化窒化シリコン膜を形成する工程より後の工程においては、前記ポリシリコン薄膜の温度が３５０℃より高温になることがないことが好ましい。

本願第５発明に係る電子機器は、請求項１乃至１０のいずれか１項に記載の半導体装置を使用したことを特徴とする。

前記電子機器は、例えば、請求項１０に記載の不揮発性メモリを使用したＩＣカードである。また、前記不揮発性メモリは、中央演算装置（ＣＰＵ）、外部とのデータの送受信を行う高周波（ＲＦ）インターフェイス部及びデータを保存する読み出し専用メモリ（ＲＯＭ）と共に、同一基板上に一体的に形成することができ、又は中央演算装置（ＣＰＵ）、外部とのデータの送受信を行う高周波（ＲＦ）インターフェイス部及びデータを保存する読み出し専用メモリ（ＲＯＭ）は、前記不揮発性メモリとは別に、単結晶シリコン基板上に形成することもできる。

前記電子機器は、例えば、請求項１０に記載の不揮発性メモリを有し、更に、送信データ符号化素子、受信データ復号化素子、外部とのデータの送受信を行うアンテナ素子及びこれらの制御を行う制御素子を有する高周波ＩＣタグである。この場合に、前記送信データ符号化素子、前記受信データ復号化素子及び前記制御素子は、単結晶半導体基板上に形成することができる。

前記電子機器は、例えば、液晶表示装置であり、この液晶表示装置は、請求項５に記載の半導体装置の前記絶縁性基板上に液晶表示装置の画素回路が形成されており、この画素回路のトランジスタに接続された画素電極が、前記半導体装置の水素化窒化シリコン層と同層の水素化窒化シリコン層上に形成され、前記半導体装置の下部電極を構成するインジウム錫酸化物層と同層のインジウム錫酸化物層である。

本発明によれば、絶縁性基板上に形成されたポリシリコン薄膜上に水素化窒化シリコン層を設けることにより、スイッチングトランジスタ等の薄膜トランジスタを含む能動素子層の水素濃度を高く保つことができ、Ｓｉ−Ｈ結合が安定する。即ち、水素化窒化シリコン層下部に存在する能動素子層の薄膜トランジスタのシリコンダングリングボンドを水素で終端することができ、基板上部からの酸素及び水分等の進入を防止することができ、薄膜トランジスタの動作が安定する。また、請求項２のように、水素化窒化シリコン層の上に導電性酸化膜を介して強誘電体容量素子を設けることにより、又は請求項４のように、下部電極を導電性酸化物により形成することにより、水素化窒化シリコン層と強誘電体層との間に、導電性酸化物が存在するため、プラズマＣＶＤ等により形成された水素化窒化シリコン層が保持する水素原子の強誘電体層への拡散、即ち、還元剤である水素による酸素欠損を防止でき、酸素欠損による不都合を防止することができる。

以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図１は本第１実施形態に係る半導体装置を示す断面図である。基板１上に、保護酸化膜２が形成されている。基板１の厚さは、例えば０．１乃至１．５ｍｍである。また、基板１は、例えば、アルカリ金属含有量が少ないガラス、石英、ポリカーボネート又はポリイミド等のプラスティック材料により形成されている。保護酸化膜２は、基板１に含まれる不純物が保護酸化膜２よりも上の層に拡散することを防止するものであり、基板１が良質な石英であれば、保護酸化膜２は不要である。しかし、基板１が金属不純物を含むガラス又は有機不純物を含むプラスティックの場合は、保護酸化膜２として、基板材料に応じて適切な材料が選択される。例えば、基板１として無アルカリガラス（日本電気硝子製：ＯＡ−１０）を使用する場合は、保護酸化膜２として、膜厚が約３００ｎｍの酸化膜を使用すればよい。

保護酸化膜２の上にはスイッチングトランジスタとしての薄膜トランジスタ７が設けられている。薄膜トランジスタ７においては、保護酸化膜２上にポリシリコン薄膜が形成され、このポリシリコン薄膜上にゲート絶縁膜５を介してゲート電極６がパターン形成されている。そして、ポリシリコン薄膜には、ゲート電極６をマスクとしてリン又はボロン等の不純物イオンを注入することにより、ソースドレインの拡散層４が形成されており、ゲート電極６の下方の拡散層４間の領域には、チャネル領域３が形成されている。なお、ソースドレインの拡散層４には、マスクを形成して不純物の注入量を制御することにより、チャネル領域３側の低濃度領域とその外側の高濃度領域とが形成され、所謂ＬＤＤ（Lightly Doped Drain）構造を設けることができる。拡散層４は一方がソース領域で他方がドレイン領域であり、チャネル領域３を挟んで対向するように配置されている。

ポリリシコン薄膜（拡散層４及びチャネル領域３）は、アモルファスシリコン層（ａ−Ｓｉ：Ｈ層）を例えば５０ｎｍの厚さに成膜した後、アニールして水素原子を除去し、その後、エキシマレーザを照射することにより多結晶化される。このエキシマレーザの照射強度を３００乃至４５０ｍＪ／ｃｍ^２とすることにより、平均粒径が２０ｎｍ乃至２μｍ程度の多結晶シリコン薄膜を得ることができる。平均粒径が大きい方が薄膜トランジスタの駆動能力が増大するが、トランジスタ特性の基板内変動が大きくなるため、平均粒径は２００ｎｍ程度とすることが好ましい。チャネル長は、例えば１μｍであり、そうすると平均粒径が２００ｎｍであると、チャネル長に対する比が１／５と十分小さくなるため、結晶粒径の差に起因するトランジスタ特性のバラツキを最小限に抑制することができる。

ゲート絶縁膜５はプラズマＣＶＤ法によりポリシリコン薄膜からなるアイランド上に形成することができる。このゲート絶縁膜５は、プラズマＣＶＤ法により形成することができる。例えば、テトラエトキシシラン（ＴＥＯＳ）をソースガスとして、酸素との混合プラズマ中で、基板温度を３７０℃とすることにより、例えば、５０ｎｍ厚のシリコン酸化膜からなるゲート絶縁膜を形成することができる。

ゲート絶縁膜５上には、ゲート電極６が形成されている。このゲート電極６は、例えばリンが注入されたポリシリコン膜とクロム膜とが積層されたものであり、ポリシリコン膜及びクロム膜の膜厚は、例えば夫々１００ｎｍ及び２００ｎｍである。即ち、例えば、リンをガスドープしたポリ（多結晶）シリコン膜を１００ｎｍの厚さでプラズマＣＶＤ法により堆積した後、連続してスパッタリング法によりＣｒ膜を２００ｎｍ堆積する。その後、多結晶シリコン膜／Ｃｒ積層膜を、フォトリソグラフィ及びエッチング工程によりパターニングして、ゲート電極及びゲート配線を形成する。この工程で、薄膜トランジスタのチャネル長（ゲート長）が決定される。

リン又はボロン等の不純物は、ゲートをマスクとして自己整合的にポリシリコン薄膜に注入される。この場合に、ＣＭＯＳ又はＰＭＯＳ若しくはＮＭＯＳ構成のいずれをとるかは、回路設計上の選択であるが、動作速度及び消費電力等の性能が満足されていれば、ＰＭＯＳ又はＮＭＯＳの方が製造コストを低減することができる。

薄膜トランジスタ７の形成後、全面に層間絶縁膜８が形成される。層間絶縁膜８は、例えば酸化シリコン膜であり、プラズマＣＶＤ法により形成することができ、その膜厚は例えば４００ｎｍである。この層間絶縁膜８は、ゲート絶縁膜５と同様に、テトラエトキシシラン（ＴＥＯＳ）をソースガスとして、酸素との混合プラズマ中で、基板温度を３７０℃として堆積することができる。しかし、用途に応じて、常圧ＣＶＤ法により酸化膜を形成することもできる。

層間絶縁膜８の形成後、例えば、６００℃で５分間程度、短時間熱処理することにより、既に注入された不純物（リン又はボロン）を活性化する。更に、水素のプラズマ放電中に、基板を曝すことにより、チャネル領域３を含むシリコン薄膜のダングリングボンドを不活性化する（プラズマ水素化）。

層間絶縁膜８には、一方の拡散層４に接続されたプラグ９ａが形成されており、層間絶縁膜８上には配線層９及び配線層１０が積層形成されている。先ず、層間絶縁膜８に対し、その所定の位置に、フォトリソグラフィ及びエッチング工程によりコンタクトホールを形成し、その後、このコンタクトホールを埋め込むようにして配線層９を層間絶縁膜８上に形成する。更に、配線層９上に配線層１０を形成する。配線層９は、例えば厚さが５００ｎｍのＡｌ膜であり、配線層１０は、例えば厚さが５０ｎｍのＴｉ膜である。これらのＡｌ膜及びＴｉ膜は、同一スパッタリング装置内でその形成工程の間に大気開放せずに、順次成膜することができる。

層間絶縁膜８上の全面には、水素化窒化シリコン（ＳｉＮ_ｘ：Ｈ）膜１１が形成されている。この水素化窒化シリコン膜１１は、配線層９，１０を覆うようにして、例えば、原料ガスに水素を混入したプラズマＣＶＤ法により３５０℃で４００ｎｍの厚さに成膜する。本実施形態においては、既にプラズマ水素化工程を受けているが、独立したプラズマ水素化工程がない場合は、この工程をプラズマ水素化工程と共用することができる。配線層１０は配線層９と水素化窒化シリコン膜１１との密着性を向上させるものである。

この水素化窒化シリコン膜１１の形成工程以降は、ポリシリコン薄膜中の水素がポリシリコン薄膜中に保持されるように、加熱温度を３５０℃以下に規制する。水素化窒化シリコン膜１１には配線１０に到達するコンタクトホールが形成され、このコンタクトホールを埋め込むようにして、水素化窒化シリコン膜１１上に導電性酸化物であるＩＴＯ（Indium tin oxide film：インジウム錫酸化物）からなる下部電極１２が形成されている。この下部電極１２上に強誘電体膜１３及び上部電極１４が積層されている。これらの下部電極１２，強誘電体膜１３及び上部電極１４から強誘電体容量素子が構成されている。強誘電体膜１３は、例えばＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３）薄膜により形成されている。このＰＺＴは、例えばスパッタ法により室温にて成膜した後、ＸｅＣｌエキシマレーザ（波長λ＝３０８ｎｍ）をエネルギー密度２００ｍＪ／ｃｍ^２、レーザパルス幅５０ｎｓｅｃで照射し、結晶化させる。ＰＺＴ薄膜を形成する場合、一般的には、ゾル・ゲル法又はスパッタリング法によりＰＺＴ薄膜を形成した後、６００℃以上の温度でポスト加熱が行われる。又は、ＣＶＤ法により、４５０℃程度の低温（３５０乃至５００℃の範囲）で、結晶状態の良好な膜を得る方法が採用される。しかし、本実施形態のように、室温でスパッタリングした後、ＸｅＣｌエキシマレーザ（λ＝３０８ｎｍ）を照射した場合は、エキシマレーザはパルス幅が５０ｎｓｅｃ程度の超短パルスレーザであるため、レーザを吸収する層以外は殆ど加熱されることがなく、水素プラズマ処理したポリシリコン薄膜を３５０℃以下に保持することが可能である。これにより、ポリシリコン薄膜中の水素が保持される。このようにして形成された強誘電体層は、フォトリソグラフィと高周波（ＲＦ）プラズマエッチングによりパターニングされる。

強誘電体膜１３上には上部電極１４が設けられている。上部電極１４は、例えば金膜により形成されている。この上部電極１４は配線を兼ねることが可能である。この上部電極１４上を含む水素化窒化シリコン膜１１上には、これらを覆うように保護膜１５が設けられている。保護膜１５は、例えば酸窒化シリコン膜により形成されている。

次に、上述のごとく構成された本第１実施形態の動作について説明する。本実施形態においては、プラズマＣＶＤにより水素化窒化シリコン膜１１が形成されているので、その下方に存在する能動素子領域の薄膜トランジスタ７のソースドレイン拡散層４及びチャネル領域３を形成するポリシリコン薄膜は、そのＳｉダングリングボンドが水素により終端されて不活性化されている。従って、本発明においては、チャネル領域３は、水素によりＳｉダングリングボンドが不活性化されたポリシリコン薄膜に形成されている。また、層間絶縁膜８で覆われたスイッチング用薄膜トランジスタ７の能動素子層には水素が高濃度で存在しており、更にその上に水素化窒化シリコン膜１１が設けられている。これにより、チャネル領域３中のＳｉ−Ｈ結合を安定に保つことができ、汚染による半導体特性の劣化が無い。また、水素化窒化シリコン膜１１により、基板上部からの酸素及び水分等の侵入を防止することができ、スイッチング用薄膜トランジスタ７の動作が安定する。

更に、本実施形態では、下部電極１２が導電性酸化膜で形成されているので、水素化窒化シリコン膜（ＳｉＮ_ｘ：Ｈ）１１が有する水素原子が強誘電体膜１３に拡散することを防止することができる。これにより、強誘電体容量素子の酸素欠損による非誘電率の低下及びリーク電流の増大を防止することができる。このようにして、半導体装置に、アルカリ金属含有量が少ないガラス、石英又はポリカーボネート若しくはポリイミド等のプラスティック材料等の安価な基板を使用することができるようになり、半導体装置の製造コストを低減することができる。

次に、上述のごとく構成された半導体装置を組み込んだ半導体不揮発性記憶装置のメモリセルを示す回路について説明する。図５はこの１Ｔ／１Ｃ型メモリセルを示す回路図である。図１に示すスイッチング用薄膜トランジスタ７のゲート６は、ワード線２３に接続されている。また、強誘電体容量素子の下部電極１２に接続されていない拡散層４はビット線２１に接続されている。更に、強誘電体容量素子の上部電極１４は、誘電体キャパシタに電圧を印加して強誘電体膜１３を分極させるプレート線２４に接続されている。更にまた、ビット線２１は、微小な電圧を増幅するためのセンスアンプ２５に接続されている。このように、強誘電体メモリセルは１つのスイッチング薄膜トランジスタ７と１つの強誘電体容量素子から構成されている。

上述の如く構成されたメモリセルにおいては、誘電体キャパシタへの書き込み動作は強誘電体容量素子に電圧を印加して強誘電体膜１３を分極させることにより行う。データ「１」を書き込む場合は、スイッチング薄膜トランジスタ７をオンとし、ビット線２１の電位を電源電圧Ｖ_ＣＣとし、プレート線２４の電位を０Ｖとする。データ「０」を書き込む場合は、ビット線２１の電位を０Ｖとし、プレート線２４の電位を電源電圧Ｖ_ＣＣとする。また、読み出し動作は、ビット線２３の電圧を予め０Ｖに充電した後、ワード線２３に、電源電圧Ｖ_ＣＣにスイッチング薄膜トランジスタ７のしきい値電圧Ｖ_ｔｎを加えた電圧を印加し、スイッチング薄膜トランジスタ７をオンとし、プレート線２４の電位を０から電源電圧Ｖ_ＣＣに上げる。

そうすると、強誘電体容量素子にデータ「１」が書き込まれていた場合には、ヒステリシス特性上を移動し、分極反転を伴う大きな電荷移動が発生する。これにより、ビット線２１の容量が充電され、ビット線２１の電位が上昇する。このときのビット線２１の電位をＶ_Ｈとする。一方、データ「０」が書き込まれていた場合は、分極反転が起こらないので、電荷移動は小さく、ビット線２１の電位の上昇は小さい。このときのビット線２１の電圧をＶ_Ｌとする。誘電体キャパシタにデータ「１」が書き込まれていた場合には、読み出し後の分極反転によりデータが破壊されてしまう。従って、読み出し後、データの再書き込みが必要となる。そこで、センスアンプ２５の基準電位Ｖ_ｒｅｆをＶ_ＨとＶ_Ｌの中間の電位とし、センスアンプ２５によりＶ_Ｈ及びＶ_Ｌを夫々Ｖ_ＣＣ及び０Ｖに増幅する。更に、プレート線２４の電位を０Ｖに下げることによりデータの再書き込みが行われる。

次に、図１に示す実施形態の半導体装置を組み込んだ半導体不揮発性記憶装置のメモリセルの変形例について説明する。図６はこの２Ｔ／２Ｃ型メモリセルを示す回路図である。図５に示す強誘電体メモリセルは、１つのスイッチング薄膜トランジスタ７と１つの強誘電体容量素子から構成されている。これに対して、２Ｔ／２Ｃ型強誘電体メモリセルは、図６に示すように、２つのスイッチング薄膜トランジスタ７と２つの強誘電体容量素子から構成されている。２つのスイッチング薄膜トランジスタ７のゲート６はワード線２３に接続されている。また、誘電体キャパシタに接続されていない拡散層４は、夫々ビット線２１及び２２に接続されている。更に、誘電体キャパシタは、プレート線２４に接続されている。更にまた、ビット線２１及び２２は、センスアンプ２５に接続されている。

上述の如く構成されたメモリセルにおいては、ペアになる２つの強誘電体容量素子に必ず相補データを書き込む。即ち、ビット線２１側の誘電体キャパシタにデータ「１」を書き込んだ場合、ビット線２２側の誘電体キャパシタにはデータ「０」を書き込む。即ち１つのメモリセル内に隣接して配置された誘電体キャパシタは、相反する分極状態にある。センスアンプ２５は、誘電体キャパシタに蓄積された分極に基づき「１」データと「０」データの信号電圧差を検出し増幅する。この場合に、「１」データと「０」データの信号電圧差が大きく検出しやすいため、動作余裕度が大きい。これにより、スイッチングトランジスタ７の特性のばらつき又は誘電体キャパシタの容量のばらつきに対する設計マージンも高くなる。従って、本発明のように、製造温度を低減した半導体装置ではより動作マージンの広い２Ｔ／２Ｃ型のメモリセルが有利である。この図６に示すメモリセルの上記以外の構成、動作及び効果は、前述の図５に示す１Ｔ／１Ｃ型容量素子と同様である。

次に、本発明の第２実施形態に係る半導体装置について説明する。図２は本発明の第２実施形態に係る半導体装置の構造を示す断面図である。本第２実施形態が図１に示す第１実施形態と異なる点は、薄膜トランジスタ７及び層間絶縁膜８を含む能動素子層と、下部電極１２，強誘電体膜１３及び上部電極１４からなる強誘電体容量素子並びに保護膜１５を含む強誘電体素子層との間に、水素化窒化シリコン膜（ＳｉＮ_ｘ：Ｈ）１１と導電性酸化物層１６との積層体が形成されている点にある。即ち、図１においては、水素化窒化シリコン膜（ＳｉＮ_ｘ：Ｈ）１１のみが形成されていたが、図２に示す第２実施形態においては、水素化窒化シリコン膜（ＳｉＮ_ｘ：Ｈ）１１と導電性酸化物層１６との積層体が薄膜トランジスタ側に水素化窒化シリコン膜（ＳｉＮ_ｘ：Ｈ）１１を配置して形成されている。

本実施形態においては、導電性酸化物層１６が水素化窒化シリコン膜（プラズマＣＶＤ−ＳｉＮｘ：Ｈ層）１１と強誘電体膜１３との間に存在するため、水素化窒化シリコン膜１１が有する水素原子の強誘電体膜１３に拡散してしまうことが防止され、還元剤である水素による酸素欠損等の不具合の発生を防止することができる。よって、図１に示す第１実施形態のように、下部電極１２に導電性酸化膜を使用しなくてもよい。

次に、図３を参照して本発明の第３実施形態について説明する。前述の第１実施形態においては、図１に示すように、下部電極１２と配線１０がコンタクトホールを介して電気的に接続されている。これに対して、本実施形態においては、図３に示すように、上部電極１４が配線１０に接続されている。即ち、水素化窒化シリコン膜１１及び下部電極１２を覆うように強誘電体膜１３が設けられており、水素化窒化シリコン膜１１及び強誘電体膜１３には、配線１０に到達するコンタクトホールが設けられている。そして、上部電極１４が強誘電体膜１３上に形成されているが、この上部電極１４を形成する際にその材料が前記コンタクトホールを埋め込まれることにより、配線１０と上部電極１４とを接続するコンタクト１４ａが形成されている。この第３実施形態の半導体装置は、プレート線に下部電極１２が接続される点を除いて、第１実施形態の半導体装置と同様の構成を有し、同様の動作及び効果を有する。

次に、本発明の第４の実施形態について説明する。図４は、本第４実施形態に係る半導体装置を示す断面図である。本実施形態は、下部電極にＩＴＯを使用し、同一絶縁性基板１上に、強誘電体容量素子（メモリ部）と、液晶表示装置（表示画素部）とを一体形成したものである。透明電極であるＩＴＯによる下部電極１２の形成工程までは、図１及び図７，８の工程と同様に形成することができる。表示画素部では、下部電極１２上に強誘電体膜１３と上部電極１４とが形成されないようにして、ＩＴＯからなる下部電極１２を残し、対向基板１９に形成したＩＴＯからなる対向電極１８と、表示画素部の下部電極１２との間に、液晶１７を封入する。これにより、同一の基板上に強誘電体メモリと液晶表示部を形成することができる。従って、液晶パネルの製造コストを低減できる。

なお、液晶表示部の下部電極１２と液晶１７との間にラビング処理された有機配向膜（図示せず）を設けることもできる。ラビング処理とは、表面をレーヨン繊維の付いた回転ロールで一方向に摩擦（ラビング）し、微細な溝を形成する方法である。また、下部電極１２の表面にイオンビーム又はレーザにより微細な溝を形成して配向処理してもよい。このようにして、下部電極１２上の液晶分子を微細な溝の方向に配向させることができる。

次に、本発明の半導体装置の製造方法（第４実施形態）について説明する。図７は図１に示す半導体装置の製造方法を工程順に示すフローチャート図である。先ず、基板１を洗浄し（ステップＳ１）、洗浄後の基板１上に保護酸化膜２を形成する（ステップＳ２）。基板１の厚さは、例えば０．１乃至１．５ｍｍである。また、基板１は、例えば、アルカリ金属含有量が少ないガラス、石英又はポリカーボネート若しくはポリイミド等のプラスティック材料により形成されており、例えば無アルカリガラス（日本電気硝子製：ＯＡ−１０）により形成されている。保護酸化膜２の膜厚は、例えば３００ｎｍである。

次に、保護酸化膜２の上にアモルファスシリコン膜を形成する（ステップＳ３）。アモルファスシリコン膜は、例えばＣＶＤ法により形成する。このアモルファスシリコン膜は、例えばアニールにより水素原子を除去した後、エキシマレーザにより多結晶化し、ポリシリコン膜とする（ステップＳ４）。エキシマレーザの照射強度は、例えば３００乃至５００ｍＪ／ｃｍ_２であり、例えばポリシリコンの平均結晶粒径が２００ｎｍとなる条件である。３００乃至５００ｍＪ／ｃｍ_２の照射強度により、平均結晶粒径が２０ｎｍ乃至２μｍのポリシリコンが得られる。次に、フォトリソグラフィ法及びドライエッチングを用いて、ポリシリコン膜をパターニングする（ステップＳ５）。

次に、ポリシリコン膜上にゲート絶縁膜５を形成する（ステップＳ６）。ゲート絶縁膜５は、例えばプラズマＣＶＤ法により形成し、例えばテトラエトキシシラン（ＴＥＯＳ）ガスを原料ガスとして使用し、酸素との混合プラズマ中で形成する。成膜時の基板温度は、例えば３７０℃とし、膜厚は例えば５０ｎｍとする。

次に、ゲート６を形成する（ステップＳ６）。ゲート６は、例えばリンをガスドープしたポリシリコン膜をプラズマＣＶＤ法により形成し、その上にクロム膜をスパッタ法により形成する。このポリシリコン膜の膜厚は例えば１００ｎｍであり、クロム膜の膜厚は例えば２００ｎｍである。このポリシリコン／クロム積層膜をフォトリソグラフィ法及びエッチングによってパターニングし、ゲート電極とする。ゲート長、即ちチャネル長は、例えば１μｍである。

次に、ゲート６をマスクとして自己整合的に前記ポリシリコン膜に不純物イオンを注入し、拡散層４を形成する（ステップＳ８）。この不純物イオンは、例えばリン又はボロンである。また、ゲート６の下にあって不純物イオンが注入されない部分がチャネル膜３となる。このようにしてスイッチングトランジスタ７を形成する。

次に、保護酸化膜２上に、薄膜トランジスタ部７及び保護酸化膜２を覆うように層間絶縁膜８を形成する（ステップＳ９）。層間絶縁膜８は、例えば酸化シリコン膜を用いる。層間絶縁膜８は、例えばプラズマＣＶＤ法又は常圧ＣＶＤ法により形成し、例えばプラズマＣＶＤ法により形成し、例えばテトラエトキシシラン（ＴＥＯＳ）ガスを原料ガスとして使用し、酸素との混合プラズマ中で形成する。成膜時の基板温度は、例えば３７０℃とし、膜厚は例えば４００ｎｍとする。次に、熱処理により拡散層４中の不純物イオンを活性化する（ステップＳ１０）。熱処理温度は、例えば６００℃であり、熱処理時間は例えば５分間である。

次に、水素プラズマ処理によりチャネル膜３に含まれるＳｉダングリングボンドを水素と反応させてＳｉ−Ｈ結合を形成し、Ｓｉダングリングボンドを不活性化する（ステップＳ１１）。次に、フォトリソグラフィ法及びエッチングにより層間絶縁膜８を部分的に除去して、層間絶縁膜８に、２つの拡散層４の一方の表面を部分的に開口するコンタクトホールを形成する（ステップＳ１２）。次に、このコンタクトホールを埋め、且つ層間絶縁膜８の表面を覆うように配線９を形成し、配線９の上に配線１０を形成する（ステップＳ１３）。配線９及び１０は、例えば夫々アルミニウム、チタンであり、例えばスパッタ法により連続的に形成する。また、配線９及び１０の膜厚は、例えば夫々５００ｎｍ及び５０ｎｍである。その後、フォトリソグラフィ法及びエッチングによりアルミニウム膜及びチタン膜をエッチングし、配線９及び１０とする。

次に、層間絶縁膜８上に、配線９側面及び配線１０を覆うように水素化窒化シリコン膜１１を形成する（ステップＳ１４）。原料ガスに水素を混入したプラズマＣＶＤ法により水素化窒化シリコン膜１１を形成する。水素化窒化シリコン膜１１の膜厚は、例えば４００ｎｍである。この工程以降の工程は、例えばスイッチングトランジスタ７の温度は３５０℃以下とする。スイッチングトランジスタ７の温度が３５０℃を超えると、前述の水素プラズマ処理によりチャネル膜３に形成したＳｉ−Ｈ結合が切断され、再びＳｉダングリングボンドが形成されてしまうという欠点がある。

次に、フォトリソグラフィ法及びエッチングにより水素化窒化シリコン膜１１を部分的に除去して、水素化窒化シリコン膜１１に、配線１０の表面を部分的に開口するコンタクトホールを形成する（ステップＳ１５）。次に、このコンタクトホールを埋め、且つ水素化窒化シリコン膜１１の表面を覆うように下部電極９を形成する（ステップＳ１６）。下部電極１２は、例えばＩＴＯ膜で形成し、例えばスパッタ法により形成し、フォトリソグラフィ法及びエッチングによりパターニングする。

次に、下部電極１２上に強誘電体膜１３を形成する（ステップＳ１７）。強誘電体膜１３は、例えばＰＺＴであり、例えばスパッタ法により基板温度を室温として形成し、エキシマレーザを照射して結晶化する。このエキシマレーザは、例えばＸｅＣｌエキシマレーザである。レーザ照射の条件は、例えばエネルギー密度２００ｍＪ／ｃｍ^２、レーザパルス幅５０ｎｓｅｃである。レーザ照射後に、フォトリソグラフィ法及びエッチングによりパターニングし、強誘電体膜１３とする。このエッチングは、例えば高周波プラズマによるドライエッチングである。

次に、強誘電体膜１３上に上部電極１４を形成する（ステップＳ１８）。上部電極１４は、例えば金膜により形成されており、例えばスパッタ法により形成し、フォトリソグラフィ法およびエッチングによりパターニングする。次に、水素化窒化シリコン膜１１上に、水素化窒化シリコン膜１１表面、下部電極及び強誘電体膜１３の側面並びに上部電極１４を覆うように保護膜１５を形成する（ステップＳ１９）。保護膜１５は、例えば酸窒化シリコン膜により形成されており、例えばＣＶＤ法により形成する。

上述の如く構成された本実施形態の半導体装置の製造方法においては、水素プラズマ処理により、チャネル膜３のＳｉダングリングボンドを水素と結合させて不活性化することができる。また、この水素プラズマ処理により層間絶縁膜８で覆われたスイッチングトランジスタ７の能動素子領域の水素濃度を高くでき、その上に水素化窒化シリコン膜１１を形成することでチャネル膜３のＳｉ−Ｈ結合が安定する。更に、この水素プラズマ処理工程の後の強誘電体膜１３の形成工程において、エキシマレーザ照射により強誘電体膜１３を結晶化させているため、Ｓｉ−Ｈ結合を含むチャネル膜３が３５０℃を超える温度とならない。これにより、Ｓｉ−Ｈ結合が切断されてＳｉダングリングボンドが形成されることが無く、所望の誘電特性をもつ強誘電体膜１３を形成することができる。

次に、本発明の半導体装置の製造方法の他の実施形態について説明する。図８はこの半導体装置の製造方法の工程の一部を示すフローチャート図である。図７に示す実施形態においては、ステップＳ１４の工程で水素化窒化シリコン膜１１を形成した後に、ステップＳ１５乃至１８の工程で水素化窒化シリコン膜１１にコンタクトホールを形成し、下部電極１２、強誘電体膜１３及び上部電極１４を形成している。これに対して、図８に示す半導体装置の製造方法においては、図７におけるステップＳ１５乃至１８の工程の替りに、先ず下部電極１２を形成し（ステップＳ２５）、その後、下部電極１２及び水素化窒化シリコン膜１１を覆うように強誘電体膜１３を形成する（ステップＳ２６）。

次に、フォトリソグラフィ法及びエッチングにより、水素化窒化シリコン膜１１及び強誘電体膜１３を部分的に除去して、水素化窒化シリコン膜１１及び強誘電体膜１３に、配線１０の表面を部分的に開口するコンタクトホールを形成する（ステップＳ２７）。水素化窒化シリコン膜１１のコンタクトホールの形成方法は図７の場合と同様である。強誘電体膜１３においては、図７のステップＳ１７で用いたパターニング方法と同様の方法を用いる。次に、このコンタクトホールを埋め、且つ強誘電体膜１３の表面を覆うように上部電極１４を形成する（ステップＳ２８）。これらの下部電極１２、強誘電体膜１３及び上部電極１４の成膜方法、並びに下部電極１２及び上部電極１４のパターニング方法は図７の方法と同様である。

次に、本発明の半導体不揮発性記憶装置を適用した電子機器の実施形態について説明する。図９はＩＣカードに適用した例である。カードの全体形状を示す基板３１の上に、チップを配置する基板３２が設けられている。基板３１は、例えばプラスティック等で形成されている。基板３２上には、データが保存されているＲＯＭ３３、外部とのデータの送受信を行うＲＦ／ＩＦ（高周波インターフェイス）３４及びデータの演算を行うＣＰＵ（Central Processing Unit：中央処理装置）３５が設けられている。また、ＲＦ／ＩＦにより受信されたデータ又はＣＰＵの演算結果として出力されたデータを格納しておく不揮発性メモリ３６が基板３２上に設けられている。これらのＲＯＭ３３、ＲＦ／ＩＦ３４、ＣＰＵ３５及び不揮発性メモリ３６は、同一の基板３２上に前述の半導体装置の製造方法により形成される。即ち、ＲＯＭ３３、ＲＦ／ＩＦ３４、ＣＰＵ３５及び不揮発性メモリ３６等に、アルカリ金属含有量が少ないガラス、石英又はポリカーボネート若しくはポリイミド等のプラスティック材料等の安価な基板を用いることができ、半導体装置の製造コストを低減することができる。また、このＩＣカードは、従来のＥＥＰＲＯＭの代わりに、本発明の不揮発性メモリを使用したものであり、ＥＥＰＲＯＭを使用したＩＣカードに比べて、書き込み速度、書き込み消費電力及び最大書き換え回数を改善することができる。このように構成された半導体装置は、例えばＩＤカード、金融カード又は交通機関用カード等のＩＣカードとして使用される。

図１０は本発明の不揮発性メモリを使用した他のＩＣカードを示す。この図１０に示すＩＣカードにおいては、ＲＯＭ３７、ＲＦ／ＩＦ３９及びＣＰＵ４０は、従来同様に、単結晶シリコン基板５２上にＬＳＩプロセスを経て形成したＩＣチップを実装したものであり、不揮発性メモリ４０は図１、７，８に示す方法でガラス基板上に形成したものである。このＩＣカードにおいても、同様に、ＥＥＰＲＯＭを使用したＩＣカードに比べて、書き込み速度、書き込み消費電力及び最大書き換え回数を改善することができ、更に、製造コストも従来のＩＣカードに比して低減することができる。

次に、本発明の半導体装置を高周波ＩＤタグに適用した実施形態について説明する。図１１は、この高周波ＩＤタグを示す模式図である。タグの形状をもつ基板３１上に、基板３２が設けられている。この基板３２は、アルカリ金属含有量が少ないガラス、石英又はポリカーボネート若しくはポリイミド等のプラスティック材料等の安価な基板である。この基板３２上には、本発明のメモリを含む薄膜トランジスタプロセスで、受信データ符号化回路４１、送信データ復号化回路４２、外部とのデータの送受信を行うアンテナ素子４３、データを格納しておく本実施形態の不揮発性メモリ４５及びこれらの動作を制御する制御回路４４が一体的に設けられている。このようにして、本発明の不揮発性メモリを使用することにより、ＲＦ−ＩＤタグの製造コストを低減することができる。また、従来のＥＥＰＲＯＭを使用したＲＦ−ＩＤタグに比して、書き込み速度、書き込み消費電力及び最大書き換え回数が改善される。

次に、本発明の半導体装置を使用した他の高周波ＩＤタグについて図１２を参照して説明する。この高周波ＩＤタグにおいては、基板３１上に、単結晶シリコン基板４８上に通常のＬＳＩプロセスを経て形成されたＩＣチップと、本発明の方法により、アルカリ金属含有量が少ないガラス、石英又はポリカーボネート若しくはポリイミド等のプラスティック材料等の安価な基板上に形成された不揮発性メモリ４９と、アンテナ素子５０とが設けられている。ＩＣチップは、単結晶シリコン基板４８上に受信データ符号化回路４６、送信データ復号化回路４７、及び制御素子４８が形成されている。本実施形態においても、従来のようにＥＥＰＲＯＭが使用されたＲＦ−ＩＤタグに比して製造コストを低減することができる。また、従来のＥＥＰＲＯＭを使用したＲＦ−ＩＤタグに比して、書き込み速度、書き込み消費電力及び最大書き換え回数が改善される。

本発明の第１実施形態に係る半導体装置を示す断面図である。 本発明の第２実施形態に係る半導体装置を示す断面図である。 本発明の第３実施形態に係る半導体装置を示す断面図である。 本発明の第４実施形態に係る半導体装置を示す断面図である。 本発明の実施形態の半導体装置を使用した１Ｔ／１Ｃ型不揮発性メモリを示す回路図である。 本発明の実施形態の半導体装置を使用した２Ｔ／２Ｃ型不揮発性メモリを示す回路図である。 本発明の実施形態の半導体装置の製造方法を示すフローチャート図である。 本発明の実施形態の半導体装置の他の製造方法を示すフローチャート図である。 本発明の実施形態の半導体装置を使用したＩＣカードを示す模式図である。 本発明の実施形態の半導体装置を使用した他のＩＣカードを示す模式図である。 本発明の実施形態の半導体装置を使用したＲＦ−ＩＤタグを示す模式図である。 本発明の実施形態の半導体装置を使用した他のＲＦ−ＩＤタグを示す模式図である。 従来の半導体装置を示す断面図である。

符号の説明

１、３１、３２；基板
２；保護酸化膜
３；チャネル領域
４；拡散層
５；ゲート絶縁膜
６；ゲート
７；スイッチング用薄膜トランジスタ
８；層間絶縁膜
９、１０；配線
１１；水素化窒化シリコン膜
１２；下部電極
１３；強誘電体膜
１４；上部電極
１５；保護膜
１７；液晶
１８；対向電極
１９；対向基板
２１、２２；ビット線
２３；ワード線
２４；プレート線
２５；センスアンプ
３３、３７；ＲＯＭ
３４、３８；ＲＦ／ＩＦ
３５、３９；ＣＰＵ
３６、４０、４５、４９；不揮発性メモリ
４１、４６；受信データ復号化回路
４２、４７；送信データ符号化回路
４３、５０；アンテナ素子
４４、４８；制御回路
５１、５２；単結晶基板

Claims (21)

1. 絶縁性基板と、この絶縁性基板の上方に配置されており能動素子を備える能動素子層と、前記能動素子層の上方に配置されており強誘電体容量素子を備える強誘電体容量素子層と、前記能動素子層と前記強誘電体容量素子層との間に形成された水素化窒化シリコン（ＳｉＮ _ｘ ：Ｈ）層とを有し、前記能動素子は、ソースドレイン領域及びチャネル領域を備えたポリシリコン薄膜と、前記チャネル領域の上方に形成されたゲート電極と、前記ポリシリコン薄膜と前記ゲート電極との間に形成されたゲート絶縁膜とを有する薄膜トランジスタを含むものであり、前記能動素子層は、前記ポリシリコン薄膜を覆い前記ゲート電極が埋め込まれた層間絶縁膜を有し、前記強誘電体容量素子は下部電極、強誘電体層及び上部電極が積層されたものであることを特徴とする半導体装置。
2. 絶縁性基板と、この絶縁性基板の上方に配置されており能動素子を備える能動素子層と、前記能動素子層の上方に配置されており強誘電体容量素子を備える強誘電体容量素子層と、前記能動素子層と前記強誘電体容量素子層との間に形成された水素化窒化シリコン（ＳｉＮ _ｘ ：Ｈ）層と、この水素化窒化シリコン層と前記強誘電体容量素子層との間に形成された導電性酸化物層とを有し、前記能動素子は、ソースドレイン領域及びチャネル領域を備えたポリシリコン薄膜と、前記チャネル領域の上方に形成されたゲート電極と、前記ポリシリコン薄膜と前記ゲート電極との間に形成されたゲート絶縁膜とを有する薄膜トランジスタを含むものであり、前記能動素子層は、前記ポリシリコン薄膜を覆い前記ゲート電極が埋め込まれた層間絶縁膜を有し、前記強誘電体容量素子は下部電極、強誘電体層及び上部電極が積層されたものであることを特徴とする半導体装置。
3. 前記水素化窒化シリコン層を挿通して前記能動素子と前記強誘電体容量素子とを接続する接続部を有することを特徴とする請求項１又は２に記載の半導体装置。
4. 前記下部電極は、導電性酸化物により形成されていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
5. 前記導電性酸化物は、インジウム錫酸化物であることを特徴とする請求項２又は４に記載の半導体装置。
6. 前記水素化窒化シリコン層はプラズマＣＶＤ（化学気相成長）により形成されたものであることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
7. 前記接続部は、前記水素化窒化シリコン層に形成された配線と、前記水素化窒化シリコン層を挿通し前記下部電極と前記配線とを接続する第１のビアと、前記層間絶縁膜を挿通し前記ソースドレイン領域と前記配線とを接続する第２のビアとを有することを特徴とする請求項３に記載の半導体装置。
8. 前記接続部は、前記水素化窒化シリコン層に形成された配線と、前記水素化窒化シリコン層を挿通し前記上部電極と前記配線とを接続する第１のビアと、前記層間絶縁膜を挿通し前記ソースドレイン領域と前記配線とを接続する第２のビアとを有することを特徴とする請求項３に記載の半導体装置。
9. 前記強誘電体膜は前記下部電極を覆うように前記水素化窒化シリコン層上に形成されており、前記第１のビアは、前記強誘電体膜に設けた開口部を挿通していることを特徴とする請求項８に記載の半導体装置。
10. 前記能動素子をスイッチング素子とし、前記強誘電体容量素子を容量部とする不揮発性メモリであることを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置。
11. 絶縁性基板上にポリシリコン薄膜を形成しゲート絶縁膜を介してゲート電極を形成し更に前記ゲート電極をマスクとして前記ポリシリコン薄膜にイオン注入することによりソースドレイン領域及びチャネル領域を形成して薄膜トランジスタを形成する工程と、この薄膜トランジスタを覆う層間絶縁膜上に配線層を形成すると共に前記層間絶縁膜を挿通して前記薄膜トランジスタに接続される第１コンタクトを形成する工程と、前記層間絶縁膜上に前記配線層を覆うようにして水素化窒化シリコン（ＳｉＮ _ｘ ：Ｈ）膜を形成する工程と、この水素化窒化シリコン膜上に下部電極を形成すると共に前記水素化窒化シリコン膜を挿通して前記配線層に接続される第２コンタクトを形成する工程と、前記下部電極上に強誘電体層を形成する工程と、前記強誘電体層上に上部電極を形成する工程と、を有することを特徴とする半導体装置の製造方法。
12. 絶縁性基板上にポリシリコン薄膜を形成しゲート絶縁膜を介してゲート電極を形成し更に前記ゲート電極をマスクとして前記ポリシリコン薄膜にイオン注入することによりソースドレイン領域及びチャネル領域を形成して薄膜トランジスタを形成する工程と、この薄膜トランジスタを覆う層間絶縁膜上に配線層を形成すると共に前記層間絶縁膜を挿通して前記薄膜トランジスタに接続される第１コンタクトを形成する工程と、前記層間絶縁膜上に前記配線層を覆うようにして水素化窒化シリコン（ＳｉＮ _ｘ ：Ｈ）膜を形成する工程と、この水素化窒化シリコン膜上に下部電極を形成する工程と、前記下部電極上に強誘電体層を形成する工程と、前記強誘電体層上に上部電極を形成すると共に前記水素化窒化シリコン膜を挿通して前記配線層に接続される第２コンタクトを形成する工程と、を有することを特徴とする半導体装置の製造方法。
13. 前記水素化窒化シリコン膜はプラズマＣＶＤ（気相成長）法により形成することを特徴とする請求項１１又は１２に記載の半導体装置の製造方法。
14. 前記水素化窒化シリコン膜を形成する工程より後の工程においては、前記ポリシリコン薄膜の温度が３５０℃より高温になることがないことを特徴とする請求項１１乃至１３のいずれか１項に記載の半導体装置の製造方法。
15. 請求項１乃至１０のいずれか１項に記載の半導体装置を使用したことを特徴とする電子機器。
16. 請求項１０に記載の不揮発性メモリを使用したＩＣカードであることを特徴とする電子機器。
17. 前記不揮発性メモリは、中央演算装置（ＣＰＵ）、外部とのデータの送受信を行う高周波（ＲＦ）インターフェイス部及びデータを保存する読み出し専用メモリ（ＲＯＭ）と共に、同一基板上に一体的に形成されていることを特徴とする請求項１６に記載の電子機器。
18. 中央演算装置（ＣＰＵ）、外部とのデータの送受信を行う高周波（ＲＦ）インターフェイス部及びデータを保存する読み出し専用メモリ（ＲＯＭ）は、前記不揮発性メモリとは別に、単結晶シリコン基板上に形成されていることを特徴とする請求項１６に記載の電子機器。
19. 請求項１０に記載の不揮発性メモリを有し、更に、送信データ符号化素子、受信データ復号化素子、外部とのデータの送受信を行うアンテナ素子及びこれらの制御を行う制御素子を有する高周波ＩＣタグであることを特徴とする電子機器。
20. 前記送信データ符号化素子、前記受信データ復号化素子及び前記制御素子は、単結晶半導体基板上に形成されていることを特徴とする請求項１９に記載の電子機器。
21. 請求項５に記載の半導体装置の前記絶縁性基板上に液晶表示装置の画素回路が形成されており、この画素回路のトランジスタに接続された画素電極が、前記半導体装置の水素化窒化シリコン層と同層の水素化窒化シリコン層上に形成され、前記半導体装置の下部電極を構成するインジウム錫酸化物層と同層のインジウム錫酸化物層であることを特徴とする液晶表示装置であることを特徴とする電子機器。

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