JP4904785B2 - 表示装置及び電圧印加方法 - Google Patents

Description

本発明は、電圧が印加されることにより画像を表示し、当該電圧の印加停止後もその表示状態を保持する表示装置及び電圧印加方法の技術分野に関し、より詳細には、静電結合方式により画像を表示する表示装置及び電圧印加方法の技術分野に関する。

従来から、液晶ディスプレイや有機ＥＬ（Electro Luminescence）等の表示装置の技術分野においては、表示素子（例えば、液晶層、発光層等）を挟む電極間に電圧を印加し、当該表示素子を駆動する方式として、例えば、単純マトリクス方式が広く採用されている。この方式は、Ｍ＋Ｎ本（Ｎ及びＭは、いずれも複数）のデータ線及び走査線と、そのＭ×Ｎ個の交点に接続された画素電極とを有する表示装置において、データ線及び走査線に電圧を印加するＭ＋Ｎ個の駆動用ドライバにより、Ｍ×Ｎ個の画素を有する表示素子を走査線ごとに時分割で駆動（ダイナミック駆動）するものであり、例えば、Ｍ×Ｎ個の駆動用ドライバを必要とするスタティック駆動方式と比較して、ドライバ数を大幅に削減することができるというメリットがある。

その一方で、例えば、特許文献１においては、静電結合方式または容量マトリクス方式と称される駆動方式が提案されている。この方式は、例えば、データ線及び走査線を、コンデンサ等を介して駆動用ドライバと静電結合するとともに、当該データ線及び走査線の両端の給電端を夫々√Ｍ個及び√Ｎ個の給電端群にブロック分けすることにより、２√Ｍ＋２√Ｎ個の駆動用ドライバで表示素子を駆動するものであり、上記単純マトリクス方式よりも、更にドライバ数を大幅に削減することができる。しかしならが、この静電結合方式は、全画素の表示を行うために、Ｍ×Ｎ回の走査を行わなくてはならず、Ｎ回の走査で済む単純マトリクス方式等と比較して、全画素の表示速度が遅いという問題がある。

ところで、近年においては、所謂、電子ペーパーとも称され、表示する画像を電気信号により書き換えるとともに、電源を切った後も表示状態を保持し続ける（メモリ性を有する）表示装置（例えば、ツイスティングボールディスプレイ、マイクロカプセル型電気泳動ディスプイレイ、トナーディスプレイ、電子分流体式ディスプイレイ、コレステリック液晶ディスプレイ等）の実用化に向けた研究・開発が盛んに行われている。

かかる表示装置（以下、「電子ペーパー」とも称する）は、従来のメモリ性を有しない表示装置（例えば、ＣＲＴ（Cubed Ray Tube）ディスプレイ、プラズマディスプレイ、ネマティック液晶ディスプレイ等）に比して描画速度（表示画像の書き換え速度）は遅いが、上述したように、電源を切った後も表示状態を保持し続けるることが可能であり、また、紙のように薄く製造することができるため、持ち運びが容易であるという特徴を有する。こうしたことから、電子ペーパーは、電子ポスター、電子ブック、電子新聞、電子棚札等、表示画像の書き換えが頻繁に起こらないような用途に適しているといえる。

従って、このような用途に用いられることが想定されている電子ペーパーにおいては、その駆動方式として静電結合方式を採用することで、表示速度が遅いという当該方式の問題を考慮する必要無く、ドライバ数の削減というメリットを享受することができるのである。
特公平１−３９１８５号公報

ところが、上記静電結合方式や単純マトリクス方式で表示素子を駆動する場合、表示画像の書き換えを行う画素（以下、選択画素と称する）を除く他の画素（以下、非選択画素と称する）に対して、少なくとも０［Ｖ］より大きい半選択電圧が印加されるという問題がある。従って、かかる方式を採用する場合には、非選択画素に対して半選択電圧が印加されることでコントラストの低下や誤選択（画素が誤って書き換えられること）が起こらないよう、表示素子が、表示画像の書き換えに対して明確な閾値電圧を有していることが必要とされている。

しかしながら、静電結合方式においては、上記給電端群ごとに電圧を印加する構造となっているため、選択画素に対応する走査線及びデータ線を除いた他の走査線及びデータ線にも不要な電圧が印加される。こうしたことから、静電結合方式における従来の駆動方法（電圧を印加する方法）では、単純マトリクス方式と比較して高圧な半選択電圧が印加されるため、閾値電圧のマージンに余裕を持たせることができず、表示素子のばらつきや印加電圧のばらつきによっては誤選択が起こる可能性が高い。

また、上述したように、静電結合方式においては、全画素の表示を行うためにＭ×Ｎ回の走査が必要であることから、表示素子上の各画素に対して、何らかの電圧が最大Ｍ×Ｎ回印加されることとなる（単純マトリクス方式の場合はＮ回）。従って、表示素子の電圧−コントラスト特性等によっては、半選択電圧が閾値電圧より低い場合でも、当該半選択電圧が何度も印加されることによりコントラストが低下しかねない。

本発明は、以上の点に鑑みてなされたものであり、静電結合方式で表示素子を駆動する場合において、非選択画素に印加される半選択電圧をより低くすることにより、表示画像のコントラスト低下や誤選択等の問題を改善することを可能とする表示装置及び電圧印加方法を提供することを目的とする。

上記課題を解決するために、請求項１に記載の発明は、画像を表示する表示素子と、前記表示素子上に互いに交差するように配置された複数の走査線及び複数のデータ線と、前記交差ごとに対応して前記走査線及び前記データ線の夫々に接続された一対の電極と、前記走査線及び前記データ線夫々において２ヶ所にある給電点に電圧を印加する駆動手段と、を備え、前記２ヶ所にある給電点は、夫々所定数単位でまとめられた給電点群ごとに前記駆動手段と接続され、前記複数の走査線のうち同一の前記給電点群に一方の給電点が属する所定数の前記走査線における他方の給電点が、互いに異なる前記給電点群に属するように、且つ、前記複数のデータ線のうち同一の前記給電点群に一方の給電点が属する所定数の前記データ線における他方の給電点が、互いに異なる前記給電点群に属するように各前記給電点群が構成され、前記２ヶ所にある給電点は、夫々前記駆動手段と静電結合され、前記一対の電極間に表示電圧が印加されることにより、前記表示素子上の当該一対の電極に対応する画素が表示され、当該表示電圧の印加停止後もその表示状態を保持する表示装置であって、前記駆動手段は、前記表示素子上のある画素を表示するとき、当該画素に対応する前記一対の電極間に前記表示電圧が印加されるような電圧を、当該一対の電極に夫々接続された前記走査線及び前記データ線夫々において２ヶ所にある前記給電点が夫々属する第１の前記給電点群に印加するとともに、他の前記一対の電極間に印加される電圧の絶対値の最大が当該表示電圧の４分の３より低くなるような電圧を、当該第１の給電点群を除く第２の前記給電点群に印加することを特徴とする。

この発明によれば、選択画素に対応する一対の電極に夫々接続された走査線及びデータ線夫々において２ヶ所にある給電点が夫々属する第１の給電点群を除く第２の給電端群に対しては、非選択画素に対応する電極間に印加される半選択電圧の絶対値の最大が表示電圧の４分の３より低くなるような組み合わせの電圧を印加するようにしたので、非選択画素に印加される半選択電圧がより低くなり、表示画像のコントラスト低下や誤選択等の問題を改善することができる。

請求項２に記載の発明は、請求項１に記載の表示装置において、前記駆動手段は、前記走査線またはデータ線のいずれか一方の前記第１の給電点群に所定電圧を印加するとともに、他方の前記第１の給電点群に前記表示電圧となるような電圧を、当該他方の前記第２の給電点群に当該表示電圧の５分の１となるような電圧を、当該一方の前記第２の給電点群に当該表示電圧の５分の４となるような電圧を、夫々当該所定電圧から相対的に印加することを特徴とする。

この発明によれば、非選択画素に印加される半選択電圧の絶対値の最大を最小限に抑えることができる。

請求項３に記載の発明は、請求項１に記載の表示装置において、前記駆動手段は、前記他の一対の電極間に印加される電圧の絶対値の最大が前記表示電圧の４分の３より低くなるように且つ当該他の一対の電極間に最多数印加される電圧の絶対値が前記表示電圧の２分の１より低くなるような電圧を、前記第２の給電点群に印加することを特徴とする。

この発明によれば、非選択画素に印加される半選択電圧の絶対値の最大が表示電圧の４分の３より低くなるとともに、非選択画素に最多数印加される半選択電圧の絶対値が表示電圧の２分の１より低くなり、表示画像のコントラスト低下や誤選択等の問題を改善することができる。

請求項４に記載の発明は、請求項３に記載の表示装置において、前記駆動手段は、前記走査線またはデータ線のいずれか一方の前記第１の給電点群に所定電圧を印加するとともに、他方の前記第１の給電点群に前記表示電圧となるような電圧を、当該他方の前記第２の給電点群に当該表示電圧の３分の１となるような電圧を、当該一方の前記第２の給電点群に当該表示電圧の３分の２となるような電圧を、夫々当該所定電圧から相対的に印加することを特徴とする。

この発明によれば、非選択画素に印加される半選択電圧の絶対値の最大をより低く抑えることができるとともに、非選択画素に最多数印加される半選択電圧の絶対値を最小限に抑えることができる。

請求項５に記載の発明は請求項１乃至４のいずれか１項に記載の表示装置において、前記走査線はＮ本の走査線であり、前記データ線はＭ本のデータ線であって、前記走査線の２ヶ所にある前記給電点は、夫々√Ｎ本単位の前記給電点群にまとめられ、前記データ線の２ヶ所にある前記給電点は、夫々√Ｍ本単位の前記給電点群にまとめられていることを特徴とする。

請求項６に記載の発明は、画像を表示する表示素子と、前記表示素子上に互いに交差するように配置された複数の走査線及び複数のデータ線と、前記交差ごとに対応して前記走査線及び前記データ線の夫々に接続された一対の電極と、前記走査線及び前記データ線夫々において２ヶ所にある給電点に電圧を印加する駆動手段と、を備え、前記２ヶ所にある給電点は、夫々所定数単位でまとめられた給電点群ごとに前記駆動手段と接続され、前記複数の走査線のうち同一の前記給電点群に一方の給電点が属する所定数の前記走査線における他方の給電点が、互いに異なる前記給電点群に属するように、且つ、前記複数のデータ線のうち同一の前記給電点群に一方の給電点が属する所定数の前記データ線における他方の給電点が、互いに異なる前記給電点群に属するように各前記給電点群が構成され、前記２ヶ所にある給電点は、夫々前記駆動手段と静電結合され、前記一対の電極間に表示電圧が印加されることにより、前記表示素子上の当該一対の電極に対応する画素が表示され、当該表示電圧の印加停止後もその表示状態を保持する表示装置における電圧印加方法であって、前記表示素子上のある画素を表示するとき、前記駆動手段が、当該画素に対応する前記一対の電極間に前記表示電圧が印加されるような電圧を、当該一対の電極に夫々接続された前記走査線及び前記データ線夫々において２ヶ所にある前記給電点が夫々属する第１の前記給電点群に印加するとともに、他の前記一対の電極間に印加される電圧の絶対値の最大が当該表示電圧の４分の３より低くなるような電圧を、当該第１の給電点群を除く第２の前記給電点群に印加する工程を備えることを特徴とする。

本発明によれば、選択画素に対応する一対の電極に夫々接続された走査線及びデータ線夫々において２ヶ所にある給電点が夫々属する第１の給電点群を除く第２の給電端群に対しては、非選択画素に対応する電極間に印加される半選択電圧の絶対値の最大が表示電圧の４分の３より低くなるような組み合わせの電圧を印加するようにしたので、非選択画素に印加される半選択電圧がより低くなり、表示画像のコントラスト低下や誤選択等の問題を改善することができる。

以下、図面を参照して本発明の最良の実施形態について詳細に説明する。なお、以下に説明する実施の形態は、トナーディスプレイ方式の電子ペーパーに対して本発明を適用した場合の実施形態である。
［１．本発明の原理］
初めに、本発明の実施形態について具体的に説明する前に、本発明の原理について説明する。

なお、以下は、単純マトリクス方式による駆動方法、静電結合方式による従来の駆動方法、及び本発明による駆動方法について説明するが、これらに共通して、駆動回路は、９本の走査線線Ｘ１〜Ｘ９と９本のデータ線Ｙ１〜Ｙ９とで構成され、９×９のマトリクス構造を有しているものとする。そして、走査線とデータ線との各交点には夫々一対の画素電極が形成されており、各画素電極は１個の画素に対応しているものとする。そして、表示素子は、画素ごとに白または黒を表示するモノクロディスプレイ素子であり、当該表示素子の画素の書き換え（例えば、白から黒に表示状態を変える）を行うために印加する電圧（表示電圧）をＶｒ［Ｖ］とする。

以下の説明では、走査線Ｘ１〜Ｘ９とデータ線Ｙ１〜Ｙ９の交点に形成される画素の位置を、夫々の走査線とデータ線の符号を用いて表すこととし、例えば、走査線Ｘ１とデータ線Ｙ１の交点にある画素の位置を示す場合には、座標（Ｘ１，Ｙ１）と表すこととする。そして、以下の説明では、夫々の駆動方法ごとに、座標（Ｘ１，Ｙ１）の画素の書き換えを行う場合と、書き換えを行わない場合について説明する。
［１．１ 単純マトリクス方式における駆動方法］
先ず、比較のために、単純マトリクス方式における駆動方法の一例について、図１２乃至図１４を用いて説明する。

図１２は、単純マトリクス方式における駆動回路の一例を簡略化した模式図である。

図１２に示すように、駆動回路３０は、９本の走査線Ｘ１〜Ｘ９と、９本のデータ線Ｙ１〜Ｙ９とで構成され、９×９のマトリクス構造を有している。また、図示はしないが、夫々の走査線の一端には、当該走査線に電圧を印加する駆動手段としてのスキャンドライバが接続され、夫々のデータ線の一端には、当該データ線に電圧を印加する駆動手段としてのアドレスドライバが接続されており、全体で９＋９＝１８個のドライバが接続されている。
（Ａ）正電圧のみを組み合わせた場合
図１３は、単純マトリクス方式における各走査線及びデータ線並びに各画素に印加される電圧の一例を示す図であり、（ａ）は座標（Ｘ１，Ｙ１）の画素の書き換えを行う場合であり、（ｂ）は書き換えを行わない場合である。

ここで、座標（Ｘ１，Ｙ１）の画素に対する書き込みを行うために、例えば、走査線Ｘ１に０［Ｖ］を印加して、走査線Ｘ１上の各画素を走査するとともに、データ線Ｙ１にＶｒ［Ｖ］を印加する。また、走査線Ｘ２〜Ｘ９には夫々１／２Ｖｒ［Ｖ］を印加する。なお、データ線Ｘ２〜Ｘ９に対しては、座標（Ｘ１，Ｙ２）〜（Ｘ１，Ｙ９）の各画素を書き換える場合にはＶｒ［Ｖ］を印加し、書き換えない場合は０［Ｖ］を印加するが、ここでは０［Ｖ］を印加するものとする。そうすると、各画素には、図１３（ａ）に示すような電圧が印加される。つまり、座標（Ｘ１，Ｙ１）に対してはＶｒ［Ｖ］、つまり表示電圧が印加されるので、当該座標の画素の書き換えが発生する。また、走査線Ｘ２〜Ｘ９上の各画素に対しては夫々１／２Ｖｒ［Ｖ］または−１／２Ｖｒ［Ｖ］の半選択電圧が印加される。

一方、座標（Ｘ１，Ｙ１）の画素に対して書き込みを行わない場合には、データ線Ｙ１も他のデータ線と同様に０［Ｖ］を印加する。そうすると、各画素には、図１３（ｂ）に示すような電圧が印加される。つまり、座標（Ｘ１，Ｙ１）に対しては０［Ｖ］が印加されるので、当該座標の画素の書き換えは発生しない。また、走査線Ｘ２〜Ｘ９上の各画素に対しては夫々−１／２Ｖｒ［Ｖ］の半選択電圧が印加される。

このように、上記例においては、±１／２Ｖｒ［Ｖ］の半選択電圧が印加されるため、閾値電圧は、少なくとも１／２Ｖｒ［Ｖ］より高くなっている必要がある。また、上記例では、半選択電圧が印加される画素が多いが、単純マトリクス方式における走査回数は９回であり、各画素に電圧が印加される回数は９回と、比較的少ないため、コントラストに対する影響は少ないものと考えられる。なお、上記例では、走査線及びデータ線に印加する電圧は正電圧のみで済ませることができるため、回路数を簡素化することができる。
（Ｂ）正負の電圧を組み合わせた場合
図１４は、単純マトリクス方式における各走査線及びデータ線並びに各画素に印加される電圧の他の例を示す図であり、（ａ）は座標（Ｘ１，Ｙ１）の画素の書き換えを行う場合であり、（ｂ）は書き換えを行わない場合である。

座標（Ｘ１，Ｙ１）の画素に対する書き込みを行うための他の例としては、走査線Ｘ１に−１／２Ｖｒ［Ｖ］を印加して、走査線Ｘ１上の各画素を走査するとともに、データ線Ｙ１に１／２Ｖｒ［Ｖ］を印加する。また、走査線Ｘ２〜Ｘ９には夫々０［Ｖ］を印加し、データ線Ｙ２〜Ｙ９にも夫々０［Ｖ］を印加する。そうすると、各画素には、図１４（ａ）に示すような電圧が印加される。

一方、座標（Ｘ１，Ｙ１）の画素に対して書き込みを行わない場合には、データ線Ｙ１も他のデータ線と同様に０［Ｖ］を印加する。そうすると、各画素には、図１４（ｂ）に示すような電圧が印加される。

このように、上記例においては、正電圧のみを組み合わせた場合と比較すると、半選択電圧が印加される回数を大幅に削減することができる。ただし、データ線及び走査線に夫々正電圧及び負電圧を印加しなければならないため、回路構成が複雑になる。
［１．２ 静電結合方式における従来の駆動方法］
次に、静電結合方式における従来の駆動方法の一例について、図１、図１５及び図１６を用いて説明する。

図１は、静電結合方式における駆動回路２０の一例を簡略化した模式図である。

図１に示すように、駆動回路２０も、駆動回路３０と同様に９本の走査線Ｘ１〜Ｘ９と、９本のデータ線Ｙ１〜Ｙ９とで構成され、９×９のマトリクス構造を有している。

駆動回路２０において、９本の走査線の給電端は、３本（√９）ごとに給電端Ｘａ１〜Ｘａ３、Ｘｂ１〜Ｘｂ３に夫々まとめられて１ブロックを形成する。よって、９本の走査線の給電端は、両端で合わせて６個（２√９個）のブロック（給電端群の一例）に分割される。このとき、９本の走査線の一端における各ブロックは、他端における３個のブロックと１本の走査線のみを共有する。また、走査線に電圧を供給するスキャンドライバは、各ブロックの給電端Ｘａ１〜Ｘａ３、Ｘｂ１〜Ｘｂ３とコンデンサＣｓを介して静電結合される。従って、全体としては、６個のスキャンドライバが取付けられることとなる。

データ線も、上記と同様に、３本ごとに給電端Ｙａ１〜Ｙａ３、Ｙｂ１〜Ｙｂ３に夫々まとめられて１ブロックを形成する。よって、９本のデータ線の給電端は、両端で合わせて６個のブロック（給電端群の一例）に分割される。このとき、９本のデータ線の一端における各ブロックは、他端における３個のブロックと１本のデータ線のみを共有する。また、データ線に電圧を供給するアドレスドライバは、各ブロックの給電端Ｙａ１〜Ｙａ３、Ｙｂ１〜Ｙｂ３とコンデンサＣａを介して静電結合される。従って、全体としては、６個のアドレスドライバが取付けられることとなる。
（Ａ）正電圧のみの組み合わせた場合
図１５は、静電結合方式の従来の駆動方法における各走査線及びデータ線並びに各画素に印加される電圧の一例を示す図であり、（ａ）は座標（Ｘ１，Ｙ１）の画素の書き換えを行う場合であり、（ｂ）は書き換えを行わない場合である。

ここで、座標（Ｘ１，Ｙ１）の画素に対応して走査線Ｘ１に接続された画素電極の電位をＶＸ１、給電端Ｘａ１に印加される電位をＶＸａ１、給電端Ｘｂ１に印加される電位をＶＸｂ１、コンデンサＣｓの静電容量をＣｓとする。当該画素電極は、コンデンサＣｓと静電結合しているので、電位ＶＸ１は、以下のように表すことができる。

従って、式（１）は、以下のように表すことができる。

一方、座標（Ｘ１，Ｙ１）の画素に対応してデータ線Ｙ１に接続された画素電極の電位をＶＹ１、給電端Ｙａ１に印加される電位をＶＹａ１、給電端Ｙｂ１に印加される電位をＶＹｂ１とすると、当該画素電極は、コンデンサＣａと静電結合しているので、電位ＶＹ１は、式（２）と同様、以下のように表すことができる。

座標（Ｘ１，Ｙ１）の画素に対する書き込みを行うために、例えば、上記単純マトリクス方式と同様の考え方により、走査線Ｘ１に０［Ｖ］を印加するとともに、データ線Ｙ１にＶｒ［Ｖ］を印加する。具体的には、給電端Ｘａ１と給電端Ｘｂ１に対し、同時に０［Ｖ］を印加し、給電端Ｙａ１と給電端Ｙｂ１に対し、同時に電位Ｖｒを印加する。また、Ｘａ２、Ｘａ３、Ｘｂ２及びＸｂ３には１／２Ｖｒ［Ｖ］を印加し、Ｙａ２、Ｙａ３、Ｙｂ２及びＹｂ３には０［Ｖ］を印加する。

そうすると、各画素には、図１５（ａ）に示すような電圧が印加される。つまり、座標（Ｘ１，Ｙ１）に対してはＶｒ［Ｖ］が印加される。このとき、給電端Ｙａ１と給電端Ｙａ２にＶｒ［Ｖ］印加すると、静電結合方式における駆動回路の構造上、データ線Ｙ２、Ｙ３、Ｙ４及びＹ７に１／２Ｖｒ［Ｖ］が印加される。また、給電端Ｘａ１と給電端Ｘｂ１に０［Ｖ］を印加すると、走査線Ｘ２、Ｘ３、Ｘ４及びＸ７に１／４Ｖｒ［Ｖ］が印加される。こうしたことから、非選択画素に対して最大３／４Ｖｒ［Ｖ］の半選択電圧が印加される。

一方、座標（Ｘ１，Ｙ１）の画素に対して書き込みを行わない場合には、給電端Ｙａ１及びＹｂ１も他の給電端と同様に０［Ｖ］を印加する。そうすると、そうすると、各画素には、図１５（ｂ）に示すような電圧が印加される。

図１５に示すように、上記例においては、最大３／４Ｖｒ［Ｖ］という、単純マトリクス方式と比較すると高圧な半選択電圧が印加されるため、閾値電圧をより高くしなければならない。また、−１／２Ｖｒ［Ｖ］の半選択電圧が、図１５（ａ）では１６箇所、図１５（ｂ）では３６箇所の計５２箇所印加されており、図１５（ａ）及び（ｂ）を通じて最多数印加される。つまり、全画素の書き換える際、各画素には−１／２Ｖｒ［Ｖ］の半選択電圧が夫々１６〜３６回印加されることとなる。そうすると、例えば、白と黒が５対５の割合の画像を表示する場合であれば、各画素には、絶対値で１／２Ｖｒ以上の半選択電圧が、夫々８１回中３２回程度（約４割）印加されることとなり、コントラスト低下の原因となる。
（Ｂ）正負の電圧を組み合わせた場合
図１６は、静電結合方式の従来の駆動方法における各走査線及びデータ線並びに各画素に印加される電圧の他の例を示す図であり、（ａ）は座標（Ｘ１，Ｙ１）の画素の書き換えを行う場合であり、（ｂ）は書き換えを行わない場合である。

座標（Ｘ１，Ｙ１）の画素に対する書き込みを行うための他の例として、走査線Ｘ１に−１／２Ｖｒ［Ｖ］を印加するとともに、データ線Ｙ１に１／２Ｖｒ［Ｖ］を印加する。具体的には、給電端Ｘａ１と給電端Ｘｂ１に対し、同時に−１／２Ｖｒ［Ｖ］を印加し、給電端Ｙａ１と給電端Ｙｂ１に対し、同時に電位１／２Ｖｒを印加する。また、Ｘａ２、Ｘａ３、Ｘｂ２及びＸｂ３には０［Ｖ］を印加し、Ｙａ２、Ｙａ３、Ｙｂ２及びＹｂ３には０［Ｖ］を印加する。そうすると、各画素には、図１６（ａ）に示すような電圧が印加される。

一方、座標（Ｘ１，Ｙ１）の画素に対して書き込みを行わない場合には、給電端Ｙａ１及びＹｂ１も他の給電端と同様に０［Ｖ］を印加する。そうすると、そうすると、各画素には、図１６（ｂ）に示すような電圧が印加される。

図１６に示すように、上記例においては、正電圧のみを組み合わせた場合と比較すると、−１／２Ｖｒの半選択電圧は印加されないようになったが、３／４Ｖｒ［Ｖ］及び１／２Ｖｒの半選択電圧が印加される画素が増加しており、単純マトリクス方式のときほど、正負の電圧を組み合わせたことによるコントラスト向上の効果は得られないものと考えられる。
［１．３ 本発明の駆動方法］
次に、図１に示す静電結合方式の駆動回路において、上記１．２の最大半選択電圧及び最多の半選択電圧を最小化するために、各給電端に印加する電圧をどのようにして求めるかを、図２を用いて説明する。

図２は、図１に示す駆動回路において、各給電端および各画素に印加される電圧を変数で示した図であり、（ａ）は座標（Ｘ１，Ｙ１）の画素の書き換えを行う場合であり、（ｂ）は書き換えを行わない場合である。

図２に示すように、給電端Ｘａ１及びＸｂ１に印加される電圧をＶｓ、給電端Ｘａ２、Ｘａ３、Ｘｂ２及びＸｂ３に印加される電圧をＶｉとする。また、座標（Ｘ１，Ｙ１）の画素を書き換える場合に、給電端Ｙａ１及びＹｂ１に印加される電圧をＶｂとし、給電端Ｙａ２、Ｙａ３、Ｙｂ２及びＹｂ３に印加される電圧、及び座標（Ｘ１，Ｙ１）の画素を書き換えない場合に、給電端Ｙａ１及びＹｂ１に印加される電圧をＶｗとする。なお、Ｖｓが印加されるブロック、及びＶｂが印加されるブロックを選択ブロックと称し、Ｖｉが印加されるブロック、及びＶｗが印加されるブロックを非選択ブロックと称することとする。

そうすると、図２のＶｒ、Ｖｈ１〜Ｖｈ６は、式（２）及び（３）をから、夫々以下の式で表すことができる。

また、式（１１）及び式（１３）に夫々式（１０）を代入すると、Ｖｈ１、Ｖｈ３は、夫々以下の式で表される。

ここで、以下の３つの条件を設定する。

（条件１）最大半選択電圧の最小化
上記１．２で、最大半選択電圧であったＶｈ１を低くするためには、式（１１−１）より、Ｖｂを下げるか、またはＶｉを上げることにより、Ｖｂ−Ｖｉを０に近づける必要がある。なお、Ｖｒは表示電圧であるため、Ｖｒを下げることはできない（つまり、Ｖｒは定数として扱う）。

（条件２）最多半選択電圧の最小化
上記１．２（Ａ）で、最多の半選択電圧であった｜Ｖｈ４｜を低くするためには、式（１４）より、｜Ｖｗ−Ｖｉ｜を０に近づける必要がある。

（条件３）電源数の削減
実回路において、ドライバに電圧を供給する電源数を削減するため、Ｖｂ、Ｖｗ、Ｖｓ及びＶｉのいずれかを０［Ｖ］とする。

そこで、条件３より、Ｖｗ＝０とした場合、Ｖｓ＝０とした場合、及びＶｉ＝０とした場合に分けて、最大半選択電圧及び最多半選択電圧を最小化するための、Ｖｂ、Ｖｗ、Ｖｓ及びＶｉの算出方法を以下に説明する。
（Ａ）Ｖｗ＝０とした場合
Ｖｗ＝０を、式（１３−１）及び（１４）に代入すると、Ｖｈ３及びＶｈ４は、夫々以下の式で表される。

条件２により、｜Ｖｉ｜をＶｗ＝０に近づけたいため、条件１を適用するにあたっては、Ｖｂを下げるようにする。このとき、式（１３Ａ−１）より、Ｖｈ３は増大する傾向となる。従って、Ｖｈ１を下げつつ最大半選択電圧を最小にするためには、Ｖｈ１＝Ｖｈ３が成立する必要がある。Ｖｈ１＜Ｖｈ３となってしまえば、Ｖｈ３が最大半選択電圧になってしまうからである。そうすると、式（１１−１）＝式（１３）より、Ｖｉは以下の式で表される。

上記式（２１）を、式（１２）及び式（１４Ａ−１）に代入すると、Ｖｈ２及びＶｈ４は、夫々以下の式で表される。

従って、Ｖｈ１〜Ｖｈ４は、全てＶｂの関数として表すことができる。

（Ａ−１）条件１を優先する場合
最多半選択電圧を最小にするためには、Ｖｈ１＝｜Ｖｈ４｜とする。Ｖｈ１を際限なく小さくすると、Ｖｈ１＜｜Ｖｈ４｜となり、｜Ｖｈ４｜が最大半選択電圧になってしまうからである。そうすると、Ｖｈ１＝Ｖｈ３、式（１３Ａ−１）及び式（１４Ａ−２）より、Ｖｂ＝４／５Ｖｒ，０となるが、Ｖｂ＝０とすると、Ｖｈ１＝Ｖｈ２＝Ｖｈ３＝Ｖｈ４＝Ｖｒとなるため、Ｖｂ＝０による印加電圧の組み合わせは除外する。

従って、各給電端に印加すべき電圧Ｖｂ、Ｖｒ、Ｖｓ及びＶｉは、夫々Ｖｒを用いて以下のように表される。

また、このとき、Ｖｈ１〜Ｖｈ４に印加される電圧は、夫々Ｖｒを用いて以下のように表される。

式（４１）に示すように、最大半選択電圧は３／５Ｖｒとなり、上記１．２における最大半選択電圧３／４Ｖｒよりも低くすることができる。なお、最多半選択電圧も３／５Ｖｒである。

（Ａ−２）条件２を優先する場合
Ｖｈ１＝Ｖｈ３のとき、式（１１）、（１５）及び（１６）より、Ｖｈ２、Ｖｈ５及びＶｈ６には以下の関係が成立する。

従って、図１（ａ）及び（ｂ）を通じて、Ｖｗ−Ｖｓの電圧が３３箇所印加される。

そこで、最多半選択電圧を最小とするためには、Ｖｈ２＝｜Ｖｈ４｜とする。Ｖｈ２＞｜Ｖｈ４｜となると、｜Ｖｈ４｜より大きい電圧が３３箇所印加されることとなり、最多半選択電圧を小さくすることによる効果が失われてしまうからである。そうすると、式（１１−１）及び式（１４Ａ−２）より、Ｖｂ＝２／３Ｖｒ，０となるが、上記（Ａ−１）と同様の理由によりＶｂ＝０による印加電圧の組み合わせは除外する。

従って、各給電端に印加すべき電圧Ｖｂ、Ｖｒ、Ｖｓ及びＶｉは、夫々Ｖｒを用いて以下のように表される。

また、このとき、Ｖｈ１〜Ｖｈ４に印加される電圧は、夫々Ｖｒを用いて以下のように表される。

式（４２）に示すように、最多半選択電圧は１／３Ｖｒとなり、上記１．２における最多半選択電圧１／２Ｖｒよりも低くすることができる。一方、最大半選択電圧は２／３Ｖｒとなり、条件１を優先した場合よりも高くなっているが、上記１．２における最多半選択電圧３／４Ｖｒよりも低くなっている。
（Ｂ）Ｖｓ＝０とした場合
Ｖｓ＝０を、式（１０）に代入すると、Ｖｂは以下の式で表される。

上記式２３を式（１１）〜（１４）に代入すると、Ｖｈ１〜Ｖｈ４は、夫々以下の式で表される。

ここで、条件１を適用するにあたっては、式（１１Ｂ−１）より、Ｖｉを上げるようにする。このとき、条件２より、Ｖｗも上げたい。そうすると、式（１３Ｂ−１）より、Ｖｈ３は増大する傾向となる。従って、Ｖｈ１を下げつつ最大半選択電圧を最小にするためには、上記（Ａ）の場合と同様に、Ｖｈ１＝Ｖｈ３が成立する必要がある。そうすると、式（１１Ｂ−１）＝式（１３Ｂ−１）より、Ｖｉは以下の式で表される。

上記式（２４）を、式（１２Ｂ−１）及び（１４Ｂ−１）に代入すると、Ｖｈ２及びＶｈ４は、夫々以下の式で表される。

従って、Ｖｈ１〜Ｖｈ４は、全てＶｗの関数として表すことができる。

（Ｂ−１）条件１を優先する場合
最多半選択電圧を最小にするためには、上記（Ａ−１）と同様に、Ｖｈ１＝｜Ｖｈ４｜とする。そうすると、Ｖｈ１＝Ｖｈ３、式（１３Ｂ−１）及び式（１４Ｂ−２）より、各給電端に印加すべき電圧Ｖｂ、Ｖｒ、Ｖｓ及びＶｉは、夫々Ｖｒを用いて以下の式で表される。

また、このとき、Ｖｈ１〜Ｖｈ４は、上記（Ａ−１）と同様に式（４１）で表されることとなる。

（Ｂ−２）条件２を優先する場合
最多半選択電圧を最小にするためには、上記Ａ−２と同様に、Ｖｈ２＝｜Ｖｈ４｜とする。そうすると、式（１２Ｂ−２）及び式（１４Ｂ−２）より、各給電端に印加すべき電圧Ｖｂ、Ｖｒ、Ｖｓ及びＶｉは、夫々Ｖｒを用いて以下の式で表される。

また、このとき、Ｖｈ１〜Ｖｈ４に印加される電圧は、上記（Ａ−２）と同様に式（４２）で表されることとなる。
（Ｃ）Ｖｉ＝０とした場合
Ｖｉ＝０を、式（１１−１）、（１２）及び（１４）に夫々代入すると、Ｖｈ１、Ｖｈ２及びＶｈ４は、夫々以下の式で表される。

ここで、条件１を適用するにあたっては、式（１１Ｃ−１）より、Ｖｂを下げるようにする。そうすると、式（１３−１）より、Ｖｈ３は増大する傾向となるが、条件２より、ＶｗはＶｉ＝０に近づけたいため、Ｖｗを上げることによってＶｈ３を下げる方法はとるべきではない。従って、Ｖｈ１を下げつつ最大半選択電圧を最小にするためには、上記（Ａ）の場合と同様に、Ｖｈ１＝Ｖｈ３が成立する必要がある。そうすると、式（１１Ｃ−１）＝式（１３−１）より、Ｖｗは以下の式で表される。

上記式（２５）を、式（１４Ｃ−１）に代入すると、Ｖｈ４は、以下の式で表される。

従って、Ｖｈ１〜Ｖｈ４は、全てＶｂの関数として表すことができる。

（Ｃ−１）条件１を優先する場合
最多半選択電圧を最小にするためには、上記（Ａ−１）と同様に、Ｖｈ１＝｜Ｖｈ４｜とする。そうすると、式（１１Ｃ−１）及び式（１４Ｃ−２）より、各給電端に印加すべき電圧Ｖｂ、Ｖｒ、Ｖｓ及びＶｉは、夫々Ｖｒを用いて以下のように表される。

また、このとき、Ｖｈ１〜Ｖｈ４は、上記（Ａ−１）と同様に式（４１）で表されることとなる。

（Ｃ−２）条件２を優先する場合
最多半選択電圧を最小にするためには、上記Ａ−２と同様に、Ｖｈ２＝｜Ｖｈ４｜とする。 そうすると、式（１２Ｃ−１）及び式（１４Ｃ−２）より、各給電端に印加すべき電圧Ｖｂ、Ｖｒ、Ｖｓ及びＶｉは、夫々Ｖｒを用いて以下のように表される。

また、このとき、Ｖｈ１〜Ｖｈ４に印加される電圧は、上記（Ａ−２）と同様に式（４２）で表されることとなる。
（Ｄ）まとめ
以上説明したように、条件１を優先する場合、即ち、式（４１）に示す電圧を各画素に印加する場合には、上記（Ａ）〜（Ｃ）のいずれの場合であっても、Ｖｓを基準として、Ｖｂ、Ｖｗ及びＶｉに夫々以下の式に示す電圧を印加すれば良いことがわかる。

つまり、最大半選択電圧を最小化する場合には、表示素子上のある画素を表示するときに、当該画素に対応する画素電極に接続された走査線の給電端が属するブロック（走査線の選択ブロック）に所定電圧を印加するとともに、当該画素電極に接続されたデータ線の給電端が属するブロック（データ線の選択ブロック）にＶｒを、データ線の他の給電端が属するブロック（データ線の非選択ブロック）に１／５Ｖｒを、走査線の他の給電端が属するブロック（走査線の非選択ブロック）に４／５Ｖｒを、夫々所定電圧から相対的に印加すれば良い。

また、条件２を優先する場合、即ち、式（４２）に示す電圧を各画素に印加する場合には、上記（Ａ）〜（Ｃ）のいずれの場合であっても、Ｖｓを基準として、Ｖｂ、Ｖｗ及びＶｉに夫々以下の式に示す電圧を印加すれば良いことがわかる。

つまり、最多半選択電圧を最小化する場合、表示素子上のある画素を表示するときには、走査線の選択ブロックに所定電圧を印加するとともに、データ線の選択ブロックにＶｒを、データ線の非選択ブロックに１／３Ｖｒを、走査線の非選択ブロックに２／３Ｖｒを、夫々所定電圧から相対的に印加すれば良い。

ただし、上記式（４３）及び式（４４）に示される電圧の組み合わせは、夫々条件１及び条件２を最大限優先した場合の組み合わせであって、本発明により、各ブロックに対して印加すべき電圧の組み合わせは、これらに限られるものではなく、最大半選択電圧が、少なくとも従来の駆動方法の場合（３／４Ｖｒ）より低くなる組み合わせであれば良いのである。また、条件２を考慮するのであれば、最大半選択電圧を、従来の駆動方法の場合（３／４Ｖｒ）よりも低くするとともに、最多半選択電圧が、少なくとも従来の駆動方法の場合（１／２Ｖｒ）より低くなる組み合わせであれば良い。

また、条件１をより優先するのであれば、式（４３）に示される電圧付近で組み合わせれば良いし、条件２をより優先するのであれば、式（４４）に示される電圧付近で組み合わせれば良い。また、条件１と条件２との中間的な条件とするのであれば、式（４３）に示される電圧と、式（４４）に示される電圧との間にある電圧を組み合わせれば良い。

このように、各ブロックに印加すべき電圧としては、表示素子の閾値電圧、電圧−コントラスト特性等によって、上記条件の中から最適な組み合わせを選択すれば良いのである。

なお、条件３は、電源数の削減、計算の便宜等のために設定したのであり、式（４３）及び式（４４）から明らかなように、必ずしもＶｓ、Ｖｉ、Ｖｂ及びＶｗのいずれかを０［Ｖ］としなければならないわけではない。
［２．実施形態］
次に、上述した原理に則った本発明に係る第１の実施形態について、図３乃至説明する。
［２．１ 電子ペーパーの構成］
先ず、本実施形態に係る電子ペーパー１００の構成について説明する。

図３は、本実施形態に係る電子ペーパー１００の概要構成の一例を示す模式図であり、同図においては、主に配線構成を示している。

図３に示すように、電子ペーパー１００は、表示素子１０と、当該表示素子１０上に互いに交差して配置されたＮ本の走査線及びＭ本のデータ線と、を有している。具体的に、表示素子１０は、対向する透明な上側基板１及び下側基板２（詳細は後述）を有しており、上側基板１の内面上には、Ｎ本の走査線が配置され、下側基板２の内面上には、Ｎ本の走査線と直交するＭ本のデータ線が配置されている。即ち、電子ペーパー１００は、Ｎ本の走査線Ｘ１〜ＸＮとＭ本のデータ線Ｙ１〜ＹＭがマトリクス状に配置されてなる駆動回路５０を有する。走査線Ｘ１〜ＸＮとデータ線Ｙ１〜ＹＭとの交点には、夫々画素電極が形成されている。

駆動回路５０において、√Ｎ本の走査線の給電端は、１本の給電端にまとめられて１ブロックを形成する。よって、Ｎ本の走査線の給電端は、両端で合わせて２√Ｎ個のブロック（給電端群の一例）に分割される。このとき、Ｎ本の走査線の一端における各ブロックは、他端における√Ｎ個のブロックと１本の走査線のみを共有する。また、走査線に電位を供給する駆動手段としてのスキャンドライバＳＤは、各ブロックとコンデンサＣｓを介して静電結合される。従って、Ｎ本の走査線全体としては、２√Ｎ個のスキャンドライバＳＤが取付けられることとなる。

一方、√Ｍ本のデータ線の給電端は、１本の給電端にまとめられて１ブロックを形成する。よって、Ｍ本のデータ線の給電端は、両端で合わせて２√Ｍ個のブロック（給電端群の一例）に分割される。このとき、Ｍ本のデータ線の一端における各ブロックは、他端における√Ｍ個のブロックと１本のデータ線のみを共有する。また、データ線に電圧を供給する駆動手段としてのアドレスドライバＡＤは、各ブロックの給電端とコンデンサＣａを介して静電結合される。従って、Ｍ本のデータ線全体としては、２√Ｍ個のアドレスドライバＡＤが取付けられることとなる。
［２．２ 表示素子の構造］
次に、表示素子１０の構造について説明する。

図４は、表示素子１０上における一つの画素の構造の一例示す断面図である。

図４に示すように、表示素子１０は、対向する画素電極３及び４の間に、黒トナーＢＴ及び白色粒子ＷＴが封入されてなる構造を有する。後に詳しく説明するが、トナーディスプレイでは、画素電極間に印加された電圧により、帯電した黒トナーＢＴを画素電極間で移動させて、書き込みや書き込みの消去といった書き換えを行う。

図４において、上側基板１の内面上には、画素電極３が形成されており、下側基板２の内面上には、画素電極４が形成されている。画素電極３は、走査線と電気的に接続されており、画素電極４は、データ線と電気的に接続されている。よって、画素電極３の電位は、接続された走査線の電位となり、画素電極４の電位は、接続されたデータ線の電位となる。

また、表示素子１０は、表示電圧が６０［Ｖ］、閾値電圧が４５［Ｖ］である。即ち、３０［Ｖ］ではほとんど表示の変化は見られず、６０［Ｖ］で書き換え可能な電気的特性を有している。

更に、表示素子１０は、ノーマリーホワイトである。そして、黒色表示は、データ線に対し、相対的に正の電位を印加するか、走査線に対し、相対的に負の電位を印加することによって行う。また白色表示は、データ線に対し、相対的に負の電位を印加するか、走査線に対し、相対的に正の電位を印加することによって行う。

図４では、画素電極４に６０、画素電極３に０の電位が夫々印加されることにより、画素電極３から画素電極４の方向に、電圧６０［Ｖ］が印加されることとなる。これにより、画素電極４には正電荷が付加され、画素電極３には負電荷が付加される。

画素電極３と画素電極４の間には、黒トナーＢＴ及び白色粒子ＷＴが封入されている。黒トナーＢＴには、導電性のトナーが用いられ、白色粒子ＷＴには、フッ化炭素などの滑りやすい微粒子が用いられる。画素電極４には、電荷輸送層６が塗布されており、この電荷輸送層６は、画素電極４の正電荷を黒トナーＢＴに注入する役目を有する。

画素が黒色表示を行う場合について説明する。電荷輸送層６に接触した黒トナーＢＴは、電荷輸送層６により正電荷を注入されることで、正に帯電する。正に帯電した黒トナーＢＴは、負電荷を付加された画素電極３との間にクーロン引力を有することとなるので、画素電極３に向かって移動する。もし、画素電極間に付加される電圧が低い場合には、画素電極３に付加される負電荷の量及び黒トナーＢＴに付加される正電荷の量は、少なくなるので、黒トナーＢＴは、応答するのに十分なクーロン引力を得ることができない。従って、黒トナーＢＴが応答するためには、画素電極間に付加される電圧の大きさを、ある一定の電圧よりも大きくする必要がある。

画素電極３まで移動した黒トナーＢＴは、クーロン引力によって、画素電極３に付着することとなる。

図５（ａ）は、画素電極３に黒トナーＢＴが付着したときの画素の断面図であり、図５（ｂ）は、画素を上側基板１の上方より観察したときの平面図である。図５（ｂ）に示すように、上側基板１の上方から見ると、画素電極３に黒トナーＢＴが付着することによって、画素は黒色に見える。このようにして、画素の黒色表示、即ち画素への書き込みが行われる。このとき、上側基板１の上方から見ると、画素電極３に黒トナーＢＴが付着することによって、画素は黒色に見える。このようにして、画素の黒色表示、即ち画素への書き込みが行われる。

ここで、画素電極間への電圧の印加を停止しても、即ち画素電極間に印加されている電圧を０［Ｖ］にしても、画素電極４には正電荷が、画素電極３には負電荷が、夫々付加された状態を保つので、黒トナーＢＴは、画素電極３に付着した状態を保持する。従って、画素電極間への電圧の印加を停止しても、画素は黒色表示された状態を保持する。言い換えれば、画素は書き込まれた状態を保持する。

次に、画素が白色表示を行う場合について説明する。この場合、画素電極３及び画素電極４に印加されている電圧の極性を変え、画素電極４に０、画素電極３に６０の電位が夫々印加されることにより、画素電極４から画素電極３の方向に、電圧６０［Ｖ］が印加されることとなる。これにより、画素電極３には正電荷が付加され、画素電極４には負電荷が付加される。

画素電極３にも、電荷輸送層５が塗布されており、この電荷輸送層５は、画素電極３の正電荷を黒トナーＢＴに注入する役目を有する。電荷輸送層５に接触している黒トナーＢＴは、電荷輸送層５により正電荷を注入されることで、正に帯電する。正に帯電した黒トナーＢＴは、負電荷を付加された画素電極４との間にクーロン引力を有することとなり、画素電極４に向かって移動し、画素電極４に付着することとなる。

図６（ａ）は、画素電極４に黒トナーＢＴが付着したときの画素の断面図であり、図６（ｂ）は、画素を上側基板１の上方より観察したときの平面図である。図６（ｂ）に示すように、上側基板１の上方から見ると、画素電極４に黒トナーＢＴが付着することによって、白色粒子ＷＴのみが視認されるので、画素は白色に見える。この場合も、黒トナーＢＴは、応答するための十分なクーロン力を得る必要があるので、画素電極間に付加される電圧の大きさは、ある一定の電圧よりも大きくされる必要がある。このとき、上側基板１の上方から見ると、画素電極４に黒トナーＢＴが付着することによって、白色粒子ＷＴのみが視認されるので、画素は白色に見える。このようにして、画素の白色表示、即ち書き込みの消去が行われる。

ここで、画素電極間への電圧の印加を停止しても、即ち、画素電極間に印加されている電圧を０［Ｖ］にしても、画素電極４には負電荷が、画素電極３には正電荷が、夫々付加された状態を保つので、黒トナーＢＴは、画素電極４に付着した状態を保持する。従って、画素電極間への電圧の印加を停止しても、画素は、白色表示された状態を保持する。

以上説明したように、表示素子１０は、画素電極３及び４の間に表示電圧が印加されることにより、当該電極に対応する画素が表示され（表示状態が書き換えられ）、表示電圧の印加停止後も、その表示状態を保持するのである。

なお、本実施形態においては、表示素子１０にトナーディスプレイを適用したが、その他の電子ペーパー、例えば、ツイスティングボールディスプレイ、マイクロカプセル型電気泳動ディスプイレイ、電子分流体式ディスプイレイ、コレステリック液晶ディスプレイ等のメモリ性を有する表示装置に適用しても良い。
［２．３ 各ブロックに対して印加する電圧の組み合わせ］
次に、スキャンドライバＳＤ及びアドレスドライバＡＤにより、駆動回路５０の各ブロックに印加する電圧の組み合わせについて、図７を用いて説明する。なお、説明の便宜のため、電子ペーパー１００の駆動回路５０は、特に断りが無い限り、図１に示す構成を有するものとして、以下説明する。

本実施形態においては、最大半選択電圧を最小化することを優先し（条件１を優先）、上記１．３（Ｄ）で説明した、式（４３）の組み合わせで各ブロックに電圧を印加するものとする。ここで、電源数の削減のため、走査線の選択ブロックに印加する電圧Ｖｓを０［Ｖ］とする。従って、データ線の選択ブロックに印加する電圧Ｖｂは、表示電圧である６０［Ｖ］となり、データ線の非選択ブロックに印加する電圧Ｖｗは１２［Ｖ］となり、走査線の非選択ブロックに印加する電圧Ｖｉは４８［Ｖ］となる。

図７は、本実施形態に係る駆動回路５０において、各給電端および各画素に印加される電圧の一例を示した図であり、（ａ）は座標（Ｘ１，Ｙ１）の画素の書き換えを行う場合であり、（ｂ）は書き換えを行わない場合である。

上記の組み合わせで各ブロックに電圧を印加した場合には、図７に示すように、最大半選択電圧は３６［Ｖ］となり、最多半選択電圧は−３６［Ｖ］となる。このように、最大半選択電圧は、従来の方法の場合（４５［Ｖ］）と比較すると、大幅に低下している。一方、最多半選択電圧は、従来の方法の場合（−３０［Ｖ］）よりもその絶対値が高くなっている。従って、本実施形態における印加電圧の組み合わせは、例えば、閾値電圧は低いが、半選択電圧に対してコントラストの低下が生じにくい表示素子に有効である。

また、各ブロックに印加する電圧を、正電圧のみの組み合わせとしたため、回路数を簡素化することができる。
［２．４ 駆動回路における駆動シーケンス］
次に、駆動回路５０における駆動シーケンスについて、当該駆動回路は図１に示す構成を有するものとして、図８及び図９を用いて説明する。

図８は、表示素子１０における画像の表示例であり、同図が示す表示例では、Ｙ１〜Ｙ３、及びＹ７〜９の列は黒色表示、Ｙ４〜Ｙ６の列は白色表示となっている。また、図９は、図８の画像を表示する場合における駆動回路５０の駆動シーケンスを示す図である。図９の駆動シーケンスは、駆動回路５０における走査線の給電端Ｘａ１〜Ｘａ３、Ｘｂ１〜Ｘｂ３夫々に印加される電圧の大きさと、データ線の給電端Ｙａ１〜Ｙａ３、Ｙｂ１〜Ｙｂ３夫々に印加される電圧の大きさを示している。

まず、最初の期間Ｔ１では、表示素子１０に対し、以前の表示内容を消去し、表示パネル内の電荷保持状態を均一化するリフレッシュ動作を行う。電荷保持状態の均一化のためには、通常の書き込み電圧よりも高い電圧を、画素電極間に印加するのが効果的であるので、６０〜１００［Ｖ］の正の電圧を有するパルス電圧を、リフレッシュパルスとして、走査線とデータ線に交互に複数回、印加する必要がある。最終的な表示を白色表示とするために、最後は走査線にリフレッシュパルスを印加して、リフレッシュ動作を終了する。具体的には、例えば１００［Ｖ］のリフレッシュパルスを画素電極間に印加して、白色表示、黒色表示、白色表示の順に表示させる場合には、図９に示すように、走査線の給電端Ｘａ１〜Ｘａ３、Ｘｂ１〜Ｘｂ３に対し、同時に１００［Ｖ］の電圧を有するリフレッシュパルスを印加して白色表示を行う。その後、データ線の給電端Ｙａ１〜Ｙａ３、Ｙｂ１〜Ｙｂ３に対し、同時に１００［Ｖ］の電圧を有するリフレッシュパルスを印加して黒色表示を行う。さらにその後、走査線の給電端Ｘａ１〜Ｘａ３、Ｘｂ１〜Ｘｂ３に対し、同時に１００［Ｖ］の電圧を有するリフレッシュパルスを印加して白色表示を行う。このように、走査線およびデータ線夫々に、通常の書き込み電圧よりも高い電圧を交互に印加することで、表示パネル内の電荷保持状態を均一化することのできるリフレッシュ動作を行うことができる。

次の期間Ｔ２では、座標（Ｘ１，Ｙ１）の画素に書き込みを行う。画素に書き込みを行うためには、閾値電圧４５［Ｖ］よりも高い電圧を画素電極間に印加する必要があり、図９の駆動シーケンスでは、先に述べた電気的特性を基に、画素電極間に６０［Ｖ］の電圧を印加することにより、画素への書き込みが行われる。本実施形態に係る電子ペーパー１００では、画素電極間に６０［Ｖ］の電圧を印加するために、走査線Ｘ１に０［Ｖ］の電位を印加し、データ線Ｙ１に６０［Ｖ］の電位を印加する。具体的には、走査線Ｘ１に０［Ｖ］の電位を印加するために、走査線の給電端Ｘａ１、Ｘｂ１に対し、同時に０［Ｖ］の電圧を印加する。更に、それと同時に、データ線Ｙ１に６０［Ｖ］の電位を印加するために、データ線の給電端Ｙａ１、Ｙｂ１に対し、同時に６０［Ｖ］の電圧を有するパルス電圧を印加する。これにより、座標（Ｘ１，Ｙ１）の画素における画素電極間に６０［Ｖ］の電圧が印加され、画素への書き込みが行われる。また更に、これらと同時に、走査線の給電端Ｘａ２、Ｘａ３、Ｘｂ２及びＸｂ３に対し、同時に４８［Ｖ］の電圧を有するパルス電圧を印加し、データ線の給電端Ｙａ２、Ｙａ３、Ｙｂ２及びＹｂ３に対し、同時に１２［Ｖ］の電圧を有するパルス電圧を印加する。これにより、表示素子１０全体としては、各画素に上記図７（ａ）に示す電圧が印加されることとなる。例えば、座標（Ｘ２，Ｙ１）の画素における画素電極間に３６［Ｖ］の最大半選択電圧が印加され、座標（Ｘ５，Ｙ５）の画素における画素電極間に−３６［Ｖ］の最多半選択電圧が印加されるが、いずれも、閾値電圧よりも低いため、画素への書き込みは行われない。なお、これらのパルスの幅の最適値は、印加電圧の大きさや、上側基板１と下側基板２の間の幅、１画素当たりの電荷量、直列に接続するコンデンサの容量などから決められる。

期間Ｔ３では、座標（Ｘ１，Ｙ２）の画素に書き込みを行う。具体的には、走査線の給電端Ｘａ１、Ｘｂ１に対し、同時に０［Ｖ］の電圧を印加するとともに、それと同時に、データ線の給電端Ｙａ１、Ｙｂ２に対し、同時に６０［Ｖ］の電圧を有するパルス電圧を印加する。これにより、座標（Ｘ１，Ｙ２）の画素における画素電極間に６０［Ｖ］の電圧が印加され、画素への書き込みが行われる。また更に、これらと同時に、走査線の給電端Ｘａ２、Ｘａ３、Ｘｂ２及びＸｂ３に対し、同時に４８［Ｖ］の電圧を有するパルス電圧を印加し、データ線の給電端Ｙａ２、Ｙａ３、Ｙｂ１及びＹｂ３に対し、同時に１２［Ｖ］の電圧を有するパルス電圧を印加する。

期間Ｔ４では、座標（Ｘ１，Ｙ３）の画素に書き込みを行う。具体的には、走査線の給電端Ｘａ１、Ｘｂ１に対し、同時に０［Ｖ］の電圧を印加するとともに、それと同時に、データ線の給電端Ｙａ１、Ｙｂ３に対し、同時に６０［Ｖ］の電圧を有するパルス電圧を印加する。これにより、座標（Ｘ１，Ｙ３）の画素における画素電極間に６０［Ｖ］の電圧が印加され、画素への書き込みが行われる。また更に、これらと同時に、走査線の給電端Ｘａ２、Ｘａ３、Ｘｂ２及びＸｂ３に対し、同時に４８［Ｖ］の電圧を有するパルス電圧を印加し、データ線の給電端Ｙａ２、Ｙａ３、Ｙｂ１及びＹｂ２に対し、同時に１２［Ｖ］の電圧を有するパルス電圧を印加する。

以上に述べた期間Ｔ２〜Ｔ４における動作によって、走査線Ｘ１とデータ線Ｙ１〜Ｙ３の交点にある画素の表示が終了する。

期間Ｔ５では、走査線Ｘ１とデータ線Ｙ４〜Ｙ６の交点にある画素の書き込みは行わない。具体的には、まず、座標（Ｘ１，Ｙ４）の画素への書き込みは行わないので、走査線の給電端Ｘａ１、Ｘｂ１に対し、同時に０［Ｖ］の電圧を印加する。また、それと同時に、走査線の給電端Ｘａ２、Ｘａ３、Ｘｂ２及びＸｂ３に対し、同時に４８［Ｖ］の電圧を有するパルス電圧を印加する。また更に、これらと同時に、走査線Ｙａ１〜Ｙａ３及びＹｂ１〜Ｙｂ３に対し、同時に１２［Ｖ］の電圧を有するパルス電圧を印加する。その結果、表示素子１０全体としては、各画素に上記図７（ｂ）に示す電圧が印加されることとなる。これにより、座標（Ｘ１，Ｙ４）の画素における画素電極間には１２［Ｖ］の半選択電圧が印加されるが、閾値電圧よりも低いため、画素への書き込みは行われない。そして、この動作を、データ線Ｙ５及びＹ６についても繰り返す。これにより、走査線Ｘ１とデータ線Ｙ４〜Ｙ６の交点にある画素の表示が終了する。

期間Ｔ６では、走査線Ｘ１とデータ線Ｙ７〜Ｙ９の交点にある画素への書き込みが行われる。具体的には、まず、座標（Ｘ１，Ｙ７）の画素に書き込みを行う。走査線の給電端Ｘａ１、Ｘｂ１に対し、同時に０［Ｖ］の電圧を印加するとともに、それと同時に、データ線の給電端Ｙａ３、Ｙｂ１に対し、同時に６０［Ｖ］の電圧を有するパルス電圧を印加する。これにより、座標（Ｘ１，Ｙ７）の画素における画素電極間に６０［Ｖ］の電圧が印加され、画素への書き込みが行われる。また更に、これらと同時に、走査線の給電端Ｘａ２、Ｘａ３、Ｘｂ２及びＸｂ３に対し、同時に４８［Ｖ］の電圧を有するパルス電圧を印加し、データ線の給電端Ｙａ１、Ｙａ２、Ｙｂ２及びＹｂ３に対し、同時に１２［Ｖ］の電圧を有するパルス電圧を印加する。そして、データ線Ｙ８及び〜Ｙ９についても、期間Ｔ３〜Ｔ４までの動作と同様の動作を繰り返す。これにより、走査線Ｘ１とデータ線Ｙ７〜Ｙ９の交点にある画素への書き込みが行われる。

期間Ｔ７では、走査線Ｘ２とデータ線Ｙ１〜Ｙ９の交点にある画素の表示が行われる。
具体的には、まず、座標（Ｘ２，Ｙ１）の画素に書き込みを行う。走査線Ｘ２に０［Ｖ］の電位を印加するために、走査線の給電端Ｘａ１、Ｘｂ２に対し、同時に０［Ｖ］の電圧を印加する。さらに、それと同時に、データ線Ｙ１に６０［Ｖ］の電位を印加するために、データ線の給電端Ｙａ１、Ｙｂ１に対し、同時に６０［Ｖ］の電圧を有するパルス電圧を印加する。これにより、座標（Ｘ２，Ｙ１）の画素における画素電極間に６０［Ｖ］の電圧が印加され、画素への書き込みが行われる。また更に、これらと同時に、走査線の給電端Ｘａ２、Ｘａ３、Ｘｂ１及びＸｂ３に対し、同時に４８［Ｖ］の電圧を有するパルス電圧を印加し、データ線の給電端Ｙａ２、Ｙａ３、Ｙｂ２及びＹｂ３に対し、同時に１２［Ｖ］の電圧を有するパルス電圧を印加する。そして、データ線Ｙ２〜Ｙ９についても、期間Ｔ３〜Ｔ６までの動作と同様の動作を繰り返す。これにより、走査線Ｘ２とデータ線Ｙ１〜Ｙ９の交点にある画素の表示が終了する。

期間Ｔ８では、走査線Ｘ３に０［Ｖ］の電位を印加するために、走査線の給電端Ｘａ１、Ｘｂ３に対し、同時に０［Ｖ］の電圧を印加し、走査線の給電端Ｘａ２、Ｘａ３、Ｘｂ１及びＸｂ２に対し、同時に４８［Ｖ］の電圧を有するパルス電圧を印加する。そして、データ線Ｙ１〜Ｙ９について、期間Ｔ２〜７までの動作と同様の動作を繰り返す。これにより、走査線Ｘ３とデータ線Ｙ１〜Ｙ９の交点にある画素の表示が終了する。

以上に述べた期間Ｔ２〜Ｔ８における動作と同様の動作を、走査線Ｘ４〜Ｘ９についても繰り返すことにより、全画素の表示を行うことができる。

以上説明したように、本実施形態によれば、表示素子１０上のある画素を表示するときには、スキャンドライバＳＤ及びアドレスドライバＡＤが、当該画素に対応する画素電極間に表示電圧が印加されるような電圧を走査線及びデータ線の選択ブロックに印加するとともに、他の電極間に印加される半選択電圧の絶対値の最大がより低くなるような電圧を、走査線及びデータ線の非選択ブロックに印加するので、非選択画素に印加される半選択電圧がより低くなり、表示画像のコントラスト低下や誤選択等の問題を改善することができる。

また、スキャンドライバＳＤが、走査線の選択ブロックに０［Ｖ］を印加するとともに、アドレスドライバＡＤが、データ線の選択ブロックに表示電圧である６０［Ｖ］を、データ線の非選択ブロックに１２［Ｖ］を、スキャンドライバＳＤが、走査線の非選択ブロックに４８［Ｖ］を、夫々印加するようにしたので、最大半選択電圧の絶対値を、最小限である−３６［Ｖ］に抑えることができる。
［２．５ 変形例１］
次に、本実施形態に係る第１の変形例について、図１０を用いて説明する。

上述した実施形態においては、最大半選択電圧を最小化することを優先していたが、本変形例においては、最多半選択電圧を最小化することを優先し（条件２を優先）、上記１．３（Ｄ）で説明した、式（４４）の組み合わせで各ブロックに電圧を印加するものとする。ここで、本変形例においても、電源数の削減のため、走査線の選択ブロックに印加する電圧Ｖｓを０［Ｖ］とする。従って、データ線の選択ブロックに印加する電圧Ｖｂは、表示電圧である６０［Ｖ］となり、データ線の非選択ブロックに印加する電圧Ｖｗは２０［Ｖ］となり、走査線の非選択ブロックに印加する電圧Ｖｉは４０［Ｖ］となる。

図１０は、本実施形態の変形例１に係る駆動回路５０において、各給電端および各画素に印加される電圧の一例を示した図であり、（ａ）は座標（Ｘ１，Ｙ１）の画素の書き換えを行う場合であり、（ｂ）は書き換えを行わない場合である。

上記の組み合わせで各ブロックに電圧を印加した場合には、図１０に示すように、最大半選択電圧は４０［Ｖ］となり、上記実施形態における半選択電圧（３６［Ｖ］）よりは高くなっているが、従来の方法（４５［Ｖ］）と比較すると、十分に低下している。また、最多半選択電圧は−２０［Ｖ］となり、従来の方法の場合（−３０［Ｖ］）と比較すると、その絶対値は大幅に低下している。従って、本変形例における印加電圧の組み合わせは、例えば、半選択電圧に対してコントラストの低下が生じやすい表示素子に有効である。

以上説明したように、本変形例によれば、スキャンドライバＳＤ及びアドレスドライバＡＤは、表示対象の画素に対応する画素電極間に表示電圧が印加されるような電圧を走査線及びデータ線の選択ブロックに印加するとともに、他の電極間に印加される半選択電圧の絶対値の最大及び最多印加される半選択電圧の絶対値が、ともに低くなるような電圧を、走査線及びデータ線の非選択ブロックに印加するので、非選択画素に印加される半選択電圧がより低くなり、表示素子１０の特定によっては、上記実施形態の場合よりも表示画像のコントラスト低下や誤選択等の問題を改善することができる。

また、スキャンドライバＳＤが、走査線の選択ブロックに０［Ｖ］を印加するとともに、アドレスドライバＡＤが、データ線の選択ブロックに表示電圧である６０［Ｖ］を、データ線の非選択ブロックに２０［Ｖ］を、スキャンドライバＳＤが、走査線の非選択ブロックに４０［Ｖ］を印加するようにしたので、最大半選択電圧を、従来よりも低い４０［Ｖ］に抑えることができるとともに、最多半選択電圧を、従来よりもその絶対値が低い−２０［Ｖ］に抑えることができる。
［２．６ 変形例２］
次に、本実施形態に係る第２の変形例について、図１１を用いて説明する。

上述した実施形態に係る駆動回路５０においては、その走査線及びデータ線の両側にコンデンサを接続して、スキャンドライバＳＤ及びアドレスドライバＡＤと静電結合するように構成していたが、本変形例においては、走査線については、片側のみにコンデンサを接続して、スキャンドライバＳＤと静電結合した場合について説明する。

図１１は、本実施形態の変形例２に係る駆動回路６０の概要構成の一例を簡略化した模式図である。

図１１に示すように、走査線Ｘ１〜Ｘ９は、夫々の左端の給電端がコンデンサＣｓを介して、３本単位で給電端Ｘａ１〜Ｘａ３にまとめられて夫々のブロックを形成する。また、走査線Ｘ１〜Ｘ９は、コンデンサＣｓの右方において、夫々分岐して、コンデンサＣｓを介して、３本単位で給電端Ｘｂ１〜Ｘｂ３にまとめられて夫々のブロックを形成する。一方、走査線Ｘ１〜Ｘ９の右端の給電端は開放となっており、コンデンサ及びスキャンドライバとは接続されていない。

図１１から明らかなように、駆動回路６０においても、上記実施形態と同様、９本の走査線の給電端は、片側のみで合わせて６個のブロックに分割され、また、９本の走査線のコンデンサＣｓの左方における各ブロックは、その右方における３個のブロックと１本の走査線のみを共有する。また、走査線に電圧を供給するスキャンドライバＳＤは、各ブロックの給電端Ｘａ１〜Ｘａ３、Ｘｂ１〜Ｘｂ３とコンデンサＣｓを介して静電結合される。従って、全体としては、６個のスキャンドライバＳＤが取り付けられることとなる。

つまり、駆動回路６０は、駆動回路５０の走査線を右端で折り返して重ね合わせたものとも考えれば良く、両者の電気的特性は基本的に等価である。

従って、本変形例によって、上記実施形態と同様の組み合わせによって各ブロックに電圧を印加しても、上記実施形態の場合と同様の効果を奏することができる。

なお、本変形例と同様にして、データ線についても、片側のみコンデンサを接続するようにしても良い。

静電結合方式における駆動回路２０の一例を簡略化した模式図である。 図１に示す駆動回路において、各給電端および各画素に印加される電圧を変数で示した図であり、（ａ）は座標（Ｘ１，Ｙ１）の画素の書き換えを行う場合であり、（ｂ）は書き換えを行わない場合である。 本実施形態に係る電子ペーパー１００の概要構成の一例を示す模式図である。 表示素子１０上における一つの画素の構造の一例示す断面図である。 黒色表示を行うときの表示素子１０上における一つの画素の断面図及び平面図である。 白色表示を行うときの表示素子１０上における一つの画素の断面図及び平面図である。 本実施形態に係る駆動回路５０において、各給電端および各画素に印加される電圧の一例を示した図であり、（ａ）は座標（Ｘ１，Ｙ１）の画素の書き換えを行う場合であり、（ｂ）は書き換えを行わない場合である。 表示素子１０における画像の表示例である。 図８の画像を表示する場合における駆動回路５０の駆動シーケンスを示す図である。 本実施形態の変形例１に係る駆動回路５０において、各給電端および各画素に印加される電圧の一例を示した図であり、（ａ）は座標（Ｘ１，Ｙ１）の画素の書き換えを行う場合であり、（ｂ）は書き換えを行わない場合である。 本実施形態の変形例２に係る駆動回路６０の概要構成の一例を簡略化した模式図である。 単純マトリクス方式における駆動回路の一例を簡略化した模式図である。 単純マトリクス方式における各走査線及びデータ線並びに各画素に印加される電圧の一例を示す図であり、（ａ）は座標（Ｘ１，Ｙ１）の画素の書き換えを行う場合であり、（ｂ）は書き換えを行わない場合である。 単純マトリクス方式における各走査線及びデータ線並びに各画素に印加される電圧の他の例を示す図であり、（ａ）は座標（Ｘ１，Ｙ１）の画素の書き換えを行う場合であり、（ｂ）は書き換えを行わない場合である。 静電結合方式の従来の駆動方法における各走査線及びデータ線並びに各画素に印加される電圧の一例を示す図であり、（ａ）は座標（Ｘ１，Ｙ１）の画素の書き換えを行う場合であり、（ｂ）は書き換えを行わない場合である。 静電結合方式の従来の駆動方法における各走査線及びデータ線並びに各画素に印加される電圧の他の例を示す図であり、（ａ）は座標（Ｘ１，Ｙ１）の画素の書き換えを行う場合であり、（ｂ）は書き換えを行わない場合である。

符号の説明

１ 上側基板
２ 下側基板
３、４ 画素電極
５、６ 電荷輸送層
１０ 表示素子
２０、３０、５０、６０ 駆動回路
１００ 電子ペーパー
ＢＴ 黒色トナー
ＷＴ 白色粒子
ＡＤ アドレスドライバ
ＳＤ スキャンドライバ

Claims (6)

1. 画像を表示する表示素子と、前記表示素子上に互いに交差するように配置された複数の走査線及び複数のデータ線と、前記交差ごとに対応して前記走査線及び前記データ線の夫々に接続された一対の電極と、前記走査線及び前記データ線夫々において２ヶ所にある給電点に電圧を印加する駆動手段と、を備え、前記２ヶ所にある給電点は、夫々所定数単位でまとめられた給電点群ごとに前記駆動手段と接続され、前記複数の走査線のうち同一の前記給電点群に一方の給電点が属する所定数の前記走査線における他方の給電点が、互いに異なる前記給電点群に属するように、且つ、前記複数のデータ線のうち同一の前記給電点群に一方の給電点が属する所定数の前記データ線における他方の給電点が、互いに異なる前記給電点群に属するように各前記給電点群が構成され、前記２ヶ所にある給電点は、夫々前記駆動手段と静電結合され、前記一対の電極間に表示電圧が印加されることにより、前記表示素子上の当該一対の電極に対応する画素が表示され、当該表示電圧の印加停止後もその表示状態を保持する表示装置であって、
   前記駆動手段は、前記表示素子上のある画素を表示するとき、当該画素に対応する前記一対の電極間に前記表示電圧が印加されるような電圧を、当該一対の電極に夫々接続された前記走査線及び前記データ線夫々において２ヶ所にある前記給電点が夫々属する第１の前記給電点群に印加するとともに、他の前記一対の電極間に印加される電圧の絶対値の最大が当該表示電圧の４分の３より低くなるような電圧を、当該第１の給電点群を除く第２の前記給電点群に印加することを特徴とする表示装置。
2. 請求項１に記載の表示装置において、
   前記駆動手段は、前記走査線またはデータ線のいずれか一方の前記第１の給電点群に所定電圧を印加するとともに、他方の前記第１の給電点群に前記表示電圧となるような電圧を、当該他方の前記第２の給電点群に当該表示電圧の５分の１となるような電圧を、当該一方の前記第２の給電点群に当該表示電圧の５分の４となるような電圧を、夫々当該所定電圧から相対的に印加することを特徴とする表示装置。
3. 請求項１に記載の表示装置において、
   前記駆動手段は、前記他の一対の電極間に印加される電圧の絶対値の最大が前記表示電圧の４分の３より低くなるように且つ当該他の一対の電極間に最多数印加される電圧の絶対値が前記表示電圧の２分の１より低くなるような電圧を、前記第２の給電点群に印加することを特徴とする表示装置。
4. 請求項３に記載の表示装置において、
   前記駆動手段は、前記走査線またはデータ線のいずれか一方の前記第１の給電点群に所定電圧を印加するとともに、他方の前記第１の給電点群に前記表示電圧となるような電圧を、当該他方の前記第２の給電点群に当該表示電圧の３分の１となるような電圧を、当該一方の前記第２の給電点群に当該表示電圧の３分の２となるような電圧を、夫々当該所定電圧から相対的に印加することを特徴とする表示装置。
5. 請求項１乃至４のいずれか１項に記載の表示装置において、
   前記走査線はＮ本の走査線であり、
   前記データ線はＭ本のデータ線であって、
   前記走査線の２ヶ所にある前記給電点は、夫々√Ｎ本単位の前記給電点群にまとめられ、
   前記データ線の２ヶ所にある前記給電点は、夫々√Ｍ本単位の前記給電点群にまとめられていることを特徴とする表示装置。
6. 画像を表示する表示素子と、前記表示素子上に互いに交差するように配置された複数の走査線及び複数のデータ線と、前記交差ごとに対応して前記走査線及び前記データ線の夫々に接続された一対の電極と、前記走査線及び前記データ線夫々において２ヶ所にある給電点に電圧を印加する駆動手段と、を備え、前記２ヶ所にある給電点は、夫々所定数単位でまとめられた給電点群ごとに前記駆動手段と接続され、前記複数の走査線のうち同一の前記給電点群に一方の給電点が属する所定数の前記走査線における他方の給電点が、互いに異なる前記給電点群に属するように、且つ、前記複数のデータ線のうち同一の前記給電点群に一方の給電点が属する所定数の前記データ線における他方の給電点が、互いに異なる前記給電点群に属するように各前記給電点群が構成され、前記２ヶ所にある給電点は、夫々前記駆動手段と静電結合され、前記一対の電極間に表示電圧が印加されることにより、前記表示素子上の当該一対の電極に対応する画素が表示され、当該表示電圧の印加停止後もその表示状態を保持する表示装置における電圧印加方法であって、
   前記表示素子上のある画素を表示するとき、前記駆動手段が、当該画素に対応する前記一対の電極間に前記表示電圧が印加されるような電圧を、当該一対の電極に夫々接続された前記走査線及び前記データ線夫々において２ヶ所にある前記給電点が夫々属する第１の前記給電点群に印加するとともに、他の前記一対の電極間に印加される電圧の絶対値の最大が当該表示電圧の４分の３より低くなるような電圧を、当該第１の給電点群を除く第２の前記給電点群に印加する工程を備えることを特徴とする電圧印加方法。

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