JP4907862B2 - 半導体装置の製造方法 - Google Patents

Description

半導体装置及びその製造方法に関するものであり、例えばスーパージャンクション構造とトレンチゲート構造をもったパワーＭＯＳＦＥＴに関する。

近年、パワーＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などのパワー素子において、素子の高耐圧化の要求が大きくなってきている。パワーＭＯＳＦＥＴとしては縦型パワーＭＯＳＦＥＴが主流となっている。従来、縦型パワーＭＯＳＦＥＴでは低オン抵抗化のためにゲート電極を溝内に形成するトレンチゲート構造や低オン抵抗化と高耐圧化を実現するために超接合（スーパージャンクジョン）構造が用いられている。さらに、特許文献１では素子外周部にもスーパージャンクション構造を形成することで素子の耐圧を向上させる技術が開示されている。素子外周部までスーパージャンクション構造を広げることで、素子外周部で発生する空乏層が広がるため、素子の耐圧が向上する。

従来の一般的な縦型のパワーＭＯＳＦＥＴの素子構造を図３に示す。一般的に縦型のパワーＭＯＳＦＥＴは外周部にゲート電極を取り出すためのポリシリコン堆積層３０１が形成される。ポリシリコン堆積層を含むゲート電極を形成する工程には熱処理工程が必要になる。コラム領域１０４は熱拡散工程によって形成する方法が一般的である。そのため、ポリシリコン堆積層を含むゲート電極を形成する前にコラム領域を形成すると、ポリシリコン堆積層を含むゲート電極を形成するための熱処理によって、コラム領域が拡散し、素子の微細化が困難になる問題がある。そこで、コラム領域１０４の熱拡散の進行を防止するため、ポリシリコン堆積層を含むゲート電極の形成後にコラム領域を作成する。この場合、ポリシリコン堆積層のある領域では、ポリシリコン堆積層によってコラム領域形成のためのイオンの打ち込みが阻害されるため、コラム領域を深く形成することができない。このため、ポリシリコン堆積層の下では、その他の領域に比べてコラム領域の深さが浅くなる。つまり、均一なスーパージャンクション構造が形成できない。素子活性部のコラム領域の深さと外周部のコラム領域の深さが異なるために、素子活性部と外周部で電荷バランスが不均一になる。その結果、素子の耐圧の向上が困難であった。特許文献１は素子活性部と外周部で均一な深さのコラム領域を有する構造を開示しているが、ゲート電極の取り出し方法の構成については何ら開示していない。
特開２００２−１８４９８５号

上述のように、従来の、パワーＭＯＳＦＥＴの構造ではスーパージャンクション構造を用いても素子の耐圧の向上が困難であった。

本発明のパワーＭＯＳＦＥＴはスーパージャンクション構造を有する半導体装置であって、半導体基板上に形成されたトレンチ内部に埋め込まれたゲート電極と、表層に形成されたゲート電極金属膜と、前記ゲート電極と前記ゲート電極金属膜を接続するゲート電極プラグとを有する。これにより従来の一般的なパワーＭＯＳＦＥＴに必要だったポリシリコン堆積層を形成する必要がない。つまり、素子活性部と外周部のコラム領域を同一の条件で形成できる。この結果、素子の耐圧を従来に比べて高めることが可能である。

本発明のパワーＭＯＳＦＥＴによれば、従来のスーパージャンクション構造をもったパワーＭＯＳＦＥＴよりも耐圧の高い素子の製造が可能になる。

実施の形態１

実施の形態１にかかるパワーＭＯＳＦＥＴの素子構造を図１に示す。実施の形態１に示すパワーＭＯＳＦＥＴは縦型のパワーＭＯＳＦＥＴである。図１（ａ）にパワーＭＯＳＦＥＴの上面のレイアウトを示す。また、図１（ｂ）に図１（ａ）のＡ−Ａ'部の断面構造を示す。
図１（ａ）に示す半導体基板１０１は、例えばシリコンなどで形成されたｎ＋型（第１の導電型）の半導体基板である。この半導体基板１０１上の全面にはエピタキシャル層１０２が形成されている。エピタキシャル層１０２は、例えばｎ−型（第１の導電型）半導体であり、半導体基板１０１と共に縦型パワーＭＯＳＦＥＴのドレインとして動作する。エピタキシャル層１０２上には、ベース領域１０３が形成される。ベース領域１０３は、例えばボロンを含んだｐ型（第２の導電型）半導体領域であり、縦型パワーＭＯＳＦＥＴの動作時にゲート電極１０６近傍にチャネルが形成される領域である。また、ｐ型半導体をコラム状に形成したコラム領域１０４が形成されている。コラム領域１０４は、例えばボロンを含んだｐ型半導体である。このエピタキシャル層１０２にコラム領域を形成する構造がスーパージャンクション構造である。

ベース領域１０３上であって、ゲート電極１０６によって挟まれる領域にはソース領域１０５が形成されている。ソース領域１０５は例えばヒ素を含んだｎ＋型半導体領域であり、パワーＭＯＳＦＥＴのソースとして動作する。この半導体基板１０１上には、ソース領域１０５およびベース領域１０３よりも深い位置まで達するトレンチ（溝）が形成されている。このトレンチの内面を覆うようにゲート酸化膜（不図示）が形成されている。また、このトレンチの内部にはゲート電極１０６が形成されている。このゲート電極１０６は、例えばポリシリコンで形成され、このトレンチの内部を開口部までほぼ充填している。半導体基板上に形成したトレンチにゲート電極を埋め込んだ構造がトレンチゲート構造である。半導体基板１０１上に形成されるゲート電極のうち、所定のゲート電極はゲート電極の引き出し部１０７になっている。ゲート電極の引き出し部１０７のゲート電極は、後述するゲート電極プラグ１１０を接続するために、他のゲート電極１０６よりも広い幅で形成されている。

エピタキシャル層１０２上の所定の領域には素子分離（ＬＯＣＯＳ：ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）領域１０８が形成されている。

なお、パワーＭＯＳＦＥＴを上から見たときのレイアウトを図１（ａ）に示す。ゲート電極が略矩形状に形成され、島状の素子活性部を形成している。島状の素子活性部には、ベース領域１０３、コラム領域１０４、ソース領域１０５、ソース電極プラグ１１２が形成されている。この実施の形態の半導体装置は、この島状の素子活性部が複数配列されて形成されている。素子活性部の外側の外周部には、ベース領域１０３とコラム領域１０４が形成されている。また、選択的にＬＯＣＯＳ領域が形成され、素子分離が行われている。

ソース領域１０５、ベース領域１０３、ＬＯＣＯＳ領域１０８上を含む半導体基板１０１上全面に層間絶縁膜層１０９が形成されている。層間絶縁膜層１０９は、例えばＢＰＳＧ（Ｂｏｒｏｎ ｄｏｐｅｄ Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）などで形成されている。

この層間絶縁膜層１０９には、複数のコンタクトホールが形成されている。このコンタクトホールは２種類に分けることができる。つまり、ゲート電極の引き出し部１０７の上部に形成されているゲートコンタクトホールとソース領域１０５の上部に形成されているソースコンタクトホールである。ゲートコンタクトホールはゲート電極の引き出し部１０７上部の層間絶縁膜層１０９を貫き、さらにゲート電極の引き出し部１０７の表面が露出するように形成されている。ソースコンタクトホールは、層間絶縁膜層１０９およびソース領域１０５を貫き、さらにベース領域１０３の表面が露出するように形成されている。

ゲートコンタクトホールおよびソースコンタクトホール内には、導電体（タングステン、チタンなど）で形成された導体プラグが形成されている。ゲートコンタクトホールとソースコンタクトホールに形成された導体プラグをそれぞれゲート電極プラグ１１０とソース電極プラグ１１２と称する。

ゲート電極プラグ１１０および層間絶縁膜層１０９上にはゲート電極金属膜１１１が形成されている。このゲート配線金属膜１１１は、アルミ層などの導電層が所定形状にパターニングされて形成されている。このゲート電極金属膜１１１は、パワーＭＯＳＦＥＴのゲート端子に接続される。

ソース電極プラグ１１２および層間絶縁膜層１０９上にはソース電極金属膜１１３が形成されている。このゲート配線金属膜１１３は、アルミ層などの導電層が所定形状にパターニングされて形成されている。このゲート電極金属膜１１３は、パワーＭＯＳＦＥＴのソース端子に接続される。

実施の形態１のパワーＭＯＳＦＥＴの動作について説明する。まず、パワーＭＯＳＦＥＴのゲート電極１０６とソース領域１０５の電圧差がパワーＭＯＳＦＥＴの閾値電圧以下の場合、つまりパワーＭＯＳＦＥＴがオフ状態の時について説明する。パワーＭＯＳＦＥＴがオフ状態のためソース領域１０５とドリフト領域１０２の間には大きな電圧差が発生している。

ゲート電極１０６とソース領域１０５の電圧差が小さいため、ドリフト領域１０２とベース領域１０３の接合部に空乏層（正の電界）が発生する。また、ドリフト領域１０２とコラム領域１０４の接合部にも空乏層が発生する。コラム領域１０４はｐ型半導体を深いコラム構造にしたものであるため、ドリフト領域１０２とコラム領域１０４は全体的に空乏層で満たされることになる。パワーＭＯＳＦＥＴはこの空乏層により、ソース領域１０５とドリフト領域１０２の電荷の動きを遮られるため電流が流せずパワーＭＯＳＦＥＴはオフ状態となる。

また、素子活性部のコラム領域１０４と外周部のコラム領域１０４は同じ深さで形成されているため、素子活性部と外周部で電荷のバランスは均一である。つまり素子活性部と外周部には同じ強度の空乏層が発生する。

次に、パワーＭＯＳＦＥＴのゲート電極１０６とソース領域１０５の電圧差がパワーＭＯＳＦＥＴの閾値電圧以上の場合、つまりパワーＭＯＳＦＥＴがオン状態の時について説明する。この時パワーＭＯＳＦＥＴがオン状態のためソース領域１０５とドリフト領域１０２の間の電圧差は小さい。

ゲート電極１０６の電圧が高いために、ゲート電極１０６とベース領域１０３の接合面にはチャネル（負の電界）が形成される。パワーＭＯＳＦＥＴは、このチャネルによりソース領域１０３とドリフト領域１０２の間で電荷が移動するため、電流が流れパワーＭＯＳＦＥＴはオン状態となる。

従来のパワーＭＯＳＦＥＴの構造ではゲート電極のためのポリシリコン堆積層が必要であった。そのため、コラム領域１０４を形成する際に、ポリシリコン堆積層の厚さの分だけコラム領域１０４を形成するイオンの注入を深くまで行うことができず、素子活性部に比べて外周部のコラム領域１０４が浅くなる。このため、均一なスーパージャンクション構造ではなくなる。その結果、素子活性部と外周部の電荷のバランスが不均一になる。つまり空乏層が薄くなる部分ができるために、その空乏層が薄くなった部分から素子がブレークダウンしてしまう。この理由から、パワーＭＯＳＦＥＴの耐圧を向上させるのが困難であった。

しかしながら、本実施の形態のパワーＭＯＳＦＥＴは、ゲート電極１０６とゲート電極金属膜１１１をゲート電極プラグ１１０によって接続しているため、ポリシリコン堆積層を必要としない構造である。そのため、コラム領域１０４を形成する際にポリシリコン堆積層による差異は生じない。よって、素子活性部のコラム領域と外周部のコラム領域１０４を同じ深さで形成することが可能である。素子活性部のコラム領域１０４と外周部のコラム領域１０４を同じ深さで形成することにより、素子活性部と外周部の電荷のバランスは均一になる。よって、素子活性部と外周部で空乏層は均一に発生するため、空乏層の薄い部分がない。つまり、空乏層を均一に厚くできるため素子のブレークダウン電圧が向上する。この結果、パワーＭＯＳＦＥＴの耐圧の向上が可能になる。

実施の形態１のパワーＭＯＳＦＥＴの構造によれば、スーパージャンクション構造を用いたパワーＭＯＳＦＥＴの素子の耐圧を向上させることが可能である。

実施の形態２

実施の形態２にかかるパワーＭＯＳＦＥＴの構造を図２に示す。実施の形態２に示すパワーＭＯＳＦＥＴは縦型のパワーＭＯＳＦＥＴである。図２（ａ）に実施の形態２にかかるパワーＭＯＳＦＥＴの上面のレイアウトを示す。また、図２（ｂ）は図２（ａ）のＡ−Ａ'部の断面構造を示す。図２（ｂ）の断面構造より、実施の形態２にかかるパワーＭＯＳＦＥＴの構造は実施の形態１の構造と基本的に同じ構造である。実施の形態１にかかるパワーＭＯＳＦＥＴと実施の形態２にかかるパワーＭＯＳＦＥＴは、ＬＯＣＯＳ領域１０８と層間絶縁膜１０９の間のポリシリコン層２０１の有無が異なるのみである。実施の形態２にかかるパワーＭＯＳＦＥＴにはＬＯＣＯＳ領域１０８と層間絶縁膜１０９の間にポリシリコン層２０１があるのに対し、実施の形態１にかかるパワーＭＯＳＦＥＴにはこのポリシリコン層２０１がない。このポリシリコン層２０１はゲートのパット部の厚い層間絶縁膜の上に形成されるゲート保護用ツェナーダイオードのカソード領域である。

実施の形態２にかかるパワーＭＯＳＦＥＴの動作について説明する。このパワーＭＯＳＦＥＴの構造は基本的に実施の形態１にかかるパワーＭＯＳＦＥＴと同じである。したがって、実施の形態２にかかるパワーＭＯＳＦＥＴのトランジスタとしての動作は、実施の形態１にかかるパワーＭＯＳＦＥＴと同じである。

実施の形態２のパワーＭＯＳＦＥＴにのみ形成されるポリシリコン層２０１は、ゲート端子とソース端子の間のゲート保護ツェナーダイオードのカソード領域となる。つまり、パワーＭＯＳＦＥＴのゲート端子とソース端子の間に静電気等により異常な電圧または電流が加わった場合、このゲート保護ツェナーダイオードの作用によりゲートとソースの間の電圧差が所定の電圧以上にならないようにしている。また、静電気が加わった場合、電圧だけでなく電流もゲート端子に流れ込む。ゲート保護用ツェナーダイオードはこの電流のバイパス回路としての効果もある。つまり、ゲート保護用ツェナーダイオードにより過大な電圧と電流がゲート端子に加わらないようにし、ゲート端子が破壊するのを防止している。

実施の形態２のパワーＭＯＳＦＥＴによれば、実施の形態１のパワーＭＯＳＦＥＴと同様に耐圧の向上が可能である。また、素子のＬＯＣＯＳ領域１０８と層間絶縁膜１０９の間にポリシリコン層を２０１形成することが可能なため、ゲート保護用ツェナーダイオードを素子と同時に製造することが可能となる。これにより、ゲート端子への異常入力に強い素子を製造することが可能である。

さらに、ポリシリコン領域２０１はゲート電極１０６と同じポリシリコンで形成されているため、ゲート電極１０６と同じ工程で形成することも可能である。

また、本発明は上記実施の形態に限られたものではなく、適宜変形することが可能である。例えば、素子活性部のゲート電極の数箇所からゲート電極を引き出し部プラグによって引き出すことも可能である。

実施の形態１にかかるパワーＭＯＳＦＥＴの上面のレイアウト及び断面構造である。 実施の形態２にかかるパワーＭＯＳＦＥＴの上面のレイアウト及び断面構造である。 従来の一般的なパワーＭＯＳＦＥＴの上面のレイアウト及び断面構造である。

符号の説明

１０１ 半導体基板
１０２ ドリフト領域
１０３ ベース領域
１０４ 素子活性部のコラム領域
１０５ ソース領域
１０６ ゲート電極
１０７ ゲート電極の引き出し部
１０８ ＬＯＣＯＳ領域
１０９ 層間絶縁膜
１１０ ゲート電極プラグ
１１１ ゲート電極金属膜
１１２ ソース電極プラグ
１１３ ソース電極金属膜
２０１ ポリシリコン層
３０１ ポリシリコン堆積層

Claims (8)

1. 第１の導電型の半導体基板上に素子活性部と前記素子活性部の外周に形成される外周部とを含む半導体層を形成し、
   前記素子活性部に形成される第１のトレンチと、前記外周部に形成され、前記半導体層において前記第１のトレンチと互いに接続される第２のトレンチと、を形成し、
   前記第１のトレンチに埋め込まれるゲート電極と、前記ゲート電極と互いに接続され、前記第２のトレンチに埋め込まれるゲート電極引き出し部と、を形成し、
   前記ゲート電極と前記ゲート電極引き出し部とを形成した後に、イオン注入により、前記半導体層に形成された前記素子活性部の前記第１のトレンチよりも深い領域に第２の導電型の第１のコラム領域を形成するとともに、前記半導体層に形成された前記外周部の前記第２のトレンチよりも深い領域に前記第１のコラム領域と同じ深さの前記第２の導電型の第２のコラム領域を形成することで、前記半導体層、前記第１及び第２のコラム領域によりスーパージャンクション構造を形成し、
   前記ゲート電極、前記ゲート電極引き出し部及び前記半導体層を覆う領域に層間絶縁膜を形成し、
   前記層間絶縁膜を貫き、前記ゲート電極引き出し部が露出するようにコンタクトホールを形成し、
   前記コンタクトホール中に導電体によってゲート電極プラグを形成し、
   前記層間絶縁膜上に前記ゲート電極プラグと接続されるゲート電極金属膜を形成する半導体装置の製造方法。
2. 前記ゲート電極及び前記ゲート電極引き出し部は、ポリシリコンにより形成される請求項１に記載の半導体装置の製造方法。
3. 前記ゲート電極プラグは、タングステンを含む請求項１又は２に記載の半導体装置の製造方法。
4. 前記ゲート電極引き出し部は、前記ゲート電極よりも広い幅で形成される請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
5. 前記半導体層中の上層部に前記第２の導電型のベース領域を形成し、
   前記ベース領域の上層に前記第１の導電型のソース領域を形成し、
   前記コンタクトホールを形成する工程において前記ゲート電極プラグが形成される第１のコンタクトホールと、前記ソース領域を貫き、前記ベース領域が露出する深さの第２のコンタクトホールを形成し、
   前記ゲート電極プラグを形成する工程において、前記ゲート電極プラグと、前記第２のコンタクトホールに埋め込まれるソース電極プラグを形成し、
   前記ゲート電極金属膜を形成する工程において、前記ゲート電極金属膜と、前記層間絶縁膜上に前記ソース電極プラグと接続されるソース電極金属膜と、を形成する請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
6. 前記ソース電極プラグは、タングステンを含む請求項５に記載の半導体装置の製造方法。
7. 前記ゲート電極金属膜と前記ソース電極金属膜との間に接続されるツェナーダイオードを形成する工程をさらに有する請求項５又は６のいずれか１項に記載の半導体装置の製造方法。
8. 前記ツェナーダイオードは、前記ゲート電極と前記ゲート電極引き出し部を形成するポリシリコンにより形成される請求項７に記載の半導体装置の製造方法。

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