JP4907966B2 - Current switch circuit - Google Patents
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Description
本発明は電流スイッチ回路に関し、特にレーザダイオード等の電流駆動素子に接続されて好適な、高速でスイッチング動作可能な電流スイッチ回路に関する。 The present invention relates to a current switch circuit, and more particularly to a current switch circuit that is suitable for being connected to a current driving element such as a laser diode and capable of switching operation at high speed.
光学的情報処理装置においては、光源としてレーザダイオードが広く用いられている。例えば、光ディスク装置における光ヘッドの光源としてレーザダイオードが用いられている。このレーザダイオードは、電流スイッチ回路により出力光がオン／オフ制御される。 In optical information processing apparatuses, laser diodes are widely used as light sources. For example, a laser diode is used as a light source of an optical head in an optical disc apparatus. In this laser diode, output light is on / off controlled by a current switch circuit.
係る電流スイッチ回路の一例が特許文献１に半導体レーザ駆動装置として示されている。この半導体レーザ駆動装置は、本願図面の図７に示すように、カレントミラー回路を構成するＰチャネルＭＯＳトランジスタＰａおよびＰｂ、スイッチＳＷａ、ならびに直流電流源ＩＳａを有し、図示のように接続されて制御信号Ｓａに応答してレーザダイオードＬＤが点灯または消灯する。具体的な動作については、上記公開公報に詳細に記載されているので、ここでは省略する。
ところで、上述の半導体レーザ駆動装置は、特許文献１にも述べられているが、ＭＯＳトランジスタＰａ，Ｐｂ、スイッチＳＷａ、および配線等に寄生する容量Ｃａがあるため、寄生容量Ｃａに蓄積された電荷の放電に時間を要し、スイッチＳＷａがオンしてから出力電流ｉｂが所望の電流値に達するまでに、出力電流ｉｂの立ち上がり特性になまりが生じ、遅延が発生する。 By the way, although the above-mentioned semiconductor laser driving device is also described in Patent Document 1, since there is a capacitance Ca that is parasitic on the MOS transistors Pa and Pb, the switch SWa, the wiring, and the like, the charge accumulated in the parasitic capacitance Ca. It takes time to discharge the current, and the rising characteristic of the output current ib is distorted and delayed after the switch SWa is turned on until the output current ib reaches a desired current value.
しかし、この半導体レーザ駆動装置は、簡単な回路構成となっており、コスト面でメリットがある。この簡単な回路構成を大幅に変更することなく、上述の遅延が発生するのを防止したいという要求がある。 However, this semiconductor laser driving device has a simple circuit configuration and is advantageous in terms of cost. There is a demand to prevent the above-described delay from occurring without significantly changing the simple circuit configuration.
本発明による電流スイッチ回路は、第１電流が流れる第１のＭＯＳトランジスタと、第１のＭＯＳトランジスタとゲート同士が共通接続され前記第１電流に対して所定の電流比の第２電流が出力される第２のＭＯＳトランジスタと、第１のＭＯＳトランジスタのドレインにゲートが接続され前記第２電流の立ち上がり時に第１のＭＯＳトランジスタのゲート電位をオン制御電位側にプルする第３のＭＯＳトランジスタとを備えた電流スイッチ回路であって、さらに、前記第１のＭＯＳトランジスタのゲートとドレインとの間に電気通路を形成するようにしたことを特徴とする。 In the current switch circuit according to the present invention, the first MOS transistor through which the first current flows, the first MOS transistor and the gate are connected in common, and the second current having a predetermined current ratio with respect to the first current is output. And a third MOS transistor having a gate connected to the drain of the first MOS transistor and pulling the gate potential of the first MOS transistor to the on-control potential side when the second current rises. The current switch circuit further comprises an electrical path formed between the gate and drain of the first MOS transistor.
本構成による電流スイッチ回路では、カレントミラー比の安定した出力電流を短い立ち上がり時間で出力することができる。 In the current switch circuit according to this configuration, an output current having a stable current mirror ratio can be output with a short rise time.
以下、図面を参照しながら、本発明の実施の形態について説明する。図１は、本発明の第１の実施形態による電流スイッチ回路を示すものであり、図７と同一の構成要素には同一の符号を付してその説明は省略する。本実施形態では、図７と同様に、ＭＯＳトランジスタＰａ，Ｐｂ、スイッチＳＷａおよび直流電流源ＩＳａを有している。そして、図７のＭＯＳトランジスタＰａのゲートとドレインとの間をショートさせる代わりに、ＭＯＳトランジスタＰａのゲートとドレインとの間を抵抗Ｒａで接続している。そして、さらに、ＭＯＳトランジスタＰａ，Ｐｂのゲート電位をオン制御電位（接地電位ＧＮＤ）側にプルするＰチャネルＭＯＳトランジスタＰｃを設けている。ＭＯＳトランジスタＰｃは、ソースとゲートとをＭＯＳトランジスタＰａのゲートとドレインとでそれぞれ接続し、ドレインを接地している。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 shows a current switch circuit according to a first embodiment of the present invention. The same components as those in FIG. In the present embodiment, as in FIG. 7, MOS transistors Pa and Pb, a switch SWa, and a direct current source ISa are provided. Then, instead of short-circuiting the gate and drain of the MOS transistor Pa in FIG. 7, the gate and drain of the MOS transistor Pa are connected by a resistor Ra. Further, a P-channel MOS transistor Pc is provided for pulling the gate potentials of the MOS transistors Pa and Pb to the on control potential (ground potential GND) side. In the MOS transistor Pc, the source and gate are connected by the gate and drain of the MOS transistor Pa, respectively, and the drain is grounded.
この回路の動作について図２を参照して説明する。時刻ｔ０において、制御信号ＳａによりスイッチＳＷａはオフしており、ＭＯＳトランジスタＰａには電流ｉａが流れないため、出力電流ｉｂも流れない。このとき、ＭＯＳトランジスタＰａのゲート電位Ｖａｇ（＝ＭＯＳトランジスタＰｃのソース電位Ｖｃｓ）およびＭＯＳトランジスタＰａのドレイン電位Ｖａｄ（＝ＭＯＳトランジスタＰｃのゲート電位Ｖｃｇ）は電源電圧ＶＤＤ近くまで上がっており、ＭＯＳトランジスタＰｃはオフしている。 The operation of this circuit will be described with reference to FIG. At time t0, the switch SWa is turned off by the control signal Sa, and the current ia does not flow through the MOS transistor Pa. Therefore, the output current ib also does not flow. At this time, the gate potential Vag of the MOS transistor Pa (= the source potential Vcs of the MOS transistor Pc) and the drain potential Vad of the MOS transistor Pa (= the gate potential Vcg of the MOS transistor Pc) rise to near the power supply voltage VDD. Pc is off.
時刻ｔ１において、制御信号ＳａによりスイッチＳＷａがオンすると、ＭＯＳトランジスタＰａのドレイン電位Ｖａｄが接地電位ＧＮＤ近くまで下がる。このとき、スイッチＳＷａがオフのときのＭＯＳトランジスタＰａのゲート電位Ｖａｇが電源電圧ＶＤＤ近くまで上がっていたため、ＭＯＳトランジスタＰｃのソースとゲートとの間に電源電圧ＶＤＤに近い電圧がかかり、ＭＯＳトランジスタＰｃはオンする。その結果、図７に示した寄生容量Ｃａと同様の寄生容量に蓄積された電荷がＭＯＳトランジスタＰｃを介して急速に放電し、ＭＯＳトランジスタＰａのゲート電位Ｖａｇが急速に下がり、ＭＯＳトランジスタＰａ，Ｐｂがオンし、出力電流ｉｂが図７の回路の立ち上がり（図２において点線で示す）より短い立ち上がり時間で立ち上がる。 At time t1, when the switch SWa is turned on by the control signal Sa, the drain potential Vad of the MOS transistor Pa is lowered to near the ground potential GND. At this time, since the gate potential Vag of the MOS transistor Pa when the switch SWa is off has risen to near the power supply voltage VDD, a voltage close to the power supply voltage VDD is applied between the source and gate of the MOS transistor Pc, and the MOS transistor Pc. Turns on. As a result, charges accumulated in the parasitic capacitance similar to the parasitic capacitance Ca shown in FIG. 7 are rapidly discharged through the MOS transistor Pc, the gate potential Vag of the MOS transistor Pa is rapidly lowered, and the MOS transistors Pa, Pb Is turned on, and the output current ib rises with a rise time shorter than the rise of the circuit of FIG. 7 (indicated by a dotted line in FIG. 2).
出力電流ｉｂの立ち上がりにおいて、ＭＯＳトランジスタＰａがオンすると、ＭＯＳトランジスタＰａのドレイン電位Ｖａｄは逆に上昇し、ＭＯＳトランジスタＰｃのゲート電位Ｖｃｇも同時に上昇する。出力電流ｉｂが略立ち上がる時刻ｔ２において、ＭＯＳトランジスタＰｃがオフし、ＭＯＳトランジスタＰａのゲートとドレインとの間に電位差が生じる可能性がある。しかし、ＭＯＳトランジスタＰａのゲートとドレインとの間に抵抗Ｒａが接続されているため、上記電位差が生じても、抵抗Ｒａに電流が流れ、ＭＯＳトランジスタＰａのゲート電位Ｖａｇはドレイン電位Ｖａｄに等しい値ＶＤＤ−Ｖ１となる。その結果、ＭＯＳトランジスタＰｂのゲート・ソース間にも電圧Ｖ１が印加され、ＭＯＳトランジスタＰｂには、電流ｉａにＭＯＳトランジスタＰａとＭＯＳトランジスタＰｂのカレントミラー比を乗じた電流ｉｂ１が電流ｉｂとして流れる。 When the MOS transistor Pa is turned on at the rise of the output current ib, the drain potential Vad of the MOS transistor Pa rises conversely, and the gate potential Vcg of the MOS transistor Pc also rises simultaneously. At time t2 when the output current ib substantially rises, the MOS transistor Pc is turned off, and a potential difference may be generated between the gate and drain of the MOS transistor Pa. However, since the resistor Ra is connected between the gate and drain of the MOS transistor Pa, even if the potential difference occurs, current flows through the resistor Ra, and the gate potential Vag of the MOS transistor Pa is equal to the drain potential Vad. VDD-V1. As a result, the voltage V1 is also applied between the gate and source of the MOS transistor Pb, and a current ib1 obtained by multiplying the current ia by the current mirror ratio of the MOS transistor Pa and the MOS transistor Pb flows as the current ib in the MOS transistor Pb.
以上に説明したように、抵抗ＲａとＭＯＳトランジスタＰｃとにより出力電流ｉｂが短い時間で立ち上がる。また、抵抗ＲａによりＭＯＳトランジスタＰａのゲートとドレイン間に電流が流れる電気通路が確保され、ＭＯＳトランジスタＰａのゲート電位がＭＯＳトランジスタＰａのドレイン電位に等しくなって安定し、ＭＯＳトランジスタＰｂには、電流ｉａにＭＯＳトランジスタＰａとＭＯＳトランジスタＰｂのカレントミラー比を乗じた電流が電流ｉｂとして流れる。この結果、図７に示した簡単な回路構成を大幅に変更することなく、電流スイッチ回路の出力電流ｉｂの立ち上がり時間を短くすることができる。 As described above, the output current ib rises in a short time by the resistor Ra and the MOS transistor Pc. In addition, an electric path through which a current flows between the gate and drain of the MOS transistor Pa is secured by the resistor Ra, the gate potential of the MOS transistor Pa becomes equal to the drain potential of the MOS transistor Pa, and the current is stabilized. A current obtained by multiplying ia by the current mirror ratio of the MOS transistor Pa and the MOS transistor Pb flows as the current ib. As a result, the rise time of the output current ib of the current switch circuit can be shortened without significantly changing the simple circuit configuration shown in FIG.
尚、図１の回路において、抵抗Ｒａを含まない場合、スイッチＳＷａがオンする直前のＭＯＳトランジスタＰａのゲート電位Ｖａｇがフローティング状態となっており、電源電圧ＶＤＤ近くまで上がっていないと、スイッチＳＷａがオンしても動作しない虞がある。 In the circuit of FIG. 1, when the resistor Ra is not included, the gate potential Vag of the MOS transistor Pa immediately before the switch SWa is turned on is in a floating state, and the switch SWa is not increased to near the power supply voltage VDD. There is a possibility that it does not operate even if it is turned on.
図３は、本発明の第２の実施形態を示すものであり、図１と同一の構成要素には同一の符号を付してその説明は省略する。本実施形態では、ＭＯＳトランジスタＰａのゲートとドレインとの間に接続される電気通路として、図１の抵抗Ｒａの代わりにＰチャネルＭＯＳトランジスタＰｄが用いられている。ＭＯＳトランジスタＰｄは、スイッチＳＷａがオンしてから出力電流ｉｂが略立ち上がるまで、ＭＯＳトランジスタＰａのゲートとドレインとの間に電気通路が形成されないようにオフのままである。そして、出力電流ｉｂが略立ち上がり、ＭＯＳトランジスタＰｃがオフになると、ＭＯＳトランジスタＰｄはオンする。このために、さらに、反転遅延回路ＤＬを設けている。反転遅延回路ＤＬは、制御信号Ｓａを反転させ、スイッチＳＷａがオンしてから出力電流ｉｂが略立ち上がるまでの時間で遅延させた後、ＭＯＳトランジスタＰｄのゲートに供給する。 FIG. 3 shows a second embodiment of the present invention. The same components as those in FIG. In this embodiment, a P-channel MOS transistor Pd is used instead of the resistor Ra in FIG. 1 as an electrical path connected between the gate and drain of the MOS transistor Pa. The MOS transistor Pd remains off so that an electric path is not formed between the gate and drain of the MOS transistor Pa until the output current ib substantially rises after the switch SWa is turned on. When the output current ib substantially rises and the MOS transistor Pc is turned off, the MOS transistor Pd is turned on. For this purpose, an inversion delay circuit DL is further provided. The inversion delay circuit DL inverts the control signal Sa, delays it by the time from when the switch SWa is turned on until the output current ib substantially rises, and then supplies it to the gate of the MOS transistor Pd.
また、スイッチＳＷａがオンしたとき、ＭＯＳトランジスタＰｃがオンするには、スイッチＳＷａがオンする直前のＭＯＳトランジスタＰａのゲート電位Ｖａｇが電源電圧ＶＤＤ近くまで上がっている必要がある。本実施形態では、スイッチＳＷａがオフの状態のときＭＯＳトランジスタＰｄはオフしており、別の手段でＭＯＳトランジスタＰａのゲート電位Ｖａｇを電源電圧ＶＤＤ近くまで上げる必要がある。そのため、さらに、ＭＯＳトランジスタＰａ，Ｐｂのゲート電位をオフ制御電位（電源電圧ＶＤＤ）側にプルするＰチャネルＭＯＳトランジスタＰｅを設けている。ＭＯＳトランジスタＰｅは、制御信号ＳａによりスイッチＳＷａがオフのときオンするように制御される。 In addition, when the switch SWa is turned on, in order for the MOS transistor Pc to be turned on, the gate potential Vag of the MOS transistor Pa immediately before the switch SWa is turned on needs to rise to near the power supply voltage VDD. In the present embodiment, the MOS transistor Pd is off when the switch SWa is off, and it is necessary to raise the gate potential Vag of the MOS transistor Pa to near the power supply voltage VDD by another means. Therefore, a P-channel MOS transistor Pe is further provided that pulls the gate potentials of the MOS transistors Pa and Pb to the off control potential (power supply voltage VDD) side. The MOS transistor Pe is controlled to be turned on when the switch SWa is turned off by the control signal Sa.
この回路の動作について図４を参照して説明する。時刻ｔ０において、制御信号ＳａによりスイッチＳＷａはオフしており、図１の回路の動作と同様に、出力電流ｉｂは流れない。このとき、ＭＯＳトランジスタＰｄがオフしているがＭＯＳトランジスタＰｅがオンしており、ＭＯＳトランジスタＰａのゲート電位Ｖａｇ（＝ＭＯＳトランジスタＰｃのソース電位）は電源電圧ＶＤＤ近くまで上がっている。また、このとき、図１の回路の動作と同様に、ＭＯＳトランジスタＰｃはオフしている。時刻ｔ１において、図１の回路の動作と同様に、ＭＯＳトランジスタＰｃがオンし出力電流ｉｂが図７の回路の立ち上がり（図４において点線で示す）より短い立ち上がり時間で立ち上がる。このとき、制御信号Ｓａが反転遅延回路ＤＬに供給されるがＭＯＳトランジスタＰｄはオフのままである。出力電流ｉｂの立ち上がりにおいて、図１の回路の動作と同様に、ＭＯＳトランジスタＰａがオンすると、ＭＯＳトランジスタＰｃのゲート電位Ｖｃｇが逆に上昇する。出力電流ｉｂが略立ち上がる時刻ｔ２には、ＭＯＳトランジスタＰｃがオフするが、このとき、ＭＯＳトランジスタＰｄのゲート電位Ｖｄｇが"Ｌ"レベルになりＭＯＳトランジスタＰｄがオンする。この結果、ＭＯＳトランジスタＰａのゲートとドレインとの間が略ショートするため、ＭＯＳトランジスタＰａとＰｂとで、図７に示す回路と同様の通常のカレントミラー回路を構成する。 The operation of this circuit will be described with reference to FIG. At time t0, the switch SWa is turned off by the control signal Sa, and the output current ib does not flow as in the operation of the circuit of FIG. At this time, the MOS transistor Pd is turned off, but the MOS transistor Pe is turned on, and the gate potential Vag of the MOS transistor Pa (= source potential of the MOS transistor Pc) rises to near the power supply voltage VDD. At this time, the MOS transistor Pc is off as in the operation of the circuit of FIG. At time t1, similarly to the operation of the circuit of FIG. 1, the MOS transistor Pc is turned on, and the output current ib rises with a shorter rise time than the rise of the circuit of FIG. 7 (indicated by a dotted line in FIG. 4). At this time, the control signal Sa is supplied to the inversion delay circuit DL, but the MOS transistor Pd remains off. At the rise of the output current ib, similarly to the operation of the circuit of FIG. 1, when the MOS transistor Pa is turned on, the gate potential Vcg of the MOS transistor Pc rises conversely. At time t2 when the output current ib substantially rises, the MOS transistor Pc is turned off. At this time, the gate potential Vdg of the MOS transistor Pd becomes “L” level and the MOS transistor Pd is turned on. As a result, the gate and drain of the MOS transistor Pa are substantially short-circuited, so that the MOS transistor Pa and Pb constitute a normal current mirror circuit similar to the circuit shown in FIG.
時刻ｔ３において、制御信号ＳａによりスイッチＳＷａがオフすると、同時にＭＯＳトランジスタＰｅが制御信号Ｓａによりオンし、ＭＯＳトランジスタＰａ，Ｐｂのゲート電位が急速に電源電圧ＶＤＤにプルアップされ、ＭＯＳトランジスタＰａ，Ｐｂがオフし、出力電流ｉｂが図７の回路の立ち下がり（点線で示す）より短い立ち下がり時間で立ち下がる。 At time t3, when the switch SWa is turned off by the control signal Sa, the MOS transistor Pe is turned on at the same time by the control signal Sa, and the gate potentials of the MOS transistors Pa and Pb are rapidly pulled up to the power supply voltage VDD. Is turned off, and the output current ib falls in a fall time shorter than the fall of the circuit of FIG. 7 (indicated by a dotted line).
以上に説明した図３に示す回路は、以下に述べる理由により、第１の実施の形態を示す図１の回路よりも出力電流ｉｂの立ち上がり時間がより短くなる。すなわち、図１に示す回路は、ＭＯＳトランジスタＰａのゲートとドレインとの間に抵抗Ｒａが常時接続されている。そのため、ＭＯＳトランジスタＰｃがオンして出力電流ｉｂが立ち上がるとき、ＭＯＳトランジスタＰｃのソースに接続される負荷として、ＭＯＳトランジスタＰａおよびＰｂのゲート以外の負荷が存在していることになる。これに対して、図３に示す回路では、ＭＯＳトランジスタＰａのゲートとドレインとの間を接続／非接続させるＭＯＳトランジスタＰｄが接続されている。そして、ＭＯＳトランジスタＰｃがオンして出力電流ｉｂが立ち上がるとき、ＭＯＳトランジスタＰｄはオフしており、ＭＯＳトランジスタＰａのゲートとドレインとの間は非接続状態である。そのため、ＭＯＳトランジスタＰｃのソースに接続される負荷として、ＭＯＳトランジスタＰａおよびＰｂのゲート以外の負荷が存在していないことになる。 The circuit shown in FIG. 3 described above has a shorter rise time of the output current ib than the circuit of FIG. 1 showing the first embodiment for the following reason. That is, in the circuit shown in FIG. 1, the resistor Ra is always connected between the gate and drain of the MOS transistor Pa. Therefore, when the MOS transistor Pc is turned on and the output current ib rises, a load other than the gates of the MOS transistors Pa and Pb exists as a load connected to the source of the MOS transistor Pc. On the other hand, in the circuit shown in FIG. 3, the MOS transistor Pd for connecting / disconnecting the gate and drain of the MOS transistor Pa is connected. When the MOS transistor Pc is turned on and the output current ib rises, the MOS transistor Pd is turned off, and the gate and drain of the MOS transistor Pa are not connected. Therefore, no load other than the gates of the MOS transistors Pa and Pb exists as a load connected to the source of the MOS transistor Pc.
以上に説明したように、図３に示す回路は、図１の回路より少し構成要素が増加するが、出力電流ｉｂの立ち上がり時間をより短くすることができる。従って、スピードをある程度犠牲にしてでも、コストを優先したい装置に適用したい場合には、図１の回路が好適である。また、コストをある程度犠牲にしてでも、スピードを優先したい装置に適用したい場合には、図３の回路が好適である。また、図３に示す回路では、ＭＯＳトランジスタＰｅを設けているため出力電流ｉｂの立ち下がり時間も短くできる。 As described above, the circuit shown in FIG. 3 has slightly more components than the circuit of FIG. 1, but the rise time of the output current ib can be made shorter. Therefore, the circuit shown in FIG. 1 is suitable for application to an apparatus for which cost is to be prioritized even if speed is sacrificed to some extent. Further, the circuit shown in FIG. 3 is suitable for application to an apparatus that prioritizes speed even at a certain cost. In the circuit shown in FIG. 3, since the MOS transistor Pe is provided, the fall time of the output current ib can be shortened.
尚、図３の回路において、ＭＯＳトランジスタＰｄを含まない場合でも、電流スイッチ回路の出力電流ｉｂの立ち上がり時間を短くすることができる。しかし、以下の問題がある。出力電流ｉｂの立ち上がりにおいて、ＭＯＳトランジスタＰａがオンすると、ＭＯＳトランジスタＰａのドレイン電位Ｖａｄは逆に上昇するため、ＭＯＳトランジスタＰｃのゲート電位Ｖｃｇも上昇し、ＭＯＳトランジスタＰａのゲート・ドレイン間電圧がＭＯＳトランジスタＰｃの閾値電圧より小さくなり、ＭＯＳトランジスタＰｃはオフする。このとき、ＭＯＳトランジスタＰａのゲートに繋がる各素子を見ると、電流が流れる電気通路がなくなり、ＭＯＳトランジスタＰａのゲートはフローティング状態となる。このためＭＯＳトランジスタＰａのゲート電位Ｖａｇは、不安定になり、図８に示すように、ＭＯＳトランジスタＰａのドレイン電位Ｖａｄ＝ＶＤＤ−Ｖ１と異なるＶＤＤ−Ｖ２となる虞がある。その結果、ＭＯＳトランジスタＰｂのゲート・ソース間には、電圧Ｖ１と異なる電圧Ｖ２が印加され、出力電流ｉｂの電流値が所望の電流値ｉｂ１とは異なる不所望の電流値ｉｂ２になる虞がある。すなわち、出力電流ｉｂがカレントミラー回路のミラー比により決められた電流値ｉｂ１にならない虞がある。 In the circuit of FIG. 3, even when the MOS transistor Pd is not included, the rise time of the output current ib of the current switch circuit can be shortened. However, there are the following problems. When the MOS transistor Pa is turned on at the rise of the output current ib, the drain potential Vad of the MOS transistor Pa rises conversely, so that the gate potential Vcg of the MOS transistor Pc also rises, and the gate-drain voltage of the MOS transistor Pa becomes MOS. It becomes smaller than the threshold voltage of the transistor Pc, and the MOS transistor Pc is turned off. At this time, when each element connected to the gate of the MOS transistor Pa is viewed, there is no electric path through which current flows, and the gate of the MOS transistor Pa enters a floating state. For this reason, the gate potential Vag of the MOS transistor Pa becomes unstable, and as shown in FIG. 8, the drain potential Vad of the MOS transistor Pa may be different from VDD-V2 to VDD-V2. As a result, a voltage V2 different from the voltage V1 is applied between the gate and source of the MOS transistor Pb, and the current value of the output current ib may become an undesired current value ib2 different from the desired current value ib1. . That is, the output current ib may not become the current value ib1 determined by the mirror ratio of the current mirror circuit.
図５は、本発明の第３の実施形態を示すものであり、図３と同一の構成要素には同一の符号を付してその説明は省略する。本実施形態では、図３の構成に、電気通路として、更にＰチャネルＭＯＳトランジスタＰｄに直列接続された抵抗Ｒａを含んだ構成としている。基本的な動作については、図３の回路と同様である。 FIG. 5 shows a third embodiment of the present invention. The same components as those in FIG. In the present embodiment, the configuration of FIG. 3 includes a resistor Ra connected in series to the P-channel MOS transistor Pd as an electrical path. The basic operation is the same as that of the circuit of FIG.
以下、抵抗Ｒａを含んだ構成とした理由について述べる。図３の回路では、ＭＯＳトランジスタＰｄがオンする際、ＭＯＳトランジスタＰａにおいて、ゲートとドレインとの間に電位差があると、インピーダンスが高いゲート電位Ｖａｇが、インピーダンスの低いドレイン電位Ｖａｄに引かれて急激に変化し、これが出力電流ｉｂの波形の乱れとなり、出力電流ｉｂの立ち上がりにオーバーシュートが発生する虞がある。このため、図５の回路では、抵抗Ｒａを含んだ構成とすることにより、抵抗Ｒａがダンピング抵抗として機能し、ＭＯＳトランジスタＰａのゲート電位Ｖａｇの急激な変化を抑え、出力電流ｉｂの波形が乱れることを防止している。すなわち、図５の回路では、図３の回路で出力電流ｉｂの立ち上がりに発生する虞のあるオーバーシュートを抑える効果が得られる。 Hereinafter, the reason for the configuration including the resistor Ra will be described. In the circuit of FIG. 3, when the MOS transistor Pd is turned on, if there is a potential difference between the gate and the drain in the MOS transistor Pa, the high-impedance gate potential Vag is pulled by the low-impedance drain potential Vad. This changes the waveform of the output current ib, which may cause overshoot at the rising edge of the output current ib. For this reason, in the circuit of FIG. 5, by including the resistor Ra, the resistor Ra functions as a damping resistor, suppresses a rapid change in the gate potential Vag of the MOS transistor Pa, and disturbs the waveform of the output current ib. To prevent that. That is, in the circuit of FIG. 5, the effect of suppressing the overshoot that may occur at the rise of the output current ib in the circuit of FIG. 3 is obtained.
尚、上記第１の実施の形態においては、第２、３の実施の形態のように出力電流ｉｂの立ち上がり時間を短くするためにＭＯＳトランジスタＰｅを設ける必要がないが、ＭＯＳトランジスタＰｅを設けることにより出力電流ｉｂの立ち下がり時間を短くできる。 In the first embodiment, it is not necessary to provide the MOS transistor Pe in order to shorten the rise time of the output current ib as in the second and third embodiments, but the MOS transistor Pe is provided. Thus, the fall time of the output current ib can be shortened.
また、上記第１〜第３の実施の形態では、図１、３、５に示すＭＯＳトランジスタをＰチャネルＭＯＳトランジスタを例にして説明したが、ＮチャネルＭＯＳトランジスタで構成することもできる。図６は、本発明の第１の実施形態の他例を示すものであり、図１のＭＯＳトランジスタＰａ，Ｐｂ，ＰｃをＮチャネルＭＯＳトランジスタＮａ，Ｎｂ，Ｎｃに置き換えた場合の回路構成である。この場合、レーザダイオードＬＤのアノードが電源電圧ＶＤＤに接続され、カソードがＭＯＳトランジスタＮｂのドレインに接続される。この回路構成の場合、レーザダイオードＬＤのアノードを電源電圧ＶＤＤより高い電圧に接続すれば、例えば青色レーザダイオードなどのような駆動電圧の高いレーザダイオードに用いることができる。回路動作については、第1実施形態と同様であり説明を省略する。 In the first to third embodiments, the MOS transistors shown in FIGS. 1, 3, and 5 have been described by taking the P-channel MOS transistor as an example. However, the MOS transistors shown in FIGS. FIG. 6 shows another example of the first embodiment of the present invention, which is a circuit configuration when the MOS transistors Pa, Pb, Pc of FIG. 1 are replaced with N-channel MOS transistors Na, Nb, Nc. . In this case, the anode of the laser diode LD is connected to the power supply voltage VDD, and the cathode is connected to the drain of the MOS transistor Nb. In the case of this circuit configuration, if the anode of the laser diode LD is connected to a voltage higher than the power supply voltage VDD, it can be used for a laser diode having a high drive voltage such as a blue laser diode. The circuit operation is the same as in the first embodiment, and a description thereof is omitted.
Ｐａ〜Ｐｅ ＰチャネルＭＯＳトランジスタ
Ｎａ〜Ｎｃ ＮチャネルＭＯＳトランジスタ
ＳＷａ スイッチ
ＩＳａ 直流電流源
ＬＤ レーザーダイオード
Ｒａ 抵抗
ＤＬ 反転遅延回路
Pa to Pe P channel MOS transistor Na to Nc N channel MOS transistor SWa Switch ISa DC current source LD Laser diode Ra Resistance DL Inversion delay circuit
Claims (5)
第１のＭＯＳトランジスタとゲート同士が共通接続され前記第１電流に対して所定の電流比の第２電流が出力される第２のＭＯＳトランジスタと、
第１のＭＯＳトランジスタのドレインにゲートが接続され前記第２電流の立ち上がり時に第１のＭＯＳトランジスタのゲート電位をオン制御電位側にプルする第３のＭＯＳトランジスタとを備えた電流スイッチ回路であって、
さらに、前記第１のＭＯＳトランジスタのゲートとドレインとの間に電気通路を形成するようにしたことを特徴とする電流スイッチ回路。 A first MOS transistor through which a first current flows;
A second MOS transistor having a gate connected in common to the first MOS transistor and outputting a second current having a predetermined current ratio to the first current;
And a third MOS transistor having a gate connected to the drain of the first MOS transistor and pulling the gate potential of the first MOS transistor to the on-control potential side when the second current rises. ,
The current switch circuit is characterized in that an electrical path is formed between the gate and drain of the first MOS transistor.
前記電気通路が前記第２電流の立ち上がり開始から遅延してオン制御される第５のＭＯＳトランジスタを含んで構成されることを特徴とする請求項１記載の電流スイッチ回路。 And a fourth MOS transistor that keeps the gate potential of the first MOS transistor pulled to the off control potential side immediately before the start of rising of the second current,
2. The current switch circuit according to claim 1, wherein the electric path includes a fifth MOS transistor that is on-controlled with a delay from the start of rising of the second current.
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